JPWO2011101947A1 - 半導体装置 - Google Patents

Abstract

書き込み電流が非対称であるＭＲＡＭにおいて、スタンバイ時にソース線をプリチャージしておき、ワード線の選択と同時にプリチャージ電流をメモリセルに流す。その後、書込み情報に応じた書き込み電流を印加する。これにより、書き込み電流が大きい情報を書き込む際に、２段階の電流が流れ、ピーク電流を減少させることが可能となる。

Description

本発明は、半導体装置の技術に関する。

ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は高集積化するために製造ルールの微細化が進んでいるが、十分な信号量を確保するキャパシタの製造が困難となってきている。更なる微細化を進めるため、キャパシタに代わり微細に形成しても動作可能である抵抗変化素子を用いてメモリセルを構成し、抵抗値の大小を論理情報１、０に対応させる抵抗変化型メモリが考案されている。

抵抗変化型メモリの一例として、磁気状態により抵抗値が変化する磁性メモリ（ＭＲＡＭ）が上げられる。磁性メモリの好ましい点は、書き換え動作を行わない限り、記憶した論理情報が１０年以上にわたって保持される不揮発性を有することである。このため、抵抗変化型メモリは、情報保持のためにリフレッシュ動作を必要とするＤＲＡＭと比較して、待機時のメモリセルアレイにおける消費電力を小さくできることが期待される。

図３５を用いて電流により書き込みを行うＭＲＡＭの概略を説明する。図３５（ａ）に示すように、ＭＲＡＭは磁性膜ＭＬ、トンネル膜ＴＢ、磁性膜をＵＬとＬＬで挟み込んだ構造（マグネティック トンネル ジャンクション：ＭＴＪ）からなり、ＵＬとＬＬ間に流れるトンネル電流の大小を記録に用いるメモリである。トンネル膜を挟む２つの磁性膜の磁化方向が平行の場合はＰ状態、反並行の場合はＡＰ状態と呼ぶ。磁性膜中に図３５（ａ）ではＬＬに接する磁性膜の磁化方向は書き換えられず、ＵＬに接する磁性膜の磁化方向が書き換えられるＭＴＪの一例を示した。磁化方向が固定される磁性膜を固定層ＰＬ、磁化方向が書き込み動作により変化する磁性膜を自由層ＦＬと呼ぶ。図３５（ｂ）は図３５（ａ）に示すＭＴＪの電流電圧特性をあらわすものである。電流Ｉ１はＬＬからＵＬ方向を正の方向とした。初期状態がＰ状態の場合、Ｉ１を増大しＩＣ＋以上になるとＰ状態からＡＰ状態に変化し、ＵＬとＬＬ間の磁気抵抗値Ｒ１は急激に増大する。初期状態がＡＰ状態の場合、Ｉ１の大きさを減少しＩＣ−以下になると、ＡＰ状態からＰ状態に変化することに対応して、ＵＬとＬＬ間の磁気抵抗値Ｒ１は急激に減少する。図３５（ｂ）中に示したＭＴＪの回路記号は矢印の方向に電流を流すことでＡＰ状態が書き込まれることを示すものである。非特許文献１およびその参考文献にはＭＲＡＭに関するより詳細な記載がある。なお、Ｐ状態からＡＰ状態となる電流ＩＣ−、ＡＰ状態からＰ状態となる電流ＩＣ＋をしきい電流と呼ぶ。

また、特許文献１には、本来の書き込みパルスを入れる前に書き込みが起こらない程度にプレパルスを印加することにより小さな電流を流しておき、これによりフリー層内のスピン状態を不安定化し、書き込みに必要な電流を低減する技術が記載されている。

特開２００７−３１０９４９号公報

Ｔｅｃｈｎｏｌｏｇｙ ｄｉｇｅｓｔ ｏｆ ＶＬＩＳ Ｔｅｃｈｎｏｌｏｇｙ ２００９． "ＳＰＲＡＭ ｗｉｔｈ ｌａｒｇｅ ｔｈｅｒｍａｌ ｓｔａｂｉｌｉｔｙ ｆｏｒ ｈｉｇｈ−ｉｍｍｕｎｉｔｙ ｔｏ ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ ａｎｄ ｌｏｎｇ ｒｅｔｅｎｔｉｏｎ ｆｏｒ ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ ｏｐｅｒａｔｉｏｎ"

また、特許文献１では、ＡＰ状態とする場合の書き込み電流とＰ状態とする場合の書き込み電流が同じものとして扱っている。しかしながら、ＡＰ状態に変えるためのしきい電流とＰ状態に変えるためのしきい電流は、ＭＴＪを構成する材質、それぞれの膜の厚さ、ＭＴＪの面内大きさなどにより変化し、かつ、ＡＰ状態に変わるためのしきい電流とＰ状態に変わるためのしきい電流が異なってしまう場合がある。ＡＰ状態に変わるためのしきい電流とＰ状態に変わるためのしきい電流が異なる場合、情報を確実に書き込むため、大きいしきい電流に合わせることになり、しきい電流が小さい方は、必要以上の電流を流すことになる。そうすると、ＭＴＪのＴＢ、配線、層間絶縁膜の信頼性低下の原因となる可能性がある。また、書き換えの際に発生する磁場による隣接セルへのディスターブの可能性も考えられる。また必要以上の書き換え電流により、書き換え電力が増大する可能性もある。さらには、大きな書き換えピーク電流を得るために書き換えドライバの駆動能力を増大する必要性や、メモリセルのアクセストランジスタのゲートサイズを大きくする必要性が考えられ、この結果チップサイズが増大し、コストが上がってしまう可能性も考えられる。

また、ＭＲＡＭにおいて、情報保持時間（リテンション）と、書き込みのしやすさ、すなわち書き込み電流、もしくは書き込み電圧の大きさは、一般にトレードオフの関係にある。具体的には、リテンションを長くするためには状態を安定化させる方向にしなければならず、その一方で状態を安定化させるとその状態を変化させるためにエネルギーが必要になってしまい、情報を確実に書き込むためには大きな電力を必要とする。記憶保持時間を長くすることで待機電力をゼロとし、動作時電力も小さくするＭＲＡＭの開発が重要となっている。

本願明細書に記載される主な発明の要点は以下の通りである。

まず第１に、書き込むべき情報によりビット線とソース線との間に流れる電流の向きを変更するメモリにおいて、ビット線／ソース線間に書き込み時に生じる電位差より小さい第１電位差を発生させ、プリチャージ状態とする。これにより、しきい電流が大きい書き込みの場合に、２段階書込みとなり、しきい電流を小さくすることが可能となる。また、この場合、ＡＰ状態とする書き込みの場合、２段階書き込みとするのが望ましい。これにより、熱安定性が高いＭＲＡＭを実現できる。更には、当該第１電位差を読出しに用いるとよい。また、当該読出した情報と書き込むべき情報が一致した場合は、書き込み動作をやめるように構成する。これにより、信頼性の高いＭＲＡＭを実現できる。また、リテンションエラーを訂正するＥＣＣ回路を具備し、読み出し電流を訂正書込みまで流し続けることにより、訂正書き込みのピーク電流を小さくすることが可能となる。

メモリセルの抵抗値が論理値“１”と“０”の間で変化する磁気メモリにおいて、高温での安定した記憶保持動作を実現すると共に、動作時のアレイ消費電力を低減する。また、デバイスの故障リスクを低減し高信頼な磁気メモリを実現する。

（ａ）プリチャージ書き換え方式の概念図、（ｂ）効果、及び、（ｃ）電流波形を示す図である。 本発明の実施例１を示すブロック図及びその動作波形図である。 （ａ）磁気特性が非対称なＭＴＪの磁気特性、（ｂ）磁気特性が非対称なＭＴＪの温度マージン、（ｃ）磁気特性が対称なＭＴＪの磁気特性、（ｄ）磁気特性が対称な温度マージンを示す図である。 （ａ）磁気特性が非対称なＭＴＪの電気特性、及び、（ｂ）磁気特性が対称なＭＴＪの電気特性を示す図である。 磁気特性が対称なＭＴＪの磁気特性と電気特性の実験データを示す図である。 （ａ）Ｐ状態書き込み方向電流での読出し、及び、（ｂ）ＡＰ状態書き込み方向電流での読出しを示す図である。 チップの一例を示す図である。 バンクの一例を示す図である。 コントロール回路の一例を示す図である。 （ａ）メモリセルアレイの一例、（ｂ）２分割されたメモリセルアレイの一例、（ｃ）多分割されたメモリセルアレイの一例を示す図である。 バンクとデータ入出力回路の接続関係の一例を示す図である。 （ａ）ローカルビット線選択スイッチ列の一例、及び、（ｂ）ローカルソース線選択スイッチ列の一例を示す図である。 本発明を構成するサブメモリセルアレイの一例を示す図である。 本発明を構成するセンスアンプの一例を示す図である。 サブワードドライバ列回路を示す図である。 行制御回路の一例を示す図である。 アレイ制御回路の一例を示す図である。 読出し時のタイミングチャートを示す図である。 書込み時のタイミングチャートを示す図である。 サブメモリセルアレイ部分のレイアウトの一例を示す図である。 メモリセルアレイの断面図の一例を示す図である。 サブメモリセルアレイの他の例を示す図である。 図２２に示すサブメモリアレイに好適なセンスアンプを示す図である。 図２２及び図２３におけるリライトなし読出しを示す図である。 図２２及び図２３におけるリライトあり読出しを示す図である。 図２２及び図２３における書込みを示す図である。 本発明の実施例２におけるリードモディファイライトの概念図である。 本発明の実施例２におけるリードモディファイライトの他の概念図である。 本発明の実施例２におけるセンスアンプを示す図である。 本発明の実施例２における行制御回路を示す図である。 本発明の実施例２におけるＡＰ状態書き込みを示す図である。 本発明の実施例２におけるＰ状態書き込みを示す図である。 （ａ）、（ｂ）は、電気特性が非対称なＭＴＪのリテンションエラーを示した図である。 本発明の実施例３における概念図である。 （ａ）ＭＲＡＭのＡＰ状態およびＰ状態の断面図、及び、（ｂ）ＭＲＡＭの電流電圧特性を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明における第一の実施の形態を図１〜図２６を用いて説明する。まず、図１（ａ）を用いてプリチャージ書き込み方式（ＰＣ方式）について説明する。ここでは、Ｐ状態からＡＰ状態とする場合のしきい電流が大きいものとする。

プリチャージ書き込み方式は、特許文献１にあるプレパルス方式と同様に書き込みパルスを入れる前に書き込みが起こらない程度の電流を流しておき、これによりフリー層内のスピン状態を不安定化し、書き込みに必要な電流を低減する技術である。通常書き込み方式と比較して数１０％の書き換え電流低減効果が期待できる。上記書き換え方式をＰ状態からＡＰ状態への書き換えのみに適用したときの効果が図１（ｂ）である。通常書き換え方式では書き換え電流がターゲットに入らなかったものが、プリチャージ書き換え適用によりターゲット内に収めることが可能となる。図１（ｃ）には本願発明の書き込み方式の書き換え電流波形を示す。ＡＰ状態を書き込む場合には書き換えに有効な電流が２段階の階段状の形状で流れるのに対し、Ｐ状態を書き込む場合には書き換えに有効な電流パルスの形状は１段になっていることが特徴である。つまり、ＡＰ状態からＰ状態への書き換えについては通常書き換え方式を適用することになるが、ＡＰ状態からＰ状態へのＭＴＪのしきい電流は小さいので、プリチャージ書き換え方式を適用しなくてもターゲット内に収めることが可能である。なお、ＡＰ状態からＰ状態とするしきい電流が大きい場合は、逆の関係とすればよい。

更に本願発明のプリチャージ方式では、ビット線ＢＬとソース線ＳＬとの間に予め書き込み時に必要な電位差より小さい電位差が生じるようにプリチャージしておき、書き込むセルのワード線がＯＮした直後にプリチャージ電流が流れるようにする。その後、書き込みに必要な書き込み電流を流すためにプリチャージ時の電位差より大きい電位差をビット線ＢＬとソース線ＳＬとの間に生成する。これを、図２を用いて説明する。マグネティックトンネルジャンクションＭＴＪは、１つの電極がビット線ＢＬに接続され、もう一方の電極がトランジスタのドレインに接続される。トランジスタのソースは、ソース線ＳＬに接続され、ゲートはワード線ＷＬにより制御される。プリチャージドライバＰＣＤはＳＬに接続され、プリチャージドライバ制御アクティブロウ信号ＰＣＤＥＢにより制御される。更には、ＳＬとＢＬに接続され書き込みイネーブル信号ＷＥＴにより制御される書き込みドライバＷＤ有する。

ここで、スタンバイ状態（すべてのワード線が選択されていない状態（ワード線がＯＦＦの状態））において、ＳＬがＰＣＤによりプリチャージ電位ＶＰＣにプリチャージされ、ＢＬが接地電位ＶＳＳにプリチャージされている。ＷＬがＯＮすると、ＳＬからＢＬに向かってプリチャージ電流が流れる。これはＭＴＪがＡＰ方向に書き込まれる方向の電流である。Ｙアドレスが決定後、ＷＥＴとＰＣＤＥＢがＶＳＳからＶＤＤになり、プリチャージが終了すると共に、書き込みが開始される。ＳＬは、ＡＰ状態を書き込む場合にはＶＤＤ、Ｐ状態を書き込む場合にはＶＳＳになり、ＢＬはＡＰ状態を書き込む場合にはＶＳＳ、Ｐ状態を書き込む場合にはＶＤＤとなる。ＷＬをＯＦＦした後、ＰＣＤＥＢをＶＤＤにしてプリチャージを再び行う。上記制御を行った場合、ＢＬを流れる電流波形はＡＰ書き込みの場合はプリチャージ書き込みとなり、Ｐ状態書き込みの場合は通常書き込みとなる。またＳＬをプリチャージしておき、ＷＬがＯＮすると同時にプリチャージ電流を流すことができるため、実際の書き込み時間であるＷＥＴのＯＮ時間をＡＰ状態書き換えとＰ状態書き換えで共通化することができる。これは効果としてプリチャージパルスの時間を隠蔽できていることを意味する。

ここで、ＭＴＪは、Ｐ状態からＡＰ状態とする場合のしきい電流が大きい方が望ましい。その理由を以下に言及する。

図３（ａ）には図３５に記載のＭＴＪの磁気特性を示す。横軸は外部印加磁場であり、縦軸は磁気抵抗値である。ＨＣ＋は外部印加磁場によりＰ状態からＡＰ状態に書き換わる時のしきい磁場、ＨＣ−は外部印加磁場によりＡＰ状態からＰ状態に書き換わるときのしきい磁場である。この例ではＨＣ＋とＨＣ−の絶対値が異なっており、ＨＣ＋とＨＣ−の平均値をオフセット磁場ＨＯＦＦと定義した場合、ＨＯＦＦはゼロとならない。これに対して図３（ｃ）にはＨＯＦＦ＝０となっている例を示した。外部印加磁場がゼロの時に不揮発メモリとして動作させるためには、Ｐ状態とＡＰ状態の２状態を実現しなければならない。しかし、ＨＣ＋およびＨＣ−の絶対値がゼロに近くなると、厳密にゼロでなくとも、外部環境の磁場ゆらぎ等により大きなディスターブを受け、１０年間の記憶保持が困難となる。更に、ＭＴＪをメモリとして実用化するためには、高温でも室温と変わらず１０年間の記憶保持を実現することが重要である。非特許文献１の中には、高温にしたときのＭＴＪの電気および磁気特性が記載されている。これによると、ＭＴＪのＨＣ＋およびＨＣ―の絶対値は環境温度により小さくなることが分かる。さらに、非特許文献１よりＨＣの絶対値が２０Ｏｅ（エルステッド）以下になると記憶の安定保持が困難となることが分かる。以下、安定保持が困難になるＨＣの領域を大ディスターブ領域と呼ぶ。この様子を図３（ｂ）および（ｄ）に示す。

図３（ａ）に示す磁気特性を持つＭＴＪにおける磁気特性の温度依存性が図３（ｂ）に対応し、図３（ｃ）に示す磁気特性を持つＭＴＪにおける磁気特性の温度依存性が図３（ｄ）に対応する。図３（ｂ）ではＨＣ＋＜ＨＣ−であるため、温度上昇によりＨＣが小さくなると、ＨＣ＋がＨＣ−に比較して先に大ディスターブ領域に入ってしまう。このため、ＨＣ−にはまだ余裕があっても、ＨＣ＋により動作可能温度範囲を決定してしまう。これに対して図３（ｄ）ではＨＣ＋＝ＨＣ−であるため、温度上昇によりＨＣが小さくなった場合にＨＣ＋とＨＣ−が同時に大ディスターブ領域に入る。このため、図３（ｄ）は図３（ｂ）に比較すると動作可能温度領域が高温側に広く、より高温動作に適していると言える。従って、ＭＲＡＭにおいて高温動作を実現するためには、図３（ｃ）に示すように、ＨＣ＋〜ＨＣ−となる、すなわち対称な磁気特性を有するＭＴＪを用いることが望ましい。以後、ＨＣ＋〜ＨＣ−なる磁気特性を対称な磁気特性、そうでない磁気特性を非対称な磁気特性と呼ぶ。

図４（ａ）には非対称な磁気特性を持つＭＴＪの電気特性、図４（ｂ）には対称な磁気特性をもつＭＴＪの電気特性をそれぞれ示す。電流の正方向およびＩＣ＋、ＩＣ−の定義は図３５（ｂ）と同じである。磁気特性を対称にした場合、ＩＣ＋＞１．５×ＩＣ−となることが知られている。これはＰ状態からＡＰ状態に書き込む場合はＰ状態からＡＰ状態に書き込む場合と比較して書き込み効率が低下するという原理に基づいている。上記を加味すると図４（ａ）に示すとおり磁気特性が非対称の場合にはＩＣ＋〜ＩＣ−を実現可能である。このような電気特性を持つＴＭＲは書き込み電流が対称であることから書き込み動作が容易である点で好ましいが、図３で説明したとおり、高温における記憶保持の観点から好ましくない。高温における記憶保持を重視すると図４（ｂ）に示す電気特性を持つＭＴＪとなり、この場合、ＩＣ＋＞ＩＣ−のように、電気的なスイッチング特性が非対称になる。なお、図４（ｂ）に示したＭＴＪの特徴は図５（ａ）に示す通り実際の測定でも観測され、確かめられている。

このように、情報記憶の熱安定性の面から電気特性をＰ状態からＡＰ状態とする方のしきい電流を大きいＭＴＪを用いることが望ましい。この場合、Ｐ状態からＡＰ状態とする書き込み電流を階段状の電流を流し、ＡＰ状態からＰ状態とする書き込み電流は、１段階の電流を流すことにより、Ｐ状態からＡＰ状態の書き込み電流の最大値を小さくすることが可能となる。また、プリチャージ方式を用いることによりプリチャージパルス時間を隠蔽することが可能となる。

更に、本実施例では、ＳＬからＢＬ方向に読出し電流を設定している。図４（ａ）に示す通り、磁気特性を非対称化した場合、電気特性は対称化することが可能であり、この場合は読出し電流の方向をＢＬからＳＬの方向に設定することが知られている（非特許文献１）。これは読出し電流による誤書き込みの確率を減らすためにはＢＬからＳＬ方向に読出し電流を流すほうが良いからである。ここで、図６（ａ）でＭＴＪの電気特性（右上方向に延びる２本（Ｐ状態とＡＰ状態）の線）とセルトランジスタの負荷曲線（右下方向に延びる線）の交点が読み出し動作点となる。ただし、高温での安定した記憶保持特性を実現するためには図６（ａ）の読出し方法は適切でない。図４（ｂ）に示すように磁気特性が対称の場合、ＳＬからＢＬ方向に読出し電流を設定した方が良い。これはＰ状態の読出しディスターブが小さくなるためである。また、図２に示す制御を行った場合、プリチャージパルスを読出し電流として使うことができる。つまり書き込みの時のプリチャージパルスの電流方向と読み出しパルスの電流方向が同じにできるからである。これにより読出し回路を簡素化できる。ＷＬを立ち上げるだけで読出しパルスが印加されるため、読出しに関する制御回路を簡素化できるためである。また、ＡＰ化方向に読み出す場合にはＰＭＯＳトランジスタを使うことも考えられるが、セルトランジスタにＮＭＯＳを用いたほうがチップ面積の増大やばらつきの増大を抑えることが可能である。

図７は、実施例１における半導体装置の全体像を示す図である。そのメモリチップＣＨＩＰ全体の構成は、例えば図７に示すように、制御回路ＣＮＴＬと、メモリバンクＢＡＮＫに大きく分けられる。制御回路ＣＮＴＬには、クロック、アドレス、制御信号がメモリチップＣＨＩＰ外から入力され、メモリチップＣＨＩＰの動作モードの決定やアドレスのプリデコード等が行われる。またＣＮＴＬは入出力バッファ等を備え、メモリチップＣＨＩＰ外部からライトデータが入力され、メモリチップＣＨＩＰ外部へリードデータを出力する。

メモリバンクＢＡＮＫには、例えば図８に示すように、複数のアレイ状に配置されたメモリセルアレイＭＣＡが配置され、その周囲にはサブワードドライバ列ＳＷＤＡ、センスアンプ列ＳＡＡ、行制御回路ＸＰが配置される。また、メモリバンクＢＡＮＫの外周には、センスアンプ列ＳＡＡと平行に列デコーダＹＤＥＣ、アレイ制御回路ＡＣＣ、メインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行に行デコーダＸＤＥＣ並びにアレイ制御回路ＡＣＣが配置される。ＭＡＡとＸＤＥＣが交わる部分にはバンク制御回路ＢＣＣが配置される。

図９は、図７に示す制御回路ＣＮＴＬの一部を一例として示す。電圧発生回路ＶＧは、メモリセル書込み電圧ＶＷ、制御回路電圧ＶＤＤ、接地電圧ＶＳＳ、ワード線昇圧電圧ＶＰＰ、負電圧ＶＫＫ、読出しドライバ制御電圧ＳＡＰＧ、プリチャージ電圧ＶＰＣを生成する。また、タイミングコントロール信号発生回路ＴＣＧではカラムイネーブル信号ＹＳＥ、センスアンプイネーブル元信号ＳＡＥ０、読出しイネーブル信号ＲＥ、書込みイネーブル信号ＷＥが生成される。

図１０（ａ）〜図１０（ｃ）は、図８のメモリセルアレイＭＣＡの例を示したものである。図１０（ａ）に示す例では、ＳＭＣＡの横にローカルビット線選択スイッチ列ＬＢＬＳＡが配置され、ＬＢＬＳＡと対向してＳＭＣＡを挟んだ反対側にローカルソース線選択スイッチ列ＬＳＬＳＡが配置される。上記構造により、ビット線、およびソース線を階層化することが可能となり、チップのセル占有率を増大することができる。図１０（ｂ）に示す例ではＳＭＣＡを更に２分割し、その横にＬＢＬＳＡを配置し、ＬＢＬＳＡに対向してＳＭＣＡを挟むようにＬＳＬＳＡが配置され、ＬＳＬＳＡが隣接するように上記単位が２つ並んで配置されたＭＣＡの構造となる。ＬＢＬＳＡが２つ隣接するように配置するのも本図に示す例と同類である。図１０（ｃ）は、図１０（ｂ）に示した例を複数回繰り返したものである。図１０（ｂ）や（ｃ）のような構造をとることで、ＬＳＬＳＡやＬＢＬＳＡの制御信号を効率よく配線することが可能となり、チップ面積を縮小することができる。また、ＳＭＣＡを小さい単位とすることで、ビット線やソース線を短くすることができるため、配線の寄生抵抗や寄生容量による遅延や消費電力増大を少なくすることができる。ただし、この場合にはセル占有率がかえって低下する可能性も考慮して１つのＳＭＣＡのサイズを選ばなければならない。

図１１に、メモリセルアレイＭＣＡを構成するサブメモリセルアレイＳＭＣＡとローカルビット線選択スイッチ列ＬＢＬＳＡとローカルビット線選択スイッチ列ＬＢＬＳＡの接続関係、及び、ＭＣＡとセンスアンプ列ＳＡＡと行制御回路ＸＰとサブワードドライバ列ＳＷＤＡの接続関係を示す。

ＸＰにはメイン入出力ゲートＲＧＣが含まれ、ローカル入出力線ＬＩＯがメイン入出力線ＭＩＯに接続される。センスアンプ列ＳＡＡには複数のセンスアンプＳＡが含まれ、ＳＡとＲＧＣはローカル入出力線ＬＩＯにより接続される。ＳＡは隣接する両隣のメモリセルアレイＭＣＡで共有される構造をもつ。上記構造によりＳＡＡの面積を縮小可能である。ＬＢＬＳＡは複数のローカルビット線選択スイッチＬＢＬＳを含みＳＡとＬＢＬＳはグローバルビット線ＧＢＬで接続される。ＳＭＣＡに対してＬＢＬＳＡと対面して隣接するＬＳＬＳＡは複数のローカルソース線選択スイッチＬＳＬＳを含み、上記と同一のＳＡとグローバルソース線ＧＳＬで接続される。ＬＢＬＳと複数のメモリセルＭＣは、ローカルビット線ＬＢＬで接続される。ＬＳＬＳと複数のＭＣは、ローカルソース線ＬＳＬで接続される。ＳＷＤＡは複数のサブワードドライバＳＷＤを含み、ＳＷＤは上下に隣接するＳＭＣＡで共有される。上記構造によりＳＷＤＡの面積を縮小可能となり、ＳＷＤからＷＬ端までの長さをＳＭＣＡの行サイズにすることができるため、ＷＬを高速に駆動することができる。

図１２（ａ）は、図１０記載のローカルビット線選択スイッチ列ＬＢＬＳＡの構成例を示す。ビット線デコーダによりビット線セレクトＢＬＳが選択されると、対応するローカルビット線選択スイッチＬＢＬＳに接続されたローカルビット線ＢＬが選択され、グローバルビット線ＧＢＬに接続される構成である。本図の例では８本のＢＬに対して１本のＧＢＬを選択する構成であるが、８本にこだわらず、４本、２本、１６本といった様々な例が考えられる。上記のような構成とすることで、多ビット同時書換えに対応する。またＳＡを共有することでチップ面積を小さくすることが可能となる。

図１２（ｂ）は、図１０記載のローカルソース線選択スイッチ列ＬＳＬＳＡの構成例を示す。ソース線デコーダによりソース線セレクトＳＬＳが選択されると、対応するローカルソース線選択スイッチＬＳＬＳに接続されたローカルソース線ＳＬが選択され、グローバルソース線ＧＳＬに接続される構成である。本図の例では８本のＳＬに対して１本のＧＳＬを選択する構成であるが、８本にこだわらず、４本、２本、１６本といった様々な例が考えられる。上記のような構成とすることで、多ビット同時書換えに対応する。またＳＡを共有することでチップ面積を小さくすることが可能となる。

図１３は、サブメモリセルアレイＳＭＣＡの一例を示したものである。サブメモリセルアレイＳＭＣＡは、ｍ本のワード線ＷＬと、ｎ本のローカルビット線ＬＢＬと、ｎ本のローカルソース線ＬＳＬと、ＷＬとＬＢＬおよびＬＳＬの所望の交点に配置されるメモリセルＭＣから構成される。ＭＴＪに記した矢印はメモリセルを高抵抗状態、すなわち“ＡＰ”状態に変化させるために流す電流の向きを示している。上記メモリセルＭＣは、図４（ｂ）に示すような電気特性を示すＭＴＪと選択トランジスタを用いて構成される。

図１４にはセンスアンプＳＡの構成例を示す。なお、図１４においては、説明を簡単にするためローカルビット線選択スイッチ列ＬＢＬＳＡ、ローカルソース線選択スイッチ列ＬＳＬＳＡがなく、ビット線・ソース線１つにつき、センスアンプＳＡが一つ存在する（ＧＢＬ及びＧＳＬの電位がそのままビット線ＢＬ、ソース線ＳＬの電位となっている）ものとして説明する。センスアンプＳＡは読み出し部ＲＡＭＰと書込み部ＷＤと、ローカル入出力線スイッチＬＩＯＧから構成される。ＲＡＭＰはセンスアンプ右側のグローバルビット線ＧＢＬＲを駆動する書込み部ＷＤＲとセンスアンプ左部のグローバルビット線ＧＢＬＬを駆動する書込み部ＷＤＬとで共有される。ＲＡＭＰを左右のメモリセルアレイで共有する構造をとっており、センスアンプ回路の面積低減に役立つ。ＷＤとＲＡＭＰはアクティブロウのセンスアンプ信号線ＳＡＢとグローバルソース線ＧＳＬで接続される。ＬＩＯＧとＲＡＭＰはＳＡＴとＳＡＢで接続される。

読み出し部ＲＡＭＰは、例えば、２つのリードドライバＲＤ、１つのリードバッファＲＢＵＦ、プリチャージ回路ＰＣＣ、２つの読出しリファレンス回路ＲＥＦＣから構成される。リードドライバＲＤは、図２のプリチャージドライバＰＣＤに対応する。ＲＢＵＦとＰＣＣはＧＳＬＲと接続される右側リードドライバＲＤＲと右側リファレンス回路ＲＥＦＣＲ、および、ＧＳＬＬと接続される左側リードドライバＲＤＬと左側リファレンス回路ＲＥＦＣＬとで共有される。上記構造によりＲＡＭＰ面積を低減できる。ＲＥＦＣは、例えば１個のＮＭＯＳトランジスタとリファレンス負荷ＲＥＦから構成され、リファレンスイネーブル信号ＲＥＴで制御される。ＲＢＵＦはセンスアンプイネーブル信号ＳＡＥで制御される。ＲＤは読み出し電流制御線ＳＡＰＧで制御される。ＰＣＣはスタンバイ時にＳＡＴおよびＳＡＢを書き込み電圧ＶＷに充電するためのプリチャージ回路であり、ＳＡＥＱによって制御される。なお、ビット線選択スイッチ列ＬＢＬＳＡ、ソース線選択スイッチ列ＬＳＬＳＡを設け、複数のビット線・ソース線に対して一つのセンスアンプＳＡを設けた場合は、（１）リードドライバＲＤをそれぞれのソース線に設けるか、（２）ソース線選択スイッチ列ＬＳＬＳＡをスタンバイ状態でオンとしておき、ワード線の選択前に、不要な選択スイッチをオフ状態とすればよい。（２）の場合は、リードドライバＲＤが共通化できる一方、オフとする選択スイッチを制御するソース線セレクトＳＬＳを充放電する必要があるため消費電力が大きくなる。（１）の場合は、多数のリードドライバＲＤを設ける必要があるが、ソース線セレクトＳＬＳをスタンバイ状態でオフとできるため、１本のみを充放電すればよく消費電力を小さくできる。

以下に読み出し時のＲＡＭＰの動作について説明する。一例として右側のメモリセルアレイを読み出す動作について述べる。スタンバイ状態においては、リードドライバＲＤによりＧＳＬをプリチャージ電位ＶＰＣにプリチャージしている。まずセンスアンプイコライズＳＡＥＱがロウからハイになりプリチャージが終了する。次に読み出し電流をメモリセルに流す。読み出し電流は、プリチャージ電源ＶＰＣと、ＳＡＰＧによりゲート電位を制御されるＰＭＯＳ負荷ＲＤによってＧＳＬがプリチャージされているため、読み出すメモリセルのワード線がハイになると同時に流れ始める。ＳＡ右側のメモリセルを読み出す場合、ＲＥＴＬが選択され、ＳＡ左側のメモリセルを読み出す場合、ＲＥＴＲが選択される。読み出し電流はＶＰＣから負荷ＰＭＯＳを経由し、ＧＳＬに流れる。リファレンス用の電流はＶＰＣから負荷ＰＭＯＳを経由し、ＧＳＬＬ、メモリセルへの電流経路を模擬したリファレンス負荷ＲＥＦ、左側リファレンスイネーブル信号ＲＥＴＬでゲートを制御されるＮＭＯＳを通って接地電位に流れる。読み出すメモリセルの抵抗値が高い場合、すなわち“ＡＰ”状態の場合、ＧＳＬＲの電位はＧＳＬＬの電位より高くなる。これはメモリセルでの電圧降下がＲＥＦでの電圧降下よりも大きいためである。ＧＳＬＲとＧＳＬＬの電位差は、センスアンプイネーブルＳＡＥによって活性化されるＲＢＵＦによってＳＡＢが電源電圧ＶＷに、ＳＡＴが接地電位ＶＳＳに増幅される。読み出すメモリセルの抵抗値が低い場合、すなわち“Ｐ”状態の場合、ＧＳＬＲの電位はＧＳＬＬの電位よりも低くなる。これはメモリセルでの電圧降下がＲＥＦでの電圧降下よりも小さいためである。ＧＳＬＲとＧＳＬＬの電位差は、前記ＲＢＵＦにおいてＳＡＴが接地電位、ＳＡＢが電源電圧ＶＷに増幅される。カラム選択線ＹＳによってＳＡＴおよびＳＡＢに読み出されたメモリ情報はローカル入出力線ＬＩＯＴおよびＬＩＯＢに読み出される。

以下に書込み回路ＷＤの動作について説明する。スタンバイ状態においては、リードドライバＲＤによりＧＳＬをプリチャージ電位ＶＰＣにプリチャージしている。ＷＤはメモリセルを高抵抗状態にする場合、すなわち“ＡＰ”状態を書き込む場合、カラム選択線ＹＳが選択されると、ＬＩＯＴによってＳＡＴが接地電位に向かって充電され、ＬＩＯＢによってＳＡＢがＶＷに向かって充電される。ＲＥＴはロウであり、ＧＳＬＲおよびＧＳＬＬはＶＰＣに近い電位に充電されており、ＳＡＥがＯＮするとＲＢＵＦによりＳＡＴが接地電位に、ＳＡＢがＶＷに充電される。アクティブハイのライトイネーブルＷＥＴがアクティベートされると、ＳＡＢがハイなのでＷＡＭＰによりＧＢＬが接地電位、ＧＳＬがＶＷに充電され、メモリセルのワード線がＯＮしている間、ＧＳＬからＧＢＬに電流が流れる。この結果、メモリセルに“ＡＰ”状態が書き込まれる。

メモリセルを低抵抗状態にする場合、すなわち“Ｐ”状態に書き込む場合、カラム選択線ＹＳが選択されると、ＬＩＯＴによってＳＡＴがＶＷに向かって充電され、ＬＩＯＢによってＳＡＢが接地電位に向かって充電される。ＲＥＴはロウであるので、ＧＳＬＲおよびＧＳＬＬはＶＤＤに近い電位に充電されており、ＳＡＥがＯＮするとクロスラッチによりＳＡＴがＶＷに、ＳＡＢが接地電位に充電される。アクティブハイのライトイネーブルＷＥＴがアクティベートされると、ＳＡＢがロウなのでＷＡＭＰによりＧＢＬがＶＷ、ＧＳＬがＶＳＳに充電さ、ワード線がＯＮしている間、ＧＢＬからＧＳＬに電流が流れる。これによってメモリセルに“Ｐ”状態が書き込まれる。

図１５は、サブワードドライバ列ＳＷＤＡの例を示す。図８に示すように、ＳＷＤＡはメモリセルアレイＭＣＡの周辺に配置され、メモリセルアレイＭＣＡのワード線ＷＬを上下のいずれかのサブワードドライバ列ＳＷＤＡから駆動するため、片方のサブワードドライバ列ＳＷＤＡに含まれるサブワードドライバＳＷＤの数は、メモリセルアレイＭＣＡに含まれるワード線ＷＬの数の半数でよい。サブワードドライバＳＷＤは１つのＰＭＯＳと２つのＮＭＯＳから構成される。上記ＰＭＯＳは、ゲートがメインワード線ＭＷＬＢに接続され、ソースがサブワードドライバ選択線ＦＸに接続され、ドレインがワード線ＷＬに接続される。上記ＮＭＯＳのうち一方は、ゲートがメインワード線、ソースがＶＳＳと等しいかそれより低い負電圧ＶＫＫ、ドレインがワード線ＷＬに接続される。上記ＮＭＯＳのもう一方は、ゲートが反転サブワードドライバ選択線ＦＸＢ、ソースがＶＫＫ、ドレインがワード線ＷＬに接続される。ＳＷＬの中央にＳＷＤが配置されるため、ＳＷＤがＳＷＬ端に配置される場合に比較して、ＳＷＳ端の遅延を減らすことができる。

図１６に行制御回路ＸＰの一例を示す。ＸＰはローカル入出力線ＬＩＯＴおよびＬＩＯＢをプリチャージする回路ブロックＲＥＱ、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯ線を接続するＲＧＣ、ビット線選択信号ドライバＢＬＳＤ、ソース線選択信号ドライバＳＬＳＤ、列選択線ドライバＹＳＤ、サブワードドライバ選択線ドライバＦＸＤから構成される。ＲＥＱは、例えば３個のＰＭＯＳで構成され、センスアンプイコライズＳＡＥＱがロウになるとＬＩＯＴおよびＬＩＯＢをＶＷに充電する。ＲＧＣは例えば２個のＮＭＯＳスイッチから構成され、ＳＡＥＱがハイになるとＬＩＯＴとＭＩＯＴ、ＬＩＯＢとＭＩＯＢを接続する。ＢＬＳＤではリードイネーブル信号ＲＥＴとライトイネーブル信号ＷＥＴと列アドレスデコード信号ＦＹによってビット線選択ＢＬＳを生成する。例えばＲＥＴとＷＥＴのＯＲ論理とＦＹのＡＮＤ論理をとってＢＬＳを生成する回路構成が考えられる。ＳＬＳＤではリードイネーブル信号ＲＥＴとライトイネーブル信号ＷＥＴと列アドレスデコード信号ＦＹによってソース線選択ＳＬＳを生成する。例えばＲＥＴとＷＥＴのＯＲ論理とＦＹのＡＮＤ論理をとってＳＬＳを生成する回路構成が考えられる。ＹＳＤでは列選択イネーブルＹＳＥとカラムプリデコード信号ＣＦからＹＳを選択する。例えばＹＳＥとＣＦのＡＮＤ論理を取ってＹＳを出力する回路構成が考えられる。ＦＸＤでは反転サブワードドライバ選択線ＦＸＢからサブワードドライバ選択線ＦＸを生成する。例えば、ＦＸＢと同じ数のＮＯＴ論理から構成される。

図１７にアレイコントロール回路ＡＣＣの一例を示す。ＡＣＣでは図９に示したＣＮＴＬで生成されたタイミング信号からセンスアンプを制御する信号群を生成する。マットセレクト反転信号ＭＳＢからセンスアンプイコライズ信号ＳＡＥＱ、ＭＳＢとセンスアンプイネーブル元信号ＳＡＥ０からセンスアンプイネーブル信号ＳＡＥ、リードイネーブル信号ＲＥからセンスアンプＳＡ制御用のリファレンスイネーブル信号ＲＥＴ、ライトイネーブル信号ＷＥからセンスアンプＳＡ制御用のライトイネーブル信号ＷＥＴを生成する。例えばＳＡＥＱはＭＳＢを反転した信号が出力される。ＳＡＥはＭＳＢの反転信号とＳＡＥ０のＡＮＤ論理をとって作られる。ＲＥＴはＭＳＢの反転信号とＲＥのＡＮＤ論理をとって作られる。ＷＥＴはＭＳＢの反転信号とＷＥのＡＮＤ論理をとって作られる。

図１８には図１３および図１４に示す回路において、センスアンプＳＡの右側メモリセルに記憶されている情報を読み出す場合の動作波形の一例を示す。まず、スタンバイ状態について説明する。スタンバイ状態ではＧＳＬＲとＧＳＬＬはＶＰＣに、ＧＢＬＲはＶＳＳに充電されている。センスアンプアウト信号ＳＡＴ、ＳＡＢとローカル入出力信号ＬＩＯＴ、ＬＩＯＢはＶＷに充電されている。クロックと同期してＡＣＴコマンドが入力されると、図１７に示すＡＣＣで作られるＳＡＥＱとＲＥＴがＶＳＳからＶＤＤに充電される。ＳＡの右側メモリセルを読み出す場合なのでリファレンスイネーブルはＳＡの左側に配置されたリファレンス回路を使用するため、ＲＥＴＬがアクティベートされる。ＲＥＴＬがアクティベートされるとリードドライバＲＤＬからリファレンス回路ＲＥＦＣＬに電流が流れ、ＧＳＬＬの電位がＶＰＣからリファレンス電位ＶＲＥＦになる。メモリセルが選択され、該当するＷＬがＶＳＳより低い電位ＶＫＫからＶＤＤより高い電位ＶＰＰにアクティベートされると読み出し電流がＧＳＬＲに流れる。読み出し電流が流れると、ＧＳＬＲの電位がメモリセルの抵抗状態に応じて変化する。メモリセルが低抵抗状態、すなわち“Ｐ”状態の場合、ＶＳＳに近い電位になり、メモリセルが高抵抗状態、すなわち“ＡＰ”状態の場合、ＶＰＣからあまり下がらない電位になる。このとき、メモリセルが“Ｐ”状態の場合、センスアンプアウトＳＡＴとＳＡＢの電位はそれぞれＶＷ、ＶＳＳに向かって変化し始める。メモリセルが高抵抗状態、すなわち“ＡＰ”状態の場合、センスアンプアウトＳＡＴとＳＡＢの電位はそれぞれＶＳＳ、ＶＷに向かって変化し始める。ＧＳＬＲの電位が定常状態になった後、センスアンプイネーブル信号ＳＡＥをＯＮする。するとセンスアンプアウトＳＡＢの電位がメモリセルが“ＡＰ”状態ならＶＷに、“Ｐ”状態ならＶＳＳに充電される。メモリセルの状態が上記のようにセンスアンプの読出しバッファＲＢＵＦでラッチされた状態で、ＲＥＡＤコマンドが入力されると、列選択信号ＹＳがＶＫＫからＶＰＰに充電され、ローカル入出力線ＬＩＯにメモリの読出し情報が出力される。その後ＰＲＥコマンドが入力されると、ＷＬがＶＰＰからＶＫＫになり、その後ＳＡＥがＶＤＤからＶＳＳに下がり、ＳＡＥＱ、ＲＥＴがＶＤＤからＶＳＳに下がる。その結果、ＧＳＬＲとＧＳＬＬがＶＰＣになり、ＳＡＴとＳＡＢがＶＷにプリチャージされ、スタンバイ状態に戻り、読み出し動作が終了する。

図１９には図１３および図１４に示す回路において、メモリセルに情報を書き込む場合の動作波形の一例を示す。スタンバイ状態は図１８で説明した状態と同じである。クロックＣＬＫと同期してＡＣＴコマンドが入力されると、図９に記載のＣＮＴＬ回路で発生されたタイミングに同期してセンスアンプイコライズ信号ＳＡＥＱがＶＳＳからＶＤＤになり、センスアンプのイコライズが終了する。ワード線ＷＬがＶＳＳより低い電位ＶＫＫから昇圧電位ＶＰＰにアクティベートされるとメモリセルに読出し時と同じ電流が流れる。この電流がプリチャージ効果を果たし、書き込み電流が低減される。なお、書き込み電流低減の効果を確実にするためにワード線が選択された後もリードドライバＲＤを活性化状態とし、プリチャージ電位を供給することが望ましい。カラム選択線ＹＳが選択されると、書込みを行うセンスアンプが決定し、書き込みを行う情報に応じて充電されたＬＩＯ線によりセンスアンプアウトＳＡＴおよびＳＡＢが所望のレベルに充電される。センスアンプイネーブル信号がＶＳＳからＶＤＤになると、センスアンプのラッチ部分がＯＮし、書込み情報がラッチされ、低抵抗状態、すなわち“Ｐ”状態を書く場合にはＳＡＢがＶＳＳに、高抵抗状態、すなわち“ＡＰ”状態を書く場合にはＶＷに確定される。ライトイネーブルＷＥＴがＶＳＳからＶＤＤになると、センスアンプの書込み部ＷＡＭＰがＯＮし、“Ｐ”状態を書き込む場合にはグローバルビット線ＧＢＬにＶＷ、ＧＳＬにＶＳＳを、“ＡＰ”状態を書き込む場合にはＧＢＬにＶＳＳ、ＧＳＬにＶＷを出力する。これによりメモリセルには所望のデジタル情報が書き込まれる。なお、書込み部ＷＡＭＰが活性化される前にリードライバＲＤは、非活性化される。ＰＲＥコマンドがクロックと同期して入力されると、ＷＬがＶＰＰからＶＫＫになり、これを受けてＳＡＥがＶＤＤからＶＳＳになる。その後ＳＡＥＱがＶＳＳからＶＤＤになり、これによりＳＡＴおよびＳＡＢがＶＷにプリチャージされる。ＷＥＴがＶＤＤからＶＳＳになると書き込みドライバがＯＦＦになり、ＧＳＬがＶＰＣ、ＧＢＬがＶＳＳにプリチャージされる。こうしてスタンバイ状態に戻り、書込み動作が終了する。

図２０はメモリセルアレイＭＣＡのレイアウト例であり、図１１に示すサブメモリセルアレイの回路図の一部に相当する。ワード線ＷＬ２本ごとにダミーワード線ＤＷＬをもうける。これにより拡散層Ｎ＋のマスクを簡略にすることが可能である。ビット線コンタクトＢＬＣはワード線ＷＬとダミーワード線ＤＷＬを共有しない隣接メモリセルと共有する。ビット線ＢＬとソース線ＳＬは平行に作成されるが、レイヤーの高さが異なる。点線の四角で囲まれた部分は１ビットのメモリセルＭＣをあらわしており、その面積はプロセスノードをＦとすると６Ｆ２となる。最新のＤＲＡＭでも、セル面積は６Ｆ２で、同等である。しかし、抵抗変化型メモリ素子はＤＲＡＭのキャパシタに比べて製造が容易であり、１Ｔ１Ｃ型ＤＲＡＭが製造困難な微細プロセスにおいても１Ｔ１Ｒ型メモリは製造が可能である。

図２１はサブメモリセルアレイＳＭＣＡの断面図の例を示す。図２０におけるＡからＡ‘の直線に沿って切断したときのＳＭＣＡ部分の断面図を示したものである。図２１（ａ）はローカルビット線ＬＢＬがローカルソース線ＬＳＬよりも下のレイヤーになっており、図２１（ｂ）はＬＢＬがＬＳＬよりも上のレイヤーで、かつマグネティックトンネルジャンクションＭＴＪがＬＳＬよりも上のレイヤーに配置される例である。図２１（ｃ）はＬＢＬがＬＳＬよりも上のレイヤーで、かつＭＴＪがＬＳＬよりも下のレイヤーに配置される例である。図２１（ｂ）に示す構造はＭＴＪよりも上のレイヤーにおける製造プロセスが少ないため、歩留まりが向上すると考えられる。

図２２には、メモリセルＭＣの変形例を示す。図２２は図１３に示すＳＭＣＡにおいてＭＣをメモリセルＭＣ２に置き換えたものである。ＭＣ２はＮＭＯＳトランジスタであるアクセストランジスタ２個と１個のＭＴＪからなる。ＭＴＪはＢＬとトランジスタのドレイン側の間に接続され、トランジスタのソースはＳＬと接続される。２つのＭＯＳトランジスタのうち、１方のトランジスタのゲートは読出しワード線ＲＷＬで制御され、他方のトランジスタのゲートは書き込みワード線ＷＷＬにより制御される。本メモリセルでは、読み出し時は読み出しワード線ＲＷＬのみが選択され、書き込み時には読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬの両方が選択される。

図２３は、図２２のメモリセルの構成に適している図１４のセンスアンプＳＡの変形例である。図２３は、図１４に記載のＳＡからＲＤを取り除いた構成である。プリチャージは、書き込みドライバＲＷＤＬを介して書き込み電圧ＶＷが供給される。よって、プリチャージ電圧ＶＰＣが不要となり、電源回路を小さくすることができる。ここで、読み出し電流（プリチャージ電流）と書き込み電流は、アクセストランジスタの駆動能力により違いをつける。即ち、読み出し時は、読み出しワード線ＲＷＬのみが選択されるため、選択されるＭＯＳトランジスタは、２つのうちの一つとなる。その一方で、書き込み時は、両方のＭＯＳトランジスタが選択される。従って、２つのアクセストランジスタが同じ駆動能力を有する場合、読み出し時に流れる電流は、書き込み時の約１／２となる。

図２４は、図２２および図２３に示す回路においてリストアを行わず読出しを行う場合の波形例である。また、読み出しワード線ＲＷＬは図１８のワード線ＷＬと同じタイミング動作する。これにより、読出し電位が大きくなり、センス時間が短くなる効果が期待される。

図２５は図２２および図２３に示す回路において、リストアを行う読出しの波形例である。読出し動作では、図２４と同様にグローバルソース線ＧＳＬが書き込み電圧ＶＷＲにプリチャージされる。その後、アクティブコマンドＡＣＴが入力されると読み出しワード線ＲＷＬが選択される。その結果、グローバルソース線ＧＳＬＲの電位が記憶された情報に従い変化する。ここで、センスアンプイネーブル信号ＳＡＥがＶＳＳからＶＤＤに変化し、読み出しバッファＲＢＵＦが読出し情報をラッチする。読出し情報がＬＩＯに出力された後、書き込みイネーブル信号ＷＥＴをＶＤＤにすることで、読出しワード線ＲＷＬはＶＰＰのまま、書込みワード線ＷＷＬがＶＤＤとなり、読出しバッファにラッチされている情報をセルに書き戻す動作が実行される。このように、再書込み動作を行うことで読出し電流を大きくして読出しディスターブが増大したことによるエラーを訂正する効果がある。また書き込み動作もプリチャージ方式を用いることができるため少ない書き込み電流で実現可能である。

図２６には図２２および図２３に示す回路において書き込み動作を行う時の波形例である。図２５においてリファレンスイネーブルＲＥＴを起動しないこと、センスアンプイネーブルＳＡＥを立ち上げる前に書き込みデータをリードバッファにラッチしておく動作が異なる。

以上、実施例１にかかる発明によれば、予め所定の電位差をビット線とソース線に生じるようにプリチャージを行い、ワード線がＯＮとなった際に、所定の電流がメモリセルに流れるようにし、その後に書き込みに必要な電流を流すように構成している。従って、ＡＰ状態とする書き込み電流とＰ状態とする書き込み電流が非対称であってもより多くの電流を必要とする書き込み電流を少なくすることができる。

また、特にＡＰ状態とする書き込み電流を２段階とすることにより、高温における記憶保持特性の良いＭＴＪを使用することが可能となる。

また、上述のプリチャージのための所定の電位差を読み出し時にも使用することにより、読み出し回路面積を低減できる。特に、高温における記憶保持特性を考慮すると、読み出しディスターブの低減も可能となる。

また、２つのアクセストランジスタと１つのＭＴＪでメモリセルを構成することにより、読み出し電位を高くできるとともに、プリチャージ方式を併用することで、しきい電流が非対称であっても不要に大きい電流を流すことがなくなる。

次に、プリチャージパルスを読出しパルスとして利用し、読み出した情報に応じてオーバーライトをしない構成について説明する。オーバーライトしないことで、ＭＴＪの信頼性が向上すると共に、消費電力を低減し、チップの発熱を抑えられるという効果が期待される。

図２７には読み出し情報と異なる情報を反転書き込みする例を示す。メモリセルＭＣから読み出された情報は読出しバッファＲＢにラッチされ、ＤＱピンから入力された書き込みデータは書き込みバッファＷＢにラッチされる。上記は比較回路ＣＣで比較され、異なった情報の場合には書き込みイネーブルがＨになる。これを受けて書き込みドライバＷＲＤが反転情報を書き込む制御を行う。これに対し、図２８には読み出し情報と書き込み情報がおなじ場合の例を示す。書き込み情報が同じ場合には比較回路ＣＣから書き込みイネーブルＬが出力されるため、書き込みドライバＷＲＤが活性化されない。その結果、プリチャージ電流を利用した読出しのみが行われ、実際の書き込み電流が流れない制御が実現される。

図２９には、オーバーライトを行わないためのセンスアンプＳＡの構成例を示す。図２９は、図１４に示すＳＡと比較してＬＩＯが読み出しゲートＲＯＧと書き込みゲートＷＩＧに分離している点が異なる。さらに書き込み情報をラッチする書き込みバッファＷＢＵＦと比較回路ＣＯＭＰ、書き込みイネーブル信号生成回路ＥＣが追加されている点が異なる。これら機能により書き込み時には書き込み情報と読み出された情報をＣＯＭＰで比較し、異なる場合のみ反転ライトを行う動作を実現する。

図３０は図２９に示すＳＡを制御するためのＸＰを示している。図２９において入出力ゲートが書き込みと読出しで分離されたため、クロスエリアＸＰにはＷＩとＲＯ信号を分離するための回路が、図１６に比較して追加されている。

図３１は図１３、図２９、図３０に示す回路において、ＡＰ状態を読み出した場合の書込み波形を示す。まず、アクティブコマンドＡＣＴとともに書き込みデータが入力され、ＭＩＯＢを介して、ＷＩＢがＶＷ又はＶＳＳに駆動され、書き込みバッファＷＢＵＦが書き込みデータを保持する。次にワード線がＯＮになると図１８と同様に情報をメモリセルから読み出し、ＲＢＵＦで保持する。本例では、ＡＰ状態であるためＳＡＢは、ＶＷとなる。ここで、ＳＡＢがＶＷであるため、比較回路ＣＯＭＰの左側中央のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがオン状態となり、右側中央のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタはオフ状態となる。ここで、書き込みバッファの情報がＡＰ状態である場合には、ＷＩＢは、ＶＷとなる。従って、比較回路ＣＯＭＰの左側下のＮＭＯＳトランジスタがオンとなり、比較結果信号ＷＤＴは、読み出した情報と書き込んだ情報が一致したことを示すＶＳＳとなる。このＷＤＴを受けて書き込みイネーブル信号生成回路ＥＣは、ＧＳＬＲを駆動しないように書き込みドライバＷＤＲを制御する。一方、書き込みバッファの情報がＰ状態である場合には、ＷＩＢがＶＳＳとなり、比較回路ＣＯＭＰの左側上のＰＭＯＳトランジスタがオンとなる。よって、比較結果信号ＷＤＴは、読み出した情報と書き込む情報が不一致であることを示すＶＷとなる。その結果、書き込みイネーブル信号生成回路ＥＣは、ＧＳＬＲをＶＳＳまで駆動し、ＧＢＬＲをＶＷまで駆動するように書き込みドライバＷＤＲを制御する。このように、書き込みバッファの情報がＡＰ状態であれば書き込みを行わず、Ｐ状態の時のみ書き込みが行われる動作が実現可能である。

図３２は、図１３、図２９、図３０に示す回路において、Ｐ状態を読み出した場合の書込み波形を示す。まず、アクティブコマンドＡＣＴとともに書き込みデータが入力され、ＭＩＯＢを介して、ＷＩＢがＶＷ又はＶＳＳに駆動され、書き込みバッファＷＢＵＦが書き込みデータを保持する。次にワード線がＯＮになると図１８と同様に情報をメモリセルから読み出し、ＲＢＵＦで保持する。本例では、Ｐ状態であるためＳＡＢは、ＶＳＳとなる。ここで、ＳＡＢがＶＳＳであるため、比較回路ＣＯＭＰの右側中央のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがオン状態となり、左側中央のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタはオフ状態となる。ここで、書き込みバッファの情報がＰ状態である場合には、ＷＩＢはＶＳＳとなり、書き込みバッファＷＢＵＦから比較回路ＣＯＭＰの右側上のＰＭＯＳトランジスタ及び右側下のＮＭＯＳトランジスタに出力される信号は、反転されたＶＷとなる。従って、比較回路ＣＯＭＰの右側下のＮＭＯＳトランジスタがオンとなり、比較結果信号ＷＤＴは、読み出した情報と書き込んだ情報が一致したことを示すＶＳＳとなる。このＷＤＴを受けて書き込みイネーブル信号生成回路ＥＣは、ＧＳＬＲを駆動しないように書き込みドライバＷＤＲを制御する。一方、書き込みバッファの情報がＡＰ状態である場合には、ＷＩＢがＶＷ、書き込みバッファＷＢＵＦから比較回路ＣＯＭＰの右側列に出力される信号がＶＳＳとなり、比較回路ＣＯＭＰの右側上のＰＭＯＳトランジスタがオンとなる。よって、比較結果信号ＷＤＴは、読み出した情報と書き込む情報が不一致であることを示すＶＷとなる。その結果、書き込みイネーブル信号生成回路ＥＣは、ＧＳＬＲをＶＳＳまで駆動し、ＧＢＬＲをＶＷまで駆動するように書き込みドライバＷＤＲを制御する。このように、書き込みバッファの情報がＰ状態であれば書き込みを行わず、ＡＰ状態の時のみ書き込みが行われる動作が実現可能である。

以上のように、実施例２では、プリチャージパルスを読出しパルスとして利用し、読み出した情報に応じてオーバーライトをしない構成としたため、ＭＴＪの信頼性が向上すると共に、消費電力を低減し、チップの発熱を抑えられるという効果が期待される。

実施例１において、ＩＣを非対称とする方が情報保持の熱安定性が良いことに言及した。しかし、図３３（ａ）に示すとおり、ＩＣの非対称性は、フリー層磁化の熱安定性に非対称性をもたらす可能性も考えられる。ＭＴＪにおいてはＩＣと熱安定性が比例することが知られているため、ＩＣ＋＞ＩＣ−の場合、ＡＰ状態がＰ状態に反転してしまうリテンションエラーが発生してしまう可能性がある。このため、１０年以上の記憶保持が可能である領域をターゲットとすると、ＡＰ状態の一部のセルはターゲット領域から外れてしまう可能性がある。図３３（ａ）に示した課題は、図３３（ｂ）に示すとおり実際に確認されている。そこで、本実施例では、このリテンションエラーを補正するＥＣＣを用いた発明を提供する。

図３４にはリテンションエラーを補正するＥＣＣ回路を示す。読出しビットのアドレスが入力されるとアドレスバッファがＸアドレスデコーダＸＤＥＣとＹアドレスデコーダＹＤＥＣにアドレスを送ると共にエラーチェック回路ＥＣＨＫにも該当ビットのアドレスを送る。読み出された情報はエラーチェック回路ＥＣＨＫにおいてエラーが訂正され、ＤＱより出力される。なお、読み出しは、実施例１、２のようにプリチャージ方式のプリチャージ電流でなく、ワード線が選択された後に読み出し電流を供給してもよいが、プリチャージ方式の考え方を用いた方が書き込み電流を少なくすることができる。即ち、読み出しではもちろんこと、書き込み時においても、ＥＣＣを用いた場合には、チェックビットを再生成するためにメモリセルの情報を読み出す必要がある。また、読み出してエラーがあった場合は、そのエラーを訂正するために書き込みを行う方が望ましい。即ち、読み出した後に書き込みを行うという動作が発生する。従って、実施例１、２のように読み出し電流を書き込み動作が行われるまで流し続けることで図１で説明したように書き込み電流を少なくすることが可能となる。

エラー訂正がなされた情報はチェックビット回路でチェックビットが生成付加された後、再びアレイに戻される。ここで、アレイに戻される場合に、全ビット書き込んでもよいが、アレイにおいて、読出し情報がラッチされたままの状態とし、実施例２のように書き込むために送られてきた情報を比較し、異なっていれば反転書き込みを行い、同じであれば（もしくは、エラーがなかった場合には）書き込みが行われないように制御することがよい。これによりＥＣＣ単位が大きくなるほどオーバーライトが行われないビットが増加することを意味するため、消費電力削減効果が大きくなる。

また、図３３（ａ）に示すとおり、高温での記憶保持特性を重視したＭＴＪではリテンションエラーを起こすのはＡＰ状態のビットである可能性が極めて高い。このため、ＥＣＣにおける反転ライトはＡＰ状態を書き込む可能性が極めて高くなる。このときにはＡＰ書き込みはプリチャージ書き込みとなるため、通常書き込みを行う場合に比較して消費電力を低減可能である。

更には、ＥＣＣ回路によりエラーを発見した場合は、エラーがあったことのみを書き込みドライバに通知し、書き込みドライバは、ＡＰ状態のみを書き戻すという制御も有効となる可能性があり、この場合はＥＣＣ制御方式をさらに簡素化可能である。

本発明の半導体装置は、抵抗変化型メモリに適用して特に有益な技術であり、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。

ＤＱ０〜ＤＱｎ：データ、Ａ０〜Ａｎ：アドレス、Ｉ／ＯＢ：入出力バッファ、Ｉ／ＯＣＴＬ：入出力制御回路、ＢＣＣ：バンク制御回路、ＡＴＣ：アドレス変換回路、ＸＡＢ：行アドレスバッファ、ＹＡＢ：列アドレスバッファ、ＭＣＡ：メモリセルアレイ、ＵＬ：上部電極、ＬＬ：下部電極、ＣＨＩＰ：メモリチップ、ＢＡＮＫ：メモリバンク、ＣＮＴＬ：制御回路、ＤＱＣ：入出力回路、ＡＣＣ：アレイ制御回路、ＸＰ：行制御回路、ＳＬＳ：ソース線選択信号、ＢＬＳ：ビット線選択信号、ＭＡＡ：メインアンプ列、ＸＤＥＣ：Ｘデコーダ、ＹＤＥＣ：Ｙデコーダ、ＳＷＤＡ：サブワードドライバアレイ、ＳＡＡ：センスアンプアレイ、ＶＢＨ：メモリ素子書込み電圧、ＶＤＤ：周辺回路電源、ＶＳＳ：接地電源、ＶＰＰ：昇圧電源、ＶＫＫ：負電源、ＳＡＰＧ：読み出し電流制御電源、ＹＳＥ：列選択イネーブル信号、ＲＥ：リードイネーブル信号、ＰＳＳｂ０：周辺回路電源制御元信号、ＷＥ：書込みイネーブル信号、ＷＬＥ０：ワード線イネーブル元信号、ＭＥＳＴ：一括消去制御信号、ＳＡＥ０：センスアンプイネーブル元信号、ＰＳＳｂ：周辺回路電源制御信号、ＶＤＤｂ：バンク周辺回路電源、ＶＢＨｂ：バンクメモリセル書込み電源、ＶＰＰｂ：バンク昇圧電源、ＬＢＬＳＡ：ローカルビット線選択スイッチ列、ＬＳＬＳＡ：ローカルソース線選択スイッチ列、ＬＩＯ：ローカル入出力線、ＭＡ：メインアンプ、ＰＳＷ：電源スイッチ、ＧＳＬ：グローバルソース線、ＧＢＬ：グローバルビット線、ＬＳＬ：ローカルソース線、ＬＢＬ：ローカルビット線、ＬＢＬＳ：ビット線スイッチアレイ、ＳＭＣＡ：サブメモリセルアレイ、ＳＷＤ：サブワードドライバ、ＬＢＬＳ：ローカルビット線選択スイッチ、ＬＳＬＳ：ローカルソース線選択スイッチ、ＳＮ：センスノード、ＳＮＲＥＦ：リファレンスセンスノード、ＰＣＣ：プリチャージ回路、ＳＡＥＱ：センスアンプイコライズ線、ＲＡＭＰ：リードアンプ、ＷＡＭＰ：ライトアンプ、ＩＯＧ：入出力ゲート、ＬＩＯｔ：ローカル入出力線、ＬＩＯｂ：反転ローカル入出力線、ＳＡＯｔ：センスアンプアウト線、ＳＡＯｂ：反転センスアンプアウト線、ＳＡ：センスアンプ、ＲＥＦ：リファレンス負荷回路、ＷＥＢ：反転書込みイネーブル信号、ＷＥＴ：書込みイネーブル信号、ＲＥＢ：反転リードイネーブル信号、ＲＥＴ：リードイネーブル信号、ＷＬＥ：ワード線イネーブル信号、ＦＹ：列デコード信号、ＹＳ：列選択信号、ＲＳＷ：リードスイッチ、ＣＣ：クロスカップル、ＲＤ：リードドライバ、ＲＲＣ：読出しリファレンス回路、ＭＷＬＢ：反転メインワード線、ＦＸ：サブワードドライバセレクト信号、ＦＸＢ：反転サブワードドライバセレクト信号、ＲＥＱ：ローカル入出力線イコライズ回路、ＲＧＣ：メイン入出力ゲート、ＭＳ：マットセレクト、ＣＦ：行プリデコード信号、ＳＬＣ：ソース線コンタクト、ＢＬＣ：ビット線コンタクト、ＤＷＬ：ダミーワード線、Ｎ＋：拡散層、ＣＯＮＴ：拡散層コンタクト、ＳＴＩ：素子分離、ＳＵＢ：Ｓｉ基板。

Claims (20)

1. ワード線と、
   前記ワード線と交差するビット線と、
   前記ワード線と交差するソース線と、
   前記ビット線と前記ソース線の間に直列に接続されたアクセストランジスタ及びトンネル磁気抵抗素子を有するメモリセルと、
   スタンバイ状態において、前記ビット線と前記ソース線との間に第１電位差を発生させるプリチャージ回路と、
   前記トンネル磁気抵抗素子に第１情報を書き込む場合に、前記ビット線から前記ソースに向かって電流が流れるように前記ビット線と前記ソース線との間に第２電位差を発生させ、前記トンネル磁気抵抗素子に第２情報を書き込む場合に、前記ソース線から前記ビット線に向かって電流が流れるように前記ビット線と前記ソース線との間に第３電位差を発生させる書き込みドライバと、を具備し、
   前記アクセストランジスタのゲートは、前記ワード線に接続され、
   前記第１電位差は、前記第２電位差及び前記第３電位差より小さいことを特徴とする半導体装置。
2. 請求項１において、
   前記書き込みドライバは、前記スタンバイ状態から前記ワード線がオン状態となった後、書き込むべき情報に従って、前記第２電位差、又は、前記第３電位差を発生させることを特徴とする半導体装置。
3. 請求項２において、
   前記トンネル磁気抵抗素子は、固定層と、自由層と、前記固定層と前記自由層の間に設けられた絶縁層とを有し、
   前記第１情報は、前記固定層の磁化と前記自由層の磁化が平行状態となることにより記憶され、
   前記第２情報は、前記固定層の磁化と前記自由層の磁化が反平行状態となることにより記憶されることを特徴とする半導体装置。
4. 請求項１において、
   前記アクセストランジスタのソースが前記ソース線に接続され、
   前記アクセストランジスタのドレインが前記トンネル磁気抵抗素子の一方の電極に接続され、
   前記トンネル磁気抵抗素子の他方の電極が前記ビット線に接続され、
   前記トンネル磁気抵抗素子は、前記一方の電極側に設けられた固定層と、前記他方の電極側に設けられた自由層と、前記固定層と前記自由層の間に設けられた絶縁層とを有し、
   前記プリチャージ回路は、前記ビット線の電位より高いプリチャージ電位を前記ソース線に供給することにより、前記第１電位差を発生させることを特徴とする半導体装置。
5. 請求項１において、
   前記ビット線又は前記ソース線の一方に接続されたセンスアンプを更に具備し、
   前記センスアンプは、前記スタンバイ状態から前記ワード線がオン状態となった場合に、前記第１電位差により前記メモリセルに流れる電流を用いて前記メモリセルに記憶された情報を読み出すことを特徴とする半導体装置。
6. 請求項５において、
   前記センスアンプにより読み出された情報と書き込むべき情報とを比較する比較回路と、
   前記比較回路の結果が前記読み出された情報と前記書き込むべき情報が一致した場合に、前記書き込みドライバを非活性化し、前記読み出された情報と前記書き込むべき情報が不一致である場合に、前記書き込みドライバを活性化する書き込みイネーブル信号生成回路と、を更に具備することを特徴とする半導体装置。
7. 請求項５において、
   前記センスアンプにより読み出された情報にエラーがないかをチェックするＥＣＣ回路と、
   前記センスアンプにより読み出された情報と書き込むべき情報とを比較する比較回路と、
   前記ＥＣＣ回路のチェック結果がエラーなしであり、かつ、前記比較回路の結果が前記読み出された情報と前記書き込むべき情報が一致した場合に、前記書き込みドライバを非活性化し、前記ＥＣＣ回路のチェック結果がエラーありであり、又は、前記読みだされた情報と前記書き込むべき情報が不一致である場合に、前記書き込みドライバを活性化する書き込みイネーブル信号生成回路と、を具備することを特徴とする半導体装置。
8. 請求項１において、
   前記プリチャージ回路は、前記スタンバイ状態から前記ワード線がオン状態となった後に、前記第１電位差の発生を止めることを特徴とする半導体装置。
9. 請求項８において、
   前記書き込みドライバは、前記プリチャージ回路が前記第１電位差の発生を止めた後、書き込むべき情報に従って、前記第２電位差、又は、前記第３電位差を発生させることを特徴とする半導体装置。
10. 請求項１において、
    前記トンネル磁気抵抗素子は、前記固定層の磁化と前記自由層の磁化が平行状態とするためのしきい電流と、前記固定層の磁化と前記自由層の磁化が反平行状態とするためのしきい電流が異なることを特徴とする半導体装置。
11. 請求項１０において、
    前記固定層の磁化と前記自由層の磁化が平行状態とするためのしきい電流は、前記固定層の磁化と前記自由層の磁化が反平行状態とするためのしきい電流より大きいことを特徴とする半導体装置。
12. 請求項１１において、
    前記トンネル磁気抵抗素子は、対称な磁気特性を有することを特徴とする半導体装置。
13. ワード線と、
    前記ワード線と交差する複数のビット線と、
    前記ワード線と交差する複数のソース線と、
    前記複数のビット線と前記複数のソース線の間に設けられた複数のメモリセルと、
    前記複数のビット線と前記複数のソース線との間に第１電位差を発生させるプリチャージ回路と、
    前記複数のメモリセルに第１情報を書き込む場合に、前記ビット線から前記ソース線に向かって電流が流れるように前記ビット線と前記ソース線との間に第２電位差を発生させ、前記複数のメモリセルに第２情報を書き込む場合に、前記ソース線から前記ビット線に向かって電流が流れるように前記ビット線と前記ソース線との間に第３電位差を発生させる書き込みドライバと、
    前記複数のビット線又は前記複数のソース線の一方に接続され、前記第１電位差により前記メモリセルに流れる読み出し電流を検出して、前記メモリセルに記憶された情報を保持するセンスアンプと、
    前記センスアンプに読み出された情報にエラーがないかをチェックし、エラーがあれば訂正するＥＣＣ回路と、を具備し、
    前記複数のメモリセルの夫々は、前記複数のビット線のうち対応する１本と前記複数のソース線のうち対応する１本との間に直列に接続されたアクセストランジスタとトンネル磁気抵抗素子とを有し、
    前記トンネル磁気抵抗素子は、前記一方の電極側に設けられた固定層と、前記他方の電極側に設けられた自由層と、前記固定層と前記自由層の間に設けられた絶縁層とを有し、
    前記ＥＣＣ回路によるチェック後、訂正された情報を前記メモリセルに書き込む際に、前記書き込みドライバが活性化されるまで、前記複数のメモリセルに前記読み出しのための電流が流れることを特徴とする半導体装置。
14. 請求項１３において、
    前記トンネル磁気抵抗素子は、
    前記読み出し電流が流れる方向は、前記固定層の磁化と前記自由層の磁化が反平行状態となるための書き込み電流と同じ方向であることを特徴とする半導体装置。
15. 請求項１４において、
    前記ＥＣＣ回路によりエラーがあることが前記書き込みドライバに通知され、
    前記書き込みドライバは、エラーがあることが通知された場合に、前記固定層の磁化と前記自由層の磁化が反平行状態とするための書き込み電流を流すことを特徴とする半導体装置。
16. 請求項１４において、
    前記センスアンプにより読み出された情報と書き込むべき情報とを比較する比較回路と、
    前記ＥＣＣ回路のチェック結果がエラーなしであり、かつ、前記比較回路の結果が前記読み出された情報と前記書き込むべき情報が一致した場合に、前記書き込みドライバを非活性化し、前記ＥＣＣ回路のチェック結果がエラーありであり、又は、前記読み出された情報と前記書き込むべき情報が不一致である場合に、前記書き込みドライバを活性化する書き込みイネーブル信号生成回路と、を具備することを特徴とする半導体装置。
17. 第１及び第２ワード線と、
    前記第１及び第２ワード線と交差するビット線と、
    前記第１及び第２ワード線と交差するソース線と、
    前記ビット線と前記ソース線の間に接続され、第１アクセストランジスタ、第２アクセストランジスタ、及び、トンネル磁気抵抗素子とを有するメモリセルと、
    前記メモリセルに第１情報を書き込む場合に、前記ビット線から前記ソースに向かって電流が流れるように前記ビット線と前記ソース線との間に第１電位差を発生させ、前記メモリセルに第２情報を書き込む場合に、前記ソース線から前記ビット線に向かって電流が流れるように前記ビット線と前記ソース線との間に第２電位差を発生させる書き込みドライバと、を具備し、
    前記第１アクセストランジスタと前記第２アクセストランジスタは、並列に接続され、
    前記トンネル磁気抵抗素子は、前記第１及び第２アクセストランジスタと直列に接続され、
    前記第１アクセストランジスタのゲートは、前記第１ワード線に接続され、
    前記第２アクセストランジスタのゲートは、前記第２ワード線に接続され、
    スタンバイ状態において、前記ビット線及び前記ソース線は、前記ビット線と前記ソース線との間の電位差が第３電位差となるようにプリチャージされ、
    前記メモリセルに情報を書き込む際に、前記第２ワード線を非選択状態のまま前記第１ワード線を選択し、その後、前記第１ワード線を選択状態としたまま、前記第２ワード線を選択し、前記書き込みドライバにより前記第２電位差又は前記第３電位差を発生させることを特徴とする半導体装置。
18. 請求項１７において、
    前記書き込みドライバは、前記第１情報を書き込む際に、前記ビット線に書込み電位を供給し、前記第２情報を書き込む際に、前記ソース線に前記書込み電位を供給し、前記スタンバイ状態において、前記書込み電位を前記ソース線に供給することを特徴とする半導体装置。
19. 請求項１７において、
    前記ビット線又はソース線に接続された読出しバッファを更に具備し、
    前記読出しバッファは、前記第１ワード線が選択され、前記メモリセルに電流が流れることにより生じた前記ビット線又は前記ソース線の電位変動を検出することにより読出し情報を読出し、
    前記半導体装置は、前記読出しバッファに保持された前記読出し情報を前記メモリセルに書き戻すことを特徴とする半導体装置。
20. 請求項１９において、
    前記メモリセルに前記読出し情報を書き戻す際に、前記第１ワード線を選択状態としたまま、前記第２ワード線を選択することを特徴とする半導体装置。