JP5337239B2 - 半導体装置 - Google Patents

Description

本発明は、抵抗変化型メモリセルを有する半導体装置に関し、特に、低消費電力かつセキュアな半導体装置を実現する技術に関する。

ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は高集積化するために製造ルールの微細化が進んでいるが、十分な信号量を確保するキャパシタの製造が困難となってきている。更なる微細化を進めるため、キャパシタに代わり微細に形成しても動作可能である抵抗変化素子を用いてメモリセルを構成し、抵抗値の大小を論理情報１、０に対応させる抵抗変化型メモリが考案されている。抵抗変化型メモリの例として、相変化メモリ、Ｒｅｓｉｓｔｉｖｅ ＲＡＭ（ＲｅＲＡＭ）、固体電解質メモリ、マグネティックＲＡＭ（ＭＲＡＭ）、が考案されている。非特許文献１では相変化メモリについて、非特許文献２ではＲｅＲＡＭについて、非特許文献３では固体電解質メモリについて、非特許文献４にはＭＲＡＭについて、それぞれ記載されている。

上記すべての抵抗変化素子に共通する好ましい点は、書き換え動作を行わない限り、記憶した論理情報が１０年以上にわたって保持される不揮発性を有することである。このため、抵抗変化型メモリは、情報保持のためにリフレッシュ動作を必要とするＤＲＡＭと比較して、待機時のメモリセルアレーにおける消費電力を小さくできることが期待される。ＤＲＡＭが使用される分野はＰＣやサーバだけでなく、モバイル機器やデジタル家電にも拡大しており、動作時、待機時共に消費電力を低く抑えることが、バッテリ駆動装置における駆動時間伸長や地球環境保全のためにも望まれている。

図２〜図４は、一般的に知られている抵抗変化型メモリ素子の構成例および動作例を示す説明図である。図２（ａ）に示すように、相変化メモリは、上部電極ＵＬと下部電極ＬＬの間にカルコゲナイド膜を挟みこんだ構造を持つ。ＬＬから伝わる熱によりカルコゲナイド膜を非晶質状態や結晶状態に制御する。ＬＬの面積を小さくすることで、発熱効率を向上することができる。ＬＬ直上のカルコゲナイド膜が非晶質状態の場合にはＵＬとＬＬ間の抵抗が大きく、結晶状態の場合はＵＬとＬＬ間の抵抗が小さい。図２（ｂ）には、横軸にＵＬとＬＬ間の電位差Ｖ１、縦軸にＬＬからＵＬへ流れる電流Ｉ１をとり、相変化メモリの電流電圧特性を示す。低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）に書き換える場合と、ＯＦＦ状態からＯＮ状態に書き換える場合とでＶ１の向きは同じであり、大きさは異なる。ＯＮ状態からＯＦＦ状態に書き換える時の電力が大きい。

図３（ａ）は固体電解質メモリ、図３（ｂ）はＲｅＲＡＭ、図４はＭＲＡＭについての構造例をそれぞれ示している。図４（ｂ）は、図３と図４に示した各メモリの代表的な電流電圧特性を示すものである。図４（ｂ）において、グラフの横軸はＵＬとＬＬ間の電流Ｉ１、縦軸はＵＬとＬＬ間の電気抵抗Ｒ１である。ＯＦＦ状態からＯＮ状態に書き換える場合と、ＯＮ状態からＯＦＦ状態に書き換える場合とで電流方向が異なる。例えば、ＬＬからＵＬに電流を流した場合にＯＮ状態になり、ＬＬからＵＬに電流を流した場合にはＯＦＦ状態になる。

図３（ａ）に示すように、固体電解質メモリは酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）の化合物である固体電解質膜ＥＬをＵＬとＬＬにより挟んだ構造を持つ。ＥＬにＵＬからＬＬ方向の電界を加えることで金属の導電パスが形成され、ＯＮ状態になる。一方、ＬＬからＵＬ方向の電界を加えることで、前記導電パスが消失し、ＯＦＦ状態になる。ＵＬとＬＬ間の抵抗値の大小を用いて情報を記録する。固体電解質メモリにはＥＬを多層構造とした第２の形態も存在する。上記構造は図３（ａ）の構造と比較して金属イオンの制御性がよい。固体電解質メモリは動作が原子レベルの小さい領域で行われており、スケーリングに優れるという特徴を持つ。ＯＮ状態からＯＦＦ状態に書き換える時の電力が大きい。

図３（ｂ）に示すように、ＲｅＲＡＭは、たとえばペロブスカイト型マンガン酸化物などをＵＬとＬＬで挟み込んだ構造をもつ。たとえば前記材料中の欠陥準位の状態が変化することに対応して抵抗値が変化することを記録に用いる。欠陥準位に電子が捕獲されていない場合はＯＦＦ状態、捕獲されている場合はＯＮ状態となる。書き換え電力が大きい。

図４（ａ）に示すように、ＭＲＡＭは、磁性膜、トンネル膜、磁性膜をＵＬとＬＬで挟み込んだ構造をもち、ＵＬとＬＬ間に流れるトンネル電流の大小を記録に用いるメモリである。トンネル膜を挟む２つの磁性膜の磁化方向が平行の場合はＯＮ状態、反平行の場合はＯＦＦ状態となる。書き換え時にはＭＲＡＭ素子付近で磁界を発生させ、磁性膜中の磁化を反転させる。磁界を発生させるために必要な電流が大きいため、書き換え電力が大きい。

"Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ Ａｒｒａｙｓ"、Ｐｒｏｃ．ＩＲＰＳ、２００７年６月、ｐ．５４２−５４６ "Ｎａｎｏｓｃａｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｕｓｉｎｇ ＳｒＴｉ０３ Ｆｉｌｍｓ"、Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ ２００７ ２２ｎｄ ＩＥＥＥ ２６−３０、２００７年８月、ｐ．６８−７０ "Ａｎ Ｅｍｂｅｄｄａｂｌｅ Ｍｕｌｔｉｌｅｖｅｌ−Ｃｅｌｌ Ｓｏｌｉｄ Ｅｌｅｃｔｒｏｌｙｔｅ Ｍｅｍｏｒｙ Ａｒｒａｙ"、Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．４２、Ｎｏ．６、２００７年６月、ｐ．１３８３−１３９１ "２ Ｍｂ ＳＰＲＡＭ （ＳＰｉｎ−Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ ＲＡＭ） Ｗｉｔｈ Ｂｉｔ−ｂｙ−Ｂｉｔ Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｃｕｒｒｅｎｔ Ｗｒｉｔｅ ａｎｄ Ｐａｒａｌｌｅｌｉｚｉｎｇ−Ｄｉｒｅｃｔｉｏｎ Ｃｕｒｒｅｎｔ Ｒｅａｄ"、Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．４３、Ｎｏ．３、２００８年１月、ｐ．１０９−１２０

図２から図４を用いて説明したとおり、電流を流すことにより書き換えを行う抵抗変化型メモリは様々な種類が考案されているが、書き換え電力が大きいことが共通課題である。これはメモリチップにおいて動作時電力が大きくなってしまうことを意味する。

一方、製造コスト低減、動作速度向上のため、メモリの製造ルールは微細化している。これに伴いＭＯＳトランジスタのゲート絶縁膜が薄くなるため、論理回路、スイッチ回路のリーク電力が大きくなってきていることも課題である。抵抗変化型メモリは、スタンバイ電力が小さいことが特徴であるが、これを生かすためには、使用していない回路部分のリーク電力はできるだけ小さいほうが望ましい。更に、上記の通り、抵抗変化型メモリは、書き換え電力が大きいため、書き換えに関与しない回路部分のリーク電力はできる限り削減したほうが、メモリチップ全体としての動作時ピーク電力削減のために好ましい。

また、ＤＲＡＭの代わりに抵抗変化型メモリを適用することは、消費電力削減の観点では好ましいが、一方でセキュリティ情報が電源を切った状態でもメモリ上に残るため、第３者に盗みとられる危険性が考えられる。例えば、ＭＭＵ（メモリ管理ユニット）でアドレス変換を行い、論理アドレスのエントリを消去することでデータ消去を行う不揮発メモリが存在するが、実際のチップ上にデータが残った状態となるため、セキュリティ情報を読み出される危険性は消えない。上記を解決するためには、意味のない情報を上書きする方法が有効であるが、チップ上にランダムに存在する情報に対して、次々と上書き動作を行うことは消費電力の増大を招き好ましくない。そこで、できるだけ消費電力を抑えつつ、かつ高速にデータを上書きできるような一括消去機能を抵抗変化型メモリに組み込むことが有益と考えられる。

さらに、サーバやデータセンタ等の大規模システムにおいては、装置の連続稼働時間が長いため、断片化された不要データがメモリに蓄積して性能低下を招くという問題がおきている。抵抗変化型メモリがＤＲＡＭの代わりに適用された場合、電源遮断時でもメモリ情報が失われないため、システム上で稼動するタスクは電源遮断があっても途切れることはない。これは不要データが益々蓄積しやすくなることを意味する。更に、上記断片化された不要データを検索して消去していく作業自体はシステム負荷となる。自動的に一括消去マップを作製し、短時間で一括消去が行われることが大規模システムの負荷低減、長時間連続稼動に向けて重要と考えられる。

本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による半導体装置は、チップ内、もしくはメモリコントローラ上に論理アドレスと物理アドレスを変換する機構を有し、上記機構によりチップ内でデフラグを実行することでチップ上の特定領域（例えばメモリバンク全体）に未使用領域を作り出し、上記未使用領域の電源供給を止めることを特徴とする。更に、個々のビット線等に一括消去用のドライバを備えることを特徴とする。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、動作時および待機時のメモリ消費電力を低減可能になる。また、低消費電力でデータの一括消去が実現でき、システムの負荷を低減すると共にセキュアなメモリを実現可能になる。

本発明の実施の形態１による半導体装置において、その主要部の構成例を示すブロック図である。 （ａ）、（ｂ）は、公知の抵抗変化型メモリ素子の構成例および動作例を示す説明図である。 （ａ）、（ｂ）は、公知の抵抗変化型メモリ素子の構成例および動作例を示す説明図である。 （ａ）、（ｂ）は、公知の抵抗変化型メモリ素子の構成例および動作例を示す説明図である。 （ａ）は、図１のメモリ部における各メモリバンクの状態例を示した模式図であり、（ｂ）は、（ａ）に対応する効果を示した説明図である。 （ａ）〜（ｃ）は、図１のメモリ部が備えるデフラグ機能の動作例を示す説明図である。 図１のメモリ部におけるアドレス変換テーブルの構成例を示す図である。 （ａ）〜（ｃ）は、図１のメモリ部を用いてデフラグを行う場合において、それぞれ異なるデータ移動方法の一例を示す説明図である。 （ａ）、（ｂ）は、図１のメモリ部におけるメモリセルアレーの主要部の回路構成例ならびに一括消去動作時の動作例を示す図である。 （ａ）〜（ｃ）は、それぞれ、図１のメモリ部を備えた半導体チップのレイアウト構成例を示す概略図である。 図１０におけるメモリバンクのレイアウト構成例を示す概略図である。 図１０における制御回路の一部の構成例を示すブロック図である。 図１１におけるバンク制御回路の構成例を示す回路図である。 （ａ）〜（ｃ）は、図１１におけるメモリセルアレーの構成例を示すブロック図である。 図１０におけるメモリバンクおよび入出力回路のより詳細な構成例を示すブロック図である。 （ａ）、（ｂ）は、図１５におけるローカルビット線選択スイッチ列ならびにローカルソース線選択スイッチ列の詳細な構成例を示す回路図である。 図１５におけるサブメモリセルアレーの詳細な構成例を示す回路図である。 （ａ）〜（ｄ）は、図１５におけるメモリセルの各種構成例を示した回路図である。 図１５におけるセンスアンプの構成例を示す回路図である。 図１５におけるサブワードドライバ列の構成例を示す回路図である。 図１５における行制御回路の構成例を示す回路図である。 図１５におけるアレーコントロール回路の構成例を示す回路図である。 図１９〜図２２に示す回路を用いて、メモリセルに記憶されている情報を読み出す場合の動作例を示す波形図である。 図１９〜図２２に示す回路を用いて、メモリセルに情報を書き込む場合の動作例を示す波形図である。 （ａ）、（ｂ）は、図１のメモリ部において、ロウパワーモードとノーマルモードを切り替える際のそれぞれ異なるシーケンスを示した波形図である。 図１７のサブメモリセルアレーに対して一括消去を行う場合の第１制御シーケンスを示す波形図である。 図２６とは異なる第２制御シーケンスを示す波形図である。 図１７のサブメモリセルアレーに図１８（ａ）または図１８（ｃ）のメモリセルを適用した場合の主要部のレイアウト構成例を示す平面図である。 （ａ）〜（ｃ）は、図２８におけるＡ−Ａ’間のそれぞれ異なる構造例を示す断面図である。 本発明の実施の形態２による半導体装置において、その主要部の構成例を示すブロック図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、その主要部の構成例を示すブロック図である。図１には、半導体装置内に含まれるメモリ部ＭＢが示されており、このメモリ部ＭＢは、アドレス変換機構を備えていることが主要な特徴となっている。図１のＭＢにおいて、アドレスＡ０〜Ａｎは、行アドレスバッファＸＡＢと列アドレスバッファＹＡＢに入力される。アドレス変換回路ＡＴＣは、ＸＡＢ，ＹＡＢからのアドレスを受け、これを論理アドレスとしてアドレス変換テーブルＡＴＴから実アドレスを取得する。ＡＴＣは、この実アドレスを行デコード回路ＸＤＥＣと列デコード回路ＹＤＥＣに送る。

これにより、所定のメモリバンク（例えばＢＡＮＫ０）のメモリセルアレーＭＣＡがアクセスされ、入出力バッファＩ／ＯＢを通して外部との間でデータＤＱ０〜ＤＱｎのやり取りが行われる。ＭＣＡは、図２〜図４で述べたように、複数の抵抗変化型のメモリ素子によって構成される。また、ＡＴＣは、各ＢＡＮＫの使用状況を把握し、使用していないＢＡＮＫについてはバンク制御回路ＢＣＣを介して電源供給の制御を行う。ＢＣＣは、各ＢＡＮＫ毎に独立に電源供給有無を制御可能な構成となっている。詳細は後述するが、実アドレスの使用状況により、ＢＡＮＫの電源制御、一括消去制御、ならびにデータの移動を行うデフラグを実現することで、低消費電力かつ高速動作可能なメモリを実現できる。

図５（ａ）は、図１のメモリ部ＭＢにおける各メモリバンクの状態例を示した模式図であり、図５（ｂ）は、図５（ａ）に対応する効果を示した説明図である。図５（ａ）に示すメモリ部ＭＢは、一例として８ＢＡＮＫを備えており、すべてのＢＡＮＫに電源が入っているノーマルモードと、部分的に電源が入っているロウパワーモードを設定可能となっている。この例では、ロウパワーモードの一例として４ＢＡＮＫの電源をＯＦＦとしているが、ＢＡＮＫの電源制御に応じてその数を多くすることも、少なくすることもできる。ＢＡＮＫの電源をＯＦＦするために、メモリ部ＭＢは、バンク制御回路ＢＣＣを介してアンプ回路、デコード回路、ドライバ回路などへの電源供給をスイッチにより停止する。図５（ｂ）に示すとおり、上記ロウパワーモードではノーマルモードと比較してリーク電力を削減可能でありメモリ部全体の消費電力を低減することができる。

図６（ａ）〜（ｃ）は、図１のメモリ部ＭＢが備えるデフラグ機能の動作例を示す説明図である。図６（ａ）は、アドレス空間のある一部を消去し、アドレス空間末尾に存在するデータを、消去したアドレスに自動で書き換える動作を示したものである。外部システムからのコマンドによるものではなく、例えばメモリ部ＭＢ内のアドレス変換回路ＡＴＣ等に上記自動デフラグ機能を備えることで、外部システム側の負荷を下げることができる。メモリセルアレーＭＣＡ上でデータが実在する実アドレスが変化するが、アドレス変換テーブルＡＴＴによって論理アドレス−実アドレス（物理アドレス）変換が行われており、論理アドレスが指し示す実アドレスの情報が書き換えられるので、外部システムからみたデータの所在は変化しない。また、実アドレス空間を局所的に使い、データの所在を偏らせるようにデフラグを行うことが特徴となっている。上記のようにデフラグを行うことで、未使用メモリバンク（ここではＢＡＮＫｎ）を作り出し、その部分を電源遮断したり、一括消去することが可能となる。これにより、メモリ部ＭＢの低消費電力化やセキュリティの向上が見込まれる。

アドレス変換は、連続する複数のメモリアドレスが含まれるブロック領域を単位として管理を行う例えばページング方式、セグメンテーション方式などの様々な方式が知られているが、本実施の形態におけるアドレス変換は、方式を特別に限定しない。論理アドレス−実アドレス（物理アドレス）間の変換方式は、今後現れる新たな方式も含めて、本実施の形態に適用可能である。抵抗変化型のメモリ素子は、書き換え回数に制限がないため、同一素子に書き換えが集中しても破壊されない。同じく論理アドレス−物理アドレス変換を行うメモリとしてフラッシュメモリが存在する。上記メモリは書き換え回数に制限があるため、セルの書き換え回数を平均化するために上記アドレス変換を行っており、本実施の形態で行うアドレス変換の目的（すなわち局在化）とは正反対である。

図６（ｂ）は、デフラグ動作を外部システム側から制御して行うことを示す図である。オペレーティングシステムＯＳからの制御でデフラグを行うことで、更にチップ動作に柔軟性を持たせることが可能となる。

図６（ｃ）は、一括消去領域、または、電源遮断領域にデータを移動するためにデフラグを行う場合について示すものである。まず、一括消去領域にデータを移動する場合について説明する。一括消去に伴うデフラグ動作では、実アドレス空間が、複数の一括消去領域（この例ではメモリバンク）に分割して管理される。各一括消去領域は、複数（この例では４個）のブロック領域（例えばページ等）によって構成される。この一括消去領域には、実アドレス空間上で点在するセキュリティ情報やシステムのログ情報などが集中して移動させられ、これらの情報は、必要に応じて一括消去の対象とされる。具体的な管理方法としては、該当する情報にフラグを立て、アドレス変換時に当該フラグを識別して管理する方法が一例として考えられる。一括消去領域に情報を局在化させることで消去にかかる電力と時間を削減可能となる。また、一括消去用のアドレスマップを外部システムで作る際の負荷を低減することが可能となる。

次に、電源遮断領域にデータを移動する場合について説明する。電源遮断に伴うデフラグ動作では、アドレス変換回路ＡＴＣ、もしくは外部システム（ＯＳ等）が、各データ（各ブロック領域）に対するアクセスを監視し、アクセスが少ないと判断されたデータを、電源遮断を行うメモリバンクに移動する。上記データは頻繁なアクセスがないため、当該データが置かれたメモリバンクの電源遮断を行ってもレイテンシの低下にはつながらない。また、抵抗変化型メモリは不揮発であるため、メモリバンクの電源を遮断してもデータが失われる心配はない。アクセスが行われた場合にはメモリバンクの電源をＯＮし、読み書き可能な状況にする。

図７は、図１のメモリ部ＭＢにおけるアドレス変換テーブルＡＴＴの構成例を示す図である。上記アドレス変換テーブルＡＴＴは、アドレス変換回路ＡＴＣ、もしくは外部システム（ＯＳ等）によって参照および更新され、少なくとも論理アドレスエントリ、物理アドレス（実アドレス）エントリ、データフラグエントリを持つ。論理アドレスエントリや物理アドレスエントリは、ブロック領域（例えばページ等）毎の論理アドレスと物理アドレスの関係を保持する。データフラグエントリは、例えば、対応する物理アドレスにデータが書き込まれた際に‘１’となり、何も書き込まれていない場合には‘０’となる。アドレス変換テーブルＡＴＴは、その他にも、ブロック領域毎に、自身が保護領域であることを示す、またはセキュリティ情報であることを示すアクセス保護エントリや、アクセス頻度を管理するアクセスカウンタエントリを持たせても良い。

上記のデータフラグエントリを参照することで使用されていない物理アドレスを検知することができ、フラグが‘０’の領域をデータの移動先としてデフラグを行うことが可能となる。この際には、データの移動元の物理アドレスに対応するデータフラグエントリは‘０’に戻される。実際にデフラグを行う際には、連続する物理アドレス空間にそれぞれ対応するデータフラグエントリが連続して‘１’となるようにデータの移動を行う（すなわち、使用データを局在化する）。そうすると、その反対の作用として連続する物理アドレス空間にそれぞれ対応するデータフラグエントリが連続して‘０’となる領域が生成されることになり（すなわち未使用データが局在化され）、この領域を、一括消去の対象や、電源遮断の対象とすることができる。特に、メモリ部ＭＢに対してアクセスを行うシステムが、ＭＢが備える物理アドレス空間内の一部しか使用しないような場合には、使用データ（未使用データ）を局在化することで、電源遮断が可能な領域を増やすことができる。さらに、例えば、この電源遮断が可能な領域に対して、電源遮断を行う前に、一括消去を行っておくことで、移動元となったデータが実際に消去され、セキュリティの向上にも繋がる。

また、図６（ｃ）に示したように、セキュリティ情報等を積極的に抽出して一括消去するデフラグを行う際には、アクセス保護エントリを参照して当該エントリが行われているデータを局在化し、その領域を一括消去すればよい。さらに、アクセス頻度に基づいてデフラグを行う際には、アクセスカウンタエントリを参照することでアクセス頻度が少ないデータを局在化し、その領域の電源遮断を行えばよい。

図８（ａ）〜（ｃ）は、図１のメモリ部ＭＢを用いてデフラグを行う場合において、それぞれ異なるデータ移動方法の一例を示す説明図である。図８（ａ）は、メモリバンクＢＡＮＫｎからＢＡＮＫｍへといったように、異なるメモリバンク間でデフラグする場合のデータの流れを示している。各ＢＡＮＫは、メモリセルアレーＭＣＡと、センスアンプＳＡと、メインアンプＭＡを含む。ＢＡＮＫｎのＭＣＡから読み出されたデータはＳＡ、ＭＡの順番で増幅、転送され、データバッファＤＢでラッチされる。上記ラッチ情報をＢＡＮＫｍのＭＡ、ＳＡを介してＭＣＡに書き込む。データ転送はアドレスの順番に従いシーケンシャルに行っても良いし、複数ＳＡ、ＭＡ、ＤＢを用いて複数ビット同時に行っても良い。シーケンシャルに行う場合、時間がかかるが、ピーク電力を低く抑えることが可能である。複数ビットを同時に行う場合、一例として、デフラグ単位をワード線とすれば、複数ＳＡ、ＭＡを同時に使うことができ、デフラグにかかる時間を短縮可能となる。

図８（ｂ）には同一メモリバンク内でデフラグする場合のデータの流れを示している。ＭＣＡｎの情報はＳＡｎによって読み出され、ＭＡにラッチされる。上記ラッチ情報を用いてＳＡｍからＭＣＡｍにデータが書き込まれる。上記デフラグ動作により、データが記憶されていないＭＣＡを作ることが可能であり、上記ＭＣＡの電源を切ることで消費電力を下げることが可能となる。一例としてＭＣＡに隣接するＳＡやサブワードドライバ回路などの電源を切ることが可能となる。図８（ｃ）には、同一メモリセルアレーＭＣＡ内でデフラグする場合のデータの流れを示している。メモリセルＭＣｎのデータをＳＡに一旦ラッチし、上記ラッチ情報をＭＣｍに書き込む。上記デフラグにより、一例として、一括消去ブロックを纏めることが可能となり、一括消去にかかる時間を短縮できる利点が考えられる。

図９（ａ）、（ｂ）は、図１のメモリ部ＭＢにおけるメモリセルアレーＭＣＡの主要部の回路構成例ならびに一括消去動作時の動作例を示す図である。図９（ａ）は、抵抗変化型メモリ素子の電気特性を示している。図の横軸は電流を、縦軸は抵抗値を示す。抵抗変化型メモリ素子における一括消去は、一例としてＯＦＦ状態をすべてのメモリセルに書き込めばよい。ＯＦＦ状態は抵抗値が高いため、書き換え終了時点で流れる電流を小さくすることができる。これにより小さい消費電力で一括消去が可能となる。また、１メモリセルあたりの消去電力が小さくなることで、ドライバの電流駆動力の範囲で、一度に複数のメモリセルについて消去動作を実行でき、高速な一括消去動作が可能となる。

図９（ｂ）を用いて、一括消去動作の実現方法を主要な回路構成と共に説明する。当該メモリセルアレーＭＣＡは、それぞれ平行に配置された複数のワード線ＷＬと、それと交差する方向に延伸する複数のビット線ＢＬおよびソース線ＳＬと、これらの交点にそれぞれ配置された複数のメモリセルＭＣを含んで構成される。メモリセルＭＣは、抵抗変化型メモリ素子と、その一端にドレインが接続され、対応するＷＬにゲートが接続されるメモリセルトランジスタによって構成される。ＢＬとＳＬは、それぞれ平行に配置され、ＢＬは、抵抗変化型メモリ素子の他端に、ＳＬは、メモリセルトランジスタのソースにそれぞれ接続される。

さらに、当該メモリセルアレーＭＣＡは、各ＢＬの一端にビット線一括消去ドライバＢＭＥＤを備え、各ＳＬの一端にソース線一括消去ドライバＳＭＥＤを備えている。各ＢＭＥＤは、例えばソースが電源電圧ＶＤＤに接続され、ドレインがＢＬに接続される１つのＰＭＯＳトランジスタによって構成され、ビット線一括消去信号ＢＭＥＳに応じてそのオン・オフが制御される。各ＳＭＥＤは、例えばソースが接地電圧ＶＳＳに接続され、ドレインがＳＬに接続される１つのＮＭＯＳトランジスタによって構成され、ソース線一括消去信号ＳＭＥＳに応じてそのオン・オフが制御される。上記のようにＢＭＥＳとＳＭＥＳを備えることで、１つのセンスアンプを複数のＢＬとＳＬで共有するアレー構成であっても、個々のＢＬおよびＳＬに対して一括消去が可能となり、全体としてチップ面積を縮小可能となる。

一括消去動作は、まず、ＢＭＥＳとＳＭＥＳをＯＮ駆動し、ＢＭＥＤとＳＭＥＤを活性化する。ＢＭＥＳとＳＭＥＳがＯＮ駆動している間、複数のＷＬを順番に活性化していく。一括消去として図９（ａ）に示すようにＯＦＦ状態を書き込んでいく場合、書き換え電流を小さくできるため、一度に複数のＷＬを活性化することもできる。一度に活性化できるＷＬの本数はＢＬおよびＳＬに流すことができる電流量により決まる。ただし、あまり多数本のＷＬを活性化するとピーク電力が増大するため、注意を要する。上記方法で一括消去動作を行えばＢＭＥＳおよびＳＭＥＳの充放電回数を少なくすることができ、消費電力を小さくすることが可能である。更にＷＬを順番に活性化していく簡単な動作ですむため、高速な一括消去動作を実現できる。一括消去は、例えば、メモリ部ＭＢ内にタイマを設け、自律的に一定周期で行っても良いし、データ移動を行うタイミングで併せて行ってもよいし、あるいは、ＯＳによって管理される場合には、ＯＳが、一例としてページ入れ替えをするタイミングでシステムと協調して行っても良い。

図１０（ａ）〜（ｃ）は、それぞれ、図１のメモリ部ＭＢを備えた半導体チップのレイアウト構成例を示す概略図である。図１０（ａ）〜（ｃ）に示す半導体チップＣＨＩＰは、例えば、制御回路ＣＮＴＬと、入出力回路ＤＱＣと、アドレス変換テーブルＡＴＴと、メモリバンクＢＡＮＫに大別して構成される。制御回路ＣＮＴＬは、クロック、アドレス、制御信号がＣＨＩＰ外から入力され、ＣＨＩＰの動作モードの決定やアドレスのプリデコード等を行う。入出力回路ＤＱＣは、入出力バッファ等を備え、ＣＨＩＰ外部からライトデータが入力され、ＣＨＩＰ外部へリードデータを出力する。

図１０（ａ）の例では、ＡＴＴとして１個のＢＡＮＫが割り当てられている。その他にもＡＴＴの割り当て方として、図１０（ｂ）に示すようにＢＡＮＫの一部をＡＴＴとして割り当てる方法、図１０（ｃ）に示すように複数のＢＡＮＫの一部を割り当てる方法もある。アドレスのデコードなどの方式が単純化するのは図１０（ａ）の方式であるが、アドレス変換の方法によってはＡＴＴの領域が小さくできるため、実使用可能なチップ容量を増大させるためには図１０（ｂ）や図１０（ｃ）の割り当て方が好ましい場合も考えられる。ＢＡＮＫの一部をＡＴＴとする場合には、ＣＮＴＬに近い部分にＡＴＴを設けるほうが、アクセス時間を短くするために好ましい。

図１１は、図１０におけるメモリバンクＢＡＮＫのレイアウト構成例を示す概略図である。メモリバンクＢＡＮＫには、複数のメモリセルアレーＭＣＡがアレー状に配置され、各ＭＣＡの周囲にはサブワードドライバ列ＳＷＤＡ、センスアンプ列ＳＡＡ、行制御回路ＸＰが配置される。また、メモリバンクＢＡＮＫの外周には、センスアンプ列ＳＡＡと平行に列デコード回路ＹＤＥＣ、アレー制御回路ＡＣＣ、メインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行に行デコード回路ＸＤＥＣが配置される。ＭＡＡとＸＤＥＣが交わる部分にはバンク制御回路ＢＣＣが配置される。

図１２は、図１０における制御回路ＣＮＴＬの一部の構成例を示すブロック図である。図１２において、電圧発生回路ＶＧは、例えば、メモリセル書込み電圧ＶＢＨ、周辺回路電源電圧ＶＤＤ、接地電圧ＶＳＳ、ワード線昇圧電圧ＶＰＰ、負電圧ＶＫＫ、読出しドライバ制御電圧ＳＡＰＧを生成する。タイミングコントロール信号発生回路ＴＣＧは、列選択イネーブル信号ＹＳＥ、センスアンプイネーブル元信号ＳＡＥ０、リードイネーブル信号ＲＥ、周辺回路電源制御元信号ＰＳＳｂ０、ライトイネーブル信号ＷＥ、ワード線イネーブル元信号ＷＬＥ０、一括消去信号ＭＥＳＴを生成する。メモリ外部からのアドレス（論理アドレス）はＣＮＴＬ中のアドレス変換回路ＡＴＣに入力される。これを受けて、ＡＴＣは、アドレス変換テーブルＡＴＴを参照し、実アドレス（物理アドレス）を出力する。また、ＰＳＳｂ０が‘Ｌ’の場合にはチップの電源遮断機構は働かない。

図１３は、図１１におけるバンク制御回路ＢＣＣの構成例を示す回路図である。ＢＣＣは、メモリバンクＢＡＮＫに含まれるドライバ回路、アンプ回路への電源供給をコントロールする回路である。例えば、バンク用周辺回路電源電圧ＶＤＤｂ、バンク用メモリセル書込み電圧ＶＢＨｂ、およびバンク用ワード線昇圧電圧ＶＰＰｂは、それぞれ、ＶＤＤ、ＶＢＨ、およびＶＰＰから電源スイッチＰＳＷを介して供給される。ＰＳＷは、ＰＭＯＳトランジスタで構成され、周辺回路電源制御元信号ＰＳＳｂ０とマット選択反転信号ＭＳＢのＡＮＤ論理によってゲートが制御される。ＭＳＢは、対応するメモリバンクの行アドレスがデコードされた時に‘Ｌ’となる信号である。メモリセルアレー選択信号ＭＣＡＳは、対応するメモリセルアレーＭＣＡの行アドレスがデコードされた時に‘Ｈ’となり、その反転信号によって周辺回路電源制御信号ＰＳＳｂが生成される。

これにより、ＰＳＳｂ０とＭＳＢが‘Ｈ’の期間（すなわち対応するメモリバンクが選択されていない期間）は、当該メモリバンクの電源が遮断されることになる。前述したように、デフラグ機能を用いることで使用データ（未使用データ）を局在化できるため、未使用データが割り当てられたメモリバンクは電源遮断状態を維持でき、低消費電力化が図れる。なお、ＰＳＳｂは、対応するメモリバンク自体には電源が供給されるが、その中のメモリセルアレーＭＣＡの単位で電源遮断を行う際に用いる。

図１４（ａ）〜（ｃ）は、図１１におけるメモリセルアレーＭＣＡの構成例を示すブロック図である。図１４（ａ）に示す構成例では、サブメモリセルアレーＳＭＣＡの横にローカルビット線選択スイッチ列ＬＢＬＳＡが配置され、ＬＢＬＳＡと対向してＳＭＣＡをはさんで反対側にローカルソース線選択スイッチ列ＬＳＬＳＡが配置される。上記構造により、ビット線、およびソース線を階層化することが可能となり、チップのセル占有率を増大させることができる。図１４（ｂ）に示す構成例では、ＳＭＣＡが２分割され、各ＳＭＣＡの一辺および対向する他辺に、それぞれ、ＬＢＬＳＡおよびＬＳＬＳＡが配置され、２個のＳＭＣＡのＬＳＬＳＡが隣接するように配置されている。なお、図１４（ｂ）におけるＬＢＬＳＡとＬＳＬＳＡを入れ替えて、２個のＬＢＬＳＡが隣接するように配置してもよい。

図１４（ｃ）は、図１４（ｂ）に示した構成例を複数回繰り返したものである。図１４（ｂ）や（ｃ）のような構造をとることで、ＬＳＬＳＡやＬＢＬＳＡの制御信号を効率よく配線することが可能となり、チップ面積を縮小することができる。また、ＳＭＣＡを小さい単位とすることで、ビット線やソース線を短くすることができるため、配線の寄生抵抗や寄生容量による遅延や消費電力増大を少なくすることができる。ただし、この場合にはセル占有率がかえって低下する可能性も考慮して１つのＳＭＣＡのサイズを選ばなければならない。

図１５は、図１０におけるメモリバンクＢＡＮＫおよび入出力回路ＤＱＣのより詳細な構成例を示すブロック図である。ＤＱＣは、例えば、データバッファＤＢと、図８（ａ）に示したようなＢＡＮＫ単位でのデータ移動を制御するベリファイ制御回路ＶＣＴＬを含む。また、ＢＡＮＫは、サブメモリセルアレーＳＭＣＡ、ローカルビット線選択スイッチ列ＬＢＬＳＡ、ローカルソース線選択スイッチ列ＬＳＬＳＡ、メインアンプ列ＭＡＡ、センスアンプ列ＳＡＡ、行制御回路ＸＰ、およびサブワードドライバ列ＳＷＤＡを含んで構成される。ここでは、ＳＭＣＡ、ＬＢＬＳＡおよびＬＳＬＳＡが、図１４（ａ）に対応した構成となっている。

メインアンプ列ＭＡＡには複数のメインアンプＭＡが含まれ、ＭＡとＶＣＴＬはグローバル入出力線ＧＩＯで接続される。行制御回路ＸＰにはメイン入出力ゲートＲＧＣが含まれ、ＭＡとＲＧＣはメイン入出力線ＭＩＯにより接続される。センスアンプ列ＳＡＡには複数のセンスアンプＳＡが含まれ、ＳＡとＲＧＣはローカル入出力線ＬＩＯにより接続される。ＳＡは、隣接する両隣のメモリセルアレーＭＣＡで共有される構造をもつ。上記構造によりＳＡＡの面積を縮小可能である。ＬＢＬＳＡは複数のローカルビット線選択スイッチＬＢＬＳを含み、ＳＡとＬＢＬＳはグローバルビット線ＧＢＬで接続される。ＳＭＣＡを挟んでＬＢＬＳＡと対向して配置されたＬＳＬＳＡは複数のローカルソース線選択スイッチＬＳＬＳを含み、ＬＳＬＳは、対となるＬＢＬＳと同一のＳＡとグローバルソース線ＧＳＬで接続される。

ＳＭＣＡは、それぞれ平行に配置された複数のワード線ＷＬと、それと交差する方向に延伸し、それぞれ平行に配置された複数のローカルビット線ＬＢＬならびにローカルソース線ＬＳＬと、各ＷＬと各ＬＢＬ（およびＬＳＬ）との交点に配置された複数のメモリセルＭＣと、各ＬＢＬの一端に接続されたビット線一括消去ドライバＢＭＥＤと、各ＬＳＬの一端に接続されたソース線一括消去ドライバＳＭＥＤを含んで構成される。各ＷＬは、ＳＷＤＡに含まれる各サブワードドライバＳＷＤによって駆動される。各ＬＢＬは、対応するＬＢＬＳを介してＳＡに接続されると共に、対応するＢＭＥＤによっても駆動可能となっている。各ＬＳＬは、対応するＬＳＬＳを介してＳＡに接続されると共に、対応するＳＭＥＤによっても駆動可能となっている。また、ＸＰには、一括消去ドライバ駆動回路ＭＥＳＤが備わっている。ＭＥＳＤは、対応するＳＭＣＡに含まれる複数のＢＭＥＤおよびＳＭＥＤを、それぞれＷＬと同一方向に延伸するビット線一括消去信号ＢＭＥＳおよびソース線一括消去信号ＳＭＥＳによって一括して駆動する。

なお、ここでは、１本のＬＢＬに１つのＢＭＥＤ、１本のＬＳＬに１つのＳＭＥＤという構成について説明したが、一括消去時の電流駆動能力を向上させるために、複数のＢＭＥＤおよびＳＭＥＤを接続しても良い。上記構成を採用することで、一括消去のスピードを向上させることが可能となる。また、ＳＷＤＡに含まれる各ＳＷＤは、上下に隣接するＳＭＣＡで共有される。上記構造によりＳＷＤＡの面積を縮小可能となり、ＳＭＣＡの２個分の長さのＷＬをその中央から駆動するため、ＷＬを高速に駆動することができる。

図１６（ａ）、（ｂ）は、図１５におけるローカルビット線選択スイッチ列ＬＢＬＳＡならびにローカルソース線選択スイッチ列ＬＳＬＳＡの詳細な構成例を示す回路図である。図１６（ａ）に示すＬＢＬＳＡは、列デコード回路ＹＤＥＣを介して所定のビット線選択信号ＢＬＳが選択されると、対応するローカルビット線選択スイッチＬＢＬＳ内の所定のスイッチが選択され、当該スイッチに接続されたローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続される構成となっている。また、このスイッチの制御に伴う電源電圧は、電源スイッチＰＳＷを介して供給され、ＰＳＷを構成するＰＭＯＳトランジスタのオン・オフが図１３で述べた周辺回路電源制御信号ＰＳＳｂによって制御される。前述したデフラグ機能によって、未使用となったアレー部分の電源供給をＰＳＳｂを用いて遮断することで低消費電力化が図れる。なお、図１６（ａ）の例では、８本のＬＢＬに対して１本のＧＢＬを割り当てる構成となっているが、勿論、８本にこだわらず、４本、２本、１６本といった様々な例が考えられる。上記のような構成とすることで、多ビット同時書換えに対応できる。

図１６（ｂ）に示すＬＳＬＳＡは、列デコード回路ＹＤＥＣを介して所定のソース線選択信号ＳＬＳが選択されると、対応するローカルソース線選択スイッチＬＳＬＳ内の所定のスイッチが選択され、当該スイッチに接続されたローカルソース線ＬＳＬがグローバルソース線ＧＳＬに接続される構成となっている。また、このスイッチの制御に伴う電源電圧は、電源スイッチＰＳＷを介して供給され、ＰＳＷを構成するＰＭＯＳトランジスタのオン・オフが図１３で述べた周辺回路電源制御信号ＰＳＳｂによって制御される。前述したデフラグ機能によって、未使用となったアレー部分の電源供給をＰＳＳｂを用いて遮断することで低消費電力化が図れる。なお、図１６（ｂ）の例では、８本のＬＳＬに対して１本のＧＳＬを割り当てる構成となっているが、勿論、８本にこだわらず、４本、２本、１６本といった様々な例が考えられる。上記のような構成とすることで、多ビット同時書換えに対応できる。

図１７は、図１５におけるサブメモリセルアレーＳＭＣＡの詳細な構成例を示す回路図である。サブメモリセルアレーＳＭＣＡは、ｍ本のワード線ＷＬと、ｎ本のローカルビット線ＬＢＬと、ｎ本のローカルソース線ＬＳＬと、ＷＬとＬＢＬ（およびＬＳＬ）の所望の交点に配置されるメモリセルＭＣと、ビット線一括消去信号ＢＭＥＳとＬＢＬの所望の交点に配置されるビット線一括消去ドライバＢＭＥＤと、ソース線一括消去信号ＳＭＥＳとＬＳＬの所望の交点に配置されるソース線一括消去ドライバＳＭＥＤから構成される。各ＭＣは、ＮＭＯＳトランジスタからなるメモリセルトランジスタと、そのドレインに一端が接続された抵抗変化型のメモリ素子によって構成される。メモリ素子の他端は対応するＬＢＬに接続され、メモリセルトランジスタのソースは対応するＬＳＬに接続される。

メモリ素子は、前述した図２（ｂ）や図４（ｂ）に示すような電気特性を備えている。メモリ素子に示した矢印は、メモリセルを論理値‘１’状態に変化させるために流す電流の向きを示している。図２（ｂ）に示す電流電圧特性を示す抵抗変化型メモリ素子を用いたメモリセルでは、ＬＢＬからＬＳＬに電流を流し、ＬＢＬとＬＳＬの電位差が低抵抗化（ＯＮ）しきい電圧を超えた場合にＯＮ状態となり、ＬＢＬからＬＳＬに電流を流し、ＬＢＬとＬＳＬの電位差が高抵抗化（ＯＦＦ）しきい電圧を超えた場合にＯＦＦ状態となる。一方、図４（ｂ）に示すような電気特性を示す抵抗変化型メモリ素子を用いたメモリセルでは、ＬＢＬからＬＳＬに電流を流し、ＬＢＬとＬＳＬの電位差がＯＮしきい電圧を超えた場合にＯＮ状態となり、逆にＬＳＬからＬＢＬに電流を流し、ＬＳＬとＬＢＬの電位差がＯＦＦしきい電圧を超えた場合にＯＦＦ状態となる。

図１８（ａ）〜（ｄ）は、図１５におけるメモリセルＭＣの各種構成例を示した回路図である。図１８において、メモリセルトランジスタのゲートをＧ、ソースをＳ、ドレインをＤとする。図１８（ａ）では、ゲートＧがＷＬ、ドレインＤがＬＢＬ、ソースＳが抵抗変化型メモリ素子にそれぞれ接続され、メモリ素子はＬＢＬからＬＳＬに電流が流れると低抵抗化するように配置される。図１８（ｂ）では、ゲートＧがＷＬｍ、ソースＳがＬＳＬ、ドレインＤが抵抗変化型メモリ素子に接続され、メモリ素子はＬＢＬからＬＳＬに電流が流れると低抵抗化するように配置される。図１８（ｃ）では、ゲートＧがＷＬ、ソースＳが抵抗変化型メモリ素子、ドレインＤがＬＢＬに接続され、メモリ素子はＬＳＬからＬＢＬに電流を流すと低抵抗化するように配置される。図１８（ｄ）では、ゲートＧがＷＬｍ、ソースＳがＬＳＬ、ドレインＤが抵抗変化型メモリ素子に接続され、メモリ素子はＬＳＬからＬＢＬに電流が流れると低抵抗化するように配置されている。

図１９は、図１５におけるセンスアンプＳＡの構成例を示す回路図である。図１９に示すセンスアンプＳＡは、読み出し部ＲＡＭＰと書込み部ＷＡＭＰ（Ｕ／Ｌ）と、ローカル入出力線スイッチＩＯＧから構成される。ＲＡＭＰとＩＯＧは、センスアンプの上側のグローバルビット線ＧＢＬＵを駆動する書込み部ＷＡＭＰＵとセンスアンプ下部のグローバルビット線ＧＢＬＬを駆動する書込み部ＷＡＭＰＬとで共有される。ＲＡＭＰを上下のメモリセルアレーで共有する構造をとっており、センスアンプ回路の面積低減に役立つ。ＷＡＭＰとＲＡＭＰは、アクティブハイのセンスアンプアウト信号線ＳＡＯｔとグローバルビット線ＧＢＬで接続される。ＩＯＧとＲＡＭＰは、ＳＡＯｔとＳＡＯｂで接続される。ＩＯＧとＷＡＭＰはＳＡＯｔで接続される。

読み出し部ＲＡＭＰは、例えば、リードスイッチＲＳＷ（Ｕ／Ｌ）、２つのリードドライバＲＤ、クロスカップルＣＣ、プリチャージ回路ＰＣＣ、読出しリファレンス回路ＲＲＣから構成される。ＲＲＣは、例えば２個のＭＯＳトランジスタとリファレンス負荷ＲＥＦから構成され、リードイネーブル信号ＲＥＴ、ワード線イネーブル信号ＷＬＥで制御される。ＲＳＷＵは、上部メモリセルリードイネーブル線ＲＥＴＵで制御される。ＲＳＷＬは、下部メモリセルリードイネーブル線ＲＥＴＬで制御される。ＣＣはセンスアンプイネーブル信号ＳＡＥで制御される。ＲＤは読み出し電流制御線ＳＡＰＧで制御される。ＰＣＣはセンスアンプイコライズ信号ＳＡＥＱによって制御される。ＰＣＣはスタンバイ時にＳＡＯｔおよびＳＡＯｂをＶＢＨに充電するためのプリチャージ回路であり、ＳＡＥＱによって制御される。

以下に読み出し時のＲＡＭＰの動作について説明する。まず、センスアンプイコライズ信号ＳＡＥＱがロウからハイになりプリチャージが終了する。次に、読み出し電流をメモリセルに流す。読み出し電流は、電源電圧ＶＤＤとＳＡＰＧによりゲート電位を制御されるＰＭＯＳ負荷（ＲＤ）によって決定される。ＳＡ上部のメモリセルを読み出す場合、ＲＥＴＵが選択され、ＳＡ下部のメモリセルを読み出す場合、ＲＥＴＬが選択される。読み出し電流は電源ＶＤＤから負荷ＰＭＯＳを経由し、センスノードＳＮを通って、ＲＥＴＵもしくはＲＥＴＬによって選択されたグローバルビット線に流れる。リファレンス用の電流はＶＤＤから負荷ＰＭＯＳを経由し、リファレンスセンスノードＳＮＲＥＦを通って、メモリセルへの電流経路を模擬したリファレンス負荷ＲＥＦを通って接地電圧ＶＳＳに流れる。読み出すメモリセルの抵抗値が高い場合、すなわち論理値‘０’の場合、ＳＮの電位はＳＮＲＥＦの電位より高くなる。これはメモリセルでの電圧降下がＲＥＦでの電圧降下よりも大きいためである。

ＳＮとＳＮＲＥＦの電位差は、センスアンプイネーブルＳＡＥによって活性化されるクロスラッチによってＳＡＯｔが電圧ＶＢＨに、ＳＡＯｂがＶＳＳに増幅される。読み出すメモリセルの抵抗値が低い場合、すなわち論理値‘１’の場合、ＳＮの電位はＳＮＲＥＦの電位よりも低くなる。これはメモリセルでの電圧降下がＲＥＦでの電圧降下よりも小さいためである。ＳＮとＳＮＲＥＦの電位差は、前記クロスカップルにおいてＳＡＯｔがＶＳＳ、ＳＡＯｂがＶＢＨに増幅される。列選択線ＹＳによってＳＡＯｔおよびＳＡＯｂに読み出されたメモリ情報は、ローカル入出力線ＬＩＯｔおよびＬＩＯｂに読み出される。

以下に書込み回路ＷＡＭＰの動作について説明する。メモリセルを高抵抗状態にする場合、すなわち論理値‘０’に書き込む場合、列選択線ＹＳが選択されると、ＬＩＯｔによってＳＡＯｔが接地電位に向かって充電され、ＬＩＯｂによってＳＡＯｂがＶＢＨに向かって充電される。ＲＥＴはロウであるので、ＳＮおよびＳＮＲＥＦはＶＤＤに近い電位に充電されており、ＳＡＥがＯＮするとクロスラッチによりＳＡＯｔがＶＳＳに、ＳＡＯｂがＶＢＨに充電される。アクティブハイのライトイネーブル信号ＷＥＴとアクティブロウのライトイネーブル信号ＷＥＢがアクティベートされると、ＳＡＯｔがロウなのでＷＡＭＰによりＧＢＬがＶＳＳに充電される。ＧＳＬの電位を例えばＶＢＨに設定すると、ＧＳＬからＧＢＬに電流が流れる。この結果、メモリセルに論理値‘０’が書き込まれる。

メモリセルを低抵抗状態にする場合、すなわち論理値‘１’に書き込む場合、列選択線ＹＳが選択されると、ＬＩＯｔによってＳＡＯｔがＶＢＨに向かって充電され、ＬＩＯｂによってＳＡＯｂがＶＳＳに向かって充電される。ＲＥＴはロウであるので、ＳＮおよびＳＮＲＥＦはＶＤＤに近い電位に充電されており、ＳＡＥがＯＮするとクロスラッチによりＳＡＯｔがＶＢＨに、ＳＡＯｂがＶＳＳに充電される。アクティブハイのライトイネーブル信号ＷＥＴとアクティブロウのライトイネーブル信号ＷＥＢがアクティベートされると、ＳＡＯｔがハイなのでＷＡＭＰによりＧＢＬがＶＢＨに充電される。ＧＳＬの電位を例えばＶＢＨ／２に設定すると、ＧＢＬからＧＳＬに電流が流れる。これによってメモリセルに論理値‘１’が書き込まれる。

図２０は、図１５におけるサブワードドライバ列ＳＷＤＡの構成例を示す回路図である。図１５に示すように、ＳＷＤＡはメモリセルアレーＭＣＡの周辺に配置され、メモリセルアレーＭＣＡ内のワード線ＷＬは上下のいずれかのＳＷＤＡから駆動されるため、片方のＳＷＤＡに含まれるサブワードドライバＳＷＤの数は、ＭＣＡに含まれるＷＬの数の半数でよい。ＳＷＤは、１つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタから構成される。上記ＰＭＯＳトランジスタは、ゲートがメインワード線ＭＷＬＢに接続され、ソースがサブワードドライバ選択線ＦＸに接続され、ドレインがワード線ＷＬに接続される。上記ＮＭＯＳトランジスタの内の一方は、ゲートがＭＷＬＢ、ソースがＶＳＳと等しいかそれより低い負電圧ＶＫＫ、ドレインがＷＬに接続される。上記ＮＭＯＳトランジスタの内の他方は、ゲートが反転サブワードドライバ選択線ＦＸＢ、ソースがＶＫＫ、ドレインがＷＬに接続される。

図２１は、図１５における行制御回路ＸＰの構成例を示す回路図である。ＸＰは、ローカル入出力線ＬＩＯｔ，ＬＩＯｂをプリチャージするイコライズ回路ＲＥＱ、ビット線選択信号ドライバＢＬＳＤ、ソース線選択信号ドライバＳＬＳＤ、ＬＩＯｔ（ＬＩＯｂ）とメイン入出力線ＭＩＯｔ（ＭＩＯｂ）を接続するメイン入出力ゲートＲＧＣ、ソース線選択信号ドライバＳＬＳＤ、列選択線ドライバＹＳＤ、一括消去ドライバ駆動回路ＭＥＳＤ、サブワードドライバ選択線ドライバＦＸＤから構成される。ＲＥＱは、例えば３個のＰＭＯＳトランジスタで構成され、センスアンプイコライズ信号ＳＡＥＱがＯＦＦするとＬＩＯｔおよびＬＩＯｂを電圧ＶＢＨに充電する。ＲＧＣは、例えば２個のＮＭＯＳトランジスタから構成され、ＳＡＥＱがＯＮするとＬＩＯｔとＭＩＯｔ、およびＬＩＯｂとＭＩＯｂを接続する。

ＢＬＳＤは、リードイネーブル信号ＲＥＴとライトイネーブル信号ＷＥＴと列アドレスデコード信号ＦＹによってビット線選択信号ＢＬＳを生成する。例えば、ＲＥＴとＷＥＴのＯＲ論理とＦＹのＡＮＤ論理をとってＢＬＳを生成する回路構成が考えられる。ＳＬＳＤは、リードイネーブル信号ＲＥＴとライトイネーブル信号ＷＥＴと列アドレスデコード信号ＦＹによってソース線選択信号ＳＬＳを生成する。例えばＲＥＴとＷＥＴのＯＲ論理とＦＹのＡＮＤ論理をとってＳＬＳを生成する回路構成が考えられる。ＹＳＤは、列選択イネーブル信号ＹＳＥと列プリデコード信号ＣＦから列選択線ＹＳを駆動する。例えばＹＳＥとＣＦのＡＮＤ論理を取ってＹＳを出力する回路構成が考えられる。

ＭＥＳＤは、アクティブハイの一括消去信号ＭＥＳＴからソース線一括消去信号ＳＭＥＳとビット線一括消去信号ＢＭＥＳを生成する。例えばＭＥＳＴの２段のＮＯＴ論理を取ってＳＭＥＳを出力し、ＭＥＳＴのＮＯＴ論理をとってＢＭＥＳを出力する回路構成が考えられる。ＦＸＤは、反転サブワードドライバ選択線ＦＸＢからサブワードドライバ選択線ＦＸを生成する。例えば、ＦＸＢと同じ数のＮＯＴ論理回路から構成される。このＦＸＤにおいて、すべてのＮＯＴ論理回路（インバータ回路）の‘Ｈ’側電源は、電源スイッチＰＳＷにより制御される。ＰＳＷは、ソースがＶＤＤｂに接続され、ゲートは周辺回路電源制御信号ＰＳＳｂに接続される。前述したデフラグ機能によって、未使用となったアレー部分のサブワードドライバ選択線は、ＰＳＷにより電源供給が遮断されるため、消費電力を削減することができる。

図２２は、図１５におけるアレーコントロール回路ＡＣＣの構成例を示す回路図である。ＡＣＣは、図１２に示した制御回路ＣＮＴＬで生成されたタイミング信号からセンスアンプを制御する信号群を生成する。ＡＣＣは、マット選択反転信号ＭＳＢからセンスアンプイコライズ信号ＳＡＥＱを、ＭＳＢとセンスアンプイネーブル元信号ＳＡＥ０からセンスアンプイネーブル信号ＳＡＥを、リードイネーブル信号ＲＥからセンスアンプ制御用のリードイネーブル信号ＲＥＴを、ワード線イネーブル元信号ＷＬＥ０からワード線イネーブル信号ＷＬＥを、ライトイネーブル信号ＷＥからセンスアンプ制御用のライトイネーブル信号ＷＥＴをそれぞれ生成する。例えばＳＡＥＱはＭＳＢを反転することで生成される。ＳＡＥは、ＭＳＢの反転信号とＳＡＥ０のＡＮＤ論理をとって生成される。ＲＥＴはＭＳＢの反転信号とＲＥのＡＮＤ論理をとって生成される。ＷＬＥはＭＳＢの反転信号とＷＬＥ０のＡＮＤ論理をとって生成される。ＷＥＴはＭＳＢの反転信号とＷＥのＡＮＤ論理をとって生成される。

図２３は、図１９〜図２２に示す回路を用いて、メモリセルに記憶されている情報を読み出す場合の動作例を示す波形図である。まず、スタンバイ状態について説明する。スタンバイ状態では、図１９のセンスノードＳＮとリファレンスセンスノードＳＮＲＥＦはＶＤＤに充電されている。センスアンプアウト信号線ＳＡＯとローカル入出力線ＬＩＯはＶＢＨに充電されている。クロックＣＬＫと同期してＡＣＴコマンドが入力されると、図２２に示すＡＣＣで作られるＳＡＥＱとＲＥＴがＶＳＳからＶＤＤに充電される。ＲＥＴとワード線イネーブル信号ＷＬＥを同期したタイミングでワード線ＷＬとビット線選択信号ＢＬＳが接地電位よりも低い負電圧ＶＫＫから昇圧電圧ＶＰＰに充電される。その結果、入力アドレスによって指定されたメモリセルが選択され、読み出し電流が流れる。

ＷＬＥがＶＫＫからＶＰＰに充電されるとリファレンスセンスノードＳＮＲＥＦがＶＤＤからリファレンス負荷によって設定されたリファレンス電位に向かって下がっていく。リファレンス電位を例えばＶＤＤ／２となるように設定すると読み出しマージンを大きく設定することができる。読み出し電流が流れると、センスノードＳＮがメモリセルの抵抗状態に応じて変化する。メモリセルが低抵抗状態、すなわちＯＮ状態の場合、ＶＳＳに近い電位になり、メモリセルが高抵抗状態、すなわちＯＦＦ状態の場合、ＶＤＤからあまり下がらない電位になる。このとき、ＳＮとＳＮＲＥＦの電位に応じてセンスアンプアウト信号線ＳＡＯｔとＳＡＯｂの電位が、メモリセルがＯＮ状態の場合ＶＢＨからあまり下がらず、メモリセルがＯＦＦ状態の場合、ＶＳＳに向かって下がっていく。ＳＮの状態が定常状態になるタイミングでセンスアンプイネーブル信号ＳＡＥがＯＮする。すると、ＳＡＯｔの状態がメモリセルの状態に応じてＯＮならＶＢＨに、ＯＦＦならＶＳＳに充電される。

このようにして、メモリセルの状態がセンスアンプの読み出し部でラッチされた状態で、ＲＥＡＤコマンドが入力されると、列選択信号ＹＳがＶＫＫからＶＰＰに充電され、ローカル入出力線ＬＩＯにメモリ情報が出力される。その後ＰＲＥコマンドが入力されると、ＷＬとＢＬＳがＶＰＰからＶＫＫになり、その後ＳＡＥがＶＤＤからＶＳＳに下がり、ＳＡＥＱ、ＲＥＴがＶＤＤからＶＳＳに、ＷＬＥがＶＰＰからＶＫＫに下がる。その結果、ＳＮとＳＮＲＥＦがＶＤＤになり、ＳＡＯｔとＳＡＯｂがＶＢＨにプリチャージされ、スタンバイ状態に戻り、読み出し動作が終了する。

図２４は、図１９〜図２２に示す回路を用いて、メモリセルに情報を書き込む場合の動作例を示す波形図である。スタンバイ状態は図２３で説明した状態と同じである。クロックＣＬＫと同期してＡＣＴコマンドが入力されると、図１２に記載の制御回路ＣＮＴＬで生成されたタイミングに同期してセンスアンプイコライズ信号ＳＡＥＱがＶＳＳからＶＤＤになり、センスアンプのイコライズが終了する。ワード線ＷＬがＶＳＳより低い負電圧ＶＫＫから昇圧電圧ＶＰＰにあがるとメモリセルに情報を書き込む準備が整う。列選択線ＹＳが選択されると、書込みを行うセンスアンプが決定し、書き込みを行う情報に応じて充電されたローカル入出力線ＬＩＯによりセンスアンプアウト信号線ＳＡＯが所望のレベルに充電され始める。センスアンプイネーブル信号がＶＳＳからＶＤＤになると、センスアンプのラッチ部分がＯＮし、書込み情報がラッチされ、ＳＡＯがＯＮ状態を書く場合にはＶＢＨに、ＯＦＦ状態を書く場合にはＶＳＳに確定される。

ライトイネーブル信号ＷＥＴがＶＳＳからＶＤＤになると、センスアンプの書込み部がＯＮし、グローバルビット線ＧＢＬに対してＯＮ状態を書き込む場合にはＶＢＨを、ＯＦＦ状態を書き込む場合にはＶＳＳを出力する。これにより、メモリセルには所望のデジタル情報が書き込まれる。ＰＲＥコマンドがクロックと同期して入力されると、ワード線ＷＬがＶＰＰからＶＫＫになり、これを受けてＳＡＥがＶＤＤからＶＳＳになる。その後ＳＡＥＱがＶＳＳからＶＤＤになり、これと同時にＳＡＯがＶＢＨにプリチャージされる。こうしてスタンバイ状態に戻り、書込み動作が終了する。

図６（ａ）に示した自動デフラグと、図６（ｃ）に示した一括消去ブロックへのデフラグでは、アドレス変換テーブルＡＴＴのエントリが参照された後、図２３に示す制御によりデフラグ対象の情報が読み出され、図２４に示す制御により新たな実アドレスに当該情報が書き込まれる。図６（ｂ）に示した外部システムからのコマンドによるデフラグでは、デフラグコマンドが入力された後、図２３に示す制御によりデフラグ対象の情報が読み出され、図２４に示す制御により新たな実アドレスに当該情報が書き込まれる。

図２５（ａ）、（ｂ）は、図１のメモリ部ＭＢにおいて、ロウパワーモードとノーマルモードを切り替える際のそれぞれ異なるシーケンスを示した波形図である。図２５（ａ）は、メモリバンク全体の電源制御を行うシーケンスであり、図２５（ｂ）は、センスアンプＳＡ周りと、サブワードドライバＳＷＤの電源制御を行うシーケンスである。

まず、図１３を参照して、図２５（ａ）の波形について説明する。初期状態をロウパワーモードとすると、このとき、周辺回路電源制御元信号ＰＳＳｂ０とマット選択反転信号ＭＳＢはＶＤＤになっている。この状態からＭＳＢがＶＳＳに放電されるとノーマルモードに移行する。これを受けて、バンク用周辺回路電源電圧ＶＤＤｂがＶＳＳから周辺回路電源電圧ＶＤＤに充電され、バンク用メモリセル書込み電圧ＶＢＨｂがＶＳＳからメモリセル書込み電圧ＶＢＨに充電される。続いて、ノーマルモードからロウパワーモードに移るときの波形について説明する。ロウパワーモードを用いるので、ＰＳＳｂ０はＶＤＤに充電されたままの状態である。ＭＳＢがＶＳＳからＶＤＤに充電されると、ＰＳＳｂ０とＭＳＢのＡＮＤ論理が取られる。これにより、ＶＤＤｂとＶＢＨｂがＶＳＳに放電され、ロウパワーモードに移行する。ＶＤＤｂとＶＢＨｂを放電するドライバが存在しない場合は、ＶＤＤｂとＶＢＨｂは自然に放電される。これによって、ＭＳＢで選択されないメモリバンクの電源供給が遮断される。

次に、図１３を参照して、図２５（ｂ）の波形について説明する。初期状態は、図２５（ａ）で述べたロウパワーモードであり、そのときのＭＳＢ、ＶＤＤｂ、ＶＢＨｂの電圧レベルは図２５（ａ）と同じである。メモリセルアレー選択信号ＭＣＡＳがＶＳＳからＶＤＤに充電されると、その前にＭＳＢが必然的に選択されているのでＶＤＤｂおよびＶＢＨｂはＶＤＤおよびＶＢＨに充電された状態である。ＭＣＡＳがＶＤＤに充電されるとＰＳＳｂはＶＤＤからＶＳＳに放電される。これにより、図１６や図２１に示すように、選択されたメモリセルアレーに関係するドライバへの電源供給のみが行われ、ノーマルモードに移行する。選択メモリセルアレーのドライバの電源のみが供給されるため、アクティブ時の消費電力を最低限まで下げることが可能となる。

図２６は、図１７のサブメモリセルアレーＳＭＣＡに対して一括消去を行う場合の第１制御シーケンスを示す波形図である。図２１において、一括消去信号ＭＥＳＴがＶＳＳからＶＤＤに充電されると、ビット線一括消去信号ＢＭＥＳがＶＤＤからＶＳＳに放電され、ソース線一括消去信号ＳＭＥＳがＶＳＳからＶＤＤに充電される。これにより、図１７において、ローカルビット線ＬＢＬがＶＳＳからＶＤＤに充電され、ローカルソース線ＬＳＬがＶＳＳにクランプされる。この状態で図２６に示すように、ワード線ＷＬを１本ずつ次々とＶＫＫからＶＰＰにパルス駆動していく。一括消去ブロックに含まれるすべてのＷＬをパルス駆動した後、ＭＥＳＴをＶＳＳに放電する。これによりＢＭＥＳがＶＳＳからＶＤＤに充電され、ＳＭＥＳがＶＤＤからＶＳＳに放電される。これを受けてＬＢＬがＶＤＤからＶＳＳに放電され、一括消去が終了する。

図２７は、図２６とは異なる第２制御シーケンスを示す波形図である。図２７に示す第２制御シーケンスは、図２６の第１制御シーケンスと比較して、ＭＥＳＴ、ＢＭＥＳ、ＳＭＥＳ、ＬＢＬ、およびＬＳＬの動作は同様であるが、一度に活性化するＷＬの本数が異なっている。例えば、一度にＷＬ０からＷＬｋのｋ＋１本を単位として同時に活性化する。このようにドライバの電流駆動能力が許す範囲でＷＬを複数本同時に活性化することで、一括消去にかかる時間を短縮可能となる。

図２８は、図１７のサブメモリセルアレーＳＭＣＡに図１８（ａ）または図１８（ｃ）のメモリセルＭＣを適用した場合の主要部のレイアウト構成例を示す平面図である。図２８に示すＳＭＣＡでは、２本のワード線ＷＬごとにダミーワード線ＤＷＬが備わっている。これにより、メモリセルトランジスタのソース・ドレイン領域となる拡散層Ｎ＋のマスクを簡略にすることが可能となる。ビット線コンタクトＢＬＣは、ダミーワード線ＤＷＬの間でローカルビット線ＬＢＬが延伸する方向に隣接配置された２個のメモリセルＭＣで共有される。ローカルビット線ＬＢＬとローカルソース線ＬＳＬは、平行に形成されるが、レイヤーの高さが異なる。点線の四角で囲まれた部分は１ビットのメモリセルＭＣをあらわしており、そのセル面積は、プロセスノードをＦとすると６Ｆ２となり、最新のＤＲＡＭのセル面積と同等レベルである。しかし、抵抗変化型メモリ素子は、ＤＲＡＭのキャパシタに比べて製造が容易であり、１Ｔ１Ｃ型ＤＲＡＭが製造困難な微細プロセスにおいても１Ｔ１Ｒ型メモリは製造が可能である。

図２９（ａ）〜（ｃ）は、図２８におけるＡ−Ａ’間のそれぞれ異なる構造例を示す断面図である。図２９（ａ）は、ローカルビット線ＬＢＬがローカルソース線ＬＳＬよりも上のレイヤーに配置される例であり、図２９（ｂ）は、ＬＢＬがＬＳＬよりも下のレイヤーで、かつ抵抗変化型メモリ素子ＭＤがＬＢＬよりも上のレイヤーに配置される例である。図２９（ｃ）は、ＬＢＬがＬＳＬよりも下のレイヤーで、かつ抵抗変化型メモリ素子ＭＤがＬＢＬよりも下のレイヤーに配置される例である。なお、図２９（ａ）〜（ｃ）において、ダミーワード線ＤＷＬの下部に形成されるＳＴＩは素子分離用の絶縁膜であり、ＳＬＣはソース線コンタクトであり、ＳＵＢは半導体基板であり、ＣＯＮＴはコンタクトである。図２９（ｂ）に示す構造は、抵抗変化型メモリ素子ＭＤよりも上のレイヤーにおける製造プロセスが少ないため、歩留まりが向上すると考えられる。

（実施の形態２）
図３０は、本発明の実施の形態２による半導体装置において、その主要部の構成例を示すブロック図である。図３０に示す半導体装置は、図１に示した半導体装置と比較して、前述したアドレス変換機能（アドレス変換回路ＡＴＣおよびアドレス変換テーブルＡＴＴ）が、メモリチップ外に設けられたメモリコントローラに備わっている点が特徴となっている。上記構成を用いることで、メモリチップの構造を簡素化できると共に、メモリチップの記憶容量を増大させることが可能となる。メモリコントローラ内のアドレス変換テーブルＡＴＴは、抵抗変化型素子で構成されなくてもよい。ただし、不揮発性を有するメモリ素子で構成されることが望ましい。ＡＴＴを不揮発化することで、メモリコントローラの電源を切ってもアドレス変換情報が保持される利点がある。また、スタンバイ時の消費電力を減らすことができる利点もある。

また、前述したバンク制御回路ＢＣＣや、図１７等で述べたような一括消去用の各回路は、メモリチップ内に設けられる。前述したデフラグ機能により、メモリコントローラからメモリチップに出力されるアドレス空間が局在化されるため、メモリチップは、ＢＣＣを用いてアクセスが行われないメモリバンクの電源供給を遮断することができる。なお、一括消去を行う際には、例えば、メモリコントローラからメモリチップに向けて、一括消去用のコマンドやアドレスを別途発行し、それを受けてメモリチップが動作するように構成すればよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明の半導体装置は、抵抗変化型メモリを備えたメモリチップに適用して特に有益な技術であり、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。

Ａ０〜Ａｎ アドレス
ＡＣＣ アレー制御回路
ＡＴＣ アドレス変換回路
ＡＴＴ アドレス変換テーブル
ＢＡＮＫ メモリバンク
ＢＣＣ バンク制御回路
ＢＬＣ ビット線コンタクト
ＢＬＳ ビット線選択信号
ＢＭＥＤ ビット線一括消去ドライバ
ＢＭＥＳ ビット線一括消去信号
ＣＣ クロスカップル
ＣＦ 列プリデコード信号
ＣＮＴＬ 制御回路
ＣＯＮＴ 拡散層コンタクト
ＤＢ データバッファ
ＤＱ０〜ＤＱｎ データ
ＤＱＣ 入出力回路
ＤＷＬ ダミーワード線
ＥＬ 固体電解質
ＦＸ サブワードドライバ選択信号
ＦＸＢ 反転サブワードドライバ選択信号
ＦＹ 列デコード信号
ＧＢＬ グローバルビット線
ＧＳＬ グローバルソース線
Ｉ／Ｏ ＣＴＬ 入出力制御回路
Ｉ／ＯＢ 入出力バッファ
ＩＯＧ 入出力ゲート
ＬＢＬ ローカルビット線
ＬＢＬＳ ローカルビット線選択スイッチ
ＬＢＬＳＡ ローカルビット線選択スイッチ列
ＬＢＬＳＡ ローカルビット線選択スイッチ列
ＬＩＯ ローカル入出力線
ＬＩＯｂ 反転ローカル入出力線
ＬＩＯｔ ローカル入出力線
ＬＬ 下部電極
ＬＳＬ ローカルソース線
ＬＳＬＳ ローカルソース線選択スイッチ
ＬＳＬＳＡ ローカルソース線選択スイッチ列
ＬＳＬＳＡ ローカルソース線選択スイッチ列
ＭＡ メインアンプ
ＭＡＡ メインアンプ列
ＭＢ メモリ部
ＭＣＡ メモリセルアレー
ＭＣＡＳ メモリセルアレー選択信号
ＭＤ 抵抗変化型メモリ素子
ＭＥＳＴ 一括消去信号
ＭＳＢ マット選択反転信号
ＭＷＬＢ 反転メインワード線
Ｍｅｔａｌ 金属原子
Ｎ＋ 拡散層
ＰＣＣ プリチャージ回路
ＰＳＳｂ 周辺回路電源制御信号
ＰＳＳｂ０ 周辺回路電源制御元信号
ＰＳＷ 電源スイッチ
ＲＡＭＰ 読み出し部
ＲＤ リードドライバ
ＲＥ リードイネーブル信号
ＲＥＢ 反転リードイネーブル信号
ＲＥＦ リファレンス負荷回路
ＲＥＱ イコライズ回路
ＲＥＴ リードイネーブル信号
ＲＧＣ メイン入出力ゲート
ＲＲＣ 読出しリファレンス回路
ＲＳＷ リードスイッチ
ＳＡ センスアンプ
ＳＡＡ センスアンプアレー
ＳＡＥ０ センスアンプイネーブル元信号
ＳＡＥＱ センスアンプイコライズ信号
ＳＡＯｂ 反転センスアンプアウト信号線
ＳＡＯｔ センスアンプアウト信号線
ＳＡＰＧ 読出しドライバ制御電圧
ＳＬＣ ソース線コンタクト
ＳＬＳ ソース線選択信号
ＳＭＣＡ サブメモリセルアレー
ＳＭＥＤ ソース線一括消去ドライバ
ＳＭＥＳ ソース線一括消去信号
ＳＮ センスノード
ＳＮＲＥＦ リファレンスセンスノード
ＳＴＩ 素子分離用絶縁膜
ＳＵＢ 半導体基板
ＳＷＤ サブワードドライバ
ＳＷＤＡ サブワードドライバアレー
ＵＬ 上部電極
ＶＢＨ メモリセル書込み電圧
ＶＢＨｂ バンク用メモリセル書込み電圧
ＶＤＤ 周辺回路電源電圧
ＶＤＤｂ バンク用周辺回路電源電圧
ＶＫＫ 負電源
ＶＰＰ ワード線昇圧電圧
ＶＰＰｂ バンク用ワード線昇圧電圧
ＶＳＳ 接地電圧
ＷＡＭＰ 書き込み部
ＷＥ ライトイネーブル信号
ＷＥＢ 反転ライトイネーブル信号
ＷＥＴ ライトイネーブル信号
ＷＬＥ ワード線イネーブル信号
ＷＬＥ０ ワード線イネーブル元信号
ＸＡＢ 行アドレスバッファ
ＸＤＥＣ Ｘデコード回路
ＸＰ 行制御回路
ＹＡＢ 列アドレスバッファ
ＹＤＥＣ Ｙデコード回路
ＹＳ 列選択信号
ＹＳＥ 列選択イネーブル信号

Claims (13)

1. 複数の不揮発性メモリセルを有する第１メモリ領域と、
   前記複数の不揮発性メモリセルと同じ構成となる複数の不揮発性メモリセルを有し、前記第１メモリ領域と同一の半導体チップ上に形成された第２メモリ領域と、
   前記第１メモリ領域内の前記複数の不揮発性メモリセルまたは前記第２メモリ領域内の前記複数の不揮発性メモリセルに対して一括して同一のデータを書き込む一括消去制御回路と、
   前記第１メモリ領域に対する電源供給有無と前記第２メモリ領域に対する電源供給有無とを独立に制御する電源制御回路と、
   外部から入力された論理アドレスを、前記第１および前記第２メモリ領域の物理アドレスに変換するアドレス変換回路と、
   前記論理アドレスと前記物理アドレスとの対応関係を保持し、前記アドレス変換回路によって読み書きされるアドレス変換テーブルとを備え、
   前記アドレス変換回路は、さらに、前記第１メモリ領域内から未書き込み状態である前記不揮発性メモリセルを検出し、前記第２メモリ領域内から書き込み状態である前記不揮発性メモリセルを検出し、前記書き込み状態である前記第２メモリ領域内の不揮発性メモリセルのデータを前記未書き込み状態である前記第１メモリ領域内の不揮発性メモリセルに移動する制御を行い、この移動に応じて前記アドレス変換テーブルの内容を更新するデフラグ機能を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記複数の不揮発性メモリセルのそれぞれは、抵抗変化型のメモリ素子を含むことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１メモリ領域および前記第２メモリ領域は、それぞれメモリバンクであることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記半導体チップ上には、さらに、前記第１メモリ領域または前記第２メモリ領域と外部との間のアクセスデータが一時的に保持されるデータバッファが形成され、
   前記デフラグ機能は、前記データバッファを介して前記データを移動する制御を行うことを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１メモリ領域および前記第２メモリ領域は、それぞれ同一メモリバンク内の異なるメモリアレーである、ことを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記半導体チップ上には、さらに、
   前記第１メモリ領域内の前記不揮発性メモリセルのデータを増幅する第１センスアンプと、
   前記第２メモリ領域内の前記不揮発性メモリセルのデータを増幅する第２センスアンプと、
   前記第１センスアンプまたは前記第２センスアンプのデータを更に増幅するメインアンプ回路とが形成され、
   前記デフラグ機能は、前記メインアンプ回路を介して前記データを移動する制御を行うことを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記アドレス変換テーブルは、連続する複数のメモリアドレスが含まれるブロック領域を単位として前記論理アドレスと前記物理アドレスの対応関係を保持し、さらに、前記物理アドレスが前記未書き込み状態か前記書き込み状態かを表すフラグを有することを特徴とする半導体装置。
8. 請求項２記載の半導体装置において、
   前記一括消去制御回路は、前記抵抗変化型のメモリ素子を高抵抗状態に書き込むことを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記第１および前記第２メモリ領域のそれぞれは、複数のワード線、前記複数のワード線と交差する方向に延伸する複数のビット線および複数のソース線、前記複数のワード線と前記複数のビット線および前記複数のソース線との交点に配置された前記複数の不揮発性メモリセルを含み、
   前記複数の不揮発性メモリセルのそれぞれは、
   一端が前記複数のビット線のいずれか又は前記複数のソース線のいずれかに接続された抵抗変化型のメモリ素子と、
   前記複数のワード線のいずれかによってオン・オフが制御され、一端が前記メモリ素子の他端に接続され、他端が前記複数のソース線のいずれか又は前記複数のビット線のいずれかに接続されたメモリセルトランジスタとを有し、
   前記第１および前記第２メモリ領域のそれぞれは、さらに、
   オン駆動された際に前記複数のビット線にそれぞれ同時に第１電圧を印加する複数の第１スイッチと、
   オン駆動された際に前記複数のソース線にそれぞれ同時に第２電圧を印加する複数の第２スイッチと、
   前記複数の第１スイッチおよび前記複数の第２スイッチをオン駆動した状態で、前記複数のワード線を活性化させることで前記第１メモリ領域全体または前記第２メモリ領域全体に同一のデータを書き込む一括消去機能とを有することを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記一括消去機能は、前記複数のワード線を数本単位で順次活性化させることを特徴とする半導体装置。
11. それぞれが、複数のワード線、前記複数のワード線と交差する方向に延伸する複数のビット線および複数のソース線、前記複数のワード線と前記複数のビット線および前記複数のソース線との交点に配置された複数の不揮発性メモリセルを含んだメモリ領域を備え、
    前記複数の不揮発性メモリセルのそれぞれは、
    一端が前記複数のビット線のいずれか又は前記複数のソース線のいずれかに接続された抵抗変化型のメモリ素子と、
    前記複数のワード線のいずれかによってオン・オフが制御され、一端が前記メモリ素子の他端に接続され、他端が前記複数のソース線のいずれか又は前記複数のビット線のいずれかに接続されたメモリセルトランジスタとを有し、
    前記メモリ領域は、さらに、
    前記複数のビット線を共通のグローバルビット線にそれぞれ接続する複数のビット線選択スイッチと、
    前記複数のソース線を共通のグローバルソース線にそれぞれ接続する複数のソース線選択スイッチと、
    共通のビット線一括消去信号によって制御され、オン駆動された際に前記複数のビット線にそれぞれ同時に第１電圧を印加する複数の第１スイッチと、
    共通のソース線一括消去信号によって制御され、オン駆動された際に前記複数のソース線にそれぞれ同時に第２電圧を印加する複数の第２スイッチと、
    前記複数の第１スイッチおよび前記複数の第２スイッチをオン駆動した状態で、前記複数のワード線を活性化させることで前記メモリ領域全体に同一のデータを書き込む一括消去機能とを有することを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記一括消去機能は、前記抵抗変化型のメモリ素子を高抵抗状態に書き込むことを特徴とする半導体装置。
13. 請求項１１記載の半導体装置において、
    前記一括消去機能は、前記複数のワード線を数本単位で順次活性化させることを特徴とする半導体装置。