JP2006172681A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ＮＯＲ型のメモリセルアレイを構成するメモリセルを４値データで使用し得る不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１を構成する複数のメモリセルＭＣと、メモリセルを選択するデコード回路２と、デコード回路により選択されたメモリセルにｎ値データ（ｎは４以上の正の整数）の中間状態を書き込む際に、１回目の書き込みはメモリセルのゲート電圧を初期ゲート電圧に、書き込み時間を初期書き込み時間にそれぞれ設定した後、２回目以降の書き込みはメモリセルのゲート電圧をステップアップさせることによって、メモリセルの閾値電圧の分布を制御するコントローラ１０とを具備する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に係り、特にＮＯＲ型の不揮発性メモリセルアレイを構成するメモリセルに多値データを書き込む際の書き込みシーケンスの制御回路に関するもので、例えばＮＯＲ型フラッシュメモリに使用されるものである。

従来のＮＯＲ型フラッシュメモリにおいては、１個のメモリセルに１ビット(bit)で２値データ（“１”、“０”）を記憶させていた。メモリセルにデータを書き込む場合、電流を流すことが可能な閾値電圧に設定する“１”セルと、電流を流さない閾値電圧に設定する“０”セルの両者とも、メモリセルのゲートに高電圧を一定の書き込み時間にわたって与え、“１”セルのドレインには0Ｖ、“０”セルのドレインには高電圧を与える。

ところで、不揮発性半導体記憶装置を大容量化する場合、チップ面積の増大を抑制するために、１個のメモリセルに“１１”、“１０”、“０１”、“００”の４値データを書き込む技術が、特許文献１に記載されている。

また、特許文献２には、複数のメモリセルを直列接続してメモリセルアレイを構成したＮＡＮＤ型フラッシュメモリにおいて、複数のパルスからなる書き込みまたは消去信号をメモリセルに印加することにより書き込みまたは消去を行い、パルス印加毎に電圧レベルを徐々に大きくする設定することで、書き込みまたは消去時間の短縮を図る技術が記載されている。

１個のメモリセルに４値データを記憶させる場合、２値データを記憶させる場合に比べて、メモリセルの閾値電圧を一層精度良く制御する必要がある。しかし、閾値電圧を高精度に調整するために、書き込み及びベリファイを繰り返す必要があり、従来の書き込み電圧を段階的に増加する方法では、調整に長時間を必要とする。従って、書き込みの高速化の要求と相反するため、多値データを記憶させる場合、書き込みシーケンスの最適化が重要になる。
特開平１０−２４１３８０号公報 特開平１１−３９８８７号公報

本発明は前記した従来の問題点を解決すべくなされたもので、ＮＯＲ型のメモリセルアレイを構成するメモリセルにｎ値データ（ｎは４以上の正の整数）のうちの中間状態を書き込むためのシーケンスの最適化を図る不揮発性半導体記憶装置を提供することを目的とする。

本発明の不揮発性半導体記憶装置は、ＮＯＲ型不揮発性メモリセルアレイを構成する複数のメモリセルと、前記複数のメモリセルを選択するデコード回路と、前記デコード回路により選択されたメモリセルにｎ値データ（ｎは４以上の正の整数）の中間状態を書き込むデータ書き込みの際に、１回目の書き込みはメモリセルのゲート電圧を初期ゲート電圧に、書き込み時間を初期書き込み時間にそれぞれ設定した後、２回目以降の書き込みはメモリセルのゲート電圧をステップアップさせることによって、前記メモリセルの閾値電圧の分布状態を制御する制御回路とを具備する。

本発明の不揮発性半導体記憶装置によれば、ＮＯＲ型のメモリセルアレイを構成するメモリセルにｎ値データ（ｎは４以上の正の整数）のうちの中間状態を書き込むためのシーケンスを最適化することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の不揮発性半導体記憶装置の第１の実施形態に係るＮＯＲ型フラッシュメモリ全体の構成を示すブロック図である。

このフラッシュメモリは、複数個の不揮発性メモリセルが設けられたメモリセルアレイ（ＭＣＡ）１、メモリセルを選択するデコード回路２、ベリファイ用センスアンプ（Ｓ／Ａ）３Ａ、読み出し用センスアンプ（Ｓ／Ａ）３Ｂ、及びデータデコーダ４を有している。また、メモリセルアレイ１内にはデータ線５が配置されている。

デコード回路２はアドレスバス線６に接続されている。このデコード回路２は、コントローラ１０から供給されるアドレス信号に応じてメモリセル１内のワード線（行線）及びビット線（列線）を選択してメモリセルを選択する。

ベリファイ用センスアンプ３Ａ、及び読み出し用センスアンプ３Ｂは共にデータ線５に接続されている。ベリファイ用センスアンプ３Ａ、及び読み出し用センスアンプ３Ｂは、１個のメモリセルにｎ値（ｎは４以上の正の整数）、例えば４値、すなわち２ビットのデータを記憶させる場合、例えば３つの基準電流を生成するため、少なくとも１つのリファレンスセルを用いた基準電流生成回路を有している。これらセンスアンプ３Ａ、３Ｂは、基準電流生成回路から供給される基準電流と、選択されたメモリセルに流れる電流とを比較してデータをセンスする。

ベリファイ用センスアンプ３Ａは、さらにデータバス線７に接続されている。ベリファイ用センスアンプ３Ａは、データの書き込み時、又は消去時に、メモリセルから読み出された信号を検出し、コントローラ１０に供給する。読み出し用センスアンプ３Ｂは、さらにデータデコーダ４に接続されている。データデコーダ４は、読み出し用センスアンプ３Ｂから出力された信号をデコードし、出力信号を生成する。データデコーダ４は、入出力部（Ｉ／Ｏ）１１に接続されている。データの読み出し時にデータデコーダ４から出力された信号は、入出力部１１を介して外部に出力される。

アドレスバス線６、データバス線７は、コントローラ１０に接続されている。コントローラ１０には、入出力部１１、ＣＵＩ（Command User Interface）１２、ＲＯＭ１３、第１、第２の電圧生成回路８、９が接続されている。入出力部１１は、外部から供給されるコマンドＣＭＤをＣＵＩ１２に供給し、メモリセルの書き込みデータをコントローラ１０に供給する。さらに、入出力部１１は、読み出し用センスアンプ３Ｂから供給される読み出しデータを外部に出力する。

ＣＵＩ１２は、外部から入力されるチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥなどの信号、アドレス信号Ａｄｄ、及び加速モード時のページ書き込みの際に供給される高電圧Ｖｐｐを受け取り、これらを処理してコントローラ１０に供給する。ＲＯＭ１３には、コントローラ１０の動作を制御するための各種プログラムが格納されている。コントローラ１０は、コマンドＣＭＤ及びプログラムに応じてフラッシュメモリ全体の動作を制御する。すなわち、アドレス信号をアドレスバス線６に供給し、書き込みデータ及び高電圧Ｖｐｐをデータバス線７に供給する。

さらに、コントローラ１０は、データの書き込み時、ベリファイ時、読み出し時、及び消去時に第１、第２の電圧生成回路８、９を制御し、所定の電圧を生成させる。

第１の電圧生成回路８は、データの書き込み時、ベリファイ時、及び読み出し時に、メモリセルの制御ゲートに供給される電圧、すなわち、ワード線電圧を生成すると共に、データの書き込み時にメモリセルのドレインに供給されるドレイン電圧を生成する。第１の電圧生成回路８で生成されるワード線電圧は、デコード回路２内の行デコーダを介してワード線に供給される。また、第１の電圧生成回路８で生成されるドレイン電圧は、デコード回路２内の列プリデコーダ・カラムゲートを介してメモリセルのドレインに供給される。

第２の電圧生成回路９は、データの書き込み時に、非選択状態のメモリセルの制御ゲートに供給される負極性のワード線電圧を生成する。第２の電圧生成回路９で生成される負極性のワード線電圧は、デコード回路２内の行デコーダを介して対応するワード線に供給される。

図２は、図１中のメモリセルアレイ１の構成を示している。メモリセルアレイ１は、複数のメモリセルＭＣが、例えば512行×1024列の行列状に配置されている。そして、512本のワード線と1024本のビット線の交差部に個々のメモリセルＭＣが配置されている。そして、同一行のメモリセルＭＣの各制御ゲートは対応するワード線ＷＬに共通に接続され、同一列のメモリセルＭＣの各ドレインは対応するビット線ＢＬに共通に接続され、同一列のメモリセルＭＣの各ソースは共通ソース線に接続されている。本例では、同一行のメモリセルＭＣは、Page0〜Page7の８ページ（１ページ当り128ビット）に割り付けられている。

さらに、メモリセルアレイ１に隣接して、メモリセルＭＣを選択するために、行デコーダ２１及び列プリデコーダ・カラムゲート２２が設けられている。上記行デコーダ２１及び列プリデコーダ・カラムゲート２２は、図１中のデコード回路２内に設けられている。

また、図１中のコントローラ１０は、行デコーダ２１及び列プリデコーダ・カラムゲート２１により選択されたメモリセルＭＣに対し、“１１”、“１０”、“０１”、“００”からなる４値データのうちの中間状態のデータ“１０”、“０１”を書き込む際、選択されたメモリセルＭＣのドレイン（ビット線ＢＬ）に例えば5Ｖを印加し、１回目の書き込みはメモリセルＭＣの制御ゲートの電圧を初期ゲート電圧に、書き込み時間を初期書き込み時間にそれぞれ設定する。そして、２回目以降の書き込みは、メモリセルＭＣの制御ゲートの電圧をステップアップさせる書き込みシーケンスを採用することによって、メモリセルＭＣの閾値電圧が一定の範囲内に分布するように制御する。

また、コントローラ１０は、４値データのうちでセル電流を流さない最大の閾値電圧となるデータ、すなわち“００”のデータをメモリセルＭＣに書き込む際、バックグラウンド処理（並列処理）で別のメモリセルＭＣに途中経過書き込みとして４値データの中間状態のデータ“１０”及び“０１”の書き込みを順次行う機能を有する。

さらに、コントローラ１０は、メモリセルＭＣの全てに、セル電流を流さない最大の閾値電圧となるデータ“００”を書き込む際に、２分割書き込みを行う機能を有する。

さらに、コントローラ１０は、ページ書き込みに際して、複数のページの一括書き込み・一括ベリファイを行う機能を有する。

さらに、コントローラ１０は、ページ書き込みに際して、全てのメモリセルＭＣにセル電流を流さない最大の閾値電圧となるデータ“００”を書き込む時には、外部から供給される高電圧Ｖｐｐを用いて一括書き込みを行う機能を有する。

図３は、図１のフラッシュメモリにおいて、選択セルに４値データを書き込む際のシーケンスの一例を示す図であり、図４は同じく選択セルに４値データを書き込む際の動作を示すフローチャートである。また、図５は、４値データを書き込む際に、選択セルの制御ゲートの電圧をステップアップさせる様子を示す図であり、図６は、４値データを書き込む際に、選択セルと非選択セルの制御ゲートに供給される電圧（選択セルワード線電圧、非選択セルワード線電圧）を示す図である。

ここで、“１０”データ状態の“１０”セルの閾値電圧は例えば3.5Ｖ、“０１”データ状態の“０１”セルの閾値は例えば4.5Ｖ、“００”データ状態の“００”セルの閾値は例えば9Ｖであるとする。

次に、図１のフラッシュメモリにおいて、選択セルに４値データを書き込む動作の一例について、図３乃至図６を参照して説明する。

なお、４値データのうちの中間状態のデータ“１０”、“０１”を書き込む際の制限としては、閾値電圧の分布幅を狭くし、書き込み時間を短くしなければならない。

図４のフローチャートに示すように、書き込み動作が開始されると、まず、“１０”書き込みであるか否かが判断される（ＳＴ１）。“１０”データ状態の“１０”セルを作るためにメモリセルに“１０”書き込みを行う際には、図３に示すように、閾値電圧が最小状態の“１１”セルから書き込みが行われる。“１０”書き込みの場合には、選択セル以外の全ての非選択セルの制御ゲートに負極性の電圧が印加され（ＳＴ２）、選択セルの制御ゲートに初期電圧が印加される（ＳＴ３）。この際、まず、１回目の書き込みとして、図５に示すように、“１１”セルのうちで書き込み速度の速いセルが狙い目の“１０”セルの分布内に到達する（分布を越えない）ような初期ゲート電圧、例えば3Ｖ（Init Vg）、初期書き込み時間（Init tpw）がセットされる。次に、ビット線ＢＬに“１０”データ書き込み用の一定電圧が印加され、その電圧がメモリセルのドレインに印加されて書き込みが行われる（ＳＴ４）。次に、ベリファィ（Verify）が行われ、メモリセルの閾値電圧が書き込みデータに対応した電圧に達したか否かが判断される（ＳＴ５）。この結果、書き込み不足である場合には、制御ゲートの電圧が一定値だけ上昇され（ステップアップ）（ＳＴ６）、その後、再びビット線ＢＬに“１０”データ書き込み用の一定電圧が印加されて書き込みが行われる（ＳＴ４）。

図５に示すように、２回目以降の書き込みでは、メモリセルの制御ゲートの電圧が初期の3Ｖから一定値Vstep、例えば0.125Ｖずつ上昇され、一定時間（tpw）の書き込み時間だけ印加される。そして、ベリファィ時に、選択セルの閾値電圧が“１０”セルの所望する分布範囲内に到達したと判断されると、“１０”データの書き込み動作が終了する。この場合、書き込み回数は、書き込み速度の速いセルが狙い目の分布に達した後、書き込み速度の遅いセルがゲート電圧のステップアップを行った回数となる。従って、書き込み速度の速いセルと遅いセルの書き込み速度の差が少なければ、書き込み回数も少なくなる。

一方、ＳＴ１において“１０”書き込みでないと判断されると、次に、“０１”書き込みであるか否かが判断される（ＳＴ７）。“０１”データ状態の“０１”セルを作るためにメモリセルに“０１”書き込みを行う際も、図３に示すように、閾値電圧が最小状態の“１１”セルから書き込みが行われる。“０１”書き込みの場合にも、選択セル以外の全ての非選択セルの制御ゲートに負極性の電圧が印加され（ＳＴ８）、選択セルの制御ゲートに初期電圧が印加される（ＳＴ９）。この場合にも、１回目の書き込みとして、図５に示すように、“１１”セルのうちで書き込み速度の速いセルが狙い目の“０１”セルの分布内に到達するような初期ゲート電圧、例えば4〜5Ｖ（Init Vg）、初期書き込み時間（Init tpw）がセットされる。次に、ビット線ＢＬに“０１”データ書き込み用の一定電圧が印加され、その電圧がメモリセルのドレインに印加されて書き込みが行われる（ＳＴ１０）。次に、ベリファィ（Verify）が行われ、メモリセルの閾値電圧が書き込みデータに対応した電圧に達したどうかが判断される（ＳＴ１１）。この結果、書き込み不足である場合には、制御ゲートの電圧が一定値だけ上昇され（ステップアップ）（ＳＴ１２）、その後、再びビット線ＢＬに“０１”データ書き込み用の一定電圧が印加されて書き込みが行われる（ＳＴ１０）。

この場合にも、図５に示すように、２回目以降の書き込みでは、メモリセルの制御ゲートの電圧が初期電圧（4〜5Ｖ）から一定値Vstep、例えば0.125Ｖずつ上昇され、一定時間（tpw）の書き込み時間だけ印加される。そして、ベリファィ時に、選択セルの閾値電圧が“０１”セルの所望する分布範囲内に到達したと判断されると、“０１”データの書き込み動作が終了する。

ここで、“０１”書き込みを行う際に、“１０”セルを経由せずに“１１”セルから書き込みを行う理由を述べる。書き込み時には、４値データの全てを順に書き込むこともあるが、“０１”や“１０”のデータだけを書き込むことがある。従って、“０１”書き込みを行う前に別のメモリセルに“１０”書き込みを行う機会がなかった時には、“０１”書き込みを行う際にわざわざ“１０”書き込みを経由すると、その分だけ書き込み回数が多くなり、書き込み時間が長くなる。

ＳＴ７において“０１”書き込みでないと判断されると、次に、“００”書き込みであるか否かが判断される（ＳＴ１３）。“００”データ状態の“００”セルを作るためにメモリセルに“００”書き込みを行う際は、まず、ＳＴ２〜ＳＴ６の“１０”書き込み動作、及びＳＴ８〜ＳＴ１２の“０１”書き込み動作が順次行われ（ＳＴ１４）、次に“００”書き込みが行われる。すなわち、“００”書き込みの場合にも、選択セル以外の全ての非選択セルの制御ゲートに負極性の電圧が印加され（ＳＴ１５）、選択セルの制御ゲートに一定の電圧が印加される（ＳＴ１６）。次に、ビット線ＢＬに“００”データ書き込み用の一定電圧が印加され、その電圧がメモリセルのドレインに印加されて書き込みが行われる（ＳＴ１７）。次に、ベリファィ（Verify）が行われ、メモリセルの閾値電圧が書き込みデータに対応した電圧に達したどうかが判断される（ＳＴ１８）。この結果、書き込み不足である場合には、再び制御ゲートに一定電圧が印加され（ＳＴ１６）、その後、ビット線ＢＬに“００”データ書き込み用の一定電圧が印加されて書き込みが行われる（ＳＴ１８）。

この場合には、２回目以降の書き込みでも、メモリセルの制御ゲートには１回目の場合と同様の電圧が一定の書き込み時間だけ印加される。そして、ベリファィ時に、選択セルの閾値電圧が“００”セルの所望する分布範囲内に到達したと判断されると、“００”データの書き込み動作が終了する。

すなわち、“００”データ状態の“００”セルを作るためにメモリセルに“００”書き込みを行う際には、“１１”セルから直接に“００”セルを作るための書き込みを行うと、書き込み電流が多くなる。これを避けるために、予め別のメモリセルに“１０”書き込みまたは“０１”書き込みを行っている時に、ＳＴ１４において、バックグラウンド処理（並列処理）で４値データの中間状態である“０１”状態の書き込み（途中経過書き込み）を行っておき、この後、“００”書き込みを行う際に上記中間状態から“００”書き込みが行われる。全てのセルトランジスタに“００”書き込みを行う場合は、図３に示すように、２分割して“００”書き込みを２回行うことにより電流を削減させる。

ＳＴ１３において“００”書き込みでないと判断されると、この場合は“１１”書き込みなので、この後、“１１”書き込みが行われる（ＳＴ１９）。“１１”書き込みを行う際には、２値データの書き込み時と同様に、メモリセルのドレインに電圧を供給しないで行われる。

上記実施形態のフラッシュメモリによれば、ＮＯＲ型のメモリセルアレイを構成するメモリセルのそれぞれに４値データを記憶させることができ、チップ面積が縮小できる。

また、メモリセルに４値データのうちの中間状態（“０１”、“１０”）を書き込むためのシーケンスの最適化が図られている。具体的には、１回目の書き込みはメモリセルの制御ゲートの電圧を初期ゲート電圧に、書き込み時間を初期書き込み時間にそれぞれ設定した後、２回目以降の書き込みはメモリセルの制御ゲートの電圧をステップアップさせている。これにより、メモリセルの閾値電圧が最適な分布状態となるように制御できる。

また、４値データのうちでセル電流を流さない最大の閾値電圧となる“００”データをメモリセルに書き込む際、予め別のメモリセルに対する書き込み時にバックグラウンド処理（並列処理）で４値データの中間状態の書き込み（途中経過書き込み）を行うことにより、書き込み電流を削減することができる。

さらに、全てのメモリセルに、セル電流を流さない最大の閾値電圧となる“００”データを書き込む際に、２分割書き込みを行うことにより、書き込み電流を削減することができる。

また、多値データの書き込み時、従来では、選択セルのワード線とビット線に高電圧が印加され、選択ビット線に繋がる非選択セルのワード線は0Ｖに設定される。

しかし、多値のＮＯＲ型フラッシュメモリでは、消去状態（“１１”）のメモリセルの閾値電圧が、２値データを記憶させるメモリに比べて低くなる。このため、非選択セルのワード線が0Ｖであっても、この非選択セルがオン状態になり、非選択セルを介してリーク電流がビット線に流れる。ビット線には数多くの非選択セルが接続されているので、選択メモリセルのドレインに十分な電圧が加わらず、書き込みが不十分となる。

上記実施形態のフラッシュメモリによれば、非選択セルが接続されるワード線には負極性の電圧が印加されるので、非選択セルはオン状態にはならず、非選択セルを介してリーク電流がビット線に発生することがない。従って、選択セルのドレインには十分な電圧が加わり、十分な書き込みが行われて、書き込みが不十分となることが防止される。

次にページ書き込み時の動作を説明する。図７は、図１のフラッシュメモリにおいてメモリセルに４値データのページ書き込みを行う際の様子を示す図である。ページ書き込みを行う際には、図２中に示す32本の書き込み信号PRG<31>〜PRG<0>によって、まず、例えばPage0〜Page3の４ページ（32ビット）分が一括して書き込まれる。その後、上記と同様に、32本の書き込み信号PRG<31>〜PRG<0>によって、残りのPage4〜Page7の４ページ分が一括して書き込まれる。次に、行アドレスが変化され、４ページ分の一括書き込みが８回繰り返される。これにより、合計32ページ分の書き込みが行われたことになる。この後、ベリファイ(Verify)が行われる。このベリファイも、前記した書き込みと同様に、４ページ分の一括ベリファイが８回繰り返される。これにより、合計32ページ分のベリファイが行われたことになる。

このように４ページ分の一活書込み・４ページ分の一活ベリファイがそれぞれ８回繰り返されることにより、一度に多ビットの書き込み・ベリファイが行えるので、書込み時間の短縮が実現できる。

すなわち、ページ書き込みに際して、複数のページの一括書き込み・一括ベリファイが行われることにより、書き込み時間が短縮できる。

さらに、ページ書き込みに際して、全てのメモリセルにセル電流を流さない最大の閾値電圧となる“００”データを書き込む時には、大きな書き込み電流を必要とする。本実施の形態のフラッシュメモリでは、外部から供給される高電圧Ｖｐｐを用いて一括書き込みが行われるので、書き込み時間が短縮できる。

なお、上記実施形態では、４値データの書き込みを説明したが、これに限らず、本発明は、16値データなどのｎ値データ（ｎは４以上の正の整数）の書き込みにも適用できる。

本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの全体の構成を示すブロック図。 図１のフラッシュメモリのメモリセルアレイの構成を示す回路図。 図１のフラッシュメモリにおいて選択されたメモリセルに４値データを書き込む際のシーケンスの一例を示す図。 図１のフラッシュメモリにおいて選択されたセルトランジスタに４値データを書き込む際の動作を示すフローチャート。 図１のフラッシュメモリの選択セルの制御ゲート電圧をステップアップさせる様子を説明するために示す図。 図１のフラッシュメモリに４値データを書き込む際に、選択セルと非選択セルの制御ゲートに供給される電圧を示す図。 図１のフラッシュメモリにおいてメモリセルに４値データのページ書き込みを行う際の様子を示す図。

符号の説明

１…メモリセルアレイ、２…デコード回路、３Ａ…ベリファイ用センスアンプ、３Ｂ…読み出し用センスアンプ、４…データデコーダ、５…データ線、６…アドレスバス線、７…データバス線、８…第１の電圧生成回路、９…第２の電圧生成回路、１０…コントローラ、１１…入出力部、１２…ＣＵＩ（Command User Interface）、１３…ＲＯＭ。

Claims (5)

1. ＮＯＲ型不揮発性メモリセルアレイを構成する複数のメモリセルと、
   前記複数のメモリセルを選択するデコード回路と、
   前記デコード回路により選択されたメモリセルにｎ値データ（ｎは４以上の正の整数）の中間状態を書き込むデータ書き込みの際に、１回目の書き込みはメモリセルのゲート電圧を初期ゲート電圧に、書き込み時間を初期書き込み時間にそれぞれ設定した後、２回目以降の書き込みはメモリセルのゲート電圧をステップアップさせることによって、前記メモリセルの閾値電圧の分布状態を制御する制御回路
   とを具備することを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記データ書き込みの際に、前記デコード回路により選択されない非選択セルのゲートの電圧を負極性に設定することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記ｎ値データのうちでセル電流を流さない閾値状態となるデータを前記メモリセルに書き込む際に、予め別のメモリセルに対する書き込み時にバックグラウンド処理でｎ値データの中間状態の書き込みを行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記制御回路は、全ての前記メモリセルに、セル電流を流さない閾値電圧となるデータを書き込む際に、２分割書き込みを行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記制御回路は、ページ書き込みに際して、複数のページの一括書き込み・一括ベリファイを行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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