JP5061490B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関する。特に、本発明は、層間絶縁膜を介するように形成されているトランジスタのゲート電極と配線層とを含み、このトランジスタのゲート電極と配線層とを接続させるコンタクトが、その層間絶縁膜を貫通するように形成されている半導体装置およびその製造方法に関する。

半導体装置において、ＳＲＡＭ（Ｓｔａｔｉｃ Ａｃｃｅｓｓ Ｒａｍｄｏｍ Ｍｅｍｏｒｙ）は、メモリセルアレイを含む半導体記憶装置であり、メモリセルアレイ中の特定のセルを、ＸアドレスとＹアドレスとによって選択し、その選択した特定のセルに対して適当なタイミングでデータの書き込み、あるいは、その選択した特定のセルに記憶されているデータの読み出しを行う。

ＳＲＡＭにおいてメモリセルアレイは、アクセストランジスタ，ドライバトランジスタ、ロードトランジスタのように、複数のトランジスタが用いられて動作が実行される（たとえば、特許文献１参照）。

たとえば、１ポートＳＲＡＭにおいては、６個のトランジスタが形成されており、マルチポートＳＲＡＭにおいては、８個以上のトランジスタが形成されている。

このようなＳＲＡＭにおいては、トランジスタのゲート電極を覆うように、層間絶縁膜が形成され、そのトランジスタのゲート電極に接続する配線層が層間絶縁膜上に金属材料で形成されている。そして、このトランジスタのゲート電極と配線層とを接続させるコンタクトが、スクエア型で層間絶縁膜を貫通して形成されている。

特開２００３−２７３２５０号公報

ＳＲＡＭにおいては、上記のように複数のトランジスタが形成される一方で、小型化が要請されているため、各トランジスタに接続させる配線層は、基板において配置される領域が制約される。よって、各トランジスタのゲート電極と、そのゲート電極に接続する配線層とが形成される領域が基板において異なり離れた位置に形成される場合がある。このため、たとえば、Ｌ字型，Ｔ字型の形状にゲート電極の形状を変形することによって、配線層とゲート電極との電気的な接続がスクエア型のコンタクトを用いて実現されている。

図８は、ＳＲＡＭにおいてアクセストランジスタＡＴが形成された部分を示す平面図である。図８において、点線部分は、紙面に垂直な方向において、構成部材のエッジ部分が奥側にあることを示している。

図８に示すように、アクセストランジスタＡＴと配線層１２１とコンタクト１３１とが基板１００の主面に順次形成されている。なお、アクセストランジスタＡＴを覆うように層間絶縁膜が形成され、その層間絶縁膜の上に配線層１２１が形成されているが、層間絶縁膜については図示を省略している。

図８に示すように、アクセストランジスタＡＴにおいてゲート電極１１１ｇは、一直線状ではなく、Ｌ字型に折り曲げられて形成されている。具体的には、ゲート電極１１１ｇは、基板１００の主面において、チャネル領域１１１ｃと、一対のソース／ドレイン領域１１１ｓｄとが形成されている領域に対して直角に交差するｘ方向に延在させた後に、チャネル領域１１１ｃとソース／ドレイン領域１１１ｓｄとが形成されている領域と異なる領域Ａ２１に対応して、ｙ方向に延在させるように形成されている。そして、コンタクト１３１は、ｙ方向に延在させるように形成された領域Ａ２１において、層間絶縁膜を貫通するようにスクエア型に形成されており、ゲート電極１１１ｇと配線層１２１とを接続している。

しかしながら、上記のように、ゲート電極１１１ｇを一直線状ではなくＬ字型に折り曲げて形成する場合においては、フォトリソグラフィによってゲート電極１１１ｇをパターン加工する際に、露光時の光回折によってパターンが大きくラウンディングし、所定の形状にパターン加工することが困難な場合があるために、アクセストランジスタＡＴの特性が予め定めた基準値で形成されない場合がある。

図９は、ＳＲＡＭのアクセストランジスタＡＴにおいて、ゲート電極１１１ｇを形成する際の光学シミュレーションをした結果を示す図である。図９においては、ゲート電極１１１ｇの設計パターン１１１ｇｓを点線で示し、ゲート電極１１１ｇの設計パターン１１１ｇｓを形成する際に光学的近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）処理したマスクパターン１１１ｇｍを一点鎖線で示している。そして、光学シミュレーションで算出されたゲート電極１１１ｇのシミュレーションパターン１１１ｇｐを太線で示している。

図９に示すように、Ｌ字型に直角に折り曲がった内側のコーナー部分Ｃにおいては、設計パターン１１１ｇｓよりもシミュレーションパターン１１１ｇｐの方が大きく形成されており、本来形成することが予定されていない領域にゲート電極１１１ｇが形成されることになる。このため、アクセストランジスタＡＴのゲート長ＧＬが基準値ＧＬＳと異なった値で形成される場合があるため、上記の不具合が顕在化する場合がある。そして、これに起因して、ＳＲＡＭの性能にバラツキが発生し、製造歩留まりの低下が発生する場合がある。

以上のように、ＳＲＡＭなどの半導体装置においては、装置の信頼性が低下し、製造歩留まりの低下やコストの上昇が発生する場合があった。

したがって、本発明は、装置の信頼性を向上させることが可能な半導体装置およびその製造方法を提供することにある。

上記課題を解決するために、本発明にかかる半導体装置は、基板と、
前記基板に形成されたＳＲＡＭを構成するトランジスタとして、第１，第２，第３及び第４のアクセストランジスタ、第１及び第２のドライバトランジスタ、ならびに、第１及び第２のロードトランジスタと、を備え、前記第１のドライバトランジスタと前記第１のロードトランジスタのゲートに対し電気的に接続された前記第２のドライバトランジスタのドレイン領域に、前記第３及び第４のアクセストランジスタの、第１方向に長い矩形ライン状の２つの半導体領域が並列に接続され、前記第２のドライバトランジスタと前記第２のロードトランジスタのゲートに対し電気的に接続された前記第１のドライバトランジスタのドレイン領域に、前記第１及び第２のアクセストランジスタの、第１方向に長い矩形ライン状の２つの半導体領域が並列に接続され、前記第１，第２，第３及び第４のアクセストランジスタのうち、第１方向と直交する第２方向の両外側の第１及び第３のアクセストランジスの各々が、幅が一定で第２方向に延びる矩形ライン状であり、となりの前記第２または第４のアクセストランジスタが半導体領域と交差する位置とは、前記第１または第２のドライバトランジスタのドレイン領域からの距離が異なる位置で他の半導体領域と交差する平面パターンを有するゲート電極を有し、前記ゲート電極と前記第１方向に離れた位置に配線層が設けられ、前記ゲート電極と前記配線層との間に介在して前記基板に形成されている層間絶縁膜を貫通するようにコンタクトが形成されており、前記コンタクトは、前記ゲート電極の一部に一方端部が接続され、該一方端部から前記第１方向に延びて他方端部が前記配線層と接続されている。

上記課題を解決するために、本発明にかかる半導体装置の製造方法は、基板と、前記基板に形成されたＳＲＡＭを構成するトランジスタとして、第１，第２，第３及び第４のアクセストランジスタ、第１及び第２のドライバトランジスタ、ならびに、第１及び第２のロードトランジスタと、を備え、前記第１のドライバトランジスタと前記第１のロードトランジスタのゲートに対し電気的に接続された前記第２のドライバトランジスタのドレイン領域に、前記第３及び第４のアクセストランジスタの、第１方向に長い矩形ライン状の２つの半導体領域が並列に接続され、前記第２のドライバトランジスタと前記第２のロードトランジスタのゲートに対し電気的に接続された前記第１ドライバトランジスタのドレイン領域に、前記第１及び第２のアクセストランジスタの、第１方向に長い矩形ライン状の２つの半導体領域が並列に接続された、半導体装置を製造する工程が、前記第１，第２，第３及び第４のアクセストランジスタのうち、第１方向と直交する第２方向の両外側の第１及び第３のアクセストランジスタごとのゲート電極を、幅が一定で第２方向に延びる矩形ライン状であり、となりの前記第２または第４のアクセストランジスタが半導体領域と交差する位置とは、前記第１または第２のドライバトランジスタのドレイン領域からの距離が異なる位置で他の半導体領域と交差する平面パターンとなるように、前記基板に形成するゲート電極形成工程と、前記第１及び第３のアクセストランジスタの各ゲート電極を覆って、前記基板に層間絶縁膜を形成する層間絶縁膜形成工程と、前記各ゲート電極上に一方端部が接続し第１方向に延びるコンタクトを、前記層間絶縁膜を貫通するように、前記第１及び第３のアクセストランジスタごとに形成するコンタクト形成工程と、前記第１及び第３のアクセストランジスタごとに、前記コンタクトの第１方向の他端部上に接続する配線層を前記層間絶縁膜上に形成する配線層形成工程と、を含む。

本発明においては、ゲート電極が形成された第１領域と、配線層が形成された第２領域との間にて延在するように、コンタクトを形成し、その形成したコンタクトによってゲート電極と配線層とを接続させる。このため、本発明においては、Ｌ字型などの折れ曲がった形状にゲート電極を変形する必要性が低下する。

本発明によれば、装置の信頼性を向上させることが可能な半導体装置およびその製造方法を提供することができる。

本発明にかかる実施形態の一例について説明する。

図１は、本発明にかかる実施形態において、半導体装置１の要部を示す平面図である。

図１に示すように、本実施形態の半導体装置１は、ＳＲＡＭであって、基板１０と、第１から第４のアクセストランジスタＡＴ１，ＡＴ２，ＡＴ３，ＡＴ４と、第１から第４のドライバトランジスタＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４と、第１と第２のロードトランジスタＬＴ１，ＬＴ２とを含む。各トランジスタは、図１に示すように、単結晶シリコンからなる基板１０の主面にそれぞれのチャネル領域が形成されており、それぞれが接続している。

図２は、本発明にかかる実施形態において、半導体装置１の第１のアクセストランジスタＡＴ１が形成された部分を拡大して示す平面図である。図２において、点線部分は、紙面に垂直な方向において、構成部材のエッジ部分が奥側にあることを示している。また、図３は、本発明にかかる実施形態において、半導体装置１の第１のアクセストランジスタＡＴ１が形成された部分の断面を示す断面図である。図３においては、図２の平面図にて示すＸ１−Ｘ２部分の断面を示している。なお、図３に示すように、第１のアクセストランジスタＡＴ１を覆うように層間絶縁膜２０が形成され、その層間絶縁膜２０の上に配線層２１が形成されているが、図２においては、層間絶縁膜については図示を省略している。

本実施形態においては、図２と図３に示すように、第１のアクセストランジスタＡＴ１と、層間絶縁膜２０と、配線層２１と、コンタクト３１とが、基板１０の主面に順次形成されている。

各部について順次説明する。

第１のアクセストランジスタＡＴ１は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、図２と図３とに示すように、ゲート電極１１ｇと、チャネル領域１１ｃと、一対のソース／ドレイン領域１１ｓｄとを有する。なお、ゲート電極１１ｇとチャネル領域１１ｃとに挟まれるように、ゲート絶縁膜が積層されて形成されているが、図示を省略している。

第１のアクセストランジスタＡＴ１のゲート電極１１ｇは、導電体により形成されている。ゲート電極１１ｇは、図２に示すように、基板１０の第１領域Ａ１に対応するように一直線状に延在して形成されている。具体的には、図２に示すように、ゲート電極１１ｇは、チャネル領域１１ｃと、一対のソース／ドレイン領域１１ｓｄとが形成されている領域の延在方向ｙに対して直角に交差する方向ｘへ、チャネル領域１１ｃにおいて交差して延在するように形成されている。そして、ゲート電極１１ｇは、図２に示すように、チャネル領域１１１ｃとソース／ドレイン領域１１１ｓｄとが形成されている領域と異なる領域において、図２と図３とに示すように、コンタクト３１に接続している。

第１のアクセストランジスタＡＴ１のチャネル領域１１ｃは、半導体により形成されている。チャネル領域１１ｃは、図２に示すように、基板１０の主面にてコンタクト３１が形成された第２領域Ａ２と異なる領域において、ゲート絶縁膜（図示無し）を介して、ゲート電極１１ｇに対面するように形成されている。

第１のアクセストランジスタＡＴ１の一対のソース／ドレイン領域１１ｓｄは、半導体に不純物が拡散されることにより形成されている。一対のソース／ドレイン領域１１ｓｄは、図２に示すように、基板１０の主面にてコンタクト３１が形成された第２領域Ａ２と異なる領域において、チャネル領域１１ｃを挟むように形成されている。

層間絶縁膜２０は、絶縁体により形成されている。層間絶縁膜２０は、図３に示すように、第１絶縁膜２０ａと第２絶縁膜２０ｂとを含み、ゲート電極１１ｇと配線層２１との間に介在するように基板１０に形成されている。

図３に示すように、層間絶縁膜２０において第１絶縁膜２０ａは、ゲート電極１１ｇを被覆するように基板１０の主面側に形成されており、いわゆるコンタクトライナー層として機能する。本実施形態においては、第１絶縁膜２０ａは、基板１０において当該第１絶縁膜２０ａが形成される領域部分と、ゲート電極１１ｇとに対して、エッチング速度が異なる絶縁材料によって形成されている。たとえば、基板１０において当該第１絶縁膜２０ａが形成される領域部分においては、図３に示すように、素子分離絶縁膜１０ａが形成され、この素子分離絶縁膜１０ａが絶縁体であるシリコン酸化物を用いて形成されており、ゲート電極１１ｇが導電体により形成されているため、第１絶縁膜２０ａは、素子分離絶縁膜１０ａが絶縁体とゲート電極１１ｇが導電体とに対して、エッチング速度が異なる絶縁材料であるシリコン窒化物で形成されている。また、後述するように、第１絶縁膜２０ａは、第２絶縁膜２０ｂに対してもエッチング速度が異なる絶縁体によって形成されている。つまり、第１絶縁膜２０ａは、コンタクト３１が形成される貫通口を形成する場合において第２絶縁膜２０ｂをエッチングする際においては、第２絶縁膜２０ｂのエッチング処理を停止するエッチングストッパー層として機能する。

また、図３に示すように、層間絶縁膜２０において第２絶縁膜２０ｂは、第１絶縁膜２０ａに積層するように基板１０の主面側に形成されている。本実施形態においては、第２絶縁膜２０ｂは、第１絶縁膜２０ａに対してエッチング速度が異なる絶縁材料によって形成されている。たとえば、第１絶縁膜２０ａがシリコン窒化物によって形成されているため、第２絶縁膜２０ｂは、シリコン酸化物によって形成されている。

そして、図３に示すように、層間絶縁膜２０は、コンタクト３１が形成される領域に対応するように、第２絶縁膜２０ｂがエッチングされると共に、第１絶縁膜２０ａがエッチングされることにより、貫通口Ｐが形成されている。

配線層２１は、図２に示すように、基板１０においてゲート電極１１ｇが形成された第１領域Ａ１と異なる第２領域Ａ２に対応するように形成されている。そして、配線層２１は、図３に示すように、コンタクト３１を介して、ゲート電極１１ｇに接続する。

コンタクト３１は、図３に示すように、層間絶縁膜２０を貫通するように形成されており、ゲート電極１１ｇと配線層２１とを接続させる。ここでは、コンタクト３１は、第２絶縁膜２０ｂがエッチングされた後に、第１絶縁膜２０ａがエッチングされることによって形成される貫通口Ｐに形成されている。また、図２に示すように、コンタクト３１は、基板１０の主面において、チャネル領域１１ｃと、一対のソース／ドレイン領域１１ｓｄとが形成された領域と異なる領域であって、ゲート電極１１ｇが形成された第１領域Ａ１と、配線層２１が形成された第２領域Ａ２との間にて延在するように形成されている。ここでは、コンタクト３１は、基板１０の主面においてチャネル領域１１ｃと一対のソース／ドレイン領域１１ｓｄとが形成された領域に沿うように一直線状に延在している。

以下より、本実施形態における半導体装置１の製造方法について説明する。ここでは、本実施形態における要部である第１のアクセストランジスタＡＴ１を含む部分について製造する方法を説明する。なお、他のトランジスタ部分についても、同様にして製造する。

図４は、本発明にかかる実施形態において、第１のアクセストランジスタＡＴ１を含む部分について製造する方法の要部を示すフロー図である。

まず、図４に示すように、第１のアクセストランジスタＡＴ１を形成する（Ｓ１１）。

ここでは、まず、基板１０において各トランジスタを形成する領域をアイソレーションするように、素子分離絶縁膜１０ａを基板１０に形成する。そして、基板１０の主面において第１のアクセストランジスタＡＴ１についてのチャネル領域を形成する領域に対応するように、ゲート絶縁膜（図示無し）を熱酸化によって形成し、トランジスタのしきい値調整のための不純物をドープしてウェル形成を実施する。その後、図２に示すように、基板１０の第１領域Ａ１に対応して一直線状に延在するようにゲート電極１１ｇを形成する。具体的には、基板１０の第１領域Ａ１を被覆するように、導電体を被覆した後に、図２に示すように、チャネル領域１１ｃと、一対のソース／ドレイン領域１１ｓｄとを形成する領域の延在方向ｙに対して直角に交差する方向ｘへ、チャネル領域１１ｃにおいて交差して延在するように、その導電体をフォトリソグラフィによってパターン加工することによって、ゲート電極１１ｇを形成する。たとえば、厚さが１００μｍ程度であって、ポリシリコンからなるゲート電極１１ｇを形成する。そして、図２に示すように、チャネル領域１１ｃを挟むように一対のソース／ドレイン領域１１ｓｄを形成する。ここでは、いわゆるＬＤＤ構造になるように、基板１０において一対のソース／ドレイン領域１１ｓｄを形成する領域に不純物をドーピングし、アニールを行なう。これにより、基板１０にソース／ドレイン領域１１ｓｄが形成され、ゲート電極１１ｇのポリシリコンが低抵抗される。

つぎに、図４に示すように、層間絶縁膜２０を形成する（Ｓ２１）。

ここでは、ゲート電極１１ｇを被覆するように、層間絶縁膜２０を基板１０に形成する。

図５は、本発明にかかる実施形態において、層間絶縁膜２０を形成した様子を示す断面図である。図５においては、図２の平面図にて示すＸ１−Ｘ２部分の断面を示している。

ここでは、図５に示すように、第１絶縁膜２０ａと第２絶縁膜２０ｂとを層間絶縁膜２０として、基板１０に形成する。

まず、図５に示すように、ゲート電極１１ｇと基板１０とを被覆するように第１絶縁膜２０ａを形成する。本実施形態においては、基板１０の主面において、この第１絶縁膜２０ａを形成する領域部分と、ゲート電極１１ｇとに対してエッチング速度が異なる絶縁材料を用いて第１絶縁膜２０ａを形成する。たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐａｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化物を厚さが１０ｎｍ程度になるように堆積することにより、第１絶縁膜２０ａを形成する。

その後、図５に示すように、第１絶縁膜２０ａに積層するように第２絶縁膜２０ｂを形成する。本実施形態においては、第１絶縁膜２０ａに対してエッチング速度が異なる絶縁材料を用いて第２絶縁膜２０ｂを形成する。たとえば、ＣＶＤ法によってシリコン酸化物を厚さが３００ｎｍ程度になるように設けることにより、第２絶縁膜２０ｂを形成する。

つぎに、図４に示すように、コンタクト３１を形成する（Ｓ３１）。

ここでは、層間絶縁膜２０を貫通するようにコンタクト３１を形成する。

図６は、本発明にかかる実施形態において、コンタクト３１を形成した様子を示す断面図である。図６においては、図２の平面図にて示すＸ１−Ｘ２部分の断面を示している。

図６に示すように、まず、コンタクト３１を形成する領域に対応する第２絶縁膜２０ｂをエッチングした後に、コンタクト３１を形成する領域に対応する第１絶縁膜２０ａをエッチングすることによって貫通口Ｐを形成する。つまり、２段階エッチングにより、貫通口Ｐを形成する。たとえば、リソグラフィと、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法とによって、シリコン酸化膜である第２絶縁膜２０ｂを選択的にエッチングした後に、シリコン窒化膜である第１絶縁膜２０ａを選択的にエッチングする。本実施形態においては、図２に示すように、基板１０の主面において、チャネル領域１１ｃと、一対のソース／ドレイン領域１１ｓｄとが形成された領域と異なる領域であって、ゲート電極１１ｇが形成された第１領域Ａ１と、後工程にて配線層２１を形成する第２領域Ａ２との間にて延在するように、第１絶縁膜２０ａと第２絶縁膜２０ｂとをエッチングし、層間絶縁膜２０に貫通口Ｐを形成する。たとえば、基板１０の主面においてチャネル領域１１ｃと一対のソース／ドレイン領域１１ｓｄとが形成された領域に沿って一直線状に延在するように貫通口Ｐを形成する。

その後、図６に示すように、この形成した貫通口Ｐに、導電体を埋め込んで、コンタクト３１を形成する。たとえば、ＣＶＤ法によりタングステンを貫通口Ｐに埋め込み、エッチバックすることによって、コンタクト３１を形成する。このようにして、図２に示すように、ゲート電極１１ｇが形成された第１領域Ａ１と、配線層２１が形成される第２領域Ａ２との間にて一直線状に延在したコンタクト３１を形成する。

つぎに、図４に示すように、配線層２１を形成する（Ｓ４１）。

ここでは、図２に示すように、基板１０においてゲート電極１１ｇが形成された第１領域Ａ１と異なる第２領域Ａ２に対応するように配線層２１を形成する。また、図３に示すように、コンタクト３１に接続するように配線層３１を形成し、コンタクト３１を介して配線層３１をゲート電極１１ｇに接続させる。たとえば、スパッタリング法によって金属の導電材料であるアルミニウムの層を層間絶縁膜２０の上に堆積した後、フォトリソグラフィによって、そのアルミニウムの層をパターン加工することにより、配線層２１を形成する。

以上のように、本実施形態においては、ゲート電極１１ｇが形成された第１領域Ａ１と、配線層２１が形成された第２領域Ａ２との間にて延在するように、層間絶縁膜２０にコンタクト３１を形成することによって、ゲート電極１１ｇと配線層２１とを接続させる。このため、本実施形態においては、Ｌ字型などの折れ曲がった形状にゲート電極１１ｇを変形する必要性が低下し、一直線状にゲート電極１１ｇを形成することができる。よって、本実施形態は、パターン加工されたゲート電極１１ｇにおいてラウンディングが発生することを抑制できる。そして、本実施形態は、ゲート電極１１ｇと活性領域とが設計に従って重なり合うために、トランジスタにおけるゲート長が予め定めた値で形成される。また、基板１０の主面においてゲート電極１１ｇが占める面積を縮小化することができる。

図７は、本発明にかかる実施形態において、ゲート電極１１ｇを形成する際の光学シミュレーションをした結果を示す図である。図７においては、ゲート電極１１ｇの設計パターン１１ｇｓを点線で示し、ゲート電極１１ｇの設計パターンを形成する際に光学的近接効果補正処理したマスクパターン１１ｇｍを一点鎖線で示している。そして、光学シミュレーションで算出されたゲート電極１１ｇについてのシミュレーションパターン１１ｇｐを太線で示している。

図７に示すように、チャネル領域１１ｃ付近においては、設計パターン１１ｇｓとシミュレーションパターン１１ｇｐとが同様であり、本来形成することが予定されていない領域にゲート電極１１ｇが形成されない。このため、第１のアクセストランジスタＡＴ１のゲート長が設計パターン１１ｇｓに従って形成されるため、ＳＲＡＭのメモリセル特性にバラツキが発生することを抑制できる。

したがって、本実施形態によれば、装置の信頼性を向上できるため、製造歩留まりを向上すると共にコストの低減を実現することができる。特に、本実施形態におけるＳＲＡＭの場合のように、複数のトランジスタを基板１０上に配置する際においては、本効果が顕在化する。

また、本実施形態において第１絶縁膜２０ａを形成する際には、基板１０において第１絶縁膜２０ａを形成する領域部分とゲート電極１１ｇとに対して、エッチング速度が異なる絶縁材料を用いる。ここでは、シリコン窒化物を用いて、第１絶縁膜２０ａを形成している。そして、第２絶縁膜２０ｂを形成する際には、第１絶縁膜２０ａに対してエッチング速度が異なる絶縁材料を用いる。ここでは、シリコン酸化物を用いて、第２絶縁膜２０ｂを形成している。そして、この第２絶縁膜２０ｂをエッチングした後に、第１絶縁膜２０ａをエッチングすることによって貫通口Ｐを形成し、その形成した貫通口Ｐにコンタクト３１を形成する。ここで、貫通口Ｐを形成する場合において第２絶縁膜２０ｂをエッチングする際には、第１絶縁膜２０ａは、第２絶縁膜２０ｂのエッチング処理を停止するエッチングストッパー層として機能する。そして、第１絶縁膜２０ａをエッチングする際には、シリコン窒化膜である第１絶縁膜２０ａと、シリコン酸化膜である素子分離絶縁膜１０ａとのエッチング選択性が異なるために、素子分離絶縁膜１０ａまでエッチングされることが抑制される。したがって、本実施形態は、素子分離絶縁膜１０ａがエッチングされることを抑制して、所定形状に貫通口Ｐを形成することができるため、装置の信頼性を向上させ、製造歩留まりを向上することができる。

なお、上記の実施形態において、基板１０は、本発明の基板に相当する。また、上記の実施形態において、第１のアクセストランジスタＡＴ１は、本発明のトランジスタに相当する。また、上記の実施形態において、ゲート電極１１ｇは、本発明のゲート電極に相当する。また、上記の実施形態において、層間絶縁膜２０は、本発明の層間絶縁膜に相当する。また、上記の実施形態において、第１絶縁膜２０ａは、本発明の第１絶縁膜に相当する。また、上記の実施形態において、第２絶縁膜２０ｂは、本発明の第２絶縁膜に相当する。また、上記の実施形態において、配線層２１は、本発明の配線層に相当する。また、上記の実施形態において、コンタクト３１は、本発明のコンタクトに相当する。

また、本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。

たとえば、上記の実施形態においては、ＳＲＡＭにおける一部のトランジスタに適用する場合について説明したが、これに限定されない。たとえば、トランジスタを含む半導体装置について適用することができる。

図１は、本発明にかかる実施形態において、半導体装置１の要部を示す平面図である。 図２は、本発明にかかる実施形態において、半導体装置１の第１のアクセストランジスタＡＴ１が形成された部分を拡大して示す平面図である。 図３は、本発明にかかる実施形態において、半導体装置１の第１のアクセストランジスタＡＴ１が形成された部分の断面を示す断面図である。 図４は、本発明にかかる実施形態において、第１のアクセストランジスタＡＴ１を含む部分について製造する方法の要部を示すフロー図である。 図５は、本発明にかかる実施形態において、層間絶縁膜２０を形成した様子を示す断面図である。 図６は、本発明にかかる実施形態において、コンタクト３１を形成した様子を示す断面図である。 図７は、本発明にかかる実施形態において、ゲート電極１１ｇを形成する際の光学シミュレーションをした結果を示す図である。 図８は、ＳＲＡＭにおいて、アクセストランジスタＡＴが形成された部分を示す平面図である。 図９は、ＳＲＡＭのアクセストランジスタＡＴにおいて、ゲート電極１１１を形成する際の光学シミュレーションをした結果を示す図である。

符号の説明

１０…基板（基板）、
ＡＴ１…第１のアクセストランジスタ（トランジスタ）、
１１ｇ…ゲート電極（ゲート電極）、
１１ｃ…チャネル領域、
１１ｓｄ…ソース／ドレイン領域、
２０…層間絶縁膜（層間絶縁膜）、
２０ａ…第１絶縁膜（第１絶縁膜）、
２０ｂ…第２絶縁膜（第２絶縁膜）、
２１…配線層（配線層）、
３１…コンタクト（コンタクト）

Claims (4)

1. 基板と、
   前記基板に形成されたＳＲＡＭを構成するトランジスタとして、第１，第２，第３及び第４のアクセストランジスタ、第１及び第２のドライバトランジスタ、ならびに、第１及び第２のロードトランジスタと、
   を備え、
   前記第１のドライバトランジスタと前記第１のロードトランジスタのゲートに対し電気的に接続された前記第２のドライバトランジスタのドレイン領域に、前記第３及び第４のアクセストランジスタの、第１方向に長い矩形ライン状の２つの半導体領域が並列に接続され、
   前記第２のドライバトランジスタと前記第２のロードトランジスタのゲートに対し電気的に接続された前記第１のドライバトランジスタのドレイン領域に、前記第１及び第２のアクセストランジスタの、第１方向に長い矩形ライン状の２つの半導体領域が並列に接続され、
   前記第１，第２，第３及び第４のアクセストランジスタのうち、第１方向と直交する第２方向の両外側の第１及び第３のアクセストランジスの各々が、幅が一定で第２方向に延びる矩形ライン状であり、となりの前記第２または第４のアクセストランジスタが半導体領域と交差する位置とは、前記第１または第２のドライバトランジスタのドレイン領域からの距離が異なる位置で他の半導体領域と交差する平面パターンを有するゲート電極を有し、
   前記ゲート電極と前記第１方向に離れた位置に配線層が設けられ、
   前記ゲート電極と前記配線層との間に介在して前記基板に形成されている層間絶縁膜を貫通するようにコンタクトが形成されており、
   前記コンタクトは、前記ゲート電極の一部に一方端部が接続され、該一方端部から前記第１方向に延びて他方端部が前記配線層と接続された、
   半導体装置。
2. 前記層間絶縁膜は、
   前記第１，第２，第３及び第４アクセストランジスタの各ゲート電極と前記基板とを被覆するように形成されている第１絶縁膜と、
   前記第１絶縁膜に積層するように形成されている第２絶縁膜と
   を含み、
   前記第１絶縁膜は、前記基板において当該第１絶縁膜が形成される領域部分と、ゲート電極とに対してエッチング速度が異なる絶縁材料によって形成されており、
   前記第２絶縁膜は、前記第１絶縁膜に対してエッチング速度が異なる絶縁材料によって形成されており、
   前記コンタクトは、前記第２絶縁膜がエッチングされた後に、前記第１絶縁膜がエッチングされることによって形成される貫通口に形成されている、
   請求項１に記載の半導体装置。
3. 基板と、前記基板に形成されたＳＲＡＭを構成するトランジスタとして、第１，第２，第３及び第４のアクセストランジスタ、第１及び第２のドライバトランジスタ、ならびに、第１及び第２のロードトランジスタと、を備え、前記第１のドライバトランジスタと前記第１のロードトランジスタのゲートに対し電気的に接続された前記第２のドライバトランジスタのドレイン領域に、前記第３及び第４のアクセストランジスタの、第１方向に長い矩形ライン状の２つの半導体領域が並列に接続され、前記第２のドライバトランジスタと前記第２のロードトランジスタのゲートに対し電気的に接続された前記第１のドライバトランジスタのドレイン領域に、前記第１及び第２のアクセストランジスタの、第１方向に長い矩形ライン状の２つの半導体領域が並列に接続された、半導体装置を製造する工程が、
   前記第１，第２，第３及び第４のアクセストランジスタのうち、第１方向と直交する第２方向の両外側の第１及び第３のアクセストランジスタごとのゲート電極を、幅が一定で第２方向に延びる矩形ライン状であり、となりの前記第２または第４のアクセストランジスタが半導体領域と交差する位置とは、前記第１または第２のドライバトランジスタのドレイン領域からの距離が異なる位置で他の半導体領域と交差する平面パターンとなるように、前記基板に形成するゲート電極形成工程と、
   前記第１及び第３のアクセストランジスタの各ゲート電極を覆って、前記基板に層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記各ゲート電極上に一方端部が接続し第１方向に延びるコンタクトを、前記層間絶縁膜を貫通するように、前記第１及び第３のアクセストランジスタごとに形成するコンタクト形成工程と、
   前記第１及び第３のアクセストランジスタごとに、前記コンタクトの第１方向の他端部上に接続する配線層を前記層間絶縁膜上に形成する配線層形成工程と、
   を含む、
   半導体装置の製造方法。
4. 前記層間絶縁膜形成工程は、
   前記層間絶縁膜として、前記第１及び第３のアクセストランジスタの各ゲート電極と前記基板とを被覆するように第１絶縁膜を形成する第１絶縁膜形成工程と、
   前記第１絶縁膜に積層するように第２絶縁膜を形成する第２絶縁膜形成工程と
   を含み、
   前記第１絶縁膜形成工程においては、前記基板において前記第１絶縁膜を形成する領域部分と、前記ゲート電極とに対してエッチング速度が異なる絶縁材料を用いて前記第１絶縁膜を形成し、
   前記第２絶縁膜形成工程においては、前記第１絶縁膜に対してエッチング速度が異なる絶縁材料を用いて前記第２絶縁膜を形成し、
   前記コンタクト形成工程においては、前記第２絶縁膜をエッチングした後に、前記第１絶縁膜をエッチングすることによって第１方向に長い矩形状の貫通口を形成し、当該貫通口に前記コンタクトを形成する
   請求項３に記載の半導体装置の製造方法。

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