CN107885694B - 一种支持系统级集成电路芯片 - Google Patents

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Abstract

本发明公开一种支持系统级集成电路芯片，集成电路芯片包括固定逻辑模块、可编程逻辑模块；固定逻辑模块包括中央处理器模块、非易失性存储器模块、高速数据传输模块、模数转换和/或数模转换模块；可编程逻辑模块包括用户自定义的现场可编程逻辑阵列、编程控制模块；中央处理器模块与用户自定义的现场可编程逻辑阵列和编程控制模块相互连接；非易失存储器与用户自定义的现场可编程逻辑阵列和编程控制模块第相互连接；模数转换和/或数模转换模块与用户自定义的现场可编程逻辑阵列相互连接；高速数据传输模块与用户自定义的现场可编程逻辑阵列相互连接。该发明解决了不同装置相互组合，其数据处理能力与不同应用场合接入适用的难题。

Description

一种支持系统级集成电路芯片
技术领域
本发明属于集成电路设计领域，尤其涉及一种支持系统级集成电路芯片。
背景技术
随着大规模集成电路技术的广泛应用，越来越多的应用场和需要结合中央处理器的大规模综合数据处理功能与可编程逻辑器件适用不同应用场合的超强能力，从而构成具多种不同的功能的SOC(英文全称：System on Chip，中文全称：系统级集成电路芯片)来解决问题。
所谓中央处理器，能完成取指令、执行指令，以及与外界存储器和逻辑部件交换信息等操作，是微型计算机的运算控制部分。
所谓逻辑器件可分为固定逻辑器件和可编程逻辑器件。固定逻辑器件中的电路是永久性的，它们完成一种或一组功能，一旦制造完成，就无法改变。可编程逻辑器件是能够为客户提供范围广泛的多种逻辑能力、特性、速度和电压特性的标准成品部件，而且此类器件可在任何时间改变，从而完成许多种不同的功能。可编程逻辑器件的两种主要类型是FPGA(英文全称:Field－Programmable Gate Array，中文全称：现场可编程逻辑阵列)和复PLD(英文全称：Pulsed Laser Deposition，中文全称：现场可编程逻辑器件)，其中，可编程逻辑器件FPGA提供了最高的逻辑密度、最丰富的特性和最高的性能，可编程逻辑器件能够为客户提供范围广泛的多种逻辑能力、特性、速度和电压特性等等，而且此类器件可在任何时间改变。
发明内容
本发明的目的在于提供一种支持系统级集成电路芯片，能够实现将中央处理器模块与用户自定义的现场可编程逻辑阵列内嵌在一个芯片中，结合非易失性存储器模块等所需的外围功能模块，从而实现特定应用要求的系统级芯片功能。
本发明是这样实现的，本发明提供一种支持系统级集成电路芯片，所述支持系统级集成电路芯片包括固定逻辑模块和可编程逻辑模块；
所述固定逻辑模块包括中央处理器模块、非易失性存储器模块、高速数据传输模块、模数转换和/或数模转换模块；
所述可编程逻辑模块包括用户自定义的现场可编程逻辑阵列和编程控制模块，所述用户自定义的现场可编程逻辑阵列包括有基于硬件描述语言描述的IP软核、片内随机存储器阵列以及逻辑接口；
所述中央处理器模块与所述用户自定义的现场可编程逻辑阵列和编程控制模块相互连接；
所述非易失存储器与用户自定义的现场可编程逻辑阵列和编程控制模块相互连接；
所述模数转换和/或数模转换模块与所述用户自定义的现场可编程逻辑阵列和外部管脚相互连接；
所述高速数据传输模块与用户自定义的现场可编程逻辑阵列和外部管脚相互连接。
本发明实施例提供一种支持系统级集成电路芯片，将固定逻辑模块、可编程逻辑模块以及IP软核内嵌在一片芯片中，以其结合高性能中央处理器模块和可编程逻辑器件的特殊优异架构，为解决各种不同装置相互结合，整合其数据处理能力与不同应用场合接入适用的难题，提供了一种有效便捷的解决方案。为开辟新的集成电路市场提供了直接的帮助，更确保多种应用中能够实现集成电路之间更高速度、更灵活、更低功耗的信息传输，提高用户设计的灵活性，达到降低功耗、减少物理接口、高速传输、降低集成电路间互联成本的目的。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一种实施例提供的一种支持系统级集成电路芯片示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
为了说明本发明的技术方案，下面通过具体实施例来进行说明。
图1示出了本发明一种支持系统级集成电路芯片的模块结构，为了便于说明，仅示出了与本实施例相关的部分，详述如下，集成电路芯片包括固定逻辑模块10和可编程逻辑模块20；
固定逻辑模块10包括中央处理器模块101、非易失性存储器模块102、高速数据传输模块103、模数转换和/或数模转换模块104；
需要说明的是，固定逻辑模块10是指支持系统级集成电路芯片中固定逻辑模块10包括的中央处理器模块101、非易失性存储器模块102、模数转换和/或数模转换模块104以及高速数据传输模块103的电路是永久性的，它们完成一种或者一组功能，一旦制成无法改变，固定逻辑模块10中的各部件其功能使固定不变的，因此根据用户需求对固定逻辑模块10进行选取。
可编程逻辑模块20包括用户自定义的现场可编程逻辑阵列201和编程控制模块202；用户自定义的现场可编程逻辑阵列201包括有基于硬件描述语言描述的IP软核、片内随机存储器阵列2011以及逻辑接口2012；
需要说明的是，可编程逻辑模块20中包括的用户自定义的现场可编程逻辑阵列201和编程控制模块202的逻辑能够通过编程等进行修改，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功能。其中，IP软核是用户自定义的功能模块，用户通过硬件描述语言或者原理图等手段描述硬件系统的逻辑连接关系，将正确的硬件描述通过开发工具转换成用户自定义的现场可编程逻辑阵列201中逻辑单元之间的连接关系，形成一个配置数据文件，然后将这个配置数据文件下载到用户自定义的现场可编程逻辑阵列201中，在用户自定义的现场可编程逻辑阵列201中实现用户定义的硬件设计；片内随机存储器阵列2011作为中央处理器模块101的可用存储器，逻辑接口2012是用户自定义的现场可编程逻辑阵列201与外部芯片或者模块连接的接口。
中央处理器模块101与用户自定义的现场可编程逻辑阵列201和编程控制模块202相互连接；
需要说明的是，中央处理器模块101包括第一连接端与第二连接端，中央处理器模块101的第一连接端与现场用户自定义的现场可编程逻辑阵列201相互连接，中央处理器模块101的第二连接端与编程控制模块202相互连接，具体的，中央处理器模块101的第一连接端通过系统控制及数据总线与现场用户自定义的现场可编程逻辑阵列201的逻辑接口2012相互连接，中央处理器模块101的第二连接端通过数据总线与编程控制模块202相互连接，其中，第一连接端是中央处理器模块101进行数据传输的端口，第二连接端是中央处理器模块101部分程序调试端口。本发明中，中央处理器模块101主要是能完成取指令、执行指令，以及与外界存储器和逻辑部件交换信息等操作，作为支持系统级集成电路芯片的运算控制部分。
非易失存储器与用户自定义的现场可编程逻辑阵列201和编程控制模块202相互连接；
需要说明的是，非易失性存储器模块102包括第一连接端与第二连接端，非易失性存储器模块102的第一连接端与用户自定义的现场可编程逻辑阵列201相互连接，非易失性存储器模块102的第二连接端与编程控制模块202相互连接，其中非易失性存储器模块102的第一连接端与用户自定义的现场可编程逻辑阵列201的逻辑接口2012连接，非易失性存储器模块102的第二连接端通过数据总线及地址总线与编程控制模块202连接，编程控制模块202通过数据总线以及地址总线和对应的控制信号对非易失性存储器模块102进行数据读写。
模数转换和/或数模转换模块104与用户自定义的现场可编程逻辑阵列201连接；
需要说明的是，模数转换和/或数模转换模块104包括外部管脚，通过外部管脚与芯片外部其他器件的管脚进行连接，该外部管脚是模数转换和/或数模转换模块104本身具备的结构，通过外部管脚接收或发送芯片外部器件的数据，同时，模数转换和/或数模转换模块104与用户自定义的现场可编程逻辑阵列201的逻辑接口2012连接，接收或发送用户自定义的现场可编程逻辑阵列201的数据，并将从用户自定义的现场可编程逻辑阵列201或外部管脚接收到的数据进行转换，转换包括模数转换或者数模转换，转换后的数据发送给用户自定义的现场可编程逻辑阵列201或外部管脚。此外，模数转换和/或数模转换模块104接收数据，并产生对模数/数模的控制信号，将转换结果输出或者经移位处理后串行送入数据总线，完成通信功能，将数模或模数转换数据输出，供中央处理器模块101读取，接收中央处理器模块101的数据收入，对数据总线进行初始化及其对存储器的写入。
高速数据传输模块103与用户自定义的现场可编程逻辑阵列201连接。
需要说明的是，高速数据传输模块103包括外部管脚，通过外部管脚与芯片外部其他器件的管脚进行连接，该外部管脚是高速数据传输模块103本身具备的结构，通过外部管脚接收或发送芯片外部器件的数据。具体的，高速数据传输模块103过系统控制和数据总线与用户自定义的现场可编程逻辑阵列201的逻辑端口相互连接并进行数据传输，通过可编程逻辑阵列，根据用户需要，可形成总线控制逻辑，联接中央处理器模块101与非易失性存储器模块102及片内随机存储器阵列2011。也可联接其它硬核模块如ADC，或可编程逻辑阵列形成的各种软核，形成SOC(英文全称：System on Chip，中文全称：系统级芯片)。
进一步地，作为本发明一优选实施例，IP软核是将用户设计的硬件描述语言生成相应的目标文件，通过烧录方式将代码传送到用户自定义的现场可编程逻辑阵列201中的功能模块。
进一步地，作为本发明一优选实施例，高速数据传输模块103包括USB2.0/3.0接口、HDMI接口、Display Port接口、MIPI接口中的一个或者多个。
具体的，高速数据模块中装有包含一个或者多个接口，其中，接口包括USB2.0/3.0接口、HDMI接口、Display Port接口以及MIPI接口等接口，根据用户需要设置为只存在某一接口或者多个接口存在，通过USB2.0/3.0(中文全称：通用串行总线)可以同步全速地进行读写操作，并能够将数据快速传输；HDMI(英文全称：High DefinitionMultimediaInterface，中文全称：高清晰度多媒体接口)将数据快速传输，是一种数字化视频/音频接口技术；通过HDMI接口将影像进行传输，其可同时传送音频和影像信号，同时无需在信号传送前进行数/模或者模/数转换；通过Display Port接口将外部的视频信号进行传输的同时加入对高清音频信号传输的支持，同时支持更高的分辨率和刷新率；MIPI(英文全称：Mobile Industry Processor Interface，中文全称：移动产业处理器接口)，通过MIPI接口把移动设备内部的接口如摄像头、显示屏、基带、射频接口等标准化，从而增加设计灵活性，同时降低成本、设计复杂度、功耗和EMI。不同的接口能够传输不同的信号数据，通过高速数据传输模块103将芯片外部数据、音频信号、视频信号以及影像信号等进行传输。
进一步地，作为本发明一优选实施例，用户自定义的现场可编程逻辑阵列201通过系统控制和数据总线与中央处理器模块101进行连接；用户自定义的现场可编程逻辑阵列201中片内随机存储器阵列2011存储外部的编程数据并对用户自定义的现场可编程逻辑阵列201进行实时控制，逻辑接口2012为用户自定义的现场可编程逻辑阵列201与外围功能模块提供连接端口。
需要说明的是，外部其他模块是指中央处理器模块101、非易失性存储器模块102、编程控制模块202以及高速数据传输模块103。用户自定义的现场可编程逻辑阵列201的逻辑接口2012通过系统控制与数据中央处理器模块101总线与进行连接，逻辑接口2012与用户自定义的现场可编程逻辑阵列201内部的功能模块进行连接，其中功能模块包括片内随机存储器阵列2011以及其他IP软核定义的功能模块。用户自定义的现场可编程逻辑阵列201按照片内随机存储器阵列2011配置数据中的内容控制连接输入、输出单元与外部其他模块引脚相连；本发明中用户自定义的现场可编程逻辑阵列201为外围功能模块的相互连接提供连接端口。
进一步地，作为本发明一优选实施例，中央处理器模块101包括单核或多核；中央处理器模块101通过系统控制与数据总线连接用户自定义的现场可编程逻辑阵列201。
需要说明的是，中央处理器模块101根据用户需求选择单核或者多核；此外，中央处理器模块101的部份调试功能与编程控制模块202相连，用以实现上位机通过编程控制模块202对中央处理器模块101加载和调试用户代码，其中，用户代码是通过高速数据传输模块103下载线进行传输，传输的方式通过协议规定的数据包完成，本发明中，高速数据传输模块103下载线是指USB接口、HDMI接口、Display Port接口、MIPI接口等，根据编程控制模块202编写相应的下位机与上位机的驱动程序，中央处理器模块101的下位机的驱动程序内容包括实现对接口器件的硬件管理，及对协议发出的各种请求作出响应，上位机的驱动程序内容包括完成对接口芯片的枚举、地址分配等。中央处理在系统运行过程中，可根据需要改变配置数据，实现系统所需要的功能。本发明对中央处理器模块101型号不做限定。
进一步地，作为本发明一优选实施例，非易失性存储器模块102中包括编程逻辑数据单元和用户数据单元，编程逻辑数据单元通过编程控制模块202接收编程数据；用户数据单元通过用户自定义的现场可编程逻辑阵列201的逻辑接口2012接受用户数据。
具体的，非易失性存储器模块102中包括编程逻辑数据单元和用户数据单元，根据非易失存储器与编程控制模块202连接，编程数据通过编程控制模块202传送到非易失性存储器模块102模块的编程逻辑数据单元；用户的数据从用户自定义可编程逻辑模块20的逻辑接口2012发送到编程控制模块202，再经编程控制模块202发送到非易失性存储器模块102的用户数据单元。
此外，非易失性存储器模块102作为中央处理器模块101的可用存储器，用户对用户自定义的现场可编程逻辑阵列201的用户数据放在非易失性存储器模块102中的用户数据单元，通过上电加载到用户自定义的现场可编程逻辑阵列201中，对其进行初始化，用户可对用户自定义的现场可编程逻辑阵列201内部的逻辑模块和功能模块重新配置，以实现用户的逻辑，也可在线对其编程，实现系统在线重构，非易失性的存储器模块在默认状态下，只允许全擦写操作，全擦写操作完成后非易失性的存储器模块进入初始状态，且只有初始状态下对非易失性的存储器模块的操作有效。
进一步地，作为本发明一优选实施例，非易失性存储器模块102为快闪存储器。
需要说明的是，快闪存储器(英文全称：Flash Eprom)在供电电源关闭后仍能保存片内信息。
进一步地，作为本发明一优选实施例，编程控制模块202包括测试访问端口。
需要说明的是，本发明中测试访问端口指JTAG(英文全称：Joint Test ActionGroup，中文全称：联合测试工作组)端口，通过JTAG接口配置用户自定义的可编程逻辑阵列，并调试中央处理器模块101的部分程序。此外，编程控制模块202在支持系统级集成电路芯片中，通过编程提供范围广泛的多种逻辑能力，并能够在任何时间改变编程程序，从而完成许多种不同的功能。
进一步地，作为本发明一优选实施例，编程控制模块202根据数据总线及地址总线和对应的控制信号对非易失性存储器模块102进行读写；编程控制模块202与用户自定义的现场可编程逻辑阵列201连接，实现用户定义逻辑对用户数据的随机读写。
需要说明的是，编程控制模块202与用户定义的用户自定义的现场可编程逻辑阵列201的逻辑接口2012连接，逻辑接口2012接收编程控制模块202从非易失性存储器模块102中获取的用户数据单元的用户数据，实现用户定义逻辑对用户数据的随机读写，编程控制模块202具有JTAG接口，根据国际标准测试协议JTAG通过JTAG接口配置用户自定义的现场可编程逻辑阵列201，并调试CPU的部分程序调试。编程控制模块202的控制系统程序是软件语言表达的，其软件语言放在编程控制模块202的存编程语言包括梯形图、语句表、控制系统流程图及高级语言等。
进一步地，作为本发明一优选实施例，用户自定义的现场可编程逻辑阵列201接口包括通用接口，通用接口用于控制外部设备或电路。
需要说明的是，本发明中的通用接口是指GPIO接口，该GPIO接口需要通过CPU控制，有的需要CPU提供输入信号。GPIO接口至少需要两个寄存器，一个做控制用的通用输入输出端口控制寄存器，还有一个是存放数据的通用输入输出端口数据寄存器。数据寄存器的每一位是和GPIO的硬件管脚对应的，而数据的传递方向是通过控制寄存器设置的，通过控制寄存器可以设置每一位管脚的数据流向。
本发明实施例提供的支持SOC(英文全称：System on Chip，中文全称：系统级集成电路芯片)功能的非易失性可编程逻辑器件，以其结合高性能微处理器和可编程逻辑器件的特殊优异架构，为解决各种不同装置相互结合，整合其数据处理能力与不同应用场合接入适用的难题，提供了一种有效便捷的解决方案。为开辟新的集成电路市场提供了直接的帮助，更确保多种应用中能够实现集成电路之间更高速度、更灵活、更低功耗的信息传输，提高用户设计的灵活性，达到降低功耗、减少物理接口、高速传输、降低集成电路间互联成本的目的。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的模块及软件设计步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种支持系统级集成电路芯片，其特征在于，包括固定逻辑模块和可编程逻辑模块；
所述固定逻辑模块包括中央处理器模块、非易失性存储器模块、高速数据传输模块、模数转换和/或数模转换模块；
所述可编程逻辑模块包括用户自定义的现场可编程逻辑阵列和编程控制模块；所述用户自定义的现场可编程逻辑阵列包括有基于硬件描述语言描述的IP软核、片内随机存储器阵列以及逻辑接口；
所述中央处理器模块与所述用户自定义的现场可编程逻辑阵列和所述编程控制模块相互连接；
所述非易失存储器与用户自定义的现场可编程逻辑阵列和所述编程控制模块相互连接；
所述模数转换和/或数模转换模块与所述用户自定义的现场可编程逻辑阵列连接；
所述高速数据传输模块与用户自定义的现场可编程逻辑阵列连接。
2.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述IP软核是将所述用户设计的硬件描述语言生成相应的目标文件，通过烧录方式将代码传送到所述用户自定义的现场可编程逻辑阵列中的功能模块。
3.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述高速数据传输模块包括USB2.0/3.0接口、HDMI接口、Display Port接口、MIPI接口中的一个或者多个。
4.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述用户自定义的现场可编程逻辑阵列通过系统控制和数据总线与中央处理器模块进行连接；所述用户自定义的现场可编程逻辑阵列中片内随机存储器阵列存储外部的编程数据并对用户自定义的现场可编程逻辑阵列进行实时控制，所述逻辑接口为所述用户自定义的现场可编程逻辑阵列与外部其他模块提供连接端口。
5.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述中央处理器模块包括单核或多核；所述中央处理器模块通过系统控制与数据总线连接用户自定义的现场可编程逻辑阵列。
6.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述非易失性存储器模块中包括编程逻辑数据单元和用户数据单元，所述编程逻辑数据单元通过所述编程控制模块接收编程数据；所述用户数据单元通过所述用户自定义的现场可编程逻辑阵列的逻辑接口接收用户数据。
7.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述非易失性存储器模块为快闪存储器Flash。
8.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述编程控制模块包括测试访问端口。
9.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述编程控制模块根据数据总线及地址总线和对应的控制信号对所述非易失性存储器模块进行读写；所述编程控制模块与所述用户自定义的现场可编程逻辑阵列连接，实现用户定义逻辑对用户数据的随机读写。
10.根据权利要求1所述的支持系统级集成电路芯片，其特征在于，所述用户自定义的现场可编程逻辑阵列接口包括通用接口，所述通用接口用于控制外部设备或电路。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10871906B2 (en) 2018-09-28 2020-12-22 Intel Corporation Periphery shoreline augmentation for integrated circuits
CN110457246A (zh) * 2019-07-03 2019-11-15 天津市英贝特航天科技有限公司 一种基于vpx标准接口的高速采集模块
CN110765065A (zh) * 2019-09-09 2020-02-07 广东高云半导体科技股份有限公司 片上系统
CN110798216A (zh) * 2019-11-15 2020-02-14 广州健飞通信有限公司 现场可编程门阵列实现整体模块整合输出系统
US11699681B2 (en) * 2019-12-26 2023-07-11 Intel Corporation Multi-chip module having a stacked logic chip and memory stack
US11496135B2 (en) * 2020-06-01 2022-11-08 Gowin Semiconductor Corporation Method and apparatus for providing multiple power domains a programmable semiconductor device
CN111680001A (zh) * 2020-06-13 2020-09-18 孙骏 系统级芯片中的一种信号输出控制电路
CN111722821B (zh) * 2020-06-18 2023-07-25 杭州海康威视数字技术股份有限公司 一种高清多媒体接口输入输出的实现方法以及装置
US11429773B1 (en) * 2020-12-30 2022-08-30 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing an electronic design using connect modules with dynamic and interactive control
CN113340338A (zh) * 2021-04-19 2021-09-03 南昌航空大学 一种基于NB-IoT的温湿度与PM信息采集系统及设计方法
CN113934670B (zh) * 2021-09-30 2024-01-30 浙江振东光电科技有限公司 一种基于fpga的可编程多协议转换装置
CN114035463B (zh) * 2021-10-28 2023-09-05 国核自仪系统工程有限公司 数字化仪控系统专用集成电路及控制芯片
CN114338566A (zh) * 2021-12-27 2022-04-12 天津聚芯光禾科技有限公司 一种具有高可靠性和电磁兼容的交换控制系统
CN117271434B (zh) * 2023-11-15 2024-02-09 成都维德青云电子有限公司 现场可编程系统级芯片

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761516A (en) * 1996-05-03 1998-06-02 Lsi Logic Corporation Single chip multiprocessor architecture with internal task switching synchronization bus
US6260087B1 (en) * 1999-03-03 2001-07-10 Web Chang Embedded configurable logic ASIC
US20020045952A1 (en) * 2000-10-12 2002-04-18 Blemel Kenneth G. High performance hybrid micro-computer
US7420392B2 (en) * 2001-09-28 2008-09-02 Xilinx, Inc. Programmable gate array and embedded circuitry initialization and processing
US6747479B1 (en) * 2001-12-05 2004-06-08 Cypress Semiconductor Corp. Interface scheme for connecting a fixed circuitry block to a programmable logic core
US7299427B2 (en) * 2002-08-30 2007-11-20 Lsi Corporation Radio prototyping system
US8401588B2 (en) * 2004-10-28 2013-03-19 Broadcom Corporation Dual mode human interface device
US20060242611A1 (en) * 2005-04-07 2006-10-26 Microsoft Corporation Integrating programmable logic into personal computer (PC) architecture
US8316439B2 (en) * 2006-05-19 2012-11-20 Iyuko Services L.L.C. Anti-virus and firewall system
US8374225B2 (en) * 2006-12-19 2013-02-12 Broadcom Corporation Voice/data/RF integrated circuit
US7362135B1 (en) * 2006-10-04 2008-04-22 Hyun-Taek Chang Apparatus and method for clock skew adjustment in a programmable logic fabric
US7970859B2 (en) * 2006-11-09 2011-06-28 Raritan Americas, Inc. Architecture and method for remote platform control management
CN101509805A (zh) * 2009-03-27 2009-08-19 中国科学院上海光学精密机械研究所 基于现场可编程门阵列的多路并行数据采集系统
JP5677206B2 (ja) * 2011-06-13 2015-02-25 ルネサスエレクトロニクス株式会社 データ受信装置、半導体集積回路、およびデータ受信装置の制御方法
US9053272B2 (en) * 2011-07-15 2015-06-09 Tictran Corp. Method and apparatus of hardware acceleration of EDA tools for a programmable logic device
US20150048425A1 (en) * 2011-10-07 2015-02-19 Baysand Inc. Gate array architecture with multiple programmable regions
US8981813B2 (en) * 2011-11-30 2015-03-17 Agate Logic, Inc. Method and apparatus for facilitating communication between programmable logic circuit and application specific integrated circuit with clock adjustment
US9456236B2 (en) * 2013-02-11 2016-09-27 Crestron Electronics Inc. Systems, devices and methods for reducing switching time in a video distribution network
US9007386B2 (en) * 2012-12-07 2015-04-14 Apple Inc. Clock synthesis
JP6518647B2 (ja) * 2013-03-15 2019-05-22 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア Ｆｐｇａインターコネクトにおける細粒度型パワーゲーティング
CN103164375A (zh) * 2013-03-19 2013-06-19 中国科学院声学研究所 通过pci总线与计算机进行通信的多通道数模转换装置
US9712186B1 (en) * 2014-04-18 2017-07-18 Altera Corporation Serial memory interface circuitry for programmable integrated circuits
CN104050146B (zh) * 2014-05-23 2017-04-26 北京兆易创新科技股份有限公司 一种微控制单元mcu芯片
US20150347324A1 (en) * 2014-05-30 2015-12-03 S2C Inc. System and Method for Shared Memory for FPGA Based Applications
US9628868B2 (en) * 2014-07-16 2017-04-18 Crestron Electronics, Inc. Transmission of digital audio signals using an internet protocol
US10630608B2 (en) * 2014-08-13 2020-04-21 Metamako Technology Lp Apparatus and method for low latency switching
GB2530261B (en) * 2014-09-16 2016-08-03 Ibm Memory and processor hierarchy to improve power efficiency
US20160124899A1 (en) * 2014-11-04 2016-05-05 Easic Corporation Multi-chip packaged function including a programmable device and a fixed function die and use for application acceleration
US10296061B2 (en) * 2014-12-19 2019-05-21 Lattice Semiconductor Corporation Reconfigurable and scalable hardware management architecture
CN104716954A (zh) * 2015-03-17 2015-06-17 广东高云半导体科技股份有限公司 带有片上用户非易失性存储器的可编程逻辑器件
WO2016205800A1 (en) * 2015-06-19 2016-12-22 Serious Simulations, Llc Processes systems and methods for improving virtual and augmented reality applications
TWI561073B (en) * 2015-09-10 2016-12-01 Aten Int Co Ltd Multimedia signal transmission device and transmission method thereof
US9934173B1 (en) * 2016-02-24 2018-04-03 Xilinx, Inc. Pseudo cut-through architecture between non-volatile memory storage and remote hosts over a fabric
CN106201352B (zh) * 2016-07-07 2019-11-29 广东高云半导体科技股份有限公司 非易失性fpga片上数据流文件的保密系统及解密方法

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Denomination of invention: Support system-level integrated circuit chip

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Granted publication date: 20181023

Pledgee: Ronggui sub branch of Guangdong Shunde Rural Commercial Bank Co.,Ltd.

Pledgor: GOWIN SEMICONDUCTOR Corp.,Ltd.

Registration number: Y2019440000243

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