CN111581152A - 可重构硬件加速soc芯片系统 - Google Patents
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Abstract
本申请实施例提供一种可重构硬件加速SOC芯片系统，包括：InterconnectionBus、CPU、PCIe接口、NVMe协议模块、DMU数据管理单元、FPGA可重构模块、DMA控制器、DDR_CTRL和NAND_CTRL存储控制器。本申请能够通过内嵌FPGA硬件模块实现硬件加速，根据不同的需求场景，将相应的处理算法动态更新到SSD主控芯片内部，提高灵活性，提高效率。
Description
技术领域
本申请涉及芯片领域，具体涉及一种可重构硬件加速SOC芯片系统。
背景技术
随着半导体工艺制程的发展，SSD存储容量迅猛增长。同时，由于SSD主控芯片内部集成了CPU，智能化程度也随之增加，很多应用领域的存储数据处理可以直接在SSD内部进行，然后将包含少量数据的处理结果传送给需求端。这样减少了存储系统中大量的数据搬移，节省网络流量，提高信息获取速度，提高带宽利用率。
数据信息正发生着从文字到图像和视频的形式转变，亟需提升信息的处理速度。基于CPU的纯软件处理，已经满足不了实际需求，从而需要内嵌硬件加速功能的芯片架构。
由此，本发明人凭借多年从事相关行业的经验与实践，提出一种可重构硬件加速SOC芯片系统，以克服现有技术的缺陷。
发明内容
针对现有技术中的问题，本申请提供一种可重构硬件加速SOC芯片系统，能够通过内嵌FPGA硬件模块实现硬件加速，根据不同的需求场景，将相应的处理算法动态更新到SSD主控芯片内部，提高灵活性，提高效率。
为解决上述技术问题，本申请提供以下技术方案：
第一方面，本申请提供一种可重构硬件加速SOC芯片系统，包括：
InterconnectionBus、CPU、PCIe接口、NVMe协议模块、DMU数据管理单元、 FPGA可重构模块、DMA控制器、DDR_CTRL和NAND_CTRL存储控制器；
所述InterconnectionBus用于SOC芯片中各个功能模块的互联，实现数据通信和控制信息的传输；
所述CPU用于实现对各个功能模块的控制和工作协调，以及FPGA模块的配置操作；
所述DMA在芯片系统中起到数据搬移的功能，减轻CPU的处理负荷；
所述PCIe接口负责PCIe协议通信，支持热插拔，能够实现与PC计算机系统的互联；
所述NVMe模块用于实现NVMe协议功能，对PCIe接口的数据进行解析，用于SSD 主控芯片与操作系统驱动软件的无缝对接；
所述DMU数据管理单元用于在CPU的控制下，实现对PCIe接口、DDR_CTRL模块和NAND_CTRL模块之间的数据通信进行调度控制；
所述FPGA可重构模块由CFG模块和FPGA阵列组成，其中所述CFG模块负责实现对FPGA阵列的重配置，配置数据通过PCIe接口，由CPU控制，经过CFG模块，写入 FPGA阵列，所述FPGA阵列根据不同算法的硬件实现，在阵列内部构建出相应的硬件电路，实现不同的加速功能，从而实现了可重构硬件加速算法；
所述DDR_CTRL用于实现外部DDR颗粒的控制和数据传输，满足SSD主控的大批量数据缓存需求；
所述NAND_CTRL用于实现外部Flash颗粒的多通道控制和数据传输。
由上述技术方案可知，本申请提供一种可重构硬件加速SOC芯片系统，能够通过内嵌FPGA硬件模块实现硬件加速，根据不同的需求场景，将相应的处理算法动态更新到SSD主控芯片内部，提高灵活性，提高效率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请所述可重构硬件加速SOC芯片系统的结构示意图；
图2为本申请所述FPGA可重构模块的功能框图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本申请中，术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”、“中”、“竖直”、“水平”、“横向”、“纵向”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。
并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。
此外，术语“安装”、“设置”、“设有”、“连接”、“相连”、“套接”应做广义理解。例如，可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了能够通过内嵌FPGA硬件模块实现硬件加速，根据不同的需求场景，将相应的处理算法动态更新到SSD主控芯片内部，提高灵活性，提高效率，本申请提供一种可重构硬件加速SOC芯片系统的实施例，参见图1，本实施例中，所述可重构硬件加速SOC芯片系统具体包含InterconnectionBus、CPU、PCIe接口、NVMe协议模块、 DMU数据管理单元、FPGA可重构模块、DMA控制器、DDR_CTRL和NAND_CTRL存储控制器；
所述InterconnectionBus用于SOC芯片中各个功能模块的互联，实现数据通信和控制信息的传输；
所述CPU用于实现对各个功能模块的控制和工作协调，以及FPGA模块的配置操作；
所述DMA在芯片系统中起到数据搬移的功能，减轻CPU的处理负荷；
所述PCIe接口负责PCIe协议通信，支持热插拔，能够实现与PC计算机系统的互联；
所述NVMe模块用于实现NVMe协议功能，对PCIe接口的数据进行解析，用于SSD 主控芯片与操作系统驱动软件的无缝对接；
所述DMU数据管理单元用于在CPU的控制下，实现对PCIe接口、DDR_CTRL模块和NAND_CTRL模块之间的数据通信进行调度控制；
所述FPGA可重构模块由CFG模块和FPGA阵列组成，其中所述CFG模块负责实现对FPGA阵列的重配置，配置数据通过PCIe接口，由CPU控制，经过CFG模块，写入 FPGA阵列，所述FPGA阵列根据不同算法的硬件实现，在阵列内部构建出相应的硬件电路，实现不同的加速功能，从而实现了可重构硬件加速算法；
所述DDR_CTRL用于实现外部DDR颗粒的控制和数据传输，满足SSD主控的大批量数据缓存需求；
所述NAND_CTRL用于实现外部Flash颗粒的多通道控制和数据传输。
从上述描述可知，根据本申请实施例提供的可重构硬件加速SOC芯片系统，能够通过内嵌FPGA硬件模块实现硬件加速，根据不同的需求场景，将相应的处理算法动态更新到SSD主控芯片内部，提高灵活性，提高效率。
作为一种优选地实施方式，参见图2，该架构的可重构硬件加速功能，主要由内嵌的FPGA模块来实现，根据需求实现可重构的数据处理算法。比如，AES 加密算法、搜索算法、图像编解码算法等，亦可将CPU内部的firmware一部分耗时重复功能，转换为微码控制实现硬件加速器。
具体的，FPGA可重构模块，主要由CLB可配置逻辑块阵列、CFG配置控制模块、CFG_IF配置接口、以及BUS_IF总线接口组成。
具体的，通过CFG模块和CFG_IF接口模块，CPU系统实现了对FPGA逻辑功能的重构。通过BUS_IF模块，FPGA功能单元连接到Interconnection Bus上，实现SOC系统挂接，在系统中发挥各种算法的功能重构和硬件加速作用。
以上所述仅为本发明示意性的具体实施方式，并非用以限定本发明的范围。任何本领域的技术人员，在不脱离本发明的构思和原则的前提下所作出的等同变化与修改，均应属于本发明保护的范围。
Claims (1)
1.一种可重构硬件加速SOC芯片系统，其特征在于，包括：InterconnectionBus、CPU、PCIe接口、NVMe协议模块、DMU数据管理单元、FPGA可重构模块、DMA控制器、DDR_CTRL和NAND_CTRL存储控制器；
所述InterconnectionBus用于SOC芯片中各个功能模块的互联，实现数据通信和控制信息的传输；
所述CPU用于实现对各个功能模块的控制和工作协调，以及FPGA模块的配置操作；
所述DMA在芯片系统中起到数据搬移的功能，减轻CPU的处理负荷；
所述PCIe接口负责PCIe协议通信，支持热插拔，能够实现与PC计算机系统的互联；
所述NVMe模块用于实现NVMe协议功能，对PCIe接口的数据进行解析，用于SSD主控芯片与操作系统驱动软件的无缝对接；
所述DMU数据管理单元用于在CPU的控制下，实现对PCIe接口、DDR_CTRL模块和NAND_CTRL模块之间的数据通信进行调度控制；
所述FPGA可重构模块由CFG模块和FPGA阵列组成，其中所述CFG模块负责实现对FPGA阵列的重配置，配置数据通过PCIe接口，由CPU控制，经过CFG模块，写入FPGA阵列，所述FPGA阵列根据不同算法的硬件实现，在阵列内部构建出相应的硬件电路，实现不同的加速功能，从而实现了可重构硬件加速算法；
所述DDR_CTRL用于实现外部DDR颗粒的控制和数据传输，满足SSD主控的大批量数据缓存需求；
所述NAND_CTRL用于实现外部Flash颗粒的多通道控制和数据传输。
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