CN105528319B - 基于fpga的加速卡及其加速方法 - Google Patents

基于fpga的加速卡及其加速方法 Download PDF

Info

Publication number
CN105528319B
CN105528319B CN201510895055.8A CN201510895055A CN105528319B CN 105528319 B CN105528319 B CN 105528319B CN 201510895055 A CN201510895055 A CN 201510895055A CN 105528319 B CN105528319 B CN 105528319B
Authority
CN
China
Prior art keywords
module
pci
dma
fpga
restructural
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510895055.8A
Other languages
English (en)
Other versions
CN105528319A (zh
Inventor
陈静
马克杰
俞则人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
No32 Research Institute Of China Electronics Technology Group Corp
Original Assignee
No32 Research Institute Of China Electronics Technology Group Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by No32 Research Institute Of China Electronics Technology Group Corp filed Critical No32 Research Institute Of China Electronics Technology Group Corp
Priority to CN201510895055.8A priority Critical patent/CN105528319B/zh
Publication of CN105528319A publication Critical patent/CN105528319A/zh
Application granted granted Critical
Publication of CN105528319B publication Critical patent/CN105528319B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0008—High speed serial bus, e.g. Fiber channel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0024—Peripheral component interconnect [PCI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供了一种基于FPGA的加速卡的加速方法，包括如下过程：在FPGA内部构建：PCI‑E总线接口模块、多个DMA、DMA重置模块、多个用户可重构加速模块、LVDS‑光纤模块、交叉总线模块以及DDR3控制模块。同时提供了采用上述加速方法得到的加速卡。本发明实现方法简单，成本低廉；配置有多个DMA和多个用户可重构模块，通过将任务分解并进行平行计算节约处理时间，提高处理效率；多个加速卡之间可以通过LVDS和光纤实现交火，根据应用需要自由进行扩展；利用FPGA本身可重构的特点，通过加载不同的bit流文件可以实现不同的加速应用，应用范围广。

Description

基于FPGA的加速卡及其加速方法
技术领域
本发明涉及计算机技术领域，具体地，涉及一种基于FPGA的加速卡及其加速方法。
背景技术
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础的发展的产物。器件最在是有Xilinx公司于1985年首家推出，是一种新型的高密度PLD，采用CMOS-SRAM工艺制作。FPGA的结构分为三部分：可编程逻辑模块，可编程I/O模块和可编程内部互联区IR。FPGA内部有许多可编程的逻辑单元(LE，LogicElement)，用户可以通过对这些可编程成的模块进行现场编程以实现不同的逻辑功能，相对于专用集成电路，FPAG有更高的灵活性，开发周期较短，单集成度较低。FPGA可进行多次编程，编程速度快，用户可灵活控制。
DMA(Direct Memory Access)，即直接内存存取，它是一种高速的数据传输技术，DMA可以实现外部设备和存储器之间的直接数据交换，可以不通过CUP进行干预，可以大大的提高数据的传输速度，并节省CPU资源，从而提高整个系统的运行效率。整个数据传输可以通过DMA控制器进行控制，CPU只需要在数据传输的起始进行操作，其他时间CPU可以进行其他事件的处理，释放系统资源，提高数据传输效率。
随着计算机科学技术的发展和应用领域的不断拓展，许多特定的应用领域对计算机的数据处理速度都有了越来越高的要求。CPU的结构便于它在短时间内完成各种不同的指令，但有些重复任务无法非常有效迅速地被处理。通过采用专门设计的处理器可以解决这个问题，但成本会大大提高。采用FPGA芯片等硬件加速来分担一部分CPU的工作是目前主流的解决方法，但采用FPGA进行硬件加速有两个问题，一是一块FPGA加速器的资源不够解决某些复杂大计算量的任务；二是在采用FPGA做协处理，同时运行多个加速算法，同一个PCI-E接口下，几个设备并存，硬件驱动可能相当麻烦。
经过检索发现：公开号为CN102819818A的中国专利申请，提供了一种基于FPGA芯片的动态可重构技术实现图像处理的方法，利用FPGA芯片的可重构技术实现图像处理的加速，预先生成图像处理功能模块的设计文件，然后根据需要将FPGA芯片的重构模块配置为一个或多个图像处理功能模块进行图像信号处理；该方法实现方法简单、实现成本低廉，但是需要预先生成固定的图像处理功能模块，应用范围有限，且局限于图像处理功能。公开号为CN104657308A的中国专利申请，提供了一种用FPGA实现的服务器硬件加速的方法，基于FPGA实现的采用QPI总线的服务器硬件加速，通过在FPGA内构建硬件加速模块，并通过报文转换模块将硬件加速模块发起的操作转换为报文送到QPI总线进行加速；该方法可配置不同的加速算法来对应不同的计算应用，虽然具有较高的灵活性和扩展性，但是仅适用于QPI总线的计算机，对主流的PCI-E总线不具备通用性和普适性。
发明内容
本发明针对现有技术中存在的上述不足，提供了一种基于FPGA的加速卡及其加速方法。
为实现上述目的，本发明是通过以下技术方案实现的。
根据本发明的一个方面，提供了一种基于FPGA的加速卡的加速方法，包括如下过程：
在FPGA内部构建：PCI-E总线接口模块、多个DMA、DMA重置模块、多个用户可重构加速模块、LVDS-光纤模块、交叉总线模块以及DDR3控制模块；其中：
所述PCI-E总线接口模块用于支持FPGA内部的DMA对内存控制器的读写访问以及用于支持字节不对齐；
所述DMA用于完成DMA运行管理以及数据流流向控制；
所述DMA重置模块用于完成对用户可重构加速模块内部比特流的重置与更改，动态实时更新用户可重构加速模块的加速算法；
所述用户可重构加速模块用于加载不同的加速算法比特流，完成加速任务；
所述LVDS-光纤模块用于提供LVDS和光纤之间的连接，形成LVDS-光纤，完成多个加速卡之间的互联；
所述交叉总线模块用于提供各个用户可重构算法模块之间的全交互联接和/或各个用户可重构算法模块与LVDS-光纤之间的全交互联接；
所述DDR3控制模块用于完成DMA对DDR3的读写控制。
优选地，所述PCI-E总线接口模块包括PCI-E总线和PCI-E多通道DMA接口，所述PCI-E总线接口模块的外部通过PCI-E总线连接PC，PCI-E总线接口模块的内部使用PCI-E多通道DMA接口与多个DMA相连。
优选地，多个DMA分别连接PCI-E总线接口模块和DDR3控制模块，同时与多个用户可重构模块一一对应连接。
优选地，所述DMA重置模块与PCI-E总线接口模块相连接。
优选地，多个用户可重构加速模块与多个DMA之间一一对应连接，同时连接交叉总线模块。
优选地，所述DDR3控制模块的外部连接DDR3，DDR3控制模块的内部连接多个DMA。
优选地，FPGA内部构建采用Verilog硬件描述语言实现；通过ISE编译生成二进制比特流文件，将比特流文件固化到固件存储器，硬件上电后FPGA通过固件存储器完成比特流的加载。
优选地，所述数据流流向为如下任一项：
-PCI-E总线接口模块->外存MEM；
-PCI-E总线接口模块->用户加速重构算法模块；
-外存MEM->用户加速重构算法模块；
-外存MEM->PCI-E总线接口模块；
-用户加速重构算法模块->外存MEM；
-用户加速重构算法模块->PCI-E总线接口模块。
根据本发明的第二个方面，提供了一种利用上述基于FPGA的加速卡的加速方法得到的基于FPGA的加速卡，包括：PCI-E总线接口模块、多个DMA、DMA重置模块、多个用户可重构加速模块、LVDS-光纤模块、交叉总线模块以及DDR3控制模块；
其中：
所述PCI-E总线接口模块用于支持FPGA内部的DMA对内存控制器的读写访问以及用于支持字节不对齐；
所述DMA用于完成DMA运行管理以及数据流流向控制；
所述DMA重置模块用于完成对用户可重构加速模块内部比特流的重置与更改，动态实时更新用户可重构加速模块的加速算法；
所述用户可重构加速模块用于加载不同的加速算法比特流，完成加速任务；
所述LVDS-光纤模块用于提供LVDS-光纤之间的连接，形成LVDS-光纤，完成多个加速卡之间的互联；
所述交叉总线模块用于提供各个用户可重构算法模块之间的全交互联接和/或各个用户可重构算法模块与LVDS-光纤之间的全交互联接；
所述DDR3控制模块用于完成DMA对DDR3的读写控制。
优选地，所述PCI-E总线接口模块包括PCI-E总线和PCI-E多通道DMA接口，所述PCI-E总线接口模块的外部通过PCI-E总线连接PC，PCI-E总线接口模块的内部使用PCI-E多通道DMA接口与多个DMA相连。
与现有技术相比，本发明具有如下有益效果：
1、本发明实现方法简单，成本低廉；
2、配置有多个DMA和多个用户可重构模块，通过将任务分解并进行平行计算节约处理时间，提高处理效率；
3、多个加速卡之间可以通过LVDS和光纤实现交火，根据应用需要自由进行扩展；
4、利用FPGA本身可重构的特点，通过加载不同的bit流文件可以实现不同的加速应用，应用范围广。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明的硬件结构框图。
图中：101为PCI-E总线，102为PCI-E多通道DMA接口，103为内存控制器I，104为内存控制器II，105为DDR3I，106为DDR3II，107为交叉总线模块，108为LVDS-光纤模块，109为DMA重置模块，110为多个DMA，111为多个用户可重构加速模块。
具体实施方式
下面对本发明的实施例作详细说明：本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
实施例
本实施例提供了一种基于FPGA的加速卡的加速方法，包括如下过程：
在FPGA内部构建PCI-E总线接口模块，多个DMA、DMA重置模块、多个用户可重构加速模块、LVDS-光纤模块、交叉总线模块以及DDR3控制模块。
具体方法是：
在FPGA内部构建一个PCI-E总线接口模块，该PCI-E总线接口模块包括PCI-E总线和PCI-E多通道DMA接口。该PCI-E总线接口模块的外部通过PCI-E总线连接PC，PCI-E总线接口模块的内部使用统一的PCI-E多通道DMA接口与多个DMA相连。主要支持FPGA内部其他DMA对内存控制器的读写访问，支持字节不对齐等。
在FPGA内部构建多个DMA，该DMA连接PCI-E总线接口模块和DDR3控制模块，同时与多个用户可重构模块一一对应连接。主要完成DMA运行的管理、数据流的流向控制，数据流可以选择为：
PCI-E总线接口模块->外存MEM；
PCI-E总线接口模块->用户加速重构算法模块；
外存MEM->用户加速重构算法模块；
外存MEM->PCI-E总线接口模块；
用户加速重构算法模块->外存MEM；
用户加速重构算法模块->PCI-E总线接口模块。
在FPGA内部构建一个DMA重置模块，该DMA重置模块连接PCI-E总线接口模块，主要完成对用户可重构加速模块内部bit流的重置与更改，完成动态实时更新用户可重构加速模块的加速算法。
在FPGA内部构建多个用户可重构加速模块，该用户可重构加速模块与多个DMA一一对应连接，同时连接交叉总线模块，主要用于加载不同的加速算法bit流，完成加速任务。
在FPGA内部构建交叉总线模块CrossBus，该模块提供各个用户可重构算法模块输入输出信息流及外部LVDS与光纤的全交互联接，即任意一个可重构算法模块可与其他任意一个任意几个可重构算法模块或LVDS与光纤互联。
在FPGA内部构建LVDS-光纤模块，该模块提供LVDS和光纤的链接，该链接主要用于多块加速卡的互联，完成一个及多个加速卡的交火。
在FPGA内部构建DDR3控制模块，该DDR3控制模块的外部连接DDR3，DDR3控制模块的内部连接多个DMA，主要完成DMA对DDR3的读写控制。
在FPGA内部的构建过程中，代码使用Verilog硬件描述语言实现。通过ISE编译生成二进制比特流文件，将比特流文件固化到固件存储器，硬件上电后FPGA通过固件存储器完成比特流的加载，实现上述各项功能。
本实施例同时提供了一种采用上述方法得到的基于FPGA的加速卡，包括：PCI-E总线接口模块、多个DMA、DMA重置模块、多个用户可重构加速模块、LVDS-光纤模块、交叉总线模块以及DDR3控制模块；
其中：
所述PCI-E总线接口模块用于支持FPGA内部的DMA对内存控制器的读写访问以及用于支持字节不对齐；
所述DMA用于完成DMA运行管理以及数据流流向控制；
所述DMA重置模块用于完成对用户可重构加速模块内部比特流的重置与更改，动态实时更新用户可重构加速模块的加速算法；
所述用户可重构加速模块用于加载不同的加速算法比特流，完成加速任务；
所述LVDS-光纤模块用于提供LVDS-光纤之间的连接，形成LVDS-光纤，完成多个加速卡之间的互联；
所述交叉总线模块用于提供各个用户可重构算法模块之间的全交互联接和/或各个用户可重构算法模块与LVDS-光纤之间的全交互联接；
所述DDR3控制模块用于完成DMA对DDR3的读写控制。
进一步地，所述PCI-E总线接口模块包括PCI-E总线和PCI-E多通道DMA接口，所述PCI-E总线接口模块的外部通过PCI-E总线连接PC，PCI-E总线接口模块的内部使用PCI-E多通道DMA接口与多个DMA相连
本实施例提供的基于FPGA的加速卡及其加速方法，实现方法简单，成本低廉；配置有多个DMA和多个用户可重构模块，通过将任务分解并进行平行计算节约处理时间，提高处理效率；多个加速卡之间可以通过LVDS和光纤实现交火，根据应用需要自由进行扩展；利用FPGA本身可重构的特点，通过加载不同的bit流文件可以实现不同的加速应用，应用范围广。
在本实施例中：
CPU：Central Processing Unit，中央处理器；
DSP：Digital Signal Processing，数字信号处理；
FPGA：Field-Programmable Gate Array，现场可编程门阵列；
PCI-E：Peripheral Component Interconnect Express，外设组件互联标准扩展；
DMA：Direct Memory Access，直接内存访问，用于快速数据交换；
DDR3：Double Data Rate 3，第三代双倍速率同步动态随机存储器；
LVDS：Low-Voltage Differential Signaling，低电压差分信号；
FC：Fibre Channel，光纤信道；
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (10)

1.一种基于FPGA的加速卡的加速方法，其特征在于，包括如下过程：
在FPGA内部构建：PCI-E总线接口模块、多个DMA、DMA重置模块、多个用户可重构加速模块、LVDS-光纤模块、交叉总线模块以及DDR3控制模块；
其中：
所述PCI-E总线接口模块用于支持FPGA内部的DMA对内存控制器的读写访问以及用于支持字节不对齐；
所述DMA用于完成DMA运行管理以及数据流流向控制；
所述DMA重置模块用于完成对用户可重构加速模块内部比特流的重置与更改，动态实时更新用户可重构加速模块的加速算法；
所述用户可重构加速模块用于加载不同的加速算法比特流，完成加速任务；
所述LVDS-光纤模块用于提供LVDS和光纤之间的连接，形成LVDS-光纤，完成多个加速卡之间的互联；
所述交叉总线模块用于提供各个用户可重构算法模块之间的全交互联接和/或各个用户可重构算法模块与LVDS-光纤之间的全交互联接；
所述DDR3控制模块用于完成DMA对DDR3的读写控制。
2.根据权利要求1所述的基于FPGA的加速卡的加速方法，其特征在于，所述PCI-E总线接口模块包括PCI-E总线和PCI-E多通道DMA接口，所述PCI-E总线接口模块的外部通过PCI-E总线连接PC，PCI-E总线接口模块的内部使用PCI-E多通道DMA接口与多个DMA相连。
3.根据权利要求1所述的基于FPGA的加速卡的加速方法，其特征在于，多个DMA分别连接PCI-E总线接口模块和DDR3控制模块，同时与多个用户可重构模块一一对应连接。
4.根据权利要求1所述的基于FPGA的加速卡的加速方法，其特征在于，所述DMA重置模块与PCI-E总线接口模块相连接。
5.根据权利要求1所述的基于FPGA的加速卡的加速方法，其特征在于，多个用户可重构加速模块与多个DMA之间一一对应连接，同时连接交叉总线模块。
6.根据权利要求1所述的基于FPGA的加速卡的加速方法，其特征在于，所述DDR3控制模块的外部连接DDR3，DDR3控制模块的内部连接多个DMA。
7.根据权利要求1所述的基于FPGA的加速卡的加速方法，其特征在于，FPGA内部构建采用Verilog硬件描述语言实现；通过ISE编译生成二进制比特流文件，将比特流文件固化到固件存储器，硬件上电后FPGA通过固件存储器完成比特流的加载。
8.根据权利要求1所述的基于FPGA的加速卡的加速方法，其特征在于，所述数据流流向为如下任一项：
-PCI-E总线接口模块->外存MEM；
-PCI-E总线接口模块->用户加速重构算法模块；
-外存MEM->用户加速重构算法模块；
-外存MEM->PCI-E总线接口模块；
-用户加速重构算法模块->外存MEM；
-用户加速重构算法模块->PCI-E总线接口模块。
9.一种利用权利要求1至8中任一项所述的基于FPGA的加速卡的加速方法的基于FPGA的加速卡，其特征在于，包括：PCI-E总线接口模块、多个DMA、DMA重置模块、多个用户可重构加速模块、LVDS-光纤模块、交叉总线模块以及DDR3控制模块；
其中：
所述PCI-E总线接口模块用于支持FPGA内部的DMA对内存控制器的读写访问以及用于支持字节不对齐；
所述DMA用于完成DMA运行管理以及数据流流向控制；
所述DMA重置模块用于完成对用户可重构加速模块内部比特流的重置与更改，动态实时更新用户可重构加速模块的加速算法；
所述用户可重构加速模块用于加载不同的加速算法比特流，完成加速任务；
所述LVDS-光纤模块用于提供LVDS-光纤之间的连接，形成LVDS-光纤，完成多个加速卡之间的互联；
所述交叉总线模块用于提供各个用户可重构算法模块之间的全交互联接和/或各个用户可重构算法模块与LVDS-光纤之间的全交互联接；
所述DDR3控制模块用于完成DMA对DDR3的读写控制。
10.根据权利要求9所述的基于FPGA的加速卡，其特征在于，所述PCI-E总线接口模块包括PCI-E总线和PCI-E多通道DMA接口，所述PCI-E总线接口模块的外部通过PCI-E总线连接PC，PCI-E总线接口模块的内部使用PCI-E多通道DMA接口与多个DMA相连。
CN201510895055.8A 2015-12-07 2015-12-07 基于fpga的加速卡及其加速方法 Active CN105528319B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510895055.8A CN105528319B (zh) 2015-12-07 2015-12-07 基于fpga的加速卡及其加速方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510895055.8A CN105528319B (zh) 2015-12-07 2015-12-07 基于fpga的加速卡及其加速方法

Publications (2)

Publication Number Publication Date
CN105528319A CN105528319A (zh) 2016-04-27
CN105528319B true CN105528319B (zh) 2018-08-24

Family

ID=55770556

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510895055.8A Active CN105528319B (zh) 2015-12-07 2015-12-07 基于fpga的加速卡及其加速方法

Country Status (1)

Country Link
CN (1) CN105528319B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106951388B (zh) * 2017-03-16 2020-06-30 湖南博匠信息科技有限公司 一种基于PCIe的DMA数据传输方法及系统
CN108776648A (zh) * 2018-05-28 2018-11-09 郑州云海信息技术有限公司 数据传输方法、系统及fpga异构加速卡和存储介质
CN111143258B (zh) * 2019-12-29 2022-03-01 苏州浪潮智能科技有限公司 一种基于Opencl的系统访问FPGA的方法、系统、设备以及介质

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102135951B (zh) * 2011-03-07 2013-09-11 哈尔滨工业大学 基于运行时重构的ls-svm算法fpga实现方法
CN102567944B (zh) * 2012-03-09 2013-10-30 中国人民解放军信息工程大学 基于fpga的ct图像重建硬件加速方法
CN102663666B (zh) * 2012-03-27 2014-05-14 中国人民解放军国防科学技术大学 基于fpga的二维图像重采样算法加速器
WO2015042684A1 (en) * 2013-09-24 2015-04-02 University Of Ottawa Virtualization of hardware accelerator

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
FPGA动态部分可重构技术概述;张宇等;《计算机与现代化》;20140331(第3期);第210-214 *

Also Published As

Publication number Publication date
CN105528319A (zh) 2016-04-27

Similar Documents

Publication Publication Date Title
CN104820657A (zh) 一种基于嵌入式异构多核处理器上的核间通信方法及并行编程模型
CN105511954A (zh) 一种报文处理方法及装置
CN108345555B (zh) 基于高速串行通信的接口桥接电路及其方法
CN105528319B (zh) 基于fpga的加速卡及其加速方法
CN103034295B (zh) 输入输出能力增强的可重构微服务器
CN105244065B (zh) 一种基于fpga技术的核电站dcs控制站架构
CN106484657A (zh) 一种可重构的信号处理器asic架构及其重构方法
WO2012159080A1 (en) Using graphics processing units in control and/or data processing systems
US20190332559A1 (en) Data transfer using a descriptor
CN107645457A (zh) 一种PCIe交换机系统和方法
CN111581152A (zh) 可重构硬件加速soc芯片系统
CN112822060A (zh) 主机网络的构建方法、装置、系统、介质和主机
CN109525844B (zh) 一种多路视频编解码的加速系统及方法
JP2015176435A (ja) Ｌｓｉチップ積層システム
JP4869714B2 (ja) 情報処理装置、信号伝送方法、およびブリッジ
EP2759927B1 (en) Apparatus and method for sharing function logic between functional units, and reconfigurable processor thereof
CN103246623A (zh) Soc计算设备扩展系统
CN111124979B (zh) 一种基于堆栈结构的i2c多主访问方法和系统
CN104954439A (zh) 一种云服务器及其节点互联方法、云服务器系统
CN103036815B (zh) 一种信息技术和通信技术ict融合系统
CN109460379A (zh) 一种串口选择的方法及切换装置
CN206258865U (zh) 一种可重构的信号处理器asic架构
CN105589830B (zh) 一种刀片式服务器架构
CN206021155U (zh) 一种融合架构服务器
CN210129113U (zh) 兼具主线控制和独立控制的EtherCAT控制结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant