CN106484657A - 一种可重构的信号处理器asic架构及其重构方法 - Google Patents

一种可重构的信号处理器asic架构及其重构方法 Download PDF

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Abstract

本发明涉及一种可重构的信号处理器ASIC架构及其重构方法，可重构的ASIC架构，包括RISC指令解析器、配置控制器、可重构计算核心、数据存储器、MCB及总线接口；总线接口、RISC指令解析器、配置控制器及可重构计算核心通过控制总线依次连接形成控制通道，MCB、总线接口、数据存储器及可重构计算核心通过数据总线依次连接形成数据通道。本发明的ASIC架构可灵活配置为多种低功耗、高性能电子对抗信号处理器，应用范围广，使用方便。

Description

一种可重构的信号处理器ASIC架构及其重构方法
技术领域
本发明涉及可重构设计技术领域，具体涉及一种可重构的信号处理器ASIC架构及其重构方法。
背景技术
随着数字芯片设计技术的持续发展以及芯片制造工艺水平的不断提高，越来越多的高性能、低功耗通用处理器问世。虽然CPU和DSP等通用处理器能用于电子对抗数字信号处理，但是，由于其通用性和运行基于指令流的特征，使其在功耗、面积和处理时间上面都有着较大的消耗。
相对而言，ASIC(Application Specific Integrated Circuit的英文缩写，在集成电路界被认为是一种为专门目的而设计的集成电路。)作为专用处理芯片，其内部逻辑仅为实现某种特定的数字信号处理算法而设计，因而其在功耗、面积和处理时间等方面较通用处理器具有很大的优势。但是，因为其内部逻辑算法固定，往往只能适用于特定的外部环境，专用性强而适用性差。
发明内容
本发明所要解决的技术问题是提供一种应用于电子对抗的数字信号处理可重构架构及方法，针对现在电子对抗数字信号处理中，通用处理器功耗、面积、时间等代价大，而ASIC应用环境单一、适用性差的问题，能在ASIC上实现多种数字信号处理算法的可重构架构。
本发明解决上述技术问题的技术方案如下：
一种可重构的信号处理器ASIC架构，包括RISC指令解析器、配置控制器、可重构计算核心、数据存储器、MCB及总线接口；所述总线接口、RISC指令解析器、配置控制器及可重构计算核心通过控制总线依次连接形成控制通道，所述MCB、总线接口、数据存储器及可重构计算核心通过数据总线依次连接形成数据通道。
本发明的有益效果是：本发明可灵活配置为多种电子对抗信号处理器，应用范围广泛；能以较低的功耗实现高性能的信号处理算法；采用RISC核和通用总线接口，使用方便。
进一步，所述总线接口还连接RISC CPU形成控制通道,所述MCB还连接外部存储器形成数据通道。
采用上述进一步方案的有益效果是，提高接口通用性，减小芯片面积和复杂度。
进一步，所述RISC指令解析器包括工作状态寄存器和配置寄存器，RISC CPU通过总线访问所述工作状态寄存器，用于确认目前RISC指令解析器的工作状态,当工作状态寄存器为空闲状态时，RISC CPU向RISC指令解析器发送配置指令，待指令解析后将相应配置信息存储到配置寄存器。
采用上述进一步方案的有益效果是，提升处理器工作的准确性和稳定性，确保处理器在进行运算的时候不被外部指令干扰，从而保证了计算结果的准确性和稳定性。
进一步，所述配置控制器包括依次连接的配置状态机、至少一个算法子控制器以及MUX，配置状态机根据存储到配置寄存器的配置信息，选择相应的算法子控制器，算法子控制器再根据配置信息通过MUX改变存储资源和运算资源的互连关系，实现该算法的电路配置。
采用上述进一步方案的有益效果是，多种算法在硬件实现的时候会存在相当部分的资源可以复用，通过改变资源的互联关系，可以使用相同的资源实现不同的算法，完成信号处理器的重构。
进一步，所述可重构计算核心包括加法器单元、乘法器单元、地址生成单元及互连网络，所述加法器单元和乘法器单元均与所述互连网络连接，通过所述互联网络分别连接配置控制器及数据存储器。
采用上述进一步方案的有益效果是，使用互连网络实现计算单元间的连接，不同的连接关系就可以构建不同的信号处理器电路。
进一步，所述数据存储器包括相互连接的存储器开关网络和全双端RAM，所述存储器开关网络连接所述可重构计算核心，所述全双端RAM连接所述总线接口。
采用上述进一步方案的有益效果是，使用存储器开关网络实现了片上存储资源的复用，提高了存储资源使用的效率，避免了芯片面积的浪费。
进一步，所述总线接口包括总线接口模块和总线控制模块，所述总线接口模块连接所述数据存储器，所述总线控制模块连接所述RISC指令解析器，所述总线接口通信协议使用通用标准总线协议。
采用上述进一步方案的有益效果是，总线接口，包括总线接口模块和总线控制模块，主要实现外部RISC CPU、外部存储器与ASIC之间的数据通信；总线接口使用通用标准总线协议，从而能够与兼容此总线协议的其他处理器直接通信，使用更为方便。
此外，本发明还提供了另一种方案：
一种可重构的信号处理器ASIC架构的重构方法，包括以下步骤：
(1)外部RISC CPU通过总线接口查询RISC指令解析器的工作状态寄存器，当查询到工作状态寄存器处于空闲状态时，外部RISC CPU向RISC指令解析器发出配置指令；
(2)RISC指令解析器对配置指令进行解析，生成相应的配置信息，并存储到配置寄存器；
(3)配置控制器根据配置寄存器中的配置信息对地址生成单元、互连网络以及可重构计算核心进行配置，生成相应的电路结构，并对相应的数据流进行选通；
(4)配置控制器完成配置后，RISC指令解析器根据配置信息中的数据总量及运算类型信息配置外部存储控制器MCB；
(5)外部存储控制器MCB根据配置要求将系数数据从外部存储器中导入，并进行相应的运算处理，运算完成后，RISC指令解析器查看运算结果的数量及位置信息，配置外部存储控制器MCB；
(6)外部存储控制器MCB配置完成后，将运算结果发送至外部存储器中，且更新RISC指令解析器的工作状态寄存器的工作状态，并向外部RISC CPU发出中断请求。
附图说明
图1为本发明可重构的信号处理器ASIC架构图；
图2为本发明可重构的信号处理器ASIC配置控制器原理框图；
图3为本发明可重构的信号处理器ASIC可重构计算核心图；
图4为本发明可重构的信号处理器工作流程图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示，一种可重构的信号处理器ASIC架构，包括：RISC指令解析器、配置控制器、可重构计算核心、数据存储器、MCB(Memory Controller Block的英文缩写，意为存储控制器)及总线接口；总线接口、RISC指令解析器、配置控制器及可重构计算核心通过控制总线依次连接形成控制通道，总线接口、MCB、数据存储器及可重构计算核心通过数据总线依次连接形成数据通道。
RISC指令解析器，内部包含工作状态寄存器和配置寄存器，RISC CPU可以通过总线访问工作状态寄存器，从而确认目前ASIC的工作状态。当查询到工作状态为空闲状态时，RISC CPU向ASIC发出配置指令。ASIC通过总线接收RISC CPU发出的指令，由RISC指令解析器根据通信协议解析出相应的配置控制器指令，然后将相应配置信息传入配置寄存器。
如图2所示，配置控制器包括依次连接的配置状态机、至少一个算法子控制器以及MUX，配置状态机根据配置信息，选择相应的算法子控制器，算法子控制器再根据配置信息通过MUX(Multiplexer的英文缩写，意为多路复用器)改变存储资源和运算资源的互连关系，实现该算法的电路配置。
如图3所示，可重构计算核心提供实现多种算法所需要的资源，主要包括加法器单元、乘法器单元、地址生成单元(AGU)和互连网络等，加法器单元和乘法器单元均与互连网络连接，通过互联网络分别连接配置控制器及数据存储器。
数据存储器，提供数据和系数存储空间。数据存储器统一编址，由存储器开关网络和36Kb双口RAM实现，存储器开关网络连接可重构计算核心，36Kb双口RAM连接总线接口。
MCB，主要实现总线接口与外部存储器之间的数据通信。外部使用DDR3SDRAM缓存数据，MCB将完成DDR3SDRAM读写的控制以及AXI4总线读写指令的接收与数据的传输。
总线接口，主要实现外部RISC处理器、外部存储器与ASIC之间的数据通信。总线接口使用AXI4总线协议，包括AXI4总线接口模块与AXI4总线控制模块。AXI4总线接口模块拥有5个独立的传输通道，分别为读地址通道、读数据通道、写地址通道、写数据通道和写响应通道。独立的传输通道能够同时读/写传输，具有更小的传输延迟。AXI4总线控制模块包括AXI总线仲裁器单元，读突发单元和写突发单元，主要完成对多个设备申请使用总线时的总线仲裁，以及端口的读/写控制和读/写地址的生成，从而实现不同设备之间的数据交互。
本发明可灵活配置为多种电子对抗信号处理器，应用范围广泛；能以较低的功耗实现高性能的信号处理算法；采用RISC核和通用总线接口，使用方便。
如图4所示，采用上述架构进行数字信号处理的重构方法，包括：
(1)外部RISC处理器通过总线接口查询ASIC中RISC指令解析器的工作状态寄存器，当查询到所述工作状态寄存器处于空闲状态时，外部RISC处理器通过AXI4总线向ASIC发出配置指令；
(2)RISC指令解析器对所述配置指令进行解析，生成相应配置信息，并存储在配置寄存器中；
(3)配置控制器根据配置寄存器中的配置信息对地址生成单元、互连网络、可重构计算核心进行配置，生成相应的电路结构，并对相应数据流进行选通；
(4)配置控制器完成配置后RISC指令解析器根据所述配置信息中的数据总量及运算类型信息配置MCB；
(5)MCB根据配置要求将系数数据从外部DDR3SDRAM存储器中导入数据进行相应的运算处理，运算完成后，所述RISC指令解析器查看运算结果的数量及位置信息，再次配置MCB；
(6)MCB再次配置完成后，将运算结果发送至外部存储器中，将更新所述RISC指令解析器的状态寄存器的工作状态(忙闲位置0，工作完成位置1)，并向外部RISC CPU发出中断请求。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种可重构的信号处理器ASIC架构，其特征在于，包括RISC指令解析器、配置控制器、可重构计算核心、数据存储器、MCB及总线接口；所述总线接口、RISC指令解析器、配置控制器及可重构计算核心通过控制总线依次连接形成控制通道，所述MCB、总线接口、数据存储器及可重构计算核心通过数据总线依次连接形成数据通道。
2.根据权利要求1所述的可重构的信号处理器ASIC架构，其特征在于，所述总线接口还连接RISC CPU形成控制通道,所述MCB还连接外部存储器形成数据通道。
3.根据权利要求2所述的可重构的信号处理器ASIC架构，其特征在于，所述RISC指令解析器包括工作状态寄存器和配置寄存器，所述RISC CPU通过总线访问所述工作状态寄存器，用于确认目前RISC指令解析器的工作状态,当工作状态寄存器为空闲状态时，所述RISCCPU向RISC指令解析器发送配置指令，待指令解析后将相应配置信息存储到配置寄存器。
4.根据权利要求3所述的可重构的信号处理器ASIC架构，其特征在于，
所述配置控制器包括依次连接的配置状态机、至少一个算法子控制器以及MUX，配置状态机根据存储到配置寄存器的配置信息，选择相应的算法子控制器，算法子控制器再根据配置信息通过MUX改变存储资源和运算资源的互连关系，实现该算法的电路配置。
5.根据权利要求1所述的可重构的信号处理器ASIC架构，其特征在于，所述可重构计算核心包括加法器单元、乘法器单元、地址生成单元及互连网络，所述加法器单元和乘法器单元均与所述互连网络连接，通过所述互联网络分别连接配置控制器及数据存储器。
6.根据权利要求1所述的可重构的信号处理器ASIC架构，其特征在于，所述数据存储器包括相互连接的存储器开关网络和全双端RAM，所述存储器开关网络连接所述可重构计算核心，所述全双端RAM连接所述总线接口。
7.根据权利要求1或6所述的可重构的信号处理器ASIC架构，其特征在于，所述总线接口包括总线接口模块和总线控制模块，所述总线接口模块连接所述数据存储器，所述总线控制模块连接所述RISC指令解析器，所述总线接口通信协议使用通用标准总线协议。
8.一种可重构的信号处理器ASIC架构的重构方法，其特征在于，包括以下步骤：
(1)外部RISC CPU通过总线接口查询RISC指令解析器的工作状态寄存器，当查询到工作状态寄存器处于空闲状态时，外部RISC CPU向RISC指令解析器发出配置指令；
(2)RISC指令解析器对配置指令进行解析，生成相应的配置信息，并存储到配置寄存器；
(3)配置控制器根据配置寄存器中的配置信息对地址生成单元、互连网络以及可重构计算核心进行配置，生成相应的电路结构，并对相应的数据流进行选通；
(4)配置控制器完成配置后，RISC指令解析器根据配置信息中的数据总量及运算类型信息配置MCB；
(5)MCB根据配置要求将数据从外部存储器中导入，并进行相应的运算处理，运算完成后，RISC指令解析器查看运算结果的数量及位置信息，再次配置MCB；
(6)MCB再次配置完成后，将运算结果发送至外部存储器中，且更新RISC指令解析器的工作状态寄存器的工作状态，并向外部RISC CPU发出中断请求。
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