CN105930598A - 一种基于控制器流水架构的层次化信息处理方法及电路 - Google Patents
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Abstract
本发明涉及基于控制器流水架构的层次化信息处理方法及电路，所述方法包括如下步骤：1）主处理核接收输入信号，并根据输入信号的数据处理需求向下级的可配置流水信号处理核发送配置参数；2）可配置流水信号处理核接收所述配置参数，并将可配置流水信号处理核内置的状态寄存器的状态信息反馈至主处理核，若所述至少有一个可配置流水信号处理核的状态信息处于空闲状态，则执行步骤3）；3）所述主处理核优先选取与输入信号的数据处理需求相匹配的配置的可配置流水信号处理核；4）可配置流水信号处理核完成相应的运算后，更新自身的状态寄存器，同时向主处理核发中断，结束数据处理操作，具有可扩展性、灵活性以及多变性的特点。
Description
技术领域
本发明涉及硬件加速器的设计，尤其涉及一种基于控制器流水架构的层次化信息处理方法及电路。
背景技术
数字信号处理技术，作为重要的技术手段广泛应用于各类工程技术领域。近年来，随着科学技术的发展，又成为人工智能等新兴学科的理论基础之一，其重要性及应用的广泛性是巨大的。
然而作为信号处理的两种实现方式，通用处理器以及专用集成电路都有着各自的优缺点。通用处理器中指令的串行执行、指令集的有限性以及内存操作瓶颈等因素使其性能往往无法满足设计要求；专用集成电路虽然运算速度快、精度高，但灵活性较差，一经设计，其功能便无法改变。
可重构计算系统作为一种新的体系结构，采用可编程的硬件模块来实现计算，以及面向可重构系统的操作系统来管理硬件资源，屏蔽硬件细节，划分和调度硬件任务，并向开发人员提供高层次的编程模型，由此填补了软硬件之间的鸿沟。然而传统的可重构技术的性能以及灵活度都介于通用处理器与专用集成电路之间，但是每次使用需要断电重新设计，而且性能也远远弱于专用集成电路。
发明内容
本发明目的在于克服以上现有技术之不足，提供一种层次化可配置流水加速器架构，硬件加速器可通过层次化配置的方式实现多种流水应用的加速，通过粗粒度的静态配置方式可改变加速器中基本流水级的拓扑结构和互连关系，以资源复用的方式实现特定应用的硬件加速，满足信号处理应用的高实时性和灵活性。具体有以下技术方案实现：
所述基于控制器流水架构的层次化信息处理方法，包括如下步骤：
1）主处理核接收输入信号，并根据输入信号的数据处理需求向下级的可配置流水信号处理核发送配置参数；
2）可配置流水信号处理核接收所述配置参数，并将可配置流水信号处理核内置的状态寄存器的状态信息反馈至主处理核，若所述可配置流水信号处理核的状态信息均为忙碌状态，则主处理核处于等待状态，若所述至少有一个可配置流水信号处理核的状态信息处于空闲状态，则执行步骤3）；
3）所述主处理核优先选取与输入信号的数据处理需求相匹配的配置的可配置流水信号处理核执行相应的运算，若没有匹配配置的可配置流水信号处理核，则主处理核任选一个空闲的可配置流水信号处理核进行重构，更新可配置流水信号处理核的状态寄存器，启动可配置流水信号处理核进行相应的运算；
4）可配置流水信号处理核完成相应的运算后，更新自身的状态寄存器，同时向主处理核发中断，结束数据处理操作。
所述基于控制器流水架构的层次化信息处理方法的进一步设计在于，所述步骤3）中可配置流水信号处理核进行运算时，根据各配置参数，得到与所述配置参数对应的运算量，提供与所述配置参数相对应的运算存储资源。
所述基于控制器流水架构的层次化信息处理方法的进一步设计在于，可配置流水信号处理核包括三级可配置功能层：
可配置应用层，通过第一可配置互连网络，将多个可配置算法层相连，形成面向固定应用的加速结构；
可配置算法层，通过第二可配置互连网络，将多个可配置运算层相连，根据可配置应用层的指令配置相应的算法，并向可配置运算层提供对应指令的算法配置；
可配置运算层，包括乘法器、加法器，并根据配置信息完成对应的运算。
采用所述的基于控制器流水架构的层次化信息处理方法的基于控制器流水架构的层次化信息处理加速电路，包括：
RISC处理核，对若干含有寄存器加速器发送控制信号，并对所述寄存器进行协同配置；
加速器，接收RISC处理核发出的控制信号，并向RISC处理核反馈自身寄存器的状态信息。
所述基于控制器流水架构的层次化信息处理电路的进一步设计在于，所述加速器还包括
主控制器，对配置寄存器进行读取，并对重构控制器发送配置信息进行配置；
重构控制器，根据所述配置信息，重构寄存器的运算资源与存储资源，组合成对应的流水且并行的运算架构；
可重构计算阵列，包括一组运算单元与互联网络，由所述配置信息形成对应的MUX选择信号，并根据所述MUX选择信号，选择相应的互连网络，通过运算单元实现数据运算。
所述基于控制器流水架构的层次化信息处理电路的进一步设计在于，RISC核与加速器通过总线进行控制信号的交互。
所述基于控制器流水架构的层次化信息处理电路的进一步设计在于，所述寄存器包括用于对加速器的配置的配置寄存器与用于对加速器状态的标记状态寄存器。
本发明的优点如下：
本发明提供的基于控制器流水架构的层次化信息处理方法及电路具有可扩展性，可以在可重构控制器内添加适合于新应用的互连，从而实现新应用的加速；具有灵活性，可根据整体吞吐率的要求适当的增加加速器的数目；具有多变性，加速器可以实现多种不同应用的加速；具有资源可复用性，各条流水线之间的运算资源以及存储资源可以互相复用，大大提高了资源的利用率。
附图说明
图1是RPSC体系结构示意图。
图2是可重构计算阵列结构框图。
图3是可重构存储器结构框图。
图4是多RPSC系统整体架构。
图5是多核RPSC配置流程图。
具体实施方式
下面结合附图对本发明方案进行详细说明。
所述基于控制器流水架构的层次化信息处理方法，包括如下步骤：
步骤1）主处理核接收输入信号，并根据输入信号的数据处理需求向下级的可配置流水信号处理核发送配置参数；
步骤2）可配置流水信号处理核接收所述配置参数，并将可配置流水信号处理核内置的状态寄存器的状态信息反馈至主处理核，若所述可配置流水信号处理核的状态信息均为忙碌状态，则主处理核处于等待状态，若所述至少有一个可配置流水信号处理核的状态信息处于空闲状态，则执行步骤3）；
步骤3）所述主处理核优先选取与输入信号的数据处理需求相匹配的配置的可配置流水信号处理核执行相应的运算，若没有匹配配置的可配置流水信号处理核，则主处理核任选一个空闲的可配置流水信号处理核进行重构，更新可配置流水信号处理核的状态寄存器，启动可配置流水信号处理核进行相应的运算；
步骤4）可配置流水信号处理核完成相应的运算后，更新自身的状态寄存器，同时向主处理核发中断，结束数据处理操作。
步骤3）中可配置流水信号处理核进行运算时，根据各配置参数，得到与所述配置参数对应的运算量，提供与所述配置参数相对应的运算存储资源。
进一步的，可配置流水信号处理核包括三级可配置功能层：可配置应用层，通过第一可配置互连网络，将多个可配置算法层相连，形成面向固定应用的加速结构；可配置算法层，通过第二可配置互连网络，将多个可配置运算层相连，根据可配置应用层的指令配置相应的算法，并向可配置运算层提供对应指令的算法配置；可配置运算层，包括乘法器、加法器，并根据配置信息完成对应的运算。
本实施例提供采用上述基于控制器流水架构的层次化信息处理方法的基于控制器流水架构的层次化信息处理加速电路，包括可配置流水信号处理核与加速器，本实施例中可配置流水信号处理核为RISC处理核，加速器为RPSC。其中，RISC处理核，对若干含有寄存器加速器发送控制信号，并对所述寄存器进行协同配置。加速器，接收RISC处理核发出的控制信号，并向RISC处理核反馈自身寄存器的状态信息。RISC核与加速器通过总线进行控制信号的交互。寄存器由用于对加速器的配置的配置寄存器与用于对加速器状态的标记状态寄存器组成。
进一步的，加速器RPSC还包括主控制器、重构控制器、可重构计算阵列、本地数据存储器以及可重构资源（RAP），参见图1。主控制器，对配置寄存器进行读取，并对重构控制器发送配置信息进行配置。重构控制器，根据所述配置信息，重构寄存器的运算资源与存储资源，组合成对应的流水且并行的运算架构。可重构计算阵列，包括一组运算单元与互联网络，由所述配置信息形成对应的MUX选择信号，并根据所述MUX选择信号，选择相应的互连网络，通过运算单元实现数据运算。主控制器和重构控制器是RPSC的核心控制部件，一方面主控制器通过配置寄存器组与外部器件实现控制命令的交互，另一方面重构控制器根据主控制器传送过来的已配置的命令控制RAP内的运算资源组合成对应的流水+并行运算架构，同时实时主控制器监控RPSC运行状态并通过状态寄存器及中断输出端将RPSC运行状态供外部器件查询。
RPSC中的主控制器（纯逻辑状态机）和重构控制器（纯逻辑状态机）实现逻辑的可重构和硬件运行时状态管理。主控制器和重构控制器是RPSC的核心控制部件，一方面主控制器通过配置寄存器组与外部器件实现控制命令的交互，另一方面重构控制器根据主控制器传送过来的已配置的命令控制RAP内的运算资源组合成对应的流水+并行运算架构，同时实时主控制器监控RPSC运行状态并通过状态寄存器及中断输出端将RPSC运行状态供外部器件查询。
使用时，主控制器解读RISC核通过总线传来的配置信息，将有效信息传给重构控制器。再经由重构控制器对三级可配置架构进行配置，得到各种重构后的应用实现硬件电路。同时重构控制器选择相应算法，由高速数据接口，完成对不同算法所需数据的读写控制。
主控制器的作用是配置RPSC核各内部模块协同工作。状态寄存器告知RISC核目前RPSC的工作状态，若目前RPSC空闲，则RISC核将配置信息传入配置寄存器，主控制器将配置寄存器中配置参数提供给重构控制器，进行流水线重构。
重构控制器包含重构状态机模块以及多个应用子模块子控制器。重构控制器从主控制器接受指令并解析，发出算法执行信号以及配置信息。选通所需内存、运算单元的复选器。完成数据流选通后启动该算法的子控制器。
可重构计算阵列如图2所示，可实现多种流水算法，其主体结构为一组运算单元、互联网络及地址生成器（AGU）。可重构计算阵列针对于不同的计算类型，不同的算法，通过MUX选择信号，选择相应的互连网络，然后实现数据运算。
本地数据存储器如图3所示，用于存储各个算法运算所需的数据及结果，由memory
switch模块和memory模块组成，存储总容量取各流水线所需容量的较大值，而memory
switch模块为各应用单元提供统一的读写端口。
为了能够满足更高吞吐率的要求，可以多个RPSC可以协同工作，如图 4所示为4个RPSC通过总线与一个RISC核相连。RISC核通过总线对每个RPSC核进行配置调度，每个RPSC有各自的专用数据读写通道，能够满足4倍于单个RPSC的吞吐率。
如图 5所示，多RPSC环境下，在RISC核配置RPSC前，需要读取每个RPSC的状态寄存器，去判断RPSC是否空闲，如果所有RPSC都处于忙的状态，则需要等待。当发现有RPSC处于空闲状态，则首先判断空闲RPSC中是否有与当前所需配置相互吻合的RPSC，如果有，优先选择，只需更新相关状态寄存器即可；如果没有，任选一个空闲的RPSC进行重构，更新RPSC状态寄存器，启动RPSC进行相应的运算。在RPSC完成相应的运算后，更新状态寄存器，同时需要给RISC核发中断，表明任务完成。
Claims (7)
1.一种基于控制器流水架构的层次化信息处理方法，其特征在于包括如下步骤：
1）主处理核接收输入信号，并根据输入信号的数据处理需求向下级的可配置流水信号处理核发送配置参数；
2）可配置流水信号处理核接收所述配置参数，并将可配置流水信号处理核内置的状态寄存器的状态信息反馈至主处理核，若所述可配置流水信号处理核的状态信息均为忙碌状态，则主处理核处于等待状态，若所述至少有一个可配置流水信号处理核的状态信息处于空闲状态，则执行步骤3）；
3）所述主处理核优先选取与输入信号的数据处理需求相匹配的配置的可配置流水信号处理核执行相应的运算，若没有匹配配置的可配置流水信号处理核，则主处理核任选一个空闲的可配置流水信号处理核进行重构，更新可配置流水信号处理核的状态寄存器，启动可配置流水信号处理核进行相应的运算；
4）可配置流水信号处理核完成相应的运算后，更新自身的状态寄存器，同时向主处理核发中断，结束数据处理操作。
2.根据权利要求1所述的基于控制器流水架构的层次化信息处理方法，其特征在于所述步骤3）中可配置流水信号处理核进行运算时，根据各配置参数，得到与所述配置参数对应的运算量，提供与所述配置参数相对应的运算存储资源。
3.根据权利要求2所述的基于控制器流水架构的层次化信息处理方法，其特征在于可配置流水信号处理核包括三级可配置功能层：
可配置应用层，通过第一可配置互连网络，将多个可配置算法层相连，形成面向固定应用的加速结构；
可配置算法层，通过第二可配置互连网络，将多个可配置运算层相连，根据可配置应用层的指令配置相应的算法，并向可配置运算层提供对应指令的算法配置；
可配置运算层，包括乘法器、加法器，并根据配置信息完成对应的运算。
4.采用如权利要求1-3任意项所述的基于控制器流水架构的层次化信息处理方法的基于控制器流水架构的层次化信息处理加速电路，其特征在于包括
RISC处理核，对若干含有寄存器加速器发送控制信号，并对所述寄存器进行协同配置；
加速器，接收RISC处理核发出的控制信号，并向RISC处理核反馈自身寄存器的状态信息。
5.根据权利要求4所述的基于控制器流水架构的层次化信息处理加速电路，其特征在于所述加速器还包括
主控制器，对配置寄存器进行读取，并对重构控制器发送配置信息进行配置；
重构控制器，根据所述配置信息，重构寄存器的运算资源与存储资源，组合成对应的流水且并行的运算架构；
可重构计算阵列，包括一组运算单元与互联网络，由所述配置信息形成对应的MUX选择信号，并根据所述MUX选择信号，选择相应的互连网络，通过运算单元实现数据运算。
6.根据权利要求4所述的基于控制器流水架构的层次化信息处理加速电路，其特征在于，RISC核与加速器通过总线进行控制信号的交互。
7.根据权利要求4所述的基于控制器流水架构的层次化信息处理加速电路，其特征在于，所述寄存器包括用于对加速器的配置的配置寄存器与用于对加速器状态的标记状态寄存器。
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |