TWI405212B - 在多個晶粒上之記憶體陣列及其存取方法 - Google Patents

在多個晶粒上之記憶體陣列及其存取方法 Download PDF

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Description

在多個晶粒上之記憶體陣列及其存取方法 發明領域
於此所描述的實施例大致與記憶體相關。
在多於一個以上晶粒之上的記憶體陣列，及其相關聯方法與系統，均係相關業界期盼已久而尚未得到者。
依據本發明之一實施例，係特地提出一種裝置，其包含：包括供一記憶體陣列用之第一多個記憶體胞元的一第一晶粒；以及包括供該記憶體陣列用之第二多個記憶體胞元的一第二晶粒，該第二晶粒包括供該記憶體陣列用的一共用線，來為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位信號。
依據本發明之又一實施例，係特地提出一種方法，其包含以下步驟：選擇一記憶體陣列之一或更多個記憶體胞元，該記憶體陣列具有在一第一晶粒上之第一多個記憶體胞元、以及在一第二晶粒上之第二多個記憶體胞元，其中該第二晶粒包括供該記憶體陣列用之一共用線，來為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位信號；以及存取該記憶體陣列之一或更多個選定記憶體胞元。
依據本發明之再一實施例，係特地提出一種系統，其包含：一處理器；包括一記憶體陣列的記憶體電路，該記憶體陣列具有在一第一晶粒上之第一多個記憶體胞元、以 及在一第二晶粒上之第二多個記憶體胞元，其中該第二晶粒包括供該記憶體陣列用的一共用線，來為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位信號；以及依電性記憶體。
圖式簡單說明
實施例透過舉例的方式被說明，而且並不限於所附圖式中的圖，其中相似的參考指示類似的元件，在該等圖式中：第1圖說明一實施例之包括一記憶體陣列之記憶體電路的一方塊圖，該記憶體陣列在兩個晶粒上具有記憶體胞元，其中一個晶粒包括為這兩個晶粒上之記憶體胞元傳導數位信號的一共用線；第2圖說明一實施例之單獨耦接到一晶粒之一共用線的兩個晶粒之記憶體胞元一方塊圖；第3圖說明一實施例之經由另一條線被耦接到一晶粒之一共用線的兩個晶粒之記憶體胞元一方塊圖；第4圖說明一實施例之兩個晶粒的一方塊圖，一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位信號的一共用線，另一晶粒包括延伸該共用線使其橫跨這兩個晶粒的另一條線；第5圖說明一實施例之根據第1－4圖的兩個晶粒，其中一個晶粒的至少一部分被放在另一個晶粒的至少一部分上，並且被耦接到該另一個晶粒。
第6圖說明一實施例之兩個晶粒上的記憶體胞元的一方塊圖，其中一個晶粒包括為這兩個晶粒上的記憶體胞元 傳導數位資料信號的一共用局部位元線(local bit line)；第7圖說明一實施例之兩個晶粒上的記憶體胞元的一方塊圖，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位資料信號的一共用全域位元線(global bit line)；第8圖說明一實施例之兩個晶粒上的記憶體胞元的一方塊圖，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位控制信號的一共用控制線；第9圖說明一實施例之用以選擇及存取在兩個晶粒上具有記憶體胞元之一記憶體陣列的一個或更多記憶體胞元的一流程圖，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位信號的一共用線；以及第10圖說明一實施例之包含一處理器及記憶體電路的一示範系統的一方塊圖，該記憶體電路包括在兩個晶粒上具有記憶體胞元的一記憶體陣列，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位信號的一共用。
該等圖式的圖未必按比例繪製。
 較佳實施例之詳細說明
以下詳細描述提出與多個晶粒上的一記憶體陣列相關之裝置、方法及系統的示範性實施例。為方便起見，例如，諸如結構、功能以及/或者特性之特徵參考一個實施例被描述；各種實施例可用任何合適的一個或更多所述特徵來實施。
第1圖說明一實施例之記憶體電路100，其包括具有諸如記憶體胞元121及126之記憶體胞元(MC)的一記憶體陣列 102，以及被耦接以控制存取記憶體陣列102之記憶體胞元的存取控制電路104。一實施例之記憶體陣列102在一第一晶粒111上可具有多個記憶體胞元，以及在一第二晶粒112上可具有多個記憶體胞元。一實施例之晶粒112可包括一或更多共用線，諸如記憶體陣列102的共用線125，用於為晶粒111和晶粒112上的記憶體胞元傳導數位信號。
一實施例之晶粒111可具有諸如記憶體胞元121及122的多個記憶體胞元，其被耦接到晶粒112上的共用線125，以及一實施例之晶粒112可具有諸如記憶體胞元126及127的多個記憶體胞元，其被耦接到共用線125。晶粒111可具有任何合適數目之被耦接到共用線125之任何合適的記憶體胞元，以及晶粒112可具有任何合適數目之被耦接到共用線125之任何合適的記憶體胞元。
共用線125可被用來為晶粒111和晶粒112上的記憶體胞元傳導任何合適的數位信號。一實施例之共用線125可以是為晶粒111和晶粒112上的記憶體胞元傳導數位資料信號的一位元線。一實施例之共用線125可以是一局部位元線。一實施例之共用線125可以是一全域位元線。一實施例之共用線125可以是為晶粒111和晶粒112上的記憶體胞元傳導數位控制信號的一控制線。一實施例之共用線125可被用來傳導數位控制信號以選擇晶粒111和晶粒112上的記憶體胞元。一實施例之共用線125可被用來為晶粒111和晶粒112上的記憶體胞元傳導一個或更多匹配信號，例如，一實施例之記憶體電路100可在哪裡具有一內容可定址記憶體架構。
對於一實施例而言，將晶粒111上的記憶體胞元耦接到晶粒112上的共用線125可有助於允許共用線125被設計成以相對較短的長度為一給定數目的記憶體胞元傳導數位信號，例如與為相同給定數目的記憶體胞元(如果其全部在晶粒112上)傳導數位信號之共用線125可能具有的長度相比較。一實施例之晶粒111和晶粒112可被堆疊以幫助增加電晶體的密度，從而有助於允許共用線125被設計為具有一相對較短的長度。
對於一實施例而言，設計具有一相對較短的長度的共用線125可幫助減小其電阻和電容。因此對於一實施例而言，設計具有一相對較短的長度的共用線125可有助於允許減小共用線125之驅動以及/或者下拉(pull－down)電晶體的大小。因此對於一實施例而言，設計具有一相對較短的長度的共用線125可有助於減小電力消耗以及/或者共用線125的潛時，從而可有助於提高性能。對於一實施例而言，減小潛時可有助於允許中繼器和/或中繼鎖存器被移除，因為流水級(pipestage)被消除。
觀察另一種方法，對於一實施例而言，將晶粒111的記憶體胞元耦接到晶粒112的共用線125可有助於允許共用線125被設計成為一數目的記憶體胞元傳導數位信號，該數目較例如具有相同長度之共用線125將為之傳導數位信號之記憶體胞元的數目相對較大，如果這些記憶體胞元全部在晶粒112上。
一實施例之記憶體陣列102可具有任何合適數目的一個 或更多共用線，以為晶粒111之任何合適數目的記憶體胞元以及晶粒112之任何合適數目的記憶體胞元傳導數位信號。
如在第1圖中所說明，一實施例之晶粒111也可具有諸如記憶體胞元131及132的多個記憶體胞元，其被耦接到晶粒112上的一共用線135，以及一實施例之晶粒112可具有諸如記憶體胞元136及137的多個記憶體胞元，其被耦接到共用線135。晶粒111可具有任何合適數目之被耦接到共用線135的任何合適的記憶體胞元，以及晶粒112可具有任何合適數目之被耦接到共用線135的任何合適的記憶體胞元。共用線135可以或可以不被類似地用作共用線125。共用線125及共用線135可以或可以不被用來傳導相同類型的數位信號。共用線125及共用線135可以或可以不為相同數目和/或類型的記憶體胞元傳導數位信號。
一實施例之晶粒111和/或晶粒112的一個或更多記憶體胞元可被耦接到在晶粒112上且用來傳導數位信號的多個共用線。晶粒111的一記憶體胞元例如可被耦接到用來為該記憶體胞元傳導一個或更多數位資料信號的一共用線，以及為該記憶體胞元傳導一個或更多數位控制信號的另一共用線。
儘管結合具有為晶粒111和晶粒112上的記憶體胞元傳導數位信號之一個或更多共用線的晶粒112進行描述，一實施例之晶粒111可同樣地具有一個或更多為晶粒111和晶粒112上的記憶體胞元傳導數位信號的共用線。對於一實施例而言，僅晶粒111或晶粒112可具有一或更多共用線。對於 另一實施例而言，晶粒111和晶粒112兩者都可具有一或更多共用線。
儘管一實施例之存取控制電路104在晶粒112上被說明，但另一實施例的存取控制電路104可以在晶粒111上。另一實施例的存取控制電路104可以被覆蓋在晶粒111和晶粒112上。
耦接記憶體胞元到共用線
晶粒111和晶粒112的記憶體胞元可以以任何合適的方式被耦接到晶粒112的一共用線。
如在第2圖中所說明，一實施例之晶粒111的多個記憶體胞元可在沿共用線125之各自不同的位置被單獨地耦接到晶粒112的共用線125。
如在第3圖中所說明，一實施例之晶粒111的多個記憶體胞元可在沿共用線341之各自不同的位置被單獨地耦接到晶粒111的共用線341，並且共用線341可被耦接到晶粒112的共用線125。一實施例之晶粒111之另外多個記憶體胞元可在沿共用線342之各自不同的位置被單獨地耦接到晶粒111的另外一共用線342，以及共用線342可在不同於共用線341被耦接到共用線125之位置的一位置被單獨地耦接到晶粒112的共用線125。一實施例之晶粒111可具有以穿過晶粒111上的一或更多線的任何合適數目之方式被耦接到晶粒112之共用線125的記憶體胞元。一實施例之晶粒112可具有以穿過晶粒112上的一或更多共用線的任何合適數目之方式被耦接到晶粒112之共用線125的記憶體胞元。
如在第4圖中所說明，一實施例之晶粒111的多個記憶體胞元可在沿共用線451之各自不同的位置被單獨地耦接到晶粒111的共用線451，以及共用線451可被耦接到晶粒112的共用線125，以延伸共用線125使其橫跨晶粒111和晶粒112兩者。一實施例之晶粒112的多個記憶體胞元可在沿共用線125之各自不同的位置被單獨地耦接到共用線125。
被耦接到晶粒112的同一共用線的晶粒111的記憶體胞元可以或可以不被以相同或類似的方式耦接到該同一共用線。作為一範例，晶粒111可具有類似於如在第2圖中所示被耦接到晶粒112之一共用線的一個或更多記憶體胞元，以及具有如在第3圖中所示被耦接到晶粒112之該同一共用線的記憶體胞元。被耦接到晶粒112之該同一共用線之晶粒112的記憶體胞元可以或可以不被以相同或類似的方式耦接到該同一共用線。被耦接到晶粒112之一共用線的晶粒111的記憶體胞元可以或可以不被以如同或類似於晶粒112之記憶體胞元被耦接到該同一共用線之方式被耦接到該共用線。
一實施例之晶粒111和/或晶粒112可包括被耦接以在晶粒111上的一個或更多記憶體胞元與晶粒112上的一個或更多共用線之間傳導一個或更多信號之任何合適的切換、驅動以及/或者緩衝電路。一實施例之晶粒112可包括被耦接以在晶粒112上的一個或更多記憶體胞元與晶粒112上的一個或更多共用線之間傳導一個或更多信號之任何合適的切換、驅動以及/或者緩衝電路。
晶粒111和晶粒112可被彼此相對放置，以及以任何合適方式彼此耦接，以將晶粒111的記憶體胞元耦接到晶粒112的一個或更多共用線。
如在第5圖中所說明，一實施例之晶粒111的至少一部分可被放在晶粒112之至少一部分上。一實施例之晶粒111和晶粒112可被堆疊。一實施例之晶粒111可在其頂部或底部具有相對於晶粒112之頂部更小的一表面積。從而一實施例之晶粒111的全部可被放在晶粒112之一部分上。對於一實施例而言，在晶粒111頂部的一個或更多導電區可被耦接到晶粒112頂部的一個或更多導電區，以將晶粒111的記憶體胞元耦接到晶粒112的一個或更多共用線。
一實施例之晶粒111可使用任何合適的三維(3D)製程技術被耦接到晶粒112。一實施例之晶粒111可被熔合到晶粒112。一實施例之晶粒111可在晶粒111和晶粒112與各自晶圓分離之後被耦接到晶粒112，此耦接屬於晶粒對晶粒技術的一部分。一實施例之晶粒111可在晶粒111和晶粒112與各自晶圓分離之前被耦接到晶粒112，此耦接屬於晶圓對晶圓技術的一部分。一實施例之晶粒111可在晶粒111與一晶圓分離之後而在晶粒112與一晶圓分離之前被耦接到晶粒112，此耦接屬於晶粒對晶圓技術的一部分。
一實施例之晶粒111可被耦接到晶粒112，以用諸如第5圖之通孔互連(via interconnect)515的一個或更多通孔互連將晶粒111的記憶體胞元耦接到晶粒112的一個或更多共用線。作為一個範例，一實施例的這種通孔互連可透過在晶 粒111和/或晶粒112的頂部導電層上形成一通孔互連層，而後對準接合晶粒111和晶粒112的頂部被形成。對於其中晶粒111的多個記憶體胞元在沿該共用線之各自不同的位置被單獨地耦接到晶粒112之一共用線的一實施例而言，晶粒111的這些記憶體胞元可用相對應的通孔互連被耦接到該共用線。對於其中晶粒111的多個記憶體胞元在沿該共用線之各自不同的位置被單獨地耦接到晶粒111之一共用線的一實施例而言，該共用線可用一個或更多通孔互連被耦接到晶粒112的一共用線。
如在第5圖中所說明，一實施例之晶粒111和晶粒112可被封裝在同一封裝體518中。一實施例之晶粒111和晶粒112可使用任何合適的封裝技術被封裝在一起。
儘管結合晶粒111被放在晶粒112上以及被耦接到其之情況被描述，但是一實施例之晶粒112可被放在晶粒111上以及被耦接到其。
使用如被用在本詳細描述中的諸如“頂部”及“…之上”的指向性術語是為了達到相對一參考系方便之目的，而不管晶粒111和/或晶粒112空間方向可能如何。
共用位元線
一實施例之晶粒112對於記憶體陣列102而言可包括一個或更多共用位元線，以為晶粒111和晶粒112上的記憶體胞元傳導數位資料信號。
一實施例之晶粒112可包括一個或更多共用局部位元線。如在第6圖中所說明，一實施例之晶粒111的多個記憶 體胞元可被耦接到晶粒112的一共用局部位元線661，以及一實施例之晶粒112的多個記憶體胞元可被耦接到共用局部位元線661。晶粒111和晶粒112的記憶體胞元可以以任何合適的方式被耦接到共用局部位元線661。一實施例之共用局部位元線661可大致相對應第1、2及4圖的共用線125。一實施例之晶粒112可包括任何合適的電路665，以在另一位元線660上傳送一個或更多與在共用局部位元線661上的一個或更多數位資料信號相對應的數位資料信號，以及/或者在共用局部位元線661上傳送一個或更多與在位元線660上的一個或更多數位資料信號相對應的數位資料信號。一實施例之這種電路可包括任何合適的切換、驅動以及/或者緩衝電路。一實施例之位元線660可在晶粒112上。
一實施例之位元線660可以是一全域位元線，以為被耦接到晶粒111和晶粒112上之記憶體胞元的多個共用局部位元線傳導數位資料信號。如在第6圖中所說明，一實施例之晶粒111也可以具有被耦接到晶粒112之諸如共用局部位元線662及663的一個或更多其他共用局部位元線的多個記憶體胞元。一實施例之晶粒112也可以具有多個被耦接到晶粒112之一個或更多其他共用局部位元線的記憶體胞元。一實施例之晶粒112可包括任何合適的電路，以在位元線660上傳送一個或更多與在一個或更多共用局部位元線上的一個或更多數位資料信號相對應的數位資料信號，以及/或者在一個或更多共用局部位元線上傳送一個或更多與在位元線660上的一個或更多數位資料信號相對應的數位資料信 號。一實施例之這種電路可包括任何合適的切換、驅動以及/或者緩衝電路。
一實施例之被耦接到同一共用局部位元線的晶粒111和晶粒112的記憶體胞元可大致地相對應記憶體陣列102之一行記憶體胞元的至少一部分。
一實施例之晶粒112可包括一個或更多共用全域位元線。如在第7圖中所說明，一實施例之晶粒111的多個記憶體胞元可被耦接到晶粒112的一共用全域位元線770，以及一實施例之晶粒112的多個記憶體胞元可被耦接到一共用全域位元線770。晶粒111和晶粒112的記憶體胞元可以以任何合適的方式被耦接到共用全域位元線770。一實施例之共用全域位元線770可大致地相對應第1、3及4圖的共用線125。
一個實施例之晶粒111的記憶體胞元可被耦接到晶粒111上的一個或更多諸如局部位元線771的局部位元線，以及這種局部位元線中的一個或更多可被耦接到共用全域位元線770。一實施例之晶粒111可包括諸如電路775的任何合適的電路，以在一個或更多局部位元線上傳送一個或更多與在共用全域位元線770上的一個或更多數位資料信號相對應的數位資料信號，以及/或者在共用全域位元線770上傳送一個或更多與在一個或更多局部位元線上的一個或更多數位資料信號相對應的數位資料信號。一實施例之這種電路可包括任何合適的切換、驅動以及/或者緩衝電路。
一個實施例之晶粒112的記憶體胞元可被耦接到晶粒 112上的一個或更多諸如局部位元線772的局部位元線，以及這種局部位元線中的一個或更多可被耦接到共用全域位元線770。一實施例之晶粒112可包括諸如電路776的任何合適的電路，以在一個或更多局部位元線上傳送一個或更多與在共用全域位元線770上的一個或更多數位資料信號相對應的數位資料信號，以及/或者在共用全域位元線770上傳送一個或更多與在一個或更多局部位元線上的一個或更多數位資料信號相對應的數位資料信號。一實施例之這種電路可包括任何合適的切換、驅動以及/或者緩衝電路。
共用控制線
一實施例之晶粒112可包括記憶體陣列102的一個或更多共用控制線，以為晶粒111和晶粒112上的記憶體胞元傳導數位控制信號。
如在第8圖中所說明，一個實施例之晶粒111的多個記憶體胞元可以以任何合適的方式被耦接到晶粒112的一共用控制線880，以傳送和/或接收一個或更多數位控制信號，以及一實施例之晶粒112的多個記憶體胞元可以以任何合適的方式被耦接到共用控制線880，以傳送和/或接收一個或更多數位控制信號。
一實施例之存取控制電路104可被耦接以在共用控制線880上傳送一個或更多數位控制信號，以用任何合適的方式控制晶粒111和/或晶粒112上的一個或更多記憶體胞元。一實施例之存取控制電路104可被耦接以在共用控制線880上傳送一個或更多數位控制信號，以在晶粒111和/或晶粒 112上選擇一個或更多用於存取的記憶體胞元。
一實施例之存取控制電路104可被耦接以在共用控制線880上自晶粒111和/或晶粒112上的一個或更多記憶體胞元接收一個或更多數位控制信號。一個實施例之晶粒111和/或晶粒112上的一個或更多記憶體胞元可被耦接以在共用控制線880上傳送一個或更多匹配信號以存取控制電路104，例如對一實施例而言記憶體電路100在哪裡可具有一內容可定址記憶體架構。
一實施例之共用控制線880可大致相對應第1、2及4圖的共用線125。
如在第8圖中所說明，一實施例之晶粒111也可具有多個被耦接到晶粒112之一個或更多其他共用控制線的記憶體胞元，該或該等其他共用控制線諸如被耦接到存取控制電路104的共用控制線881及882。一實施例之晶粒112也可以具有多個記憶體胞元，該等記憶體胞元被耦接到一個或更多被耦接到存取控制電路104之晶粒112的其他共用控制線。
一實施例之晶粒111和晶粒112之被耦接到同一共用控制線的記憶體胞元可大致地相對應記憶體陣列102之一列記憶體胞元的至少一部分。
示範操作
存取控制電路104可控制以任何合適的方式存取記憶體陣列102的記憶體胞元。一實施例之存取控制電路104可根據第9圖的流程圖900控制存取記憶體陣列102的記憶體胞元。
如在第9圖中所說明，對於方塊902，一實施例之存取控制電路104可選擇記憶體陣列102的一個或更多記憶體胞元，該記憶體陣列102在晶粒111上具有第一多個記憶體胞元，以及在晶粒112上具有第二多個記憶體胞元。一實施例的晶粒112可包括記憶體陣列102的一共用線，以為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位信號。對於方塊902，一實施例之存取控制電路104可使用該共用線傳導一個或更多數位控制信號以選擇一個或更多記憶體胞元。
對於方塊904，一實施例之存取控制電路104可存取記憶體陣列102之一個或更多選定的記憶體胞元。對於方塊904，一實施例之存取控制電路104可在讀取或寫入一選定記憶體胞元時使用該共用線傳導一個或更多數位資料信號。對於方塊904，一實施例之存取控制電路104可存取一個或更多選定的記憶體胞元以比較資料以及使用該共用線傳導一個或更多匹配信號。
示範系統
記憶體電路100可被用在任何合適的系統中。第10圖說明一實施例之包含一處理器1010及記憶體電路100的一示範系統1000。一實施例之處理器1010可獨立於任何具有如記憶體電路100之電路的晶粒被形成。一實施例之處理器1010可至少部分地僅在具有如記憶體電路100之電路的一晶粒上被形成。一實施例之處理器1010可至少部分地在具有如記憶體電路100之電路的兩個晶粒上被形成。一實施例 之記憶體電路100可作為至少處理器1010的快取記憶體。一實施例之記憶體電路100可作為處理器1010的一暫存器檔案，以及一實施例之處理器1010可具有快取記憶體之其他的記憶體電路。另一實施例之系統1000可包括多個處理器，其中的一個或更多可具有類似的記憶體電路。
一實施例之處理器1010可被耦接以自一個或更多電源1002接收電力。一實施例之電源1002可包括一個或更多諸如電池和/或燃料電池的能量電池。一實施例之電源1002可包括一交流至直流(AC－DC)轉換器。一實施例之電源1002可包括一DC－DC轉換器。一實施例之電源1002可包括一個或更多幫助為處理器1010提供電力的電壓調整器。
一實施例之系統1000可包括被耦接到處理器1010的一晶片組1020、一被耦接到晶片組1020的基本輸入輸出系統(BIOS)記憶體1030、被耦接到晶片組1020的依電性記憶體1040、被耦接到晶片組1020的非依電性記憶體和/或儲存裝置1050、一個或更多被耦接到晶片組1020的輸入裝置1060、一被耦接到晶片組1020的顯示器1070、一個或更多被耦接到晶片組1020的通訊介面1080，以及/或者一個或更多其他被耦接到晶片組1020的輸入輸出(1/O)裝置1090。
一實施例之晶片組1020可包括任何合適的介面控制器，以為與晶片組1020通訊的處理器1010以及/或者任何合適的裝置或元件提供任何合適的通訊鏈路。
一實施例之晶片組1020可包括為BIOS記憶體1030提供介面的一韌體控制器。BIOS記憶體1030可被用來為系統 1000儲存任何合適的系統和/或視訊BIOS軟體。BIOS記憶體1030可包括任何合適的非依電性記憶體，諸如一合適快閃記憶體。一實施例之BIOS記憶體1030可選擇性地被包括在晶片組1020中。
一實施例之晶片組1020可包括一個或更多為依電性記憶體1040提供介面的記憶體控制器。依電性記憶體1040可被用來例如為系統1000下載及儲存資料和/或指令。依電性記憶體1040可包括任何合適的依電性記憶體，諸如合適的動態隨機存取記憶體(DRAM)。一實施例之處理器1010可使用記憶體電路100儲存已被儲存或要被儲存在依電性記憶體1040中的資料和/或指令，例如以較快速地存取這些資料和/或指令。
一實施例之晶片組1020可包括為顯示器1070提供介面的一圖形控制器。顯示器1070可包括任何合適的顯示器，諸如一陰極射線管(CRT)或一液晶顯示器(LCD)。該一實施例之圖形控制器可選擇性地在晶片組1020的外部。
一實施例之晶片組1020可包括一個或更多輸入輸出(1/O)控制器，以為非依電性記憶體和/或儲存裝置1050、輸入裝置1060、通訊介面1080以及/或者I/O裝置1090提供介面。
非依電性記憶體和/或儲存裝置1050例如可被用來儲存資料和/或指令。非依電性記憶體和/或儲存裝置1050可包括任何合適的非依電性記憶體，諸如快閃記憶體，以及/或者可包括任何合適的非依電性儲存裝置，諸如一個或更多硬磁碟驅動機(HDD)、一個或更多光碟(CD)機以及/或者一 個或更多多樣化數位光碟(DVD)機。
輸入裝置1060可包括任何合適的輸入裝置，諸如一鍵盤、一滑鼠和/或任何其他合適的游標控制裝置。
通訊介面1080可為系統1000提供一介面以在一個或更多網路上通訊和/或與任何其他合適的裝置通訊。通訊介面1080可包括任何合適的硬體和/或韌體。一實施例之通訊介面1080可包括例如一網路配接器、一無線網路配接器、一電話調變解調器和/或一無線調變解調器。對於無線通訊而言，一實施例之通訊介面1080可使用一個或更多天線1082。
I/O裝置1090可包括任何合適的I/O裝置，諸如幫助將聲音轉換成相對應的數位信號以及/或者幫助將數位信號轉換成相對應的聲音的聲頻裝置、一照相機、一攝錄影機、一列印機和/或一掃瞄器。
儘管被描述為存在於晶片組1020中，但是晶片組1020的一個或更多控制器可與處理器1010整合，允許處理器1010直接地與一個或更多裝置及元件通訊。例如，一實施例之一個或更多記憶體控制器可與處理器1010整合，允許處理器1010直接地與依電性記憶體1040通訊。
示範性實施例已經在以上描述中被描述。對該等實施例在不脫離所附申請專利範圍之範圍前提下的各種修改及改變可被實現。因此，描述及圖式被視為說明性的而非限制性的意義。
100‧‧‧記憶體電路
102‧‧‧記憶體陣列
104‧‧‧存取控制電路
111、112‧‧‧晶粒
121、122、126、127、131、132、136、137、、、‧‧‧記憶體胞元
125、135、341、342、451‧‧‧共用線
515‧‧‧通孔互連
518‧‧‧封裝體
660‧‧‧位元線
661~663‧‧‧共用局部位元線
665、775、776‧‧‧電路
770‧‧‧共用全域位元線
771~772‧‧‧局部位元線
880~882‧‧‧共用控制線
900‧‧‧流程圖
902~904‧‧‧處理步驟
1000‧‧‧系統
1002‧‧‧電源
1010‧‧‧處理器
1020‧‧‧晶片組
1030‧‧‧基本輸入輸出系統(BIOS)記憶體
1040‧‧‧依電性記憶體
1050‧‧‧非依電性記憶體和/或儲存裝置
1060‧‧‧輸入裝置
1070‧‧‧顯示器
1080‧‧‧通訊介面
1082‧‧‧天線
1090‧‧‧輸入輸出(I/O)裝置
第1圖說明一實施例之包括一記憶體陣列之記憶體電 路的一方塊圖，該記憶體陣列在兩個晶粒上具有記憶體胞元，其中一個晶粒包括為這兩個晶粒上之記憶體胞元傳導數位信號的一共用線；第2圖說明一實施例之單獨耦接到一晶粒之一共用線的兩個晶粒之記憶體胞元一方塊圖；第3圖說明一實施例之經由另一條線被耦接到一晶粒之一共用線的兩個晶粒之記憶體胞元一方塊圖；第4圖說明一實施例之兩個晶粒的一方塊圖，一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位信號的一共用線，另一晶粒包括延伸該共用線使其橫跨這兩個晶粒的另一條線；第5圖說明一實施例之根據第1－4圖的兩個晶粒，其中一個晶粒的至少一部分被放在另一個晶粒的至少一部分上，並且被耦接到該另一個晶粒。
第6圖說明一實施例之兩個晶粒上的記憶體胞元的一方塊圖，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位資料信號的一共用局部位元線(local bit line)；第7圖說明一實施例之兩個晶粒上的記憶體胞元的一方塊圖，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位資料信號的一共用全域位元線(global bit line)；第8圖說明一實施例之兩個晶粒上的記憶體胞元的一方塊圖，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位控制信號的一共用控制線；第9圖說明一實施例之用以選擇及存取在兩個晶粒上 具有記憶體胞元之一記憶體陣列的一個或更多記憶體胞元的一流程圖，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位信號的一共用線；以及第10圖說明一實施例之包含一處理器及記憶體電路的一示範系統的一方塊圖，該記憶體電路包括在兩個晶粒上具有記憶體胞元的一記憶體陣列，其中一個晶粒包括為這兩個晶粒上的記憶體胞元傳導數位信號的一共用。
100‧‧‧記憶體電路
102‧‧‧記憶體陣列
104‧‧‧存取控制電路
111、112‧‧‧晶粒
121、122、126、127、131、132、136、137‧‧‧記憶體胞元
125、135‧‧‧共用線

Claims (22)

  1. 一種記憶體裝置，其包含：包括供一記憶體陣列用之第一多個記憶體胞元的一第一晶粒；以及包括供該記憶體陣列用之第二多個記憶體胞元的一第二晶粒，該第二晶粒包括供該記憶體陣列用的一共用線，來為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位信號，其中該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元在沿該共用線之各自不同的位置被單獨地耦接到該第二晶粒的該共用線。
  2. 如申請專利範圍第1項所述之裝置，其中該第一和第二晶粒中的一個的至少一部分被放在該第一和第二晶粒中另外一個的至少一部分上，以及耦接到該第一和第二晶粒中的該另外一個，以將該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元耦接到該第二晶粒的該共用線。
  3. 如申請專利範圍第2項所述之裝置，其中該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元用通孔互連體耦接到該第二晶粒的該共用線。
  4. 如申請專利範圍第1項所述之裝置，其中該第二晶粒之該等第二多個記憶體胞元中的記憶體胞元在沿該共用線之各自不同的位置被單獨地耦接到該第二晶粒的該共用線。
  5. 如申請專利範圍第1項所述之裝置，其中該第一晶粒包括另外一條線，其中該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元在沿該另外一條線之各自不同的位置被單獨地耦接到該第一晶粒的該另外一條線，且其中該另外一條線耦接到該第二晶粒的該共用線。
  6. 如申請專利範圍第1項所述之裝置，其中該第二晶粒包括另外一條線，其中該第二晶粒之該等第二多個記憶體胞元中的記憶體胞元在沿該另外一條線之各自不同的位置被單獨地耦接到該第二晶粒的該另外一條線，且其中該另外一條線耦接到該第二晶粒的該共用線。
  7. 如申請專利範圍第1項所述之裝置，其中該第一和第二晶粒在同一封裝體中。
  8. 如申請專利範圍第1項所述之裝置，其中該共用線是為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位資料信號的一條位元線。
  9. 如申請專利範圍第1項所述之裝置，其中該共用線係用於為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位控制信號。
  10. 如申請專利範圍第9項所述之裝置，其中該第一和第二晶粒中的一個，包括用以在該共用線上傳送一或更多個數位控制信號以選擇該等第一多個記憶體胞元和/或該等第二多個記憶體胞元中的一或更多個記憶體胞元的控制電路。
  11. 如申請專利範圍第9項所述之裝置，其中該等第一多個記 憶體胞元和/或該等第二多個記憶體胞元中的一或更多個記憶體胞元，係用以在該共用線上傳送一或更多個匹配信號。
  12. 一種用以存取記憶體胞元的方法，其包含以下步驟：選擇一記憶體陣列之一或更多個記憶體胞元，該記憶體陣列具有在一第一晶粒上之第一多個記憶體胞元、以及在一第二晶粒上之第二多個記憶體胞元，其中該第二晶粒包括供該記憶體陣列用之一共用線，來為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位信號，且其中該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元在沿該共用線之各自不同的位置被單獨地耦接到該第二晶粒的該共用線；以及存取該記憶體陣列之一或更多個選定記憶體胞元。
  13. 如申請專利範圍第12項所述之方法，其中該第一和第二晶粒中的一個的至少一部分被放在該第一和第二晶粒中另外一個的至少一部分上，以及耦接到該第一和第二晶粒中的該另外一個，以將該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元耦接到該第二晶粒的該共用線。
  14. 如申請專利範圍第12項所述之方法，其中該存取步驟包括在讀取或寫入一選定記憶體胞元時，使用該共用線傳導一或更多個數位資料信號。
  15. 如申請專利範圍第12項所述之方法，其中該選擇步驟包括使用該共用線傳導一或更多個數位控制信號，以選擇 一或更多個記憶體胞元。
  16. 如申請專利範圍第12項所述之方法，其中該存取步驟包括存取一或更多個選定記憶體胞元以比較資料，以及使用該共用線傳導一或更多個匹配信號。
  17. 如申請專利範圍第12項所述之方法，其中該第一晶粒包括另外一條線，其中該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元在沿該另外一條線之各自不同的位置被單獨地耦接到該第一晶粒的該另外一條線，且其中該另外一條線耦接到該第二晶粒的該共用線。
  18. 一種處理系統，其包含：一處理器；包括一記憶體陣列的記憶體電路，該記憶體陣列具有在一第一晶粒上之第一多個記憶體胞元、以及在一第二晶粒上之第二多個記憶體胞元，其中該第二晶粒包括供該記憶體陣列用的一共用線，來為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位信號，且其中該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元在沿該共用線之各自不同的位置被單獨地耦接到該第二晶粒的該共用線；以及依電性記憶體。
  19. 如申請專利範圍第18項所述之系統，其中該第一和第二晶粒中的一個的至少一部分被放在該第一和第二晶粒中另外一個的至少一部分上，以及耦接到該第一和第二晶粒中的該另外一個，以將該第一晶粒之該等第一多個記 憶體胞元中的記憶體胞元耦接到該第二晶粒的該共用線。
  20. 如申請專利範圍第18項所述之系統，其中該共用線係為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位資料信號的一條位元線。
  21. 如申請專利範圍第18項所述之系統，其中該共用線係用於為該等第一和第二多個記憶體胞元中的記憶體胞元傳導數位控制信號。
  22. 如申請專利範圍第18項所述之系統，其中該第一晶粒包括另外一條線，其中該第一晶粒之該等第一多個記憶體胞元中的記憶體胞元在沿該另外一條線之各自不同的位置被單獨地耦接到該第一晶粒的該另外一條線，且其中該另外一條線耦接到該第二晶粒的該共用線。
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