DE102007060640A1

DE102007060640A1 - Gestapelte Halbleiterbausteine

Info

Publication number: DE102007060640A1
Application number: DE102007060640A
Authority: DE
Inventors: Arkalgud Cedar Park Sitaram
Original assignee: Qimonda North America Corp
Current assignee: Polaris Innovations Ltd
Priority date: 2006-12-22
Filing date: 2007-12-15
Publication date: 2008-06-26
Also published as: US20080153200A1; CN101207055A

Abstract

Ein erster Halbleiterchip wird mit Hilfe einer ersten Verfahrenstechnologie ausgebildet. Eine Mehrzahl von Durchkontaktierungen wird in dem ersten Halbleiterchip ausgebildet und der erste Halbleiterchip wird so ausgedünnt, dass sich jede Durchkontaktierung von der oberen Oberfläche zu einer unteren Oberfläche des Chips erstreckt. Ein zweiter Halbleiterchip wird mit Hilfe einer zweiten Verfahrenstechnologie, die sich von der ersten Verfahrenstechnologie unterscheidet, ausgebildet. Der zweite Halbleiterchip umfasst eine Mehrzahl von Anschlüssen an einer Oberfläche. Der erste Halbleiterchip ist angrenzend an den Halbleiterchip angebracht, so dass einige der Durchkontaktierungen elektrisch mit zugehörigen Anschlüssen gekoppelt sind.

Description

FACHGEBIET
Die vorliegende Erfindung betrifft im Allgemeinen elektronische Vorrichtungen und insbesondere gestapelte Halbleiterbausteine.
HINTERGRUND
Ein Ziel bei der Herstellung elektronischer Bausteine ist die Minimierung der Größe verschiedener Komponenten. Beispielsweise ist es wünschenswert, tragbare Geräte, z. B. Funktelefone und PDAs (personal digital assistants), so klein wie möglich zu halten. Um dieses Ziel zu erreichen, sollten die Halbleiterschaltungen, die sich in den Geräten befinden, so klein wie möglich sein. Ein Verfahren, diese Schaltkreise kleiner zu gestalten, besteht im Stapeln der Speicherchips, welche diese Schaltkreise umfassen.
Es sind mehrere Methoden zur Zwischenverbindung der Speicherchips innerhalb des Stapels bekannt. Beispielsweise können auf der Substratoberfläche gebildete Bondpads entweder mit einem gemeinsamen Substrat oder mit anderen Chips im Stapel verdrahtet werden. Ein weiteres Beispiel ist ein sogenanntes Mikro-Bump-3D-Package, in dem jeder Speicherchip eine Reihe von Mikrohöckern aufweist, die, beispielsweise entlang der Außenkante des Chips, zu einer Schaltplatte geleitet werden.
Eine weitere Methode zur Verbindung von Chips innerhalb des Stapels ist die Verwendung von Durchkontaktierungen. Durchkontaktierungen erstrecken sich durch das Substrat und sorgen so für eine elektrische Verbindung von Schaltkreisen auf unterschiedlichen Chips. Verbindungen mittels Durchkontaktierungen können in Bezug auf die Verbindungsdichte Vorteile im Vergleich zu anderen Technologien aufweisen. Obwohl es theoretisch keine Beschränkung für die Anzahl von Chips gibt, die gestapelt werden können, kann in der Praxis die Fähigkeit, Wärme aus dem Inneren des Stapels abzuführen, die Anzahl der Chips begrenzen.
ZUSAMMENFASSUNG DER ERFINDUNG
Ein erster Halbleiterspeicherchip wird mit Hilfe einer ersten Verfahrenstechnologie ausgebildet. Eine Mehrzahl von Durchkontaktierungen wird in dem ersten Halbleiterchip ausgebildet und der Halbleiterchip wird so ausgedünnt, dass sich jede Durchkontaktierung von der oberen Oberfläche zur unteren Oberfläche des Chips erstreckt. Ein zweiter Halbleiterchip wird mit Hilfe einer zweiten Verfahrenstechnologie ausgebildet, die sich von der ersten Verfahrenstechnologie unterscheidet. Der zweite Halbleiterchip weist eine Mehrzahl von Anschlüssen auf einer Oberfläche auf. Der erste Halbleiterchip ist angrenzend zum Halbleiterchip angebracht, so dass eine der Durchkontaktierungen elektrisch mit zugehörigen Anschlüssen gekoppelt ist.
Die Einzelheiten einer oder mehrerer Ausführungsformen der Erfindung sind in den beigefügten Zeichnungen und der nachfolgenden Beschreibung angegeben. Andere Merkmale, Aufgaben und Vorteile der Erfindung ergeben sich aus der Beschreibung und den Zeichnungen, sowie aus den Patentansprüchen.
KURZE BESCHREIBUNG DER FIGUREN
Um ein genaueres Verständnis der vorliegenden Erfindung und ihrer Vorteile zu ermöglichen, wird nun auf die nachfolgende Beschreibung anhand der beigefügten Zeichnungen Bezug genommen. Es zeigen:
1 eine Ansicht einer ersten Ausführungsform der Stapelanordnung;
2 ein Flussdiagramm einer Ausführungsform zur Ausbildung der Stapelanordnung;
3 eine Ausführungsform eines nicht-flüchtigen Speichers;
4 ein schematisches Diagramm/Blockdiagramm der Ausführungsform von 3;
5 eine alternative Ausführungsform einer nicht-flüchtigen Speichervorrichtung;
6 eine Ausführungsform eines Speichers der vorliegenden Erfindung;
7 ein Blockdiagramm einer Ausführungsform eines Speichers; und
8 ein schematisches Diagramm einer Ausführungsform eines DRAMs.
DETAILLIERTE BESCHREIBUNG DARGESTELLTER AUSFÜHRUNGSFORMEN
Die Herstellung und Verwendung der derzeit bevorzugten Ausführungsformen werden nachfolgend genau erläutert. Es wird jedoch darauf hingewiesen, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte zur Verfügung stellt, die in einer großen Reihe spezifischer Kontexte ausgeführt werden können. Die spezifischen erläuterten Ausführungsformen sollen lediglich spezifische Arten der Herstellung und Verwendung der Erfindung darstellen und den Umfang der Erfindung nicht beschränken.
Die vorliegende Erfindung wird anhand bevorzugter Ausführungsform in einem spezifischen Kontext beschrieben, nämlich anhand einer nicht-flüchtigen Speichervorrichtung. Die Erfin dung kann jedoch auch auf andere Halbleiterbauelemente angewendet werden. Einige entsprechende Beispiele werden nachfolgend genauer beschrieben. Ein Fachmann ist in der Lage, auch weitere Beispiele zu würdigen.
In den Ausführungsformen der vorliegenden Erfindung wird das Stapeln zur Herstellung von 3D-Chip-Packages verwendet. Durch das Aufeinanderstapeln von Chips besteht die Möglichkeit, Dichte, erhöhte Funktionsfähigkeit und/oder zusätzliche Leistung zu erreichen. Eine Methode, die vollen Vorteile der Chipstapelung umzusetzen, besteht in der Verbindung der Chips durch Tief- oder Durchkontaktierungen. Diese Kontaktierungen erstrecken sich vom aktiven Schaltkreis auf einer Seite des Chips zu einer Unterseite des Chips.
Ein zentrales Thema bei der herkömmlichen Flash-Skalierung ist die Skalierung von Hochspannungsschaltkreisen. Die Spannungen in diesen Schaltungen können je nach Technologie bis zu 15 bis 20 V betragen, und es wird für die Hochspannungsbereiche des Chips zunehmend extrem schwierig, mit der Skalierung des Flash-Speicherarrays Schritt zu halten. In einem Aspekt verwendet die vorliegende Erfindung eine 3D-Chipstapelung, um dieses Problem zu umgehen.
In einer Ausführungsform liegen die Hochspannungs- und die Niederspannungsschaltkreise getrennt auf unterschiedlichen Ebenen des 3D-Stapels vor. In Folge dieser Trennung wird das Problem der Verfahrenskompatibilität gelöst und das Ergebnis ist ein kostengünstiger Flash-Chipstapel, in dem sowohl die Nieder- als auch die Hochspannungselemente optimiert sind, um die beste Leistung und die niedrigsten Kosten zur Verfügung zu stellen. Wie nachfolgend beschrieben ist, kann dieses Konzept auch für andere Anwendungen eingesetzt werden.
In einem Beispiel sind die Niederspannungsbereiche des Flashchips (einschließlich der Arraybereiche) so ausgelegt, dass Durchkontaktierungen, z. B. Silizium-Durchkontaktierungen, von den Hochspannungsbereichen des Flashchips mit geeigneten Punkten verbindbar sind. Die Nieder- und Hochspannungsbereiche der Chips werden als separate Ebenen verarbeitet und dann durch Bonding miteinander zu einem kostengünstigen 3D-Flashstapel verbunden. Zusätzliche Ebenen können in Abhängigkeit von den Layout-Richtlinien und Dichtevorgaben des Produkts hinzugefügt werden.
Ein vereinfachtes Beispiel ist in 1 gezeigt. In dieser Figur wird ein erster Chip 10 über einem zweiten Chip 20 angebracht. Die Chips 10 und 20 sind typischerweise einzelne Halbleitersubstratchips, die elektrisch zumindest teilweise über die Durchkontaktierungen 12 und 22 miteinander gekoppelt sind. Im Sinne einer vereinfachten Darstellung sind nur zwei Durchkontaktierungen gezeigt. In der Praxis kann eine große Anzahl von Kontaktierungen verwendet werden. Die Chips 10 und 20 können auch mit Hilfe anderer Verbindungen elektrisch miteinander gekoppelt werden, z. B. durch Kontakthöcker oder Drahtverbindungen.
Der aktive Schaltkreis, d. h. Transistoren und andere Bausteine, können auf jeder Oberfläche der Chips ausgebildet werden. Die Chips können so angebracht werden, dass sich entweder ihre Vorderseiten gegenüber stehen (d. h. der aktive Schaltkreis eines Chips grenzt an den aktiven Schaltkreis des anderen Chips an), dass sich ihre Rückseiten gegenüber stehen oder sie können hintereinander angeordnet werden. Es sind zwei Chips gezeigt, jedoch versteht es sich von selbst, dass Stapel mit mehreren Chips hergestellt werden können. Darüber hinaus sind die Chips mit Durchkontaktierungen dargestellt. In anderen Ausführungsformen würde nur einer (oder keiner) der Chips eine Durchkontaktierung aufweisen.
Die Herstellung eines wie in 1 dargestellten Bauelements wird im Folgenden anhand des Flussdiagrams 30 von 2 erläutert. Die linke Seite des Flussdiagramms 30 dient zur Beschreibung des Herstellungsverfahrens für den ersten Chip 10, während die rechte Seite des Flussdiagramms 30 zur Beschreibung des Herstellungsverfahrens für den zweiten Chip 20 dient. Die Bezugszeichen enthalten dementsprechend „–1" oder „–2". In der generischen Beschreibung eines jeden Schritts wird der Teil mit Bindestrich weggelassen.
Wie in der Box 32 dargestellt wird ein aktiver Schaltkreis auf einer Oberfläche eines Halbleiterwafers ausgebildet. Diese integrierte Schaltung kann Transistoren, Widerstände, Kondensatoren, Induktionsspulen oder andere zur Ausbildung integrierter Schaltungen verwendete Bauelemente aufweisen. Beispielsweise können aktive Bereiche, die Transistoren (z. B. CMOS-Transistoren) umfassen, voneinander durch Isolationsbereiche getrennt sein, z. B. durch STI (shallow trench isolation – flache Grabenisolation). Diese Verarbeitung kann als Verarbeitung am vorderen Ende der Produktionslinie (FEOL – front end of line) bezeichnet werden.
In der bevorzugten Ausführungsform wird der erste Chip 10 mit Hilfe einer ersten Verfahrenstechnologie und der zweite Chip 20 mit Hilfe einer zweiten Verfahrenstechnologie ausgebildet, wobei sich die zweite von der ersten Verfahrenstechnologie unterscheidet. Eine Herausforderung bei der Herstellung fortschrittlicher Halbleiterprodukte ist die Kompatibilität verschiedener Verfahrenstechnologien. Beispielsweise haben im Fall des oben erwähnten Flash-Speichers die Hochspannungsbereiche große Abmessungen, während das Speicherzellenarray auf kleinere Abmessungen skaliert werden kann. Die Integration der unterschiedlichen Verfahrenstechnologien kann die Verfahrenskosten, den Grad der Degradierung sowie die beeinträchtigenden Auswirkungen erhöhen. Während den Layoutabmessungen Rechnung getragen werden kann, indem jedem Bereich einfach die geeignete Fläche zugeteilt wird, müssen die Vorgänge zum Erreichen anderer Vorrichtungsmerkmale angepasst werden. Führt man das Beispiel des Flash-Speichers fort, so werden dicke Gate-Dielektrika im Hochspannungsschaltkreis und dünne Gate-Dielektrika im Speicherzellenarray verwendet. Andere Un terschiede können die Schnittstellentiefe, die Implantierungskonzentrationen u. a. betreffen.
Bis jetzt betraf das einzige dargestellte Beispiel das Hochspannungs-/Niederspannungsszenario, wie es in einem Flash-Speicher (oder einem anderen nicht-flüchtigen Speicher) auftreten würde. Wie oben erwähnt gelten diese Konzepte auch für andere Verfahrenstechnologien. Beispielsweise kann der erste Halbleiterchip 10 mit analogen Schaltungen ausgebildet werden, während der zweite Halbleiterchip 20 mit digitalen Schaltungen ausgeführt werden kann. Solche gemischten Signalprodukte werden häufig mit Hilfe unterschiedlicher Verfahrenstechnologien hergestellt.
Um nur ein gezieltes Beispiel zu geben, können Konzepte der vorliegenden Erfindung in einer Vorrichtung verwendet werden, die einen A/D-Wandler aufweist. Eine Vorrichtung dieser Art könnte ein Array von Kondensatoren aufweisen, die bei der Herstellung präzise auf variierende (oder identische) Werte abgestimmt werden können. In einer Ausführungsform könnten diese Kondensatoren mit Hilfe von Materialien mit hoher Dielektrizitätskonstante hergestellt werden, die inkompatibel mit den Materialien des übrigen Schaltkreises, oder zumindest unpassend für die Verwendung sein können. In diesem Fall kann der erste Chip 10 das Kondensatorarray umfassen, während der zweite Chip 20 andere Schaltkreise aufweist.
In einer weiteren Ausführungsform setzt der erste Halbleiterchip 10 eine Verfahrenstechnologie ein, die bipolare Vorrichtungen ausbildet, während der zweite Halbleiterchip 20 eine zweite Verfahrenstechnologie zur Ausbildung von CMOS-Vorrichtungen einsetzt. Herkömmliche BiCMOS-Vorrichtungen werden auf einem einzelnen Chip durch sorgfältiges Integrieren der beiden Verfahren ausgebildet. Unter Verwendung der Grundideen der vorliegenden Erfindung können zwei separate Wafer hergestellt werden, wobei jede für die spezifische Technologie optimiert ist. Bauelemente, die eng miteinander verbunden werden müssen, können mit Hilfe der Durchkontaktierungen 12 und/oder 22 miteinander verbunden werden, so dass dies nicht auf Kosten der Leistung geht.
In einer weiteren Ausführungsform verwendet der erste Halbleiterchip 10 eine zweite Verfahrenstechnologie, die ein Speicherzellenarray bildet, und der zweite Halbleiterchip 20 verwendet eine zweite Verfahrenstechnologie, die periphere Schaltkreise bildet, welche mit dem Speicherzellenarray über die Durchkontaktierungen 12 und/oder 22 verbunden sind. Beispielsweise können die peripheren Schaltkreise dazu dienen, auf Informationen zuzugreifen, die zu den adressierten Bereichen des Arrays weitergeleitet werden oder von diesen kommen. Wie im Folgenden detailliert erläutert wird, kann das Speicherzellenarray ein Array von DRAM-Speicherzellen sein.
Die vorangehenden Paragraphen stellen einige spezifische Technologiebeispiele zur Verfügung, welche Aspekte der vorliegenden Erfindung einsetzen können. Andere Technologien können ebenfalls verwendet werden.
Betrachtet man nochmals 2, so dient die Box 34 dazu zu zeigen, dass die während der Verarbeitung am vorderen Ende der Produktionslinie ausgebildeten Bauelemente durch Metallisierung verbunden werden können, was manchmal als Verarbeitung am hinteren Ende der Produktionslinie bezeichnet wird. Die Metallisierung wird über den aktiven Schaltkreis und in elektrischem Kontakt mit dem aktiven Schaltkreis ausgebildet. Die Metallisierung und der aktive Schaltkreis bilden zusammen eine vollständige funktionale integrierte Schaltung. In anderen Worten können die elektrischen Funktionen des Chips durch den zwischengeschalteten aktiven Schaltkreis durchgeführt werden. In einem logischen Chip kann die Metallisierung viele Kupferschichten, z. B. neun oder mehr, aufweisen. In anderen Vorrichtungen, wie z. B. in DRAMs, kann die Metallisierung aus Aluminium bestehen. In anderen Beispielen können andere Materialien verwendet werden. Tatsächlich muss die Metallisierung nicht wirklich aus Metall bestehen, wenn andere Leiter verwendet werden.
Im Zusammenhang mit Box 36 wird eine abschließende Passivierungsschicht über der Metallisierungsschicht ausgebildet. Die abschließende Passivierungsschicht kann mehr als eine Materialschicht aufweisen, wie z. B. Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid oder Polyimid, um nur einige Beispiele zu nennen. Die abschließende Passivierungsschicht umfasst Öffnungen, welche die Kontaktbereiche freilegen.
Die Ausbildung der Durchkontaktierungen ist in Box 38 dargestellt. Es kann eine Mehrzahl von Durchkontaktierungen durch den Halbleiterwafer ausgebildet werden, d. h. diese erstrecken sich von der vorderen Oberfläche zur hinteren Oberfläche. Die Durchkontaktierungen sind elektrisch wie hier beschrieben gekoppelt. Das Flussdiagramm von 2 umfasst sowohl eine Box 38-1 und eine Box 38-2. Es versteht sich jedoch von selbst, dass sich die Durchkontaktierungen durch nur einen der Chips erstrecken können. Beispielsweise enthält der oberste Chip im Stapel womöglich keine Durchkontaktierungen. In einem weiteren Beispiel kann der unterste Chip im Stapel durch alternative Mittel mit einer Platte verbunden sein.
Optional kann der Wafer von der Rückseite her ausgedünnt werden, z. B. durch Schleifen, wie in Box 40 dargestellt ist. Der Vorteil beim Ausdünnen des Wafers (bzw. des Chips, wenn der Wafer bereits vereinzelt wurde) besteht darin, ein Bauelement mit niedrigerem Profil herzustellen und die Länge der Durchkontaktierungen zu verkürzen, wodurch die elektrischen Eigenschaften verbessert und das Ätzen der Kontaktierungen beschleunigt wird.
Box 42 soll zeigen, dass die fertigen Bauelemente dann aufeinander gestapelt werden können. Ein Verfahren zum Stapeln von zwei Bauelementen ist in einer ebenfalls rechtshängigen Anmeldung mit der Seriennummer 11/602,536, eingereicht am 21. November 2006, angegeben und in der vorliegenden Anmeldung wird hierauf Bezug genommen.
Wie oben erläutert wird in einer Ausführungsform ein nicht-flüchtiges Speicherzellenarray mit Hochspannungsschaltkreisen gestapelt, die zum Programmieren des Arrays eingesetzt werden können. Ein solches Beispiel wird detailliert im Zusammenhang mit den 3 und 4 beschrieben.
In 3 ist gezeigt, dass eine Speichervorrichtung 50 einen ersten Halbleiterchip 52 in gestapelter Anordnung mit einem zweiten Halbleiterchip 54 aufweist. Der erste Halbleiterchip umfasst ein Array nicht-flüchtiger Speicherzellen. Das Speicherarray 58, das schematisch in 4 gezeigt ist, wird durch Anlegen einer ersten Spannung an das Array ausgelesen und durch Anlegen einer zweiten Spannung an das Array beschrieben. Diese zweite Spannung kann auf dem Hochspannungschip 54 erzeugt werden.
Die schematische Darstellung von 4 zeigt einen Bereich eines Arrays mit Floating-Gate-Speicherzellen 58. Diese Speicherzellen sind in einer Matrix aus Reihen und Spalten angeordnet, wobei jede Spalte mit Speicherzellen elektrisch mit einer Bitleitung BL und jede Reihe von Speicherzellen durch eine Wortleitung WL gekoppelt ist. Jede der Wortleitungen WL ist mit einer Programmierschaltung 60 gekoppelt, welche dem Array zur Programmierung eine Hochspannung zur Verfügung stellen kann. Andere zum Betrieb des Arrays erforderliche Schaltkreise, wie z. B. Adressierschaltungen und Leseschaltungen, sind der Einfachheit halber nicht dargestellt. Es ist außerdem möglich, andere Arten von Speicherzellen zu verwenden, wie z. B. ladungseinfangende Speicherzellen.
Der Hochspannungsschaltkreis ist im Chip 54 vorgesehen. Wie von Brown und Brewer in „Nonvolatile Semiconductor Memory Technology: A Comprehensive Guide to Understanding and Using NVSM Devices", IEEE Press, 1998, S. 282 erläutert, kann die zum Betrieb von Flash-Speichern erforderliche Spannung im Bereich von 12 V für gestapelte Gate-Flash-Speicher bis 25 V für die Löschung des Tunneleffekts bei einer Polysilizium-Schichtenfolge liegen. Für andere Technologien können andere Betriebsspannungen verwendet werden. Um diese Spannungen in den Griff zu bekommen, werden unterschiedliche Isolationsverfahren eingesetzt, um eine ausreichende Anschaltspannung mit starkem Feld, sowie auch eine ausreichend hohe Durchbruchsspannung an der Schnittstelle zur Verfügung zu stellen. Beispielsweise kann im Vergleich zu einer Logik-Technologie einer vergleichbaren Generation ein dickeres Feldoxid verwendet werden. In einem weiteren Beispiel kann eine tiefe Grabenisolation eingesetzt werden. Zusätzlich zur Isolationstechnologie muss die Transistortechnologie die hohe Spannung ebenfalls im Griff haben. Die Bereitstellung der Hoch- und Niederspannungsbereiche der Schaltung auf unterschiedlichen Chips hilft bei der Vereinfachung der Bearbeitung dieser unterschiedlichen Technologien und kann die Ausbeute aufgrund von verringerten Verfahrensschritten für jeden Chip verbessern.
Wie in 3 gezeigt ist, sind die Halbleiterchips 52 und 54 so gestapelt, dass die höhere Spannung dem Array-Schaltkreis über mindestens eine Durchkontaktierung 56 zur Verfügung gestellt wird. In dem gezeigten Beispiel wird der nicht-flüchtige Speicherchip 52 mit dem Gesicht nach unten auf einem Substrat 62 aufgebracht. Dies bedeutet, dass der aktive Schaltkreis, wie z. B. das Array 58, wie in 4 gezeigt, auf der dem Substrat 62 nächstgelegenen Oberfläche des Chips 52 ausgebildet ist. Dieser Schaltkreis empfängt die höhere Spannung von der Durchkontaktierung 56, die sich von der aktiven Oberfläche zur rückseitigen Oberfläche des Chips 52 erstreckt. In einem Beispiel ist die höhere Spannung mindestens zweimal so groß wie die niedrigere Spannung.
In einem Beispiel kann die Hochspannungsschaltung 54 die niedrigere Spannung von der Durchkontaktierung 57 empfangen und aus der niedrigen Spannung die hohe Spannung generieren. In einem weiteren Beispiel umfasst die Hochspannungsschaltung weitere Verbindungen zum Empfangen der Niederspannungsquelle, z. B. eine externe Verbindung zum Substrat 62 oder zu einem anderen Schaltkreis.
Im Beispiel von 3 umfasst nur der erste Chip 52 eine Durchkontaktierung. Der Hochspannungschip 54 ist der oberste Chip im Stapel und benötigt daher keine Durchkontaktierung. Andere Ausführungen sind ebenfalls möglich.
5 zeigt beispielsweise eine Ausführung, bei der ein Hochspannungschip 54 sandwichartig zwischen den Speicherarraychips 52a und 52b angeordnet ist. In diesem Fall umfasst der Hochspannungschip 54 die Durchkontaktierungen 56 und 57, welche die Versorgungsspannungen wie oben beschrieben zur Verfügung stellen. Um eine der vielen Optionen darzustellen, sind Drahtverbindungen 64 gezeigt, welche die nichtflüchtigen Speicherchips 52a und 52b mit dem Substrat 62 verbinden.
Die 6 bis 8 zeigen ein weiteres Beispiel, welches die Konzepte der vorliegenden Erfindung einsetzen kann. In dieser Ausführungsform umfasst der erste Halbleiterchip 72 ein Array mit DRAM-Speicherzellen. Der zweite Halbleiterchip 74 umfasst periphere Schaltkreise zum Zugreifen auf das Array 72. Eines der Themen bei der herkömmlichen DRAM-Verarbeitung ist die Verwendung eines vergrabenen PMOS-Kanaltransistors, wodurch die Herstellungskosten verringert werden, was jedoch auf Kosten der Leistung geht. Durch Abtrennen der Logikbereiche der DRAM-Vorrichtung kann dieses Problem gelöst werden.
In dieser Ausführungsform kann die zur Herstellung des Arrays verwendete NMOS-Technologie wie die für die Peripherie oder die logischen Bereiche des Arrays eingesetzte CMOS-Technologie auf eine separate Ebene gelegt werden. Als Ergebnis dieser Abtrennung wird das Problem der Verfahrenskompatibilität gelöst, was eine kostengünstige, hochleistungsfähige DRAM- Speicherzelle zur Folge haben kann, in der sowohl die NMOS- als auch die PMOS-Vorrichtungen optimiert werden.
Beispielsweise müssen in herkömmlichen Speichervorrichtungen die Auswahltransistoren (92 in 8) und der Abstand zwischen aneinander angrenzenden Transistoren sehr klein sein. Jeder Auswahltransistor umfasst ein Gatter und einen entlang einer Seitenwand des Gates angeordneten Spacer. Die beiden benachbarten Auswahltransistoren teilen sich einen Bitleitungskontakt, der angrenzend an die Spacer der beiden benachbarten Auswahltransistoren ausgebildet ist. Der Bitleitungskontakt ist im Hinblick auf die Spacer selbstjustierend.
In einem Beispiel ist der periphere Schaltkreis sowohl mit n- als auch mit p-Kanaltransistoren in dem Chip 74 vorgesehen. Dieser Chip umfasst Durchkontaktierungen 76, durch welche auf das Speicherarray 72 zugegriffen werden kann. Da die externen Eingangs-/Ausgangsverbindungen durch den peripheren Schaltkreis vorgesehen sind, wird dieser Chip 74 auf dem Substrat 78 angebracht. Diese Ausführung ist nicht erforderlich.
Ein Vorteil dieser Ausgestaltung besteht darin, dass die Transistoren optimiert werden können. Beispielsweise ist es in einem herkömmlichen DRAM üblich, beide Gates der peripheren n-Kanaltransistoren und der p-Kanaltransistoren mit n-Dotierungen zu dotieren. Dadurch entstehen vergrabene p-Kanaltransistoren, die für einen ordentlichen Betrieb mit einer entgegen gesetzten p-Dotierung dotiert werden müssen. Obwohl dadurch die Herstellungskosten gesenkt werden, erhöht sich die Anfälligkeit des p-Kanaltransistors bis zum Durchgriff und kann ziemlich große p-Kanaltransistoren zur Folge haben.
In Ausführungsformen der vorliegenden Erfindung umfasst andererseits jeder n-Kanaltransistor des peripheren Schaltkreises ein n-dotiertes Gate und jeder p-Kanaltransistor des peripheren Schaltkreises ein p-dotiertes Gate. Dies kann auf einfa che Weise durch eine standardmäßige Logikverarbeitung und ohne Rücksicht auf das Array, welches separat verarbeitet wird, durchgeführt werden. Ebenso kann das Array lediglich mit Hilfe von NMOS-Transistoren hergestellt werden, d. h. in der Weise, dass jeder einzelne Transistor ein NMOS-Transistor ist (d. h. ganz ohne PMOS-Transistoren).
In einer weiteren Ausführungsform sind die NMOS-Bereiche des DRAMs (einschließlich der Logik- und der Arraybereiche) so ausgelegt, dass tiefe Siliziumkontakte von einem PMOS-Chip eine Verbindung mit den geeigneten Punkten herstellen können. Die NMOS- und die PMOS-Chips werden separat verarbeitet und dann zusammen gebondet, um so einen 3D-Stapel mit hoher Leistung und niedrigen Kosten auszubilden. Zusätzliche Ebenen können unter Berücksichtigung der Layout-Richtlinien und der Vorgabe bezüglich der Dichte des Produkts hinzugefügt werden.
Die 7 und 8 stellen weitere Details über die Schaltungen in den Chips 72 und 74 zur Verfügung. 7 zeigt ein funktionales Blockdiagramm einer DRAM-Vorrichtung. Um auf eine bestimmte Speicherzelle in dem Array 72 zuzugreifen, wird ein Adressauswahlsignal ADDR an einen Spaltenadresspuffer (CAB) 82 und einen Reihenadresspuffer (RAB) 84 übertragen. In einem typischen DRAM-Chip teilen sich die Spaltenadressen und die Reihenadressen externe Anschlüsse, so dass die Reihenadresse zu einem erste Zeitpunkt und die Spaltenadresse zu einem zweiten Zeitpunkt empfangen wird. Die ADDR-Signale können von einer externen Vorrichtung übertragen werden, z. B. von einer (nicht gezeigten) Speichersteuerung.
Der Spaltenadresspuffer 82 und der Reihenadresspuffer 84 dienen zum Puffern des Adresssignals. Die Ausgänge des Spaltenadresspuffers 82 und des Reihenadresspuffers 84 sind mit einem Spaltendecoder 86 bzw. einem Reihendecoder 88 gekoppelt. Der Spalten- und der Reihendecoder 86 und 88 dienen zum Decodieren der von dem Spaltenadresspuffer 82 bzw. dem Reihenadresspuffer 84 empfangenen Signale, um den Signaleingang dem Array 72 zur Verfügung zu stellen, so dass die ausgewählte Reihe und Spalte ausgewählt werden kann.
In 7 sind die Decoder 86 und 88 als einzelne Blöcke gezeigt. Es wird jedoch darauf hingewiesen, dass die Decoder mehrere Phasen der Vordecodierung und der Decodierung durchführen können. Manche oder alle (oder keine) dieser Phasen können getaktet sein.
Die im Array 72 adressierten Daten D werden über einen Datenpuffer (DB) 90 in den Speicher eingeschrieben oder aus ihm ausgelesen. Dieser Bereich von 1 ist abermals vereinfacht dargestellt. Der Datenpuffer 90 und die zugehörige Leitung stellen den Lese- und Schreibpfad dar, der eine große Anzahl von Leitungen oder andere Bauteile (z. B. sekundäre Leseverstärker) aufweisen kann.
7 zeigt ebenfalls einen Takteingang CLK, um zu verdeutlichen, dass die Speichervorrichtung synchron sein könnte. Um diesen Punkt weiter zu erläutern, wird das Taktsignal CLK für jeden Block zur Verfügung gestellt. Es ist offensichtlich, dass, obwohl der externe Takt verschiedenen Elementen im Array zur Verfügung gestellt werden kann, eine Reihe von Taktsignalen von dem Takt abgeleitet werden können, die kontinuierlich betrieben werden können, oder nur dann, wenn sie gebraucht werden.
8 zeigt mehrere Einzelheiten des Speicherarrays 72. Wie in 8 gezeigt ist, umfasst das Speicherarray 72 eine Mehrzahl von Speicherzellen, die in einer/einem matrixartigen Architektur oder Array angeordnet sind. Jede Speicherzelle C₀, C₁, C₂ ... C_n umfasst einen Auswahltransistor 92, in der Regel einen n-Kanal-MOSFET, der mit dem Kondensator 94, z. B. einen Grabenkondensator oder Stapelkondensator, in Reihe geschaltet ist. Wie gezeigt ist das Gate eines jeden Auswahltransistors 92 mit einer Wortleitung WL₀ gekoppelt und ein Source/Drain-Bereich des Transistors 92 ist mit einer Bitlei tung BL₀ gekoppelt. Ein zweiter Source/Drain-Bereich des Transistors 92 ist an ein Ende des Speicherkondensators 94 gekoppelt. Das andere Ende des Speicherkondensators 94 ist mit einer Bezugsspannung gekoppelt, beispielsweise V_BHL/2
Die Bitleitungen sind als Bitleitungspaare organisiert, wie z. B. BL0 und bBL0. Jedes Bitleitungspaar BL0/bBL0 ist mit einem Leseverstärker 96 gekoppelt, der dazu ausgebildet ist, den Spannungsunterschied zwischen den beiden Bitleitungen eines Paars zu verstärken. Die Abtastung mittlerer Pegel (midlevel sensing) wird durch den Einsatz zwischenspeicherartiger Leseverstärker mit einem hohen Bitleitungspegel (V_BLH) von 1,5 V erreicht. Ausgleichs- und Vorladeschaltungen 98 sind ebenfalls zwischen jede Bitleitung in einem Paar gekoppelt, um geeignete Ausgangsspannungen auf den Bitleitungen vorzusehen.
Im Betrieb werden die Bitleitungen auf einen Ausgangswert vorgeladen, in der Regel die Hälfte der in die Speicherzelle eingeschriebenen physikalischen „1". In der bevorzugten Ausführungsform wird dieser Spannungspegel als V_BLH (hohe Bitleitungsspannung) bezeichnet und beträgt etwa 1,5 V. V_BLH wird vorzugsweise auf dem Speicherchip generiert. Die Ausgleichsschaltungen werden zur Verfügung gestellt, um sicher zu stellen, dass jede Bitleitung in einem Paar auf denselben Pegel vorgeladen wird, z. B. V_BLH/2 oder ca. 0,75 V. Die Vorlade- und Ausgleichsschaltungen werden durch ein Signal EQL aktiviert.
Um ein Datenbit aus dem Array auszulesen, wird eine hohe Spannung (z. B. V_PP) auf eine ausgewählte Wortleitung WL gelegt. Dieses Signal wird durch den Reihendecoder 84 (7) generiert. Die Versorgungsspannung V_PP kann beispielsweise von der externen Versorgungsspannung abgeleitet oder im Chip 74 generiert werden.
Die Hochspannung auf der Wortleitung macht den Durchlauftransistor einer jeden mit dieser Wortleitung gekoppelten Spei cherzelle leitend. Folglich wandert die Ladung entweder von der Speicherzelle zur Bitleitung (im Fall einer physikalischen „1", z. B. V_BHL) oder von der Bitleitung zur Speicherzelle (im Fall einer physikalischen „0", z. B. 0 V). Der Leseverstärker 96 liest bei Aktivierung durch das Signal SET die physikalische „1" oder „0" aus und erzeugt eine Differentialspannung, welche dem aus der Speicherzelle ausgelesenen Signal entspricht.
Ein Paar von Durchlauftransistoren 91 ist zwischen jeder Spalte und den lokalen Eingangs-/Ausgangsleitungen I/O und bI/O vorgesehen. Da der mit jeder Spalte verbundene Leseverstärker 96 (nur BL₀/bBL₀ und BL₁/bBL₁ sind gezeigt) ein Bit erzeugt, welches den mit den ausgewählten Reihen (welche durch die ausgewählten Wortleitungen bestimmt werden) verbundenen Speicherzellen entspricht, wird ein Spaltenauswahlsignal CSL_n für die Durchlauftransistoren 91 vorgesehen, um eine der Spalten auszuwählen, die mit dem lokalen Eingang/Ausgang verbunden ist. (Natürlich enthalten manche Architekturen mehrere Eingänge/Ausgänge; in diesem Fall wird ein einzelnes Auswahlsignal CSL_n mit den Durchlauftransistoren von mehr als einer Spalte gekoppelt.)
Ein sekundärer Leseverstärker (SSA) 93 ist mit jeder Eingangs-/Ausgangsleitung verbunden, um den Spannungspegel zu verstärken. Der SSA 93 ist zeitlich von der Logik, die das CSL-Signal aktivierte, entkoppelt. In der bevorzugten Ausführungsform umfasst dieser Schaltkreis lediglich einen Leseverstärker zum Auslesen, jedoch auch Schreibpuffer zum Antreiben der Eingangs-/Ausgangsleitungen. Grundsätzlich kann sich der SSA in einem von drei Zuständen – Vorladen (wenn kein Auslesen oder Einschreiben stattfindet), Auslesen oder Einschreiben – befinden.
Wenn ein Lesebefehl ausgegeben wird, werden die CSLs aktiviert und die Leseverstärker (im Grunde getaktete Zwischenspeicher) werden mit den Eingangs-/Ausgangsleitungen verbun den. Das Takten der Zwischenspeicher findet synchron mit der CSL-Aktivierung statt. Wenn ein Schreibbefehl ausgegeben wird, werden die CSLs abermals aktiviert, der Leseverstärker wird jedoch von den Eingangs-/Ausgangsleitungen entkoppelt und stattdessen werden die Schreibtreiber angeschlossen. Wie beim Auslesen findet die Taktung der Treiber synchron mit der CSL-Aktivierung statt.
Ein Schreibvorgang wird auf ähnliche Weise wie ein Lesevorgang durchgeführt. Zunächst muss eine Wortleitung vorher aktiviert worden sein, z. B. eine Bank ist aktiv. Anschließend werden Daten auf die Eingangs-/Ausgangsleitungen gelegt und die CSLs werden aktiviert. Dadurch wird der primäre Leseverstärker überschrieben, was eine Veränderung der BL und der bBL bewirkt (nur im Fall eines anderen Datenzustands) und die Daten werden zur Speicherzelle übertragen.
Obwohl die Erfindung unter Bezugnahme auf beispielhafte Ausführungsformen erläutert wurde, soll diese Beschreibung nicht als beschränkend betrachtet werden. Verschiedene Modifikationen und Kombinationen der beispielhaften Ausführungsformen, sowie auch andere Ausführungsformen der Erfindung, sind für den Fachmann anhand der Beschreibung offensichtlich. Die nachfolgenden Ansprüche umfassen daher solche Modifikationen oder Ausführungsformen.

2

32-1: Ausbilden eines aktiven Schaltkreises
32-2: Ausbilden eines aktiven Schaltkreises
34-1: Ausbilden einer Metallisierung
34-2: Ausbilden einer Metallisierung
36-1: Ausbilden einer endgültigen Passivierung
36-2: Ausbilden einer endgültigen Passivierung
38-1: Ausbilden von Durchkontaktierungen
38-2: Ausbilden von Durchkontaktierungen
40-1: dünner Wafer
40-2: dünner Wafer
42: Stapel

4

60: Programmierschaltung
54: HV-Schaltung

7

88: Reihendecoder
86: Spaltendecoder
90: Datenpuffer

8

74: Peripherie

Claims

Verfahren zum Ausbilden eines Halbleiterbausteins, das die folgenden Schritte umfasst: – Ausbilden eines ersten Halbleiterchips mit Hilfe einer ersten Verfahrenstechnologie, wobei der erste Halbleiterchip eine obere Oberfläche mit einem aktiven Schaltkreis und eine untere, der oberen Oberfläche gegenüber liegende Oberfläche aufweist; – Ausbilden einer Mehrzahl von Durchkontaktierungen im ersten Halbleiterchip; – Ausdünnen eines ersten Halbleiterchips, so dass sich zumindest nach dem Ausdünnen jede Durchkontaktierung von der oberen Oberfläche zur unteren Oberfläche erstreckt; – Ausbilden eines zweiten Halbleiterchips mit Hilfe einer zweiten Verfahrenstechnologie, die sich von der ersten Verfahrenstechnologie unterscheidet, wobei der zweite Halbleiterchip eine Mehrzahl von Anschlüssen auf einer Oberfläche aufweist; und – Anbringen des ersten Halbleiterchips angrenzend an den Halbleiterchip, so dass eine der Durchkontaktierungen elektrisch mit zugehörigen Anschlüssen gekoppelt ist.
Verfahren nach Anspruch 1, wobei das Ausbilden eines ersten Halbleiterchips mit Hilfe einer ersten Verfahrenstechnologie das Ausbilden eines Halbleiterchips mit Hochspannungseinrichtungen umfasst und wobei das Ausbilden eines zweiten Halbleiterchips mit Hilfe einer zweiten Verfahrenstechnologie das Ausbilden eines Halbleiterchips mit Niederspannungseinrichtungen umfasst.
Verfahren nach Anspruch 2, wobei der zweite Speicherchip ein Array mit nichtflüchtigen Speicherzellen aufweist und wobei der erste Halbleiterchip Schaltungen zur Bearbeitung der Speicherzellen in dem Array nichtflüchtiger Speicherzelle umfasst.
Verfahren nach Anspruch 3, wobei die nichtflüchtigen Speicherzellen Floating-Gate-Flash-Speicherzellen aufweisen.
Verfahren nach Anspruch 3, wobei die nichtflüchtigen Speicherzellen Ladungen einfangende Speicherzellen sind.
Verfahren nach Anspruch 1, wobei das Ausbilden eines ersten Halbleiterchips mit Hilfe einer ersten Verfahrenstechnologie das Ausbilden eines Halbleiterchips mit analogen Schaltungen umfasst und wobei das Ausbilden eines zweiten Halbleiterchips mit Hilfe einer zweiten Verfahrenstechnologie das Ausbilden eines Halbleiterchips mit digitalen Schaltungen aufweist.
Verfahren nach Anspruch 1, wobei das Ausbilden eines ersten Halbleiterchips mit Hilfe einer ersten Verfahrenstechnologie das Ausbilden eines Halbleiterchips mit Hilfe eines bipolaren Verfahrens umfasst und wobei das Ausbilden eines zweiten Halbleiterchips mit Hilfe einer zweiten Verfahrenstechnologie das Ausbilden eines Halbleiterchips mit Hilfe eines CMOS-Verfahrens umfasst.
Verfahren nach Anspruch 1, wobei das Ausbilden eines zweiten Halbleiterchips mit Hilfe einer zweiten Verfahrenstechnologie das Ausbilden eines Arrays von Speicherzellen umfasst und wobei das Ausbilden eines ersten Halbleiterchips mit Hilfe einer ersten Verfahrenstechnologie das Ausbilden eines peripheren Schaltkreises aufweist, der über die Durchkontaktierungen mit dem Speicherzellen-Array gekoppelt ist, wobei der periphere Schaltkreis zum Zugriff auf Informationen zu und von adressierten Bereichen des Arrays dient.
Verfahren nach Anspruch 8, wobei das Speicherzellen-Array ein Array mit DRAM-Speicherzellen aufweist.
Verfahren nach Anspruch 9, wobei der zweite Halbleiterchip eine Mehrzahl von Transistoren aufweist, wobei jeder Transistor einen NMOS-Transistor umfasst.
Verfahren nach Anspruch 1, wobei die Mehrzahl der Anschlüsse einer zweiten Halbleitervorrichtung Durchkontaktierungen aufweisen.
Verfahren nach Anspruch 11, welches weiterhin das Ausdünnen des zweiten Halbleiterchips aufweist, so dass sich jede Durchkontaktierung von der Oberfläche zu einer gegenüber liegenden Oberfläche erstreckt.
Speichervorrichtung mit – einem ersten Halbleiterchip, der ein Array nichtflüchtiger Speicherzellen aufweist, wobei das Speicherarray durch Anlegen einer ersten Spannung an das Array ausgelesen wird und wobei in das Array durch Anlegen einer zweiten Spannung an das Array eingeschrieben wird, wobei die zweite Spannung höher als die erste Spannung ist; und – einen zweiten Halbleiterchip, der einen externen Eingangsknoten zum Empfangen der ersten Spannung aufweist, wobei der zweite Halbleiterchip Schaltungen aufweist, die zur Generierung der zweiten Spannung aus der ersten Spannung dienen; – wobei der erste und zweite Halbleiter so gestapelt sind, dass die zweite Spannung dem ersten Halbleiterchip vom zweiten Halbleiterchip über mindestens eine Durchkontaktierung zur Verfügung gestellt wird, wobei sich die mindestens eine Durchkontaktierung in einem inneren Bereich eines ersten Halbleiterchips oder des Halbleiterchips befindet und sich von einer oberen Oberfläche zu einer gegenüber liegenden, unteren Oberfläche des einen Halbleiterchips erstreckt.
Vorrichtung nach Anspruch 13, wobei das Array nicht-flüchtiger Speicherzellen ein Array von Flash-Speicherzellen aufweist.
Vorrichtung nach Anspruch 14, wobei das Array nicht-flüchtiger Speicherzellen ein Array von Floating-Gate-Speicherzellen aufweist.
Vorrichtung nach Anspruch 13, wobei der erste Halbleiterchip eine Mehrzahl von Transistoren mit einer ersten Minimalabmessung und der zweite Halbleiterchip eine Mehrzahl von Transistoren mit einer zweiten Minimalabmessung aufweist, wobei die zweite Minimalabmessung größer als die erste Minimalabmessung ist.
Vorrichtung nach Anspruch 16, wobei die zweite Minimalabmessung mehr als zweimal so groß wie die erste Minimalabmessung ist.
Vorrichtung nach Anspruch 13, wobei der erste Halbleiterchip eine Mehrzahl von Transistoren aufweist, von denen jeder ein Gate-Dielektrikum mit einer ersten Dicke aufweist und wobei der zweite Halbleiterchip eine Mehrzahl von Transistoren aufweist, von denen jeder ein Gate-Dielektrikum mit einer zweiten Dicke aufweist, wobei die zweite Dicke größer als die erste Dicke ist.
Vorrichtung nach Anspruch 13, wobei die zweite Spannung mindestens zweimal so groß wie die erste Spannung ist.
Vorrichtung nach Anspruch 18, wobei die erste Spannung 1,5 V und die zweite Spannung 3,0 V oder mehr beträgt.
Speichervorrichtung mit – einem ersten Halbleiterchip mit einem DRAM-Speicherzellen-Array, wobei jede Speicherzelle einen an einen Speicherkapazität gekoppelten Auswahltransistor aufweist, wobei der erste Halbleiterchip keine darauf angebrachten p-Kanaltransistoren umfasst; und – einem zweiten Halbleiterchip mit peripheren Schaltungen zum Zugriff auf das Speicherzellen-Array, wobei die peripheren Schaltungen sowohl n-Kanal- als auch p-Kanaltransistoren aufweisen, die miteinander verbunden sind und so den Schaltkreis bilden; – wobei der erste und der zweite Halbleiter so gestapelt sind, dass die peripheren Schaltungen auf das DRAM-Speicherzellen-Array über eine Mehrzahl von Durchkontaktierungen zugreifen, wobei sich die Durchkontaktierungen in einem inneren Bereich eines ersten Halbleiterchips oder des zweiten Halbleiterchips befinden und sich von einer oberen Oberfläche zu einer gegenüber liegenden unteren Oberfläche des einen Halbleiterchips erstrecken.
Vorrichtung nach Anspruch 21, wobei jede Speicherzelle einen Auswahltransistor umfasst, der mit einem Grabenkondensator gekoppelt ist, wobei sich der Grabenkondensator in Halbleitermaterial des ersten Halbleiterchips erstreckt.
Vorrichtung nach Anspruch 21, wobei jeder n-Kanal-Transistor der peripheren Schaltkreise ein n-dotiertes Gate und jeder p-Kanaltransistor der peripheren Schaltkreise ein p-dotiertes Gate aufweist.
Vorrichtung nach Anspruch 21, wobei die peripheren Schaltkreise Adresspuffer und Decoder aufweisen, die zwischen externe Eingänge und die Durchkontaktierungen gekoppelt sind.
Vorrichtung nach Anspruch 24, wobei sich die Durchkontaktierungen in dem zweiten Halbleiterchip befinden, wobei der zweite Halbleiterchip weiterhin Anschlüsse zum Empfangen von Signalen aus einer externen Quelle aufweist.
Vorrichtung nach Anspruch 21, wobei jeder Auswahltransistor ein Gate und einen entlang einer Seitenwand des Gates angeordneten Spacer umfasst, wobei sich zwei angrenzende Auswahltransistoren einen Bitleitungskontakt teilen, der angrenzend an die Spacer der beiden angrenzenden Auswahltransistoren ausgebildet ist, wobei der Bitleitungskontakt selbstjustierend im Hinblick auf die Spacer ist.