CN101207055A - 堆叠式半导体元件 - Google Patents

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Abstract

使用第一工艺技术形成第一半导体芯片。在第一半导体芯片中形成多个通孔，以及使第一半导体芯片变薄，以使每个通孔都从芯片的上表面延伸至下表面。使用不同于第一工艺技术的第二工艺技术形成第二半导体芯片。第二半导体芯片在一个表面上具有多个触点。邻近于第二半导体芯片安装第一半导体芯片以使多个通孔中的一些电连接至多个触点中相关联的一些。

Description

堆叠式半导体元件
技术领域
本发明大体涉及电子器件，且更具体地涉及堆叠式半导体元件。
背景技术
在制造电子元件过程中的一个目标在于使各种元件的尺寸最小化。例如，期望诸如移动电话和个人数字助理(PDA)的手持装置尽可能的小。为了实现该目标，包括在这些装置中的半导体电路应该尽可能的小。使这些电路更小的一种方法是堆叠承载这些电路的芯片。
已知有多种使堆叠中的芯片相互连接的方法。例如，形成在每个芯片表面处的焊垫可以被丝焊(wire-bonded)至公共基板或堆叠中的其他芯片。另一个实例是所谓的微凸块3D封装，其中每个芯片都包括按照规定路线(例如，沿芯片的外边缘)到达电路板的多个微凸块。
使堆叠中的芯片相互连接的另一个方法是使用通孔。通孔穿过基板延伸，从而使不同芯片上的电路相互电连接。相比于其他技术，通孔互连在互连密度方面会具有优势。虽然对于可以堆叠的芯片的数量在理论上没有限制，但是从堆叠内部散热的能力会作为一个实际的问题而限制芯片的数量。
发明内容
使用第一工艺技术形成第一半导体芯片。在第一半导体芯片中形成多个通孔，以及使该第一半导体芯片变薄，以使每个通孔都从该芯片的上表面延伸至下表面。使用不同于第一工艺技术的第二工艺技术形成第二半导体芯片。该第二半导体芯片在一个表面上具有多个触点。邻近于该半导体芯片安装第一半导体芯片，以使多个通孔中的一些电连接至相关联的多个触点中的一些。
在附图和以下的说明书中阐述了本发明的一个或多个实施例的细节。从说明书和附图、以及从权利要求书中，本发明的其他特征、目的、和优点将变得显而易见。
附图说明
为了更彻底地理解本发明及其优点，下面将结合附图进行说明，其中：
图1是第一实施例的堆叠式布置的视图；
图2是形成堆叠式布置的一个实施例的流程图；
图3是非易失性存储器实施例的视图；
图4是图3的实施例的示意图/框图；
图5是非易失性存储装置的可替换实施例；
图6是本发明的存储器实施例的视图；
图7是存储器实施例的框图；以及
图8是DRAM实施例的示意图。
具体实施方式
下面详细讨论当前优选实施例的制造和使用。然而，应该理解，本发明提供了可以在多种具体环境中实现的多种可应用的发明构思。所述的具体实施例仅是制造和使用本发明的具体方法的示例，并不用于限制本发明的范围。
下面将参照具体环境中的优选实施例(即，非易失性存储装置)来描述本发明。然而，本发明也可以被应用至其他半导体元件，下面将清楚地描述该应用的几个实例。本领域的技术人员还将会认识到其他的实例。
本发明的实施例使用堆叠来建立3D芯片封装。将芯片堆叠在另一芯片上提供了一种实现密度、增强的功能性和/或附加性能的手段。实现芯片堆叠全部优点的一种方法是使用深孔或通孔来连接芯片。这些过孔从芯片的一个面处的有源电路延伸至该芯片的下表面。
传统的闪存缩小的问题之一在于高电压(HV)电路的缩小。在这些电路中所使用的电压根据使用的技术而可以在15到20V的范围内变化，并且芯片的高电压部分变得极难与闪存阵列的缩小保持同步。在一个方面中，本发明使用3D芯片堆叠来解决这个问题。
在一个实施例中，将高电压电路和低电压电路分隔至3D堆叠的不同层次。作为这种分隔的结果，解决了处理兼容性的问题，且该结果是低成本的闪存芯片堆叠，其中，低电压元件和高电压元件都被优化为提供最好的性能和最低的成本。如本文中所述，该构思还可以被应用于其他应用。
在一个实例中，布置闪存芯片(包括阵列区)的低电压部分以使来自闪存芯片的高电压部分的通孔可以(例如，通过硅接触)连接至适当的点。芯片的低电压区和高电压区被处理为分隔的层次，并被结合在一起以形成低成本3D闪存堆叠。可以按照产品的布局原则和密度要求来添加其他的层次。
图1示出了简化实例。在该图中，第一芯片10安装在第二芯片20之上。芯片10和20通常为至少部分地通过通孔12和22电连接的单个的基板半导体管芯。为了说明的目的，只示出了两个通孔。在实际应用中，可以使用大量的过孔。还可以使用其他的连接方式(例如，接触凸块或丝焊件)将芯片10和20电连接。
可以在芯片的任一表面上形成有源电路(例如，晶体管和其他元件)。例如，可以面对面(即，一个芯片的有源电路邻近于另一个芯片的有源电路)、背对背或面对背来安装这些芯片。虽然示出了两个芯片，但是应该理解，可以制造具有更多芯片的堆叠。此外，两个芯片均被示为具有通孔。在其他实施例中，只有一个(或没有)芯片包括通孔。
下面将参照图2的流程图30来描述图1所示的元件的制造。流程图30的左侧用于描述制造第一芯片10的处理，而流程图30的右侧用于描述制造第二芯片20的处理。因此，参照标号包括“-1”或“-2”。对任一个步骤的一般描述都将省略连字符部分。
如框32所示，在半导体晶片的表面处形成有源电路。该集成电路可以包括晶体管、电阻器、电容器、电感器或用于形成集成电路的其他元件。例如，可以由隔离区(例如，浅沟槽隔离)将包括晶体管(例如，CMOS晶体管)的有源区相互分隔开。该处理可以被称作前段工艺(front end)或前段线工艺(FEOL)。
在该优选实施例中，使用第一工艺技术形成第一芯片10以及使用不同于第一工艺技术的第二工艺技术形成第二芯片20。制造高级半导体产品的挑战之一是各种工艺技术的兼容性。例如，在如上所述的闪存的情况下，高电压区具有大的尺寸，而单元阵列(cellarray)可以被缩小至更小的尺寸。结合不同的工艺技术会增加处理成本、降低产量以及影响性能。虽然通过只将合适的地方(realestate)专用于每个部分就可以表示布局的尺寸，但是必须调整这些工艺以产生其他的装置特征。继续以闪存实例为例，在高电压电路中使用厚栅极电介质，而在存储器阵列中使用薄的栅极电介质。其他的不同可以包括结深度、注入浓度等。
对于这一点，所提供的唯一实例是诸如存在于闪存(或其他非易失性存储器)中的高电压/低电压方案。如上所述，该构思还应用于其他的工艺技术。例如，第一半导体芯片10可以形成为包括模拟电路，而第二半导体芯片20可以形成为包括数字电路。通常使用不同的工艺技术来制造这种混合信号产品。
正如一个具体实例，可以将本发明的构思用在包括模拟-数字电路的装置中。这种类型的装置可以包括被精确制造成不同(或相同)值的电容器的阵列。在一个实施例中，可以使用与电路的其余部分的材料不一致的或至少不便于与电路的其余部分的材料一起使用的高介电材料来制造这些电容器。在这种情况下，第一芯片10可以包括电容器阵列，而第二芯片20包括其他的电路。
在另一个实施例中，第一半导体芯片10使用形成双极器件的工艺技术，而第二半导体芯片20使用形成CMOS器件的第二工艺技术。通过仔细地结合这两种工艺而将传统的BiCMOS器件形成在单个芯片上。使用本发明的构思，可以制造两个独立的晶片，其中的每一个都被优化为特定技术。使用通孔12和/或22可以将必须紧密连接的元件相互连接，以不牺牲性能。
在再一个实施例中，第一半导体芯片10使用形成存储单元阵列的第一工艺技术，而第二半导体芯片20使用形成通过通孔12和/或22连接至存储单元阵列的外围电路的第二工艺技术。例如，外围电路可以可操作地从阵列的寻址区存取信息。如下将更详细讨论的，存储单元阵列可以是动态随机存取存储单元阵列。
前面的段落提供了可以利用本发明的多个方面的技术的具体实例。其他技术也可以被利用。
返回图2，框34用于示出在前段工艺期间形成的元件可以通过金属化件互连，有时称作后段线工艺(BEOL)。金属化件形成在有源电路之上以及与有源电路电接触。金属化件和有源电路一起形成完整功能集成电路。换言之，芯片的电功能可以通过互连的有源电路来执行。在逻辑芯片中，金属化件可以包括多个(例如9个或更多)铜层。在其他器件(诸如DRAM)中，金属化件可以是铝。在其他实施例中，可以使用其他的材料。实际上，如果使用了其他导体，金属化件事实上无需是金属。
现在参照框36，在金属化件层上形成最终钝化层。该最终钝化层可以包括多于一层的材料，诸如仅作为几个实例列出的二氧化硅、氮化硅或氮氧化硅或聚酰亚胺。最终钝化层包括暴露出接触区的开口。
框38示出了通孔的形成。可以穿过半导体晶片(即，从前表面延伸至背表面)形成多个通孔。这些通孔如本文中所述进行电连接。图2的流程图包括框38-1和框38-2两者。然而，应该理解，通孔可以只穿过一个芯片延伸。例如，堆叠中的上部芯片可以不包括通孔。如另一个实例，堆叠中的下部芯片可以通过其它手段连接至板。
可选地，如框40所示，晶片可以例如通过研磨而从背面变薄。使晶片(或芯片，如果该晶片已经被单个化(singulated))变薄的优点在于产生较低侧面的元件，以及缩短了通孔的长度，这增强了电特性以及加速了过孔蚀刻(via etch)处理。
框42用于表示可以将完成的元件堆叠在一起。于2006年11月22日提交的同时待审的申请号No.11/602,536提供了一种堆叠两个元件的方法，将其结合于此作为参考。
如上所述，在一个实施例中，将非易失性存储器阵列与可被用于对该阵列进行编程的较高电压电路进行堆叠。下面参照图3和图4来进一步详细描述这样的实例。
现在参照图3，存储装置50包括与第二半导体芯片54堆叠在一起的第一半导体芯片52。第一半导体芯片包括非易失性存储单元阵列。如在图4中示意性所示，通过向该阵列施加第一电压来从存储器阵列58进行读取，以及通过向该阵列施加第二电压来对其进行写入。该第二电压可以在高电压芯片54上产生。
图4的示意图示出了浮动栅存储单元阵列58的一部分。这些存储单元被安排在多行和多列的矩阵中，其中，这些单元的每一列都被电连接至位线BL以及这些存储单元的每一行都被字线WL所连接。每条字线WL都连接至可向该阵列提供用于编程的高电压的编程电路60。为了简化，未示出操作该阵列所需的其他电路(诸如寻址电路和读取电路)。例如，使用其他类型的存储单元(诸如电荷捕获存储单元)也是可能的。
高电压电路设置在芯片54中。如在Brown and Brewer的Nonvolatile Semiconductor Memory Technology：A ComprehensiveGuide to Understanding and Using NVSM Devices，IEEE Press，1998，p.282中所述，操作闪存所需的电压可以在从用于堆叠栅闪存的12V到用于poly-to-poly隧道擦除的25V的范围内变化。在其他技术中，可以使用其他的操作电压。为了对付这些电压，使用各种隔离工艺来提供足够高的高场导通电压，以及足够高的结击穿电压。例如，相比于可比一代的逻辑技术可以使用较厚的场氧化物。在另一个实例中，可以使用深沟槽隔离。除了隔离技术，晶体管技术也必须对付高电压。在不同芯片上设置高电压部分和低电压部分帮助简化这些不同技术的工艺，并且由于减少了用于每个芯片的处理步骤而能够提高产量。
如图3所示，堆叠半导体芯片52和54，以经由至少一个通孔56将较高电压提供给阵列电路。在所示的实例中，面朝下将非易失性存储器芯片52安装至基板62上。即，图4的有源电路(诸如阵列58)形成在最靠近基板62的芯片52的表面上。该电路接收来自通孔56(从芯片52的有源表面延伸至背面)的较高电压。在一个实例中，该较高电压至少为较低电压的两倍。
在一个实施例中，高电压电路54可接收来自通孔57的较低电压，并由该低电压产生高电压。在另一个实例中，高电压电路包括用于接收低压电源的其他连接，例如，至基板62或其他电路的外部连接。
在图3的实例中，只有第一芯片52包括通孔。高电压芯片54是堆叠中的上部芯片，因此，其不需要通孔。其他的构造也是可能的。
例如，图5示出了将高电压芯片54夹置在存储器阵列芯片52a和52b之间的构造。在这种情况下，高电压芯片54包括通孔56和57，它们如上所述提供电源电压。为了示出多个选项之一，丝焊件64被示为将非易失性存储器芯片52a和52b电连接至基板62。
图6～图8示出了使用本发明构思的另一个实例。在该实例中，第一半导体芯片72包括动态随机存取存储(DRAM)单元阵列。第二半导体芯片74包括用于对阵列72进行存取的外围电路。传统DRAM工艺存在的问题之一在于埋置通道PMOS晶体管的使用，该晶体管降低了产品成本但是牺牲了性能。通过将DRAM装置的逻辑部分分离出去，可以解决该问题。
在该实施例中，可以将用于制造阵列的NMOS技术与用于该阵列的外围或逻辑部分的CMOS技术一样放置在独立的层次上，作为用于该阵列的外围或逻辑部分的CMOS技术。作为这种分离的结果，解决了工艺兼容性的问题，这可以导致低成本、高性能的DRAM单元，其中，NMOS和PMOS器件两者都是最优的。
例如，在传统的存储装置中，存取晶体管(图8中的92)和相邻存取晶体管之间的间隔必须非常小。每个存取晶体管都包括栅极和沿栅极侧壁布置的隔离物。两个相邻存取晶体管共享邻近于该两个相邻存取晶体管的隔离物而形成的位线触点。该位线触点相对于隔离物进行自对准。
在一个实例中，在芯片74中设置既包括n沟道晶体管又包括p沟道晶体管的外围电路。该芯片包括通孔76，通过通孔可以对存储器阵列72进行存取。由于通过外围电路设置外部输入/输出连接，因此该芯片74被安装在基板78上。该构造不是必须的。
该构造的一个优点在于可以优化晶体管。例如，在传统的DRAM中，通常以n型杂质掺杂n沟道和p沟道外围晶体管两者的栅极。这产生埋置p沟道晶体管，为了进行适当的操作，必须以p型注入物对其进行反掺杂(counterdoped)。虽然这减少了处理成本，但这增加了p沟道晶体管的穿通敏感度，并会导致非常大的p沟道晶体管。
另一方面，在本发明的实施例中，外围电路的每个n沟道晶体管都包括n掺杂栅极，以及外围电路的每个p沟道晶体管都包括p掺杂栅极。这可以使用标准的逻辑处理而容易地实现，并与独立处理的阵列无关。同样，可以只使用NMOS晶体管来制造该阵列，即，使得晶体管中的每一个晶体管都是NMOS晶体管(即，没有任何的PMOS晶体管)。
在另一个实施例中，对DRAM的NMOS部分(包括逻辑和阵列区)进行布局，以使来自PMOS芯片的深硅触点(deep siliconcontact)可以连接至适当的点。单独对NMOS芯片和PMOS芯片进行处理，然后将它们接合到一起以形成具有高性能低成本的3D堆叠。可以按照产品的布局指南和密度要求来添加其他层次。
图7和图8提供了关于芯片72和74的进一步详细解释。图7示出了DRAM装置的功能框图。为了对阵列72中的特定单元进行存取，将地址选择信号ADDR传送至列地址缓冲器(CAB)82和行地址缓冲器(RAB)84。在典型的DRAM芯片中，列地址和行地址共享外部管脚，以在第一时间接收行地址，以及在第二时间接收列地址。ADDR信号可以由外部装置(例如，存储器控制器(未示出))来传送。
列地址缓冲器82和行地址缓冲器84适于缓冲地址信号。列地址缓冲器82的输出以及行地址缓冲器84的输出分别连接至列解码器86和行解码器88。列解码器86和行解码器88适于分别对从列地址缓冲器82和行地址缓冲器84接收的信号进行解码，以向阵列72提供信号输入，使得可以选择所选的行和列。
在图7中，解码器86和88均被示为单个的电路块。然而，应该理解，这些解码器可以执行多个层次的预解码和解码。这些层次中的一些或全部(或一个都不)可以被计时(clock)。
在阵列72中被寻址的数据D将经由数据缓冲器(DB)90而被写入到存储器中或从该存储器中读取。图1中的这部分再一次被简化。数据缓冲器90和相关联的线用于表示读取和写入路径，这些路径可以包括大量线和其他元件(例如，副感测放大器)。
图7还示出了时钟输入CLK以说明存储装置可以被同步。为了进一步说明这一点，将时钟信号CLK提供至每个电路块。应该理解，尽管可以将外部时钟提供至阵列中的各种元件，但是从时钟可以得到多个可以连续运行或仅在需要时运行的时钟信号。
图8示出了更详细的存储器阵列72。如图8所示，存储器阵列72包括布置在矩阵型结构或阵列中的多个存储单元。每个单元C0，C1，C2...Cn都包括存取晶体管92(其典型的为n沟道金属氧化物半导体场效应晶体管(MOSFET))，与电容器94(例如，深沟电容器或堆叠电容器)串联连接。如图所示，每个存取晶体管92的栅极都连接至字线WL0，且晶体管92的一个源极/漏极区连接至位线BL0。晶体管92的第二源极/漏极区连接至存储电容器94的一端。存储电容器94的另一端连接至基准电压(例如，VBHL/2)。
这些位线被组成为位线对，例如，BL0和bBL0。每个位线对BL0/bBL0都连接至感测放大器96，该放大器被配置为放大一个位线对中的两条位线之间的电压差。使用具有1.5V的位线高电平(VBLH)的锁存式感测放大器来实现中层(mid-level)感测。均衡和预充电电路98也连接至位线对中每条位线之间以在位线上提供合适的初始电压。
在操作过程中，将位线预充电至初始值，典型的为写入单元的物理量1的值的一半。在优选实施例中，该电压电平被称作VBLH(位线高)且其为约1.5V。优选地，VBLH在片上产生。设置均衡电路来保证位线对中的每条位线都被预充电至相同的电平，例如，VBLH/2或约0.75V。由信号EQL来启动预充电和均衡电路。
为了从阵列中读取数据位，在所选择的字线WL之一上放置高电压(例如，VPP)。该信号可以由行解码器84(图7)来产生。例如，电源电压VPP可以从外部电源电压得到或可以在芯片74中产生。
字线上的高电压将引起连接至字线的每个存储单元的传输晶体管导通。因此，电荷将从存储单元传输到位线(在物理1(例如，VBHL)的情况下)或从位线传输到存储单元(在物理零(例如，0V)的情况下)。当感测放大器96由信号SET激活时，其将感测物理1或0，并产生对应于从单元读取的信号的差电压。
在每列和本地输入/输出线I/O和bI/O之间设置一对传输晶体管91。由于与每列(只示出了BL0/bBL0和BL1/bBL1)相关联的感测放大器96将产生对应于与所选择的行(由所选择的字线确定)相关联的单元的位，因此将列选择信号CSLn提供至传输晶体管91来选择连接至本地I/O的多个列之一。(当然，一些结构将包括多个I/O，在这种情况下，将单个的选择信号CSLn连接至多于一列的多个传输晶体管)。
副感测放大器(SSA)93连接至每条I/O线以放大电压电平。启动CSL的逻辑电路中断SSA 93。在优选实施例中，该电路不仅包括用于读取的感测放大器而且还包括用于驱动I/O线的写缓冲器。“SSA”基本可以处于以下三种状态之一：预充电(如果没有读取或写入)、读取、或写入。
当发出读取指令时，CSL被激活，且感测放大器(通常时钟锁存)都连接至I/O线。锁存的时钟与CSL激活同步。当发出写入指令时，再次激活CSL，但是将感测放大器与I/O线断开，而代之以连接写驱动器。与进行读取的情况一样，驱动器的时钟与CSL激活同步。
将会以与读取相似的方式来执行写操作。首先，必须已经预先激活字线，例如，激活库。接下来，将数据放置在I/O线上且激活CSL。该种复写主感测放大器引起BL和bBL变化(只在不同数据状态的情况下)且数据被传送至存储单元。
尽管已经参照示例性实施例描述了本发明，但是不用于在限制性意义上解释本发明说明书。对于本领域技术人员，可以参照本说明书对示例性实施例以及本发明的其他实施例进行各种修改和组合。因此，所附权利要求书旨在包括任意的这种修改或实施例。

Claims (26)

1.一种用于形成半导体元件的方法，所述方法包括：
使用第一工艺技术形成第一半导体芯片，所述第一半导体芯片包括具有有源电路的上表面和与所述上表面相对的下表面；
在所述第一半导体芯片中形成多个通孔；
使所述第一半导体芯片变薄，以使至少在所述变薄之后，每个通孔都从所述上表面延伸至所述下表面；
使用第二工艺技术形成第二半导体芯片，所述第二工艺技术不同于所述第一工艺技术，所述第二半导体芯片在一个表面上具有多个触点；以及
邻近于所述第二半导体芯片安装所述第一半导体芯片，以使所述多个通孔中的一些通孔电连接至所述多个触点中相关联的一些触点。
2.根据权利要求1所述的方法，其中，使用第一工艺技术形成第一半导体芯片包括形成具有高电压器件的半导体芯片；以及其中，使用第二工艺技术形成第二半导体芯片包括形成具有低电压器件的半导体芯片。
3.根据权利要求2所述的方法，其中，所述第二半导体芯片包括非易失性存储单元的阵列，以及其中，所述第一半导体芯片包括用于处理所述非易失性存储单元的所述阵列中的所述存储单元的电路。
4.根据权利要求3所述的方法，其中，所述非易失性存储单元包括浮动栅闪存单元。
5.根据权利要求3所述的方法，其中，所述非易失性存储单元包括电荷捕获存储单元。
6.根据权利要求1所述的方法，其中，使用第一工艺技术形成第一半导体芯片包括形成带有模拟电路的半导体芯片，以及其中，使用第二工艺技术形成第二半导体芯片包括形成带有数字电路的半导体芯片。
7.根据权利要求1所述的方法，其中，使用第一工艺技术形成第一半导体芯片包括使用双极工艺形成半导体芯片，以及其中，使用第二工艺技术形成第二半导体芯片包括使用CMOS工艺形成半导体芯片。
8.根据权利要求1所述的方法，其中，使用第二工艺技术形成第二半导体芯片包括形成存储单元的阵列，以及其中，使用第一工艺技术形成第一半导体芯片包括形成经由所述多个通孔连接至所述存储单元的阵列的外围电路，所述外围电路可操作地从所述阵列的寻址区存取信息。
9.根据权利要求8所述的方法，其中，所述存储单元的阵列包括动态随机存取存储单元的阵列。
10.根据权利要求9所述的方法，其中，所述第二半导体芯片包括多个晶体管，所述多个晶体管中的每一个都包括NMOS晶体管。
11.根据权利要求1所述的方法，其中，第二半导体芯片的所述多个触点包括通孔。
12.根据权利要求11所述的方法，进一步包括：
使所述第二半导体芯片变薄，以使每个通孔都从所述表面延伸至相对面。
13.一种存储装置，包括：
第一半导体芯片，包括非易失性存储单元的阵列，通过向所述阵列施加第一电压来读取所述阵列，以及通过向所述阵列施加第二电压来对所述阵列进行写入，所述第二电压高于所述第一电压；以及
第二半导体芯片，具有用于接收所述第一电压的外部输入节点，所述第二半导体芯片具有可操作地由所述第一电压产生所述第二电压的电路；
其中，堆叠所述第一半导体和所述第二半导体，以经由至少一个通孔将所述第二电压从所述第二半导体芯片提供至所述第一半导体芯片，所述至少一个通孔位于所述第一半导体芯片或所述第二半导体芯片中一个半导体芯片的内部，并从所述一个半导体芯片的上表面延伸至相对的下表面。
14.根据权利要求13所述的装置，其中，所述非易失性存储单元的阵列包括闪存单元的阵列。
15.根据权利要求14所述的装置，其中，所述非易失性存储单元的阵列包括浮动栅存储单元的阵列。
16.根据权利要求13所述的装置，其中，所述第一半导体芯片包括具有第一最小尺寸的多个晶体管，以及所述第二半导体芯片包括具有第二最小尺寸的多个晶体管，所述第二最小尺寸大于所述第一最小尺寸。
17.根据权利要求16所述的装置，其中，所述第二最小尺寸大于所述第一最小尺寸的两倍。
18.根据权利要求13所述的装置，其中，所述第一半导体芯片包括多个晶体管，其中的每一个晶体管都具有第一厚度的栅极电介质，以及其中，所述第二半导体芯片包括多个晶体管，其中的每一个晶体管都具有第二厚度的栅极电介质，所述第二厚度大于所述第一厚度。
19.根据权利要求13所述的装置，其中，所述第二电压至少是所述第一电压的两倍。
20.根据权利要求18所述的装置，其中，所述第一电压等于或小于1.5V，以及所述第二电压等于或大于3.0V。
21.一种存储装置，包括：
第一半导体芯片，包括动态随机存取存储单元的阵列，
每个所述存储单元都包括连接至存储电容器的存取晶体管，所述第一半导体芯片不具有设置于其上的p沟道晶体管；以及第二半导体芯片，包括用于对所述存储单元的阵列进行存取的外围电路，所述外围电路包括两者相互连接以形成所述电路的n沟道晶体管和p沟道晶体管；
其中，堆叠所述第一半导体和所述第二半导体，以使所述外围电路经由多个通孔对所述动态随机存取存储单元的阵列进行存取，所述通孔位于所述第一半导体芯片或所述第二半导体芯片中一个半导体芯片的内部，并从所述一个半导体芯片的上表面延伸至相对的下表面。
22.根据权利要求21所述的装置，其中，每个存储单元都包括连接至沟道式电容器的存取晶体管，所述沟道式电容器延伸至所述第一半导体芯片的半导体材料中。
23.根据权利要求21所述的装置，其中，所述外围电路的每个n沟道晶体管都包括n掺杂栅极，所述外围电路的每个p沟道晶体管都包括p掺杂栅极。
24.根据权利要求21所述的装置，其中，所述外围电路包括连接至外部输入和所述通孔之间的地址缓冲器和解码器。
25.根据权利要求24所述的装置，其中，所述通孔位于所述第二半导体芯片中，所述第二半导体芯片进一步包括用于从外部源接收信号的触点。
26.根据权利要求21所述的装置，其中，每个存取晶体管都包括栅极和沿所述栅极的侧壁布置的隔离物，两个相邻存取晶体管共用邻近于所述两个相邻存取晶体管的所述隔离物而形成的位线触点，所述位线触点与所述隔离物自对准。
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