CN112635441A - 闪存器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种闪存器件及其制造方法，将各个存储阵列所需的至少部分外围电路和闪存控制器集成到逻辑电路结构中，并使得存储阵列结构和逻辑电路结构通过具有金属互连结构的键合结构层键合在一起并相互通信，由此，不仅使得存储阵列、闪存控制器、存储阵列的外围电路之间实现了通信，还大幅缩短了存储阵列和闪存控制器之间的通信路径长度，因此降低了通信延迟，减小了功耗。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种闪存器件及其制造方法。
背景技术
目前，传统的NAND闪存芯片包括存储阵列以及存储阵列所需的页面缓冲器(pagebuffer)等外围电路(peripheral circuits)，用于实现数据的存储，NAND闪存控制器(Flash Controller)芯片用于管理(包括读、写、擦除时钟控制、硬件ECC校验等操作)存储在NAND闪存芯片存储中的数据以及与计算机和/或电子设备进行通信，闪存控制器可以提供各种逻辑控制功能。请参考图1和图2，传统的NAND闪存芯片(Flash chip)10和传统的NAND闪存控制器(Flash Controller)芯片20主要由两种方式实现通信：第一种是通过整合到相同封装中(如图1所示)，这种方式闪存控制器芯片20和NAND闪存芯片10垂直堆叠在一起，但是仍然要求通过引线键合将单独的闪存控制器芯片20连接到NAND闪存芯片10，会导致片间通信延迟、功耗高和带宽限制等问题；第二种方式是集成到同一PCB电路板上(如图2所示)，这种方式的闪存控制器芯片20和NAND闪存芯片10相互分立，闪存控制器芯片20需要通过相对传输较慢的系统总线与主处理器和NAND闪存芯片10进行通信，也会导致片间通信延迟、功耗高和带宽限制等问题。
发明内容
本发明的目的在于提供一种闪存器件及其制造方法，以解决闪存控制器芯片和存储阵列之间的片间通信延迟、功耗高和带宽限制等问题。
为实现上述目的，本发明提供一种闪存器件，包括依次堆叠在一起的：
存储阵列结构，其中形成有至少一个存储阵列；
键合结构层，其中形成有金属互连结构；
逻辑电路结构，其中形成有闪存控制器及各个所述存储阵列所需的至少部分外围电路；
其中，所述存储阵列结构与所述逻辑电路结构通过所述键合结构层键合在一起，且各个所述存储阵列与所述逻辑电路结构通过所述金属互连结构电性连接。
可选地，所述键合结构层包括具有第一金属互连结构的第一键合层以及具有第二金属互连结构的第二键合层，具有第一金属互连结构的第一键合层与所述存储阵列结构形成在第一衬底上，具有所述第二金属互连结构的第二键合层与所述逻辑电路结构形成在第二衬底上，所述第一金属互连结构和各个所述存储阵列电性连接，所述第二金属互连结构与所述闪存控制器和/或所述至少部分外围电路电性连接，且所述第一键合层和所述第二键合层键合在一起时，所述第二金属互连结构和所述第一金属互连结构电性互连，以使得各个所述存储阵列与所述逻辑电路结构电性连接。
可选地，所述存储阵列结构包括三维NAND存储阵列或二维NAND存储阵列。
可选地，所述外围电路包括页面缓冲器、地址解码器、感测放大器、字线驱动器、电荷泵、电流基准电路、电压基准电路及无源组件中的至少一种。
可选地，所述逻辑电路结构中形成有包括各个所述存储阵列所需的页面缓冲器在内的一部分外围电路，所述存储阵列结构中还形成有各个所述存储阵列所需的另一部分外围电路，所述各个所述存储阵列和所述另一部分外围电路在所述存储阵列结构的片内实现电性连接。
可选地，所述闪存控制器和所述至少部分外围电路在所述逻辑电路结构的片内实现电性连接。
可选地，所述闪存控制器包含用于控制各个所述存储阵列的存储单元的擦、写、读操作的高压MOS晶体管，以及，用于逻辑运算及IO接口的常压MOS晶体管，所述常压MOS晶体管包括工作电压为1.1V、1.2V、1.35V、1.5V、1.8V和2.5V的MOS晶体管中的至少一种，所述高压MOS晶体管的工作电压高于2.5V。
基于同一发明构思，本发明还提供一种本发明所述的闪存器件的制造方法，包括以下步骤：
提供第一衬底，并在所述第一衬底上形成至少一个存储阵列，以形成存储阵列结构；
在所述存储阵列结构上形成具有第一金属互连结构的第一键合层，所述第一金属互连结构与各个所述存储阵列电性连接；
提供第二衬底，并在所述第二衬底上形成闪存控制器以及各个所述存储阵列所需的至少部分外围电路，以形成逻辑电路结构；
在所述逻辑电路结构上形成具有第二金属互连结构的第二键合层，所述第二金属互连结构与所述逻辑电路结构电性连接；
将所述第二键合层和所述第一键合层键合在一起，且使得所述第一金属互连结构和所述第二金属互连结构电性互连，以形成将所述逻辑电路结构和所述存储阵列结构混合键合在一起的键合结构层。
可选地，通过在所述第一衬底上执行包括键合介质层沉积、打孔、金属填充和化学机械平坦化在内的工艺，在所述存储阵列结构上形成具有第一金属互连结构的第一键合层，且所述第一衬底上沉积的键合介质层将所述存储阵列结构掩埋在内；
通过在所述第二衬底上执行包括键合介质层沉积、打孔、金属填充和化学机械平坦化，在所述逻辑电路结构上形成具有第二金属互连结构的第二键合层，且所述第二衬底上沉积的键合介质层将所述逻辑电路结构掩埋在内。
可选地，将所述第二键合层和所述第一键合层键合在一起之后，还包括：对所述第一衬底背向所述第一键合层的一面进行减薄，和/或，对所述第二衬底背向所述第二键合层的一面进行减薄。
与现有技术相比，本发明的技术方案至少具有以下有益效果之一：
1、将各个存储阵列所需的至少部分外围电路和闪存控制器集成到逻辑电路结构中，并使得存储阵列结构和逻辑电路结构通过键合结构层键合在一起并通过键合界面的金属互连结构相互电连接并通信，由此，不仅使得各个存储阵列、闪存控制器、各个存储阵列的外围电路之间可以通过键合界面处的金属互连结构实现通信，还大幅缩短了各个存储阵列和闪存控制器之间的通信路径长度，由此降低了通信延迟。
2、由于键合结构层中的金属互连结构可以大幅缩短各个存储阵列和闪存控制器之间的通信路径长度，因此减少了功率损失，从而降低了功耗。
3、由于可以将各个存储阵列所需的页面缓冲器(Page Buffer)集成到逻辑电路结构中，因此可以根据各个存储阵列的位置定向优化逻辑电路结构中页面缓冲器的布局，从而提高闪存器件的带宽。
4、由于存储阵列结构和逻辑电路结构可以通过键合工艺结合在一起，因此在键合之前，可以使得存储阵列结构和逻辑电路结构的制造工艺相互独立，互相不受制约，有利于产品的个性化定制设计。
附图说明
图1和图2是现有的闪存控制器和闪存芯片之间的配合方式示意图。
图3和图4是本发明具体实施例的闪存器件的结构示意图。
图5是本发明具体实施例的常压MOS器件的剖面结构示意图。
图6是本发明具体实施例的常压MOS晶体管区的俯视结构示意图。
图7是本发明具体实施例的高压MOS器件的剖面结构示意图。
图8是本发明具体实施例的高压MOS晶体管区的俯视结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
请参考图3，本发明一实施例提供一种闪存器件，包括自下而上依次堆叠的逻辑电路结构32、键合结构层31和存储阵列结构30。
存储阵列结构30可以通过采用存储单元制造工艺对第一衬底(未图示)加工而形成，其中形成有至少一个存储阵列300，每个存储阵列300由若干存储单元按阵列排布形成。存储阵列300可以是二维NAND存储阵列，也可以是三维NAND存储阵列。
逻辑电路结构32可以通过采用集成电路制造的前段制程工艺对第二衬底(未图示)加工而形成，其中形成有闪存控制器320以及各个所述存储阵列300所需的至少部分外围电路，所述外围电路可以分为页面缓冲器(Page Buffer)321以及除页面缓冲器321以外的其他外围电路322，其中，其他外围电路322可以是任意能实现闪存控制器320与存储阵列300之间的信号转换、传递等功能的合适电路，包括但不限于地址解码器(可以是行解码器、列解码器)、感测放大器、字线驱动器、电荷泵、电流基准电路、电压基准电路及无源组件(例如电容器、电阻、电感等)等等。闪存控制器320分别与页面缓冲器321以及页面缓冲器321以外的其他外围电路322之间实现片内电性连接。
另外，逻辑电路结构32中的页面缓冲器321的布局，可以根据存储阵列结构30中各个存储阵列300的位置，来定向优化，由此可以提高闪存器件的带宽。
请参考图5至图6，所述逻辑电路结构32包含用于逻辑运算及IO接口的常压MOS晶体管，所述常压MOS晶体管包括工作电压为1.1V、1.2V、1.35V、1.5V、1.8V和2.5V的MOS晶体管中的至少一种。所述常压MOS晶体管包括常压NMOS管和常压PMOS管，且常压NMOS管的管区400和常压PMOS管的管区402通过浅沟槽隔离结构STI隔离开，常压NMOS管和常压PMOS管的结构均具有：形成在第二衬底表面上且依次堆叠的栅氧层GOX以及栅极G，形成在栅极G和栅氧层GOX的侧壁上的侧墙(未图示)，形成在栅极G两侧的第二衬底中的源极S和漏极D。常压NMOS管的源极S和漏极D以及沟道401可以直接形成在第二衬底中或者形成在第二衬底的低压P阱或者高压P阱中，常压NMOS管的源极S和漏极D周围的第二衬底中还形成有轻掺杂区NLDD，常压PMOS管的源极S和漏极D以及沟道403可以形成在第二衬底的低压N阱或者高压N阱中，常压PMOS管的源极S和漏极D周围的第二衬底中还形成有轻掺杂区PLDD。常压NMOS管和常压PMOS管的栅氧层GOX的厚度相同，例如为20埃～70埃。
请参考图7至图8，所述逻辑电路结构32还包含用于控制各个所述存储阵列300的存储单元的擦、写、读等操作的高压MOS晶体管，所述高压MOS晶体管的工作电压高于2.5V，例如为3.3V或5V等。所述高压MOS晶体管包括高压NMOS管和高压PMOS管，且高压NMOS管的管区500和高压PMOS管的管区503通过浅沟槽隔离结构STI隔离开，高压NMOS管和高压PMOS管的结构均具有：形成在第二衬底表面上且依次堆叠的栅氧层GOX以及栅极G，形成在栅极G两侧的第二衬底中的源极S和漏极D，形成在第二衬底表面上并暴露出源极S和漏极D的绝缘介质层502。高压NMOS管的源极S和漏极D以及沟道501可以直接形成在第二衬底中或者形成在第二衬底的低压P阱或者高压P阱中，高压NMOS管的源极S和漏极D周围的第二衬底中还形成有浅轻掺杂区UNLDD，高压PMOS管的源极S和漏极D以及沟道504可以形成在第二衬底的低压N阱或者高压N阱中，高压PMOS管的源极S和漏极D周围的第二衬底中还形成有轻掺杂区UPLDD。此外，绝缘介质层502覆盖在栅氧层GOX以及栅极G侧壁上并延伸到栅极G的部分顶面上，还覆盖在浅沟槽隔离结构STI的表面上，高压NMOS管和高压PMOS管的栅氧层GOX的厚度相同，且均厚于常压MOS晶体管，例如为300埃～500埃。
此外，需要说明的是，第一衬底和第二衬底可以是本领域技术人员所熟知的任意合适的半导体材料，其可以是仅仅经过集成电路制造的前段制程工艺加工后的衬底，也可以是进行了部分后段制程加工的衬底。具有存储阵列结构30的第一衬底和具有逻辑电路结构32的第二衬底，至少一个衬底是经过背面减薄的，减薄后的厚度为2微米～100微米。第一衬底和第二衬底的面积和尺寸相同，以有利于实现晶圆级混合键合。
所述存储阵列结构30与所述逻辑电路结构32通过所述键合结构层31键合在一起，并通过所述金属互连结构实现各个所述存储阵列300与逻辑电路结构32之间的电性连接。键合结构层31可以通过后段制程(BEOL)工艺，即包括键合介质层沉积、打孔、金属填充和化学机械平坦化等操作形成，其可以一部分制造在已具有存储阵列结构的第一衬底上，另一部分制造在已具有逻辑电路结构的第二衬底上。
由于键合结构层31可以通过后段制程(BEOL)工艺形成，因此其包括金属材质的接触插塞以及介电材质的至少一层键合介质层(还称为用于BEOL的金属间电介质层IMD)，接触插塞形成在相应的键合介质层中，接触插塞一起镶嵌在相应的键合介质层中，接触插塞所用的金属材料可以包括但不限于：钨(W)、钴(Co)、铜(Cu)、铝(Al)、金属硅化物或者其任意组合。键合介质层的材料包括但不限于：氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或者其任意组合。
请参考图3，作为一种示例，所述键合结构层31包括具有第一金属互连结构的第一键合层311和具有第二金属互连结构的第二键合层312，具有所述第一金属互连结构的第一键合层311与所有的所述存储阵列形成在第一衬底上，具有所述第二金属互连结构的第二键合层312与所述闪存控制器、至少部分外围电路形成在第二衬底上，所述第一键合层311中的第一金属互连结构和各个所述存储阵列300电性连接，所述第二键合层312中的第二金属互连结构与所述闪存控制器320和/或所述至少部分外围电路(包括页面缓冲器321及其他外围电路322)电性连接，且所述第二键合层312和第一键合层311键合在一起后，所述存储阵列结构30与所述逻辑电路结构32键合在一起，第二键合层312中的第二金属互连结构和第一键合层311中的第一金属互连结构电性互连，以使得各个所述存储阵列200分别与所述闪存控制器320、页面缓冲器321及其他外围电路322等之间电性连接。
上述实施例中，存储阵列结构30中仅仅设有多个存储阵列300，各个存储阵列300所需的页面缓冲器均转移到逻辑电路结构32中制作，存储阵列结构30和逻辑电路结构32直接通过键合结构层31中的金属互连结构短电连接，即相比现有技术，本实施例的方案将原本与存储阵列集成在同一闪存芯片中的页面缓冲器等外围电路转移到闪存控制器所在的逻辑电路结构中，并在键合前形成金属互连线、在键合后相应的器件直接通过键合界面的金属互连线互连，由此存储阵列与页面缓冲器等外围电路和闪存控制器之间的相互通信可以直接从键合界面处进行，即可以实现通信，且可以避免使用PCB电路板上的长距离的芯片到芯片的数据总线以及封装结构中上层芯片边缘至下层芯片边缘所打的引线，从而大幅缩短了存储阵列和闪存控制器之间的通信路径长度，因此降低了通信延迟，减少了功率损失。同时，由于可以存储阵列所需的页面缓冲器(Page Buffer)集成到逻辑电路结构中，因此可以根据存储阵列的位置定向优化逻辑电路结构中页面缓冲器的布局，从而提高闪存器件的带宽。此外，由于存储阵列结构和逻辑电路结构可以通过键合工艺结合在一起，因此在键合之前，可以使得存储阵列结构和逻辑电路结构的制造工艺相互独立，互相不受制约，有利于产品的个性化定制设计。
此外，需要说明的是，上述实施例中，各个存储阵列所需的所有外围电路均形成在逻辑电路结构中，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，还可以在存储阵列结构中保留各存储阵列所需的部分外围电路(例如电容、电阻等无源组件等等)，将包括页面缓冲器在内的其他外围电路形成在逻辑电路结构中，也能达到大幅缩短存储阵列和闪存控制器之间的通信路径长度、降低通信延迟，减少功率损失的效果。具体请参考图4，页面缓冲器以外的其他一部分外围电路301与各存储阵列300一同集成在存储阵列结构30中，且页面缓冲器以外的其他一部分外围电路301与各存储阵列300之间为片内电连接，页面缓冲器以外的其他一部分外围电路301与各存储阵列300可以均电性连接第一键合层311中的第一金属互连结构；页面缓冲器321、页面缓冲器以外的其他另一部分外围电路322a与闪存控制器320一同集成在逻辑电路结构32中，且页面缓冲器321、页面缓冲器以外的其他另一部分外围电路322a与闪存控制器320之间为片内电连接，页面缓冲器321、页面缓冲器以外的其他另一部分外围电路322a与闪存控制器320可以均电性连接第二键合层312中的第二金属互连结构。第二键合层312和第一键合层311键合在一起，第二金属互连结构与第一金属互连结构电性互连，进而使得各个存储阵列和逻辑电路结构电性连接。此外，这种方式在一些情况下能够有利于进一步缩短闪存器件和存储阵列之间的通信路径，以及，有利于进一步降低制作第二金属互连结构以及键合存储阵列结构和逻辑电路结构的工艺难度。
基于同一发明构思，请参考图3至图8，本发明一实施例还提供一种本发明的上述任一实施例所述的闪存器件的制造方法，包括以下步骤：
S1，提供第一衬底，并通过存储单元制作工艺，在所述第一衬底上形成至少一个存储阵列300，以形成存储阵列结构30；
S2，在所述存储阵列结构30上形成具有第一金属互连结构的第一键合层311，所述第一金属互连结构与各个所述存储阵列300电性连接；
S3，提供第二衬底，并通过集成电路制造的前段制程工艺，在所述第二衬底上形成闪存控制器320以及各个所述存储阵列300所需的至少部分外围电路(包括页面缓冲器321、其他外围电路322)，以形成逻辑电路结构32；
S4，在所述逻辑电路结构32上形成具有第二金属互连结构的第二键合层312，所述第二金属互连结构与所述逻辑电路结构30电性连接；
S5，将所述第二键合层312和所述第一键合层311键合在一起，且使得所述第一金属互连结构和所述第二金属互连结构电性互连，以形成将所述逻辑电路结构32和所述存储阵列结构30混合键合在一起的键合结构层31。
可选地，在步骤S2中，通过在所述第一衬底上执行包括键合介质层沉积、打孔、金属填充和化学机械平坦化在内的工艺，形成具有第一金属互连结构的第一键合层311，所述第一金属互连结构与各个所述存储阵列300电性连接，且所述第一衬底上沉积的键合介质层将所述存储阵列结构30掩埋在内。
可选地，在步骤S4中，通过在所述第二衬底上执行包括键合介质层沉积、打孔、金属填充和化学机械平坦化在内的工艺，形成具有第二金属互连结构的第二键合层312，且所述第二衬底上沉积的键合介质层将所述逻辑电路结构掩埋在内。所述第二金属互连结构与所述闪存控制器320和/或所述至少部分外围电路(包括页面缓冲器321、其他外围电路322)电性连接。
进一步地，在步骤S5中，将所述逻辑电路结构32和所述存储阵列结构30键合在一起的步骤包括：将具有所述第二金属互连结构的第二键合层312和具有所述第一金属互连结构的第一键合层311键合在一起，且使得所述第二金属互连结构和所述第一金属互连结构电性连接，以将所述逻辑电路结构32和所述存储阵列结构30键合在一起，并使得各个所述存储阵列300与逻辑电路结构32中的所述闪存控制器320和所述至少部分外围电路(包括页面缓冲器321、其他外围电路322)等电性连接。
在步骤S5之后，即在将第一键合层和第二键合层键合之后，对所述第一衬底背向所述第一键合层311的一面进行减薄，和/或，对所述第二衬底背向所述第二键合层312的一面进行减薄，以有利于后续塑封工艺等的进行。
需要说明的是，上述的步骤S1和步骤S3的执行顺序不分先后，可以并列进行，也可以依次进行。而由于上述的步骤S2需要在步骤S1之后进行，步骤S4需要在步骤S3之后进行，因此步骤S2和步骤S4的执行顺序取决于步骤S1和步骤S3的执行顺序，并不仅仅限定于上述实施例的举例情况。步骤S5是在步骤S1至步骤S4均完成之后执行。
此外，在步骤S3中，通过在第二衬底上形成多个高压PMOS管、高压NMOS管、常压PMOS管和常压NMOS管等来形成所需的闪存控制器320和页面缓冲器321、其他外围电路322。各种晶体管的制造过程包括但不限于以下各项：光刻、干/湿蚀刻、薄膜沉积、热生长、离子注入、化学机械抛光(CMP)等。其中具体可以形成晶体管结构所需的阱区、源极区S、漏极区D、栅氧层GOX、栅极G、侧墙等。相邻晶体管之间通过浅沟槽隔离结构隔离，闪存控制器和所述至少部分外围电路(包括页面缓冲器321、其他外围电路322)之间也通过浅沟槽隔离结构隔离。
在步骤S5中，可以通过混合键合的方式，来将第一键合层311和第二键合层312键合在一起并实现第一金属互连结构和第二金属互连结构之间的电性互连。
本实施例的闪存器件的制造方法，工艺简单，且能够使得存储阵列结构和逻辑电路结构的制造工艺相互独立，互相不受制约，有利于产品的个性化定制设计。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。
Claims (10)
1.一种闪存器件，其特征在于，包括依次堆叠在一起的：
存储阵列结构，其中形成有至少一个存储阵列；
键合结构层，其中形成有金属互连结构；
逻辑电路结构，其中形成有闪存控制器及各个所述存储阵列所需的至少部分外围电路；
其中，所述存储阵列结构与所述逻辑电路结构通过所述键合结构层键合在一起，且各个所述存储阵列与所述逻辑电路结构通过所述金属互连结构电性连接。
2.如权利要求1所述的闪存器件，其特征在于，所述键合结构层包括具有第一金属互连结构的第一键合层以及具有第二金属互连结构的第二键合层，具有第一金属互连结构的第一键合层与所述存储阵列结构形成在第一衬底上，具有所述第二金属互连结构的第二键合层与所述逻辑电路结构形成在第二衬底上，所述第一金属互连结构和各个所述存储阵列电性连接，所述第二金属互连结构与所述闪存控制器和/或所述至少部分外围电路电性连接，且所述第一键合层和所述第二键合层键合在一起时，所述第二金属互连结构和所述第一金属互连结构电性互连，以使得各个所述存储阵列与所述逻辑电路结构电性连接。
3.如权利要求1所述的闪存器件，其特征在于，所述存储阵列结构包括三维NAND存储阵列或二维NAND存储阵列。
4.如权利要求1所述的闪存器件，其特征在于，所述外围电路包括页面缓冲器、地址解码器、感测放大器、字线驱动器、电荷泵、电流基准电路、电压基准电路及无源组件中的至少一种。
5.如权利要求1或4所述的闪存器件，其特征在于，所述逻辑电路结构中形成有包括各个所述存储阵列所需的页面缓冲器在内的一部分外围电路，所述存储阵列结构中还形成有各个所述存储阵列所需的另一部分外围电路，所述各个所述存储阵列和所述另一部分外围电路在所述存储阵列结构的片内实现电性连接。
6.如权利要求1所述的闪存器件，其特征在于，所述闪存控制器和所述至少部分外围电路在所述逻辑电路结构的片内实现电性连接。
7.如权利要求1所述的闪存器件，其特征在于，所述闪存控制器包含用于控制各个所述存储阵列的存储单元的擦、写、读操作的高压MOS晶体管，以及，用于逻辑运算及IO接口的常压MOS晶体管，所述常压MOS晶体管包括工作电压为1.1V、1.2V、1.35V、1.5V、1.8V和2.5V的MOS晶体管中的至少一种，所述高压MOS晶体管的工作电压高于2.5V。
8.一种权利要求1～7中任一项所述的闪存器件的制造方法，其特征在于，包括：
提供第一衬底，并在所述第一衬底上形成至少一个存储阵列，以形成存储阵列结构；
在所述存储阵列结构上形成具有第一金属互连结构的第一键合层，所述第一金属互连结构与各个所述存储阵列电性连接；
提供第二衬底，并在所述第二衬底上形成闪存控制器以及各个所述存储阵列所需的至少部分外围电路，以形成逻辑电路结构；
在所述逻辑电路结构上形成具有第二金属互连结构的第二键合层，所述第二金属互连结构与所述逻辑电路结构电性连接；
将所述第二键合层和所述第一键合层键合在一起，且使得所述第一金属互连结构和所述第二金属互连结构电性互连，以形成将所述逻辑电路结构和所述存储阵列结构混合键合在一起的键合结构层。
9.如权利要求8所述的制造方法，其特征在于，通过在所述第一衬底上执行包括键合介质层沉积、打孔、金属填充和化学机械平坦化在内的工艺，在所述存储阵列结构上形成具有第一金属互连结构的第一键合层，且所述第一衬底上沉积的键合介质层将所述存储阵列结构掩埋在内；
通过在所述第二衬底上执行包括键合介质层沉积、打孔、金属填充和化学机械平坦化，在所述逻辑电路结构上形成具有第二金属互连结构的第二键合层，且所述第二衬底上沉积的键合介质层将所述逻辑电路结构掩埋在内。
10.如权利要求9所述的制造方法，其特征在于，将所述第二键合层和所述第一键合层键合在一起之后，还包括：对所述第一衬底背向所述第一键合层的一面进行减薄，和/或，对所述第二衬底背向所述第二键合层的一面进行减薄。
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