DE4137721C2 - Datenübertragungsschaltkreis - Google Patents

Datenübertragungsschaltkreis

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Description

Die vorliegende Erfindung bezieht sich auf einen Daten­ übertragungsschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung, wie einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) in einem integrierten Halbleiter­ schaltkreis, und insbesondere auf einen Datenübertragungs­ schaltkreis, der in der Lage ist, bei hoher Integrations­ dichte sehr schnell zu arbeiten.
In letzter Zeit entstand ein Bedürfnis sowohl für eine hohe Integration eines integrierten Halbleiterschaltkreises als auch für eine hohe Betriebsgeschwindigkeit des Chips. Wenn jedoch eine hohe Integration des integrierten Halblei­ terschaltkreises erreicht wird, ist es schwierig, daß der Chip mit hoher Geschwindigkeit arbeitet, und wenn die hohe Betriebsgeschwindigkeit des Chips erreicht wird, ist es schwierig, den Halbleiterschaltkreis mit einem hohen Grad an Integration auszuführen. Daher ist das gleichzeitige Errei­ chen einer hohen Betriebsgeschwindigkeit und einer hohen In­ tegration eines der in dem Gebiet der integrierten Halblei­ terschaltkreise zu lösenden Probleme. Es ist insbesondere eine wohlbekannte Tatsache, daß bei einem Datenübertragungs­ schaltkreis, bei dem hohe hohe Betriebsgeschwindig­ keit und hohe Integration erreicht werden soll, ein verbesser­ tes Herstellungsverfahren für den Datenübertragungsschalt­ kreis und für jedes Element darin ersonnen werden sollte, um für den integrierten Halbleiterschaltkreis eine höhere Inte­ gration und eine höhere Betriebsgeschwindigkeit als derzeit zu erhalten.
Fig. 3 zeigt ein schematisches Diagramm eines herkömmli­ chen Datenübertragungsschaltkreises, wie er aus "1990 Symposium on VLSI Circuits" von Y. Nakagome et al., 1990 IEEE, S. 17, 18 bekannt ist, und Fig. 4 zeigt ein Zeitablaufdiagramm des Lesevorgangs im Schaltkreis der Fig. 3. Der Schaltkreis der Fig. 3 besteht aus Speicherzellen 9 und 10, Wortleitungen 11 und 12, Bitleitungen 15 und 16, ei­ nem Leseverstärker 7 zum Lesen der Bitleitungen 15 und 16, Isoliertransistoren 1, 2, 3 und 4 zum jeweiligen Isolieren der Speicherzellen 9 und 10, Eingabe/Ausgabetransistoren mit einem Kanal, wobei ein Anschluß des Kanals jeweils mit den Bitleitungen 15 und 16 verbunden ist, gemeinsamen Ein­ gabe/Ausgabeleitungen 13 und 14, die jeweils mit dem anderen Anschluß des Kanals der Eingabe/Ausgabetransistoren 5 und 6 verbunden sind, und einem Eingabe/Ausgabeleseverstärker 8 zum Lesen der gemeinsamen Eingabe/Ausgabeleitungen 13 und 14.
Der Betrieb der Fig. 3 wird in Verbindung mit Fig. 4 be­ schrieben. Wenn in der Speicherzelle 9 gespeicherte Daten ausgelesen werden, werden die mit der Speicherzelle 9 ver­ bundenen Isolationstransistoren 1 und 2 angeschaltet, und die Isoliertransistoren 3 und 4 werden ausgeschaltet. Dar­ überhinaus wird die Wortleitung 11 der Speicherzelle 9 aus­ gewählt, so daß die Daten der Speicherzelle 9 auf die Bit­ leitung 15 übertragen werden. Also ist das Potential der Bitleitungen 15 und 16 verschieden, und die Potentialdiffe­ renz zwischen den Bitleitungen 15 und 16 wird durch den Le­ severstärker 7 verstärkt. Danach werden die Daten der Bit­ leitungen 15 und 16 über die Eingabe/Ausgabetransistoren 5 und 6 zu den Eingabe/Ausgabeleitungen 13 und 14 übertragen, wenn ein Spaltenauswahlleitungssignal CSL mit einem logisch "hohen" Zustand an die Gates der Eingabe/Ausgabetransistoren 5 und 6 angelegt wird. Die Potentialdifferenz zwischen den Daten der Eingabe/Ausgabeleitungen 13 und 14, die durch die parasitische Kapazität der Eingabe/Ausgabeleitungen 13 und 14 erniedrigt wird, wird wiederum durch den Ein­ gabe/Ausgabeleseverstärker 8 verstärkt. Das Hauptmerkmal dieses Datenübertragungsschaltkreises liegt darin, daß die Bitleitungen 15 und 16 und die Eingabe/Ausgabeleitungen 13 und 14 mit der Source und dem Drain der Ein­ gabe/Ausgabetransistoren 5 und 6 verbunden sind. Demzufolge entsteht eine Abnahme der Ausgabegeschwindigkeit, die durch die Verzögerungszeit des Spaltenauswahlsignals CSL verur­ sacht wird, da das Spaltenauswahlsignal CSL nach einer hin­ reichenden Verstärkung der Potentialdifferenz zwischen den Bitleitungen 15 und 16 ausgewählt werden muß. Wenn nämlich, wie in Fig. 4 gezeigt, die Potentialdifferenz ΔVBL zwischen den Bitleitungen BL und BL etwa 1 V beträgt, wird das Spal­ tenauswahlleitungssignal CSL im logisch "hohen" Pegel frei­ gegeben. Da außerdem die durch die Eingabe/Ausgabeleitungen 13 und 14 übertragenen Daten durch die Ein­ gabe/Ausgabetransistoren 5 und 6 gehen, wird ein Spannungs­ abfall in der Höhe der Schwellspannung der Ein­ gabe/Ausgabetransistoren 5 und 6 erzeugt. Wenn außerdem die Eingabe/Ausgabetransistoren 5 und 6 eingeschaltet sind, wird, da die Eingabe/Ausgabeleitungen 13 und 14 und die Bit­ leitungen 15 und 16 mit den Eingabe/Ausgabetransistoren 5 und 6 verbunden sind, die parasitische Kapazität verstärkt und die Potentialdifferenz zwischen den zu den Ein­ gabe/Ausgabeleitungen 13 und 14 übertragenen Daten wird wei­ ter verringert. Als Ergebnis wird die Leseempfindlichkeit des Eingabe/Ausgabeleseverstärkers 8 verschlechtert.
Fig. 5 zeigt ein schematisches Diagramm eines weiteren herkömmlichen Datenübertragungsschaltkreises. Der Schalt­ kreis ist offengelegt in "1991 Symposium on VLSI (very large scale integration) Circuit", Texas Instruments, Inc., einer Veröffentlichung über einen 64 Megabit DRAM. Das Merk­ mal des Schaltkreises 5 liegt darin, daß die Daten der Speicherzelle 20 nicht direkt auf die Daten-Ein­ gabe/Ausgabeleitungen 37 und 38 übertragen werden, sondern zu den Gates der Ausgabetransistoren 27 und 28. Als Ergebnis wird die Datenübertragungsgeschwindigkeit schneller, und eine Potentialabnahme durch das Laden der Bitleitungen 21 und 22 wird nicht bewirkt.
Der Datenübertragungsschaltkreis der Fig. 5 umfaßt die Speicherzelle 20, erste Isoliertransistoren 23 und 24, Bit­ leitungen 21 und 22, einen Bitleitungsleseverstärker 25, Sub-Eingabe/Ausgabeleitungen 33 und 34, zweite Isoliertran­ sistoren 31 und 32 zum Isolieren oder Verbinden der Bitlei­ tungen 21 und 22 und der Sub-Eingabe/Ausgabeleitungen 33 und 34, einen Erdungstransistor 26, Ausgabetransistoren 27 und 28, Eingabetransistoren 29 und 30, Übertragungstransistoren 35 und 36, Daten-Eingabe/Ausgabeleitungen 37 und 38 und einen Eingabe/Ausgabeleitungsleseverstärker 39 zum Lesen der Daten-Eingabe/Ausgabeleitungen 37 und 38.
Ein Speicherfeldblock 40, der durch die gestrichelte Li­ nie gezeigt ist, ist ein Teil eines gegebenen Speicherfeld­ blocks, der in Fig. 6 im Detail gezeigt ist. Beim Betrachten der Fig. 6 wird deutlich, warum die zweiten Isoliertransi­ storen 31 und 32 der Fig. 5 verwendet werden. Es gibt näm­ lich in dem Speicherfeldblock der Fig. 6 eine Mehrzahl von Speicherzellen, und jede Bitleitung ist mit jeder Speicher­ zelle verbunden. Daher wird die Steuerung der zweiten Iso­ liertransistoren benötigt, um eine gegebene Bitleitung unter diesen Bitleitungen auszuwählen.
Unter Bezugnahme auf Fig. 7, die ein Zeitablaufdiagramm des Schaltkreises der Fig. 5 während des Lesevorgangs zeigt, wird die Betriebscharakteristik der Schaltkreises der Fig. 5 im Detail beschrieben. Es sollte festgestellt werden, daß, da die Ausgabetransistoren 27 und 28 zum Lesen und die Ein­ gabetransistoren 29 und 30 zum Schreiben getrennt aufgebaut sind, ein Lesespaltenauswahlleitungssignal RCSL und ein Schreibspaltenauswahlleitungssignal WCSL zum jeweiligen Steuern der obigen Transistoren getrennt angelegt wird. Der Lesevorgang von Daten in der Speicherzelle 20 läuft folgen­ dermaßen ab. Die ersten Isoliertransistoren 23 und 24 werden eingeschaltet und die Daten der Speicherzelle 20 werden zur Bitleitung 21 übertragen. Also wird die Potentialdifferenz zwischen den Bitleitungen 21 und 22 durch den Leseverstärker 25 verstärkt. Wenn die zweiten Isoliertransistoren 31 und 32 eingeschaltet werden, werden die Daten zu den Sub-Ein­ gabe/Ausgabeleitungen 33 und 34 und weiter zu den Gates der Ausgabetransistoren 27 und 28 übertragen. Wenn das Lesespal­ tenauswahlleitungssignal RCSL ausgewählt wird, wird zu die­ sem Zeitpunkt der Erdungstransistor 26 eingeschaltet und die Ausgabetransistoren 27 und 28 dienen als Leseverstärker. Wenn mit anderen Worten zum Beispiel die Daten der Speicher­ zelle 20 im logisch "hohen" Zustand sind, wird der Ausgabe­ transistor 27 angeschaltet und der Ausgabetransistor 28 wird ausgeschaltet. In diesem Fall wird, wenn die Übertragungstransistoren 35 und 36 angeschaltet sind, das Potential der Dateneingabe/Ausgabeleitung 37 das Erdpotential. Es ist klar, daß auf ähnliche Weise, wenn die Daten der Speicher­ zelle 20 logisch "0" sind, das Potential der Datenein­ gabe/Ausgabeleitung 38 das Erdpotential wird. Demzufolge werden die Daten der Eingabe/Ausgabeleitungen 37 und 38 über den Eingabe/Ausgabeleseverstärker 39 zum Äußeren des Chips übertragen. Das heißt, die Daten der Speicherzelle 20 werden ausgelesen.
Zum Schreiben der Daten in die Speicherzelle 20, nachdem gegebene Daten zu den Dateneingabe/Ausgabeleitungen 37 und 38 übertragen worden sind, sollten zunächst die Übertra­ gungstransistoren 35 und 36 angeschaltet werden. Wenn das Schreibespaltenauswahlleitungssignal WCSL ausgewählt wird und die Eingabetransistoren 29 und 30 eingeschaltet sind, werden die Daten der Eingabe/Ausgabeleitungen 37 und 38 zu den Sub-Eingabe/Ausgabeleitungen 33 und 34 übertragen. Wenn die zweiten Isoliertransistoren 31 und 32 angeschaltet sind, werden die Daten zu den Bitleitungen 21 und 22 übertragen und die Potentialdifferenz der Daten wird beim Bitleitungs­ leseverstärker 25 verstärkt. Danach werden die Daten über die ersten Isoliertransistoren 23 und 24 in der Speicher­ zelle 20 gespeichert.
Da bei dem in Fig. 5 gezeigten Datenübertragungsschalt­ kreis die Sub-Eingabe/Ausgabeleitungen 33 und 34, die das Potential der Bitleitungen 21 und 22 zu den Datenein­ gabe/Ausgabeleitungen 37 und 38 übertragen, direkt mit den Gates der Ausgabetransistoren 27 und 28 verbunden sind, ist die Ausgabegeschwindigkeit im Vergleich mit dem Schaltkreis der Fig. 3 verbessert. Jedoch wird während des Schreib/Lesevorgangs ein Spannungsabfall erzeugt. Genauer wird während des Lesevorgangs, da zum Übertragen der Daten der Eingabe/Ausgabeleitungen 37 und 38 die Daten der Bitlei­ tungen 21 und 22 durch die beiden NMOS-Transistoren 31 und 35 beziehungsweise 32 und 36 gehen sollten, ein Spannungsab­ fall von 2VTH erzeugt (wobei VTH die Schwellspannung eines NMOS-Transistors ist). Dies führt zu einer Verzögerung des Schaltzeitpunktes während des komplementären Schaltvorgangs der Ausgabetransistoren 27 und 28. Das bedeutet, wie in Fig. 7 gezeigt, daß, wenn ein Signal ϕSAE als Versorgungsspan­ nungspegel VCC freigegeben wird, wodurch die zweiten Iso­ liertransistoren 31 und 32 angeschaltet werden, selbst dann, da die Potentialdifferenz zwischen den Sub-Ein­ gabe/Ausgabeleitungen 33 und 34 nach hinreichender Verstär­ kung des Potentials der Bitleitungen 21 und 22 durch den Bitleitungsleseverstärker 25 verstärkt wird, der Freigabe­ zeitpunkt des Lesespaltenauswahlleitungssignals RCSL verzö­ gert wird. Demzufolge wird die Geschwindigkeit des Daten­ zugriffs verringert. Außerdem wird während des Lesevorgangs, da zum Übertragen der Daten der Eingabe/Ausgabeleitungen 37 und 38 zu den Bitleitungen 21 und 22 die Daten durch die drei NMOS-Transistoren 31, 29 und 35 beziehungsweise 32, 30 und 36 gehen sollten, ein Spannungsabfall von 3VTH erzeugt.
Um die obigen Probleme in dem in Fig. 5 gezeigten Schaltkreis zu verhindern, sollte die zwischen den Gates der ersten Isoliertransistoren 23 und 24, der zweiten Isolier­ transistoren 31 und 32 und der Übertragungstransistoren 35 und 36 angelegte Spannung höher sein als die Versorgungs­ spannung VCC, und ein vorgegebener Anhebeschaltkreis (nicht gezeigt) wird benötigt. Da dies jedoch zu einer Verschlech­ terung der hohen Integration führt, ist die Anwendung auf eine zukünftige VLSI-Halbleiterspeichervorrichtung schwie­ rig.
Der Erfindung liegt die Aufgabe zugrunde, einen Datenübertragungsschaltkreis mit den Merkmalen des Oberbegriffs aus Anspruch 1, wie er aus "1990 Symposium on VLSI Circuits" von Y. Nakagoma et al., 1990 IEEE, S. 17, 18 bekannt ist, so weiterzubilden, daß die Datenübertragungsgeschwindigkeit beim Lesen/Schreiben bei gleichzeitig hohem Integrationsgrad des Schaltkreises erhöht wird.
Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
Die obige Aufgabe und weitere Vorteile der vorliegen­ den Erfindung werden durch eine Detailbeschreibung des be­ vorzugten Ausführungsbeispiels der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen deutlicher.
Fig. 1 zeigt ein schematisches Diagramm eines Datenüber­ tragungsschaltkreises nach der vorliegenden Erfindung.
Fig. 2 zeigt ein Zeitablaufdiagramm während des Lesevor­ gangs des Schaltkreises der Fig. 1.
Fig. 3 zeigt ein schematisches Diagramm eines herkömmli­ chen Datenübertragungsschaltkreises.
Fig. 4 zeigt ein Zeitablaufdiagramm während des Lesevor­ gangs des Schaltkreises der Fig. 3.
Fig. 5 zeigt ein schematisches Diagramm eines weiteren herkömmlichen Datenübertragungsschaltkreises.
Fig. 6 zeigt ein detaillierteres schematisches Schalt­ kreisdiagramm des Schaltkreises der Fig. 5.
Fig. 7 zeigt ein Zeitablaufdiagramm während des Lesevor­ gangs des Schaltkreises der Fig. 5.
In Fig. 1 besteht die Dateneingabe/Ausgabeleitung, die die Datenübertragung durchführt, aus einem Paar gemeinsamer Eingabe/Ausgabeleitungen. Eingabe- und Ausgabevorrichtungen sind getrennt vorgesehen und werden jeweils durch unter­ schiedliche Steuerungssignale betrieben. Um nämlich die Da­ teneingabe/Ausgabe bei hoher Geschwindigkeit zu betreiben, wird das Gate eines Ausgabetransistors der Ausgabevorrich­ tung direkt mit einer Bitleitung verbunden, und der Kanal eines Eingabetransistors der Eingabevorrichtung wird zwi­ schen der gemeinsamen Eingabe/Ausgabeleitung und der Bitlei­ tung angeschlossen. Darüberhinaus wird zum Erreichen der ho­ hen Integration des Schaltkreises die Datenein­ gabe/Ausgabeleitung mit einem Paar von gemeinsamen Ein­ gabe/Ausgabeleitungen konstruiert, um so die Anzahl der Transistoren zu reduzieren.
Wie gezeigt, ist ein Paar von Bitleitungen 65 und 66 mit Speicherzellen 61 und 62 verbunden, die jeweils gegebene Da­ ten speichern. Isoliertransistoren 67, 68, 69 und 70 trennen die jeweiligen Speicherzellen 61 und 62. Ein Leseverstärker 73 verstärkt die Potentialdifferenz eines Paares von Bitlei­ tungen 65 und 66. Erste und zweite Eingabe/Ausgabeleitungen 71 und 72 führen die komplementäre Datenübertragung durch. Der Kanal eines ersten Eingabetransistors 77 ist zwischen der zweiten (oder ersten) Eingabe/Ausgabeleitung 72 (oder 71) und der Bitleitung 65 angeschlossen, und ein Steuerungs­ anschluß ist so angeschlossen, daß er ein Schreibspaltenaus­ wahlleitungssignal WCSL empfängt, während der Kanal eines zweiten Eingabetransistors 78 zwischen der ersten (oder zweiten) Eingabe/Ausgabeleitung 71 (oder 72) und der Bitlei­ tung 66 angeschlossen ist, und ein Steuerungsanschluß so an­ geschlossen ist, daß er ein Schreibspaltenauswahlleitungssi­ gnal WCSL empfängt. Ein Kanalanschluß eines Entladungstran­ sistors 74 ist mit dem Erdpotential verbunden, wobei ein Steuerungsanschluß zum Erhalt eines Lesespaltenauswahllei­ tungssignals RCSL angeschlossen ist. Ein erster Ausgabetran­ sistor 75 umfaßt einen Kanal, der zwischen dem anderen Ka­ nalanschluß des Entladungstransistors 74 und der zweiten (oder ersten) Eingabe/Ausgabeleitung 72 (oder 71) ange­ schlossen ist, wobei ein Steuerungsanschluß mit der Bitlei­ tung 65 verbunden ist. Der Kanal eines zweiten Ausgabetran­ sistors ist zwischen dem anderen Kanalanschluß des Entla­ dungstransistors 74 und der ersten (oder zweiten) Ein­ gabe/Ausgabeleitung 71 (oder 72) angeschlossen ist, wobei ein Steuerungsanschluß mit der Bitleitung 66 verbunden ist. Wenn auch in der Zeichnung nicht gezeigt, befinden sich die Speicherzellen 61 und 62 in verschiedenen Speicherblöcken, und ein Datenübertragungsschaltkreis bearbeitet zwei Spei­ cherfeldblöcke.
Als nächstes wird der Betrieb des obigen Datenübertra­ gungsschaltkreises unter Bezugnahme auf Fig. 2 beschrieben. Es sollte festgestellt werden, daß die Ausgabetransistoren 75 und 76 als Schalttransistoren verwendet werden, wie in Fig. 5 gezeigt. Beim Lesen von in der Speicherzelle 61 ge­ speicherten Daten wird eine Wortleitung 63 ausgewählt, und die Daten der Speicherzelle 61 werden zur Bitleitung 65 übertragen. Dann wird die Potentialdifferenz zwischen den Bitleitungen 65 und 66 durch den Leseverstärker 73 ver­ stärkt. Danach wird, wenn das Lesespaltenauswahlleitungssi­ gnal RCSL ausgewählt wurde, der Entladungstransistor 74 ange­ schaltet, und die ersten und zweiten Ausgabetransistoren 75 und 76 werden als augenblickliche Leseverstärker verwendet. Mit anderen Worten behält, wie in Fig. 2 gezeigt, das Poten­ tial der ersten Eingabe/Ausgabeleitung 71 seinen Pegel, da der zweite Übertragungstransistor 76 ausgeschaltet ist. Das Potential der zweiten Eingabe/Ausgabeleitung 72 kommt über den Entladungstransistor zum Erdpotentialpegel, da der erste Ausgabetransistor 75 eingeschaltet ist. Dann wird die Poten­ tialdifferenz zwischen den ersten und zweiten Ein­ gabe/Ausgabeleitungen 71 und 72 durch den Leseverstärker 79 weiter verstärkt, und die Ausgabe des Leseverstärkers 79 wird zum Chipäußeren übertragen. Der obige Lesevorgang wird mit hoher Geschwindigkeit durchgeführt, und zwar schneller, als wenn das Potential der Bitleitungen über den Kanal des Eingabe/Ausgabetransistors zur Eingabe/Ausgabeleitung über­ tragen würde, wie in Fig. 3 gezeigt. Da es außerdem nicht notwendig ist, daß die Daten durch zwei NMOS-Transistoren 31 und 35 oder 32 und 36 gehen, wie in Fig. 5 gezeigt, gibt es keinen Spannungsabfall.
Als nächstes wird der Datenschreibvorgang beschrieben. Nehmen wir zum Beispiel an, daß auf den ersten und zweiten Eingabe/Ausgabeleitungen 71 und 72 komplementäre Daten über­ tragen werden. Wenn dann das Schreibspaltenauswahlleitungs­ signal WCSL ausgewählt wird, werden die Daten der ersten und zweiten Eingabe/Ausgabeleitungen über die ersten und zweiten Eingabetransistoren 77 und 78 auf die Bitleitungen 65 und 66 übertragen. Danach werden die Daten der Bitleitungen 65 und 66 in der Speicherzelle 61 (oder 62) als Hochpegeldaten über den Leseverstärker 73 zum Verstärken der Spannung einer Bit­ leitung gespeichert. Da bei dem obigen Schreibvorgang die Daten nur durch einen Eingangstransistor gehen, wird die Schreibverstärkung verbessert, Daten mit einem höheren Pegel als die in Fig. 5 werden zur Bitleitung übertragen, und die Datenübertragung wird schneller verglichen mit dem Schalt­ kreis der Fig. 5. Also wird die Dateneingabe/Ausgabe bei ho­ her Geschwindigkeit durchgeführt. Auch ist die Konstruktion des erfindungsgemäßen Datenübertragungsschaltkreises ein­ fach, weswegen eine hohe Integration einfach erreicht werden kann. Insbesondere wird während des Lesevorgangs kein Span­ nungsabfall erzeugt. Während des Schreibvorgangs wird der Spannungsabfall nur durch einen NMOS-Transistor erzeugt. Da­ her besteht keine Notwendigkeit, einen Anhebeschaltkreis zu konstruieren, wie im Falle der Fig. 5 nötig. Darüberhinaus sollte im Falle der Fig. 5 ein Paar von Datenein­ gabe/Ausgabeleitungen mit dem Speicherfeldblock vorgesehen sein. Da sich in der vorliegenden Erfindung zwei Datenfeld­ blöcke ein Paar von Dateneingabe/Ausgabeleitungen teilen, bearbeitet ein Datenübertragungsschaltkreis zwei Speicher­ feldblöcke.
Wie oben beschrieben, kann der erfindungsgemäße Daten­ übertragungsschaltkreis gleichzeitig den sehr schnellen Be­ trieb eines Chips und die hohe Integration in einem inte­ grierten Halbleiterschaltkreis erreichen. Dies führt zu ei­ nem bedeutenden Beitrag zum kompakten Design eines künftigen integrierten Halbleiterschaltkreises und zum Verkürzen des Datenzugriffszeit.

Claims (7)

1. Datenübertragungsschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung mit ersten und zweiten Speicherfeldblöcken, die eine Vielzahl von Speicherzellen (61, 62) aufweisen, welche vorgegebene Daten speichern; mit einer Vielzahl von Bitleitungen (65, 66), die jeweils mit den ersten und zweiten Speicherfeldblöcken verbunden sind; mit einer Vielzahl von Isoliertransistoren (67, 68, 69, 70), die mit den Bitleitungen (65, 66) zur Auswahl des ersten oder zweiten Speicherfeldblocks verbunden sind; mit einem ersten Bitleitungsabfrageverstärker (73) zum Verstärken einer Potentialdifferenz zwischen der einen der Bitleitungen (65) und der anderen der Bitleitungen (66); mit einer Vielzahl von gemeinsamen Eingabe-/Ausgabeleitungen (71, 72) zum gemeinsamen Übertragen der Daten der ersten und zweiten Speicherfeldblöcke; und mit einer Eingabevorrichtung (77, 78) und einer Ausgabevorrichtung (74, 75, 76) zum Übertragen von auf den gemeinsamen Eingabe-/Ausgabeleitungen (71, 72) zu den Bitleitungen (65, 66) oder umgekehrt übermittelten Daten, dadurch gekennzeichnet, daß die Eingabeeinrichtung (77, 78) einen zwischen den gemeinsamen Eingabe-/Ausgabeleitungen (71, 72) und den Bitleitungen (65, 66) angeschlossenen Kanal aufweist und durch ein gegebenes Steuersignal (WCSL) betreibbar ist, daß die Ausgabevorrichtung (74, 75, 76) mit einem Steueranschluß an den Bitleitungen (65, 66) angeschlossen ist und einen Kanal aufweist, wobei ein Anschluß des Kanals an den gemeinsamen Eingabe-/Ausgabeleitungen (71, 72) zum Übertragen einer zwischen einer Bitleitung (65) und der anderen Bitleitung (66) der Bitleitungen anliegenden Potentialdifferenz zu den gemeinsamen Eingabe-/Ausgabeleitungen (71, 72) angeschlossen ist, wobei die Potentialdifferenz durch ein gegebenes Betriebssignal (RCSL) abfragbar ist.
2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Eingabevorrichtung aufweist:
einen ersten Eingabetransistor (77) mit einem zwischen einer Eingabe-/Ausgabeleitung (72) der gemeinsamen Eingabe-/Ausgabeleitungen (71, 72) und einer Bitleitung (65) angeschlossenen Kanal, wobei ein Steuerungsanschluß des Transistors zum Empfang des Steuersignals (WCSL) verschaltet ist; und
einen zweiten Eingabetransistor (78) mit einem zwischen der anderen Eingabe-/Ausgabeleitung (71) der gemeinsamen Eingabe-/Ausgabeleitungen (71, 72) und der anderen Bitleitung (66) angeschlossenen Kanal, wobei ein Steueranschluß des Transistors zum Empfang des Steuersignals (WCSL) verschaltet ist.
3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß das Steuersignal (WCSL) ein Spaltenauswahlsignal zum Einschreiben ist.
4. Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ausgabevorrichtung aufweist:
einen Entladetransistor (74) mit einem Kanal, von welchem ein Anschluß mit dem Erdpotential verschaltet ist, und dessen Steueranschluß zum Empfang des Betriebssignals (RCSL) verschaltet ist;
einen ersten Ausgabetransistor (75) mit einem zwischen dem anderen Kanalanschluß des Entladetransistors (74) und einer Eingabe-/Ausgabeleitung (72) verschalteten Kanal, dessen Steueranschluß mit einer Bitleitung (65) verschaltet ist; und
einem zweiten Ausgabetransistor (76) mit einem zwischen dem anderen Kanalanschluß des Entladetransistors (74) und der anderen Eingabe-/Ausgabeleitung (71) verschalteten Kanal, dessen Steueranschluß mit der anderen Bitleitung (66) verschaltet ist.
5. Schaltkreis nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß das Betriebssignal (RCSL) ein Spaltenauswahlsignal zum Auslesen ist.
6. Schaltkreis nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß eine Betriebszeit des Betriebssignals (RCSL) von der Betriebszeit des Steuersignals (WCSL) verschieden ist.
7. Schaltkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Entladetransistor (74) einen komplementären Schaltvorgang der ersten und zweiten Ausgabetransistoren (75, 76) bewirkt, wenn das Betriebssignal (RCSL) anliegt.
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