DE102007039763A1 - Integrierte Schaltung, Chipstapel und Datenverarbeitungssystem - Google Patents

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Abstract

Eine integrierte Schaltung weist eine erste Verbindung und eine Speicherschaltung auf. Die integrierte Schaltung ist zwischen einem Master-Betriebsmodus, in dem ein Puffer zwischen der ersten Verbindung und der Speicherschaltung aktiviert ist, und einem Slave-Betriebsmodus umschaltbar, in dem der Puffer zwischen der ersten Verbindung und der Speicherschaltung deaktiviert ist.

Description

  • Ausführungsbeispiele der Erfindung beziehen sich auf eine integrierte Schaltung, einen Chipstapel und ein Datenverarbeitungssystem.
  • Es ist die Aufgabe der vorliegenden Erfindung, eine integrierte Schaltung mit einem Speicher, einen Chipstapel, ein Datenverarbeitungssystem und eine integrierte Schaltung mit verbesserten Charakteristika zu schaffen.
  • Diese Aufgabe wird durch eine integrierte Schaltung mit einem Speicher gemäß Anspruch 1 und Anspruch 38, einen Chipstapel gemäß Anspruch 29, ein Datenverarbeitungssystem gemäß Anspruch 37 und eine integrierte Schaltung gemäß Anspruch 39 gelöst.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1a ein schematisches Blockdiagramm eines Speicherchips gemäß einem Ausführungsbeispiel der Erfindung;
  • 1b ein schematisches Blockdiagramm eines Speicherchips gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 2 ein schematisches Blockdiagramm eines Speicherchips gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 3 ein schematisches Diagramm eines Chipstapels gemäß einem Ausführungsbeispiel der Erfindung;
  • 4 ein schematisches Blockdiagramm eines Chipstapels gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 5 ein schematisches Blockdiagramm eines Chipstapels gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 6a eine grafische Darstellung eines Durch-Silizium-Durchkontaktierung-Stapels (TSV-Stapel; TSV = Through-Silicon Via);
  • 6b eine grafische Darstellung eines gepufferten Stapels auf Basis einer Umverteilungsschicht; und
  • 7 ein schematisches Blockdiagramm eines Datenverarbeitungssystems gemäß einem Ausführungsbeispiel der Erfindung.
  • 1a zeigt ein schematisches Blockdiagramm eines Speicherchips (oder allgemeiner einer integrierten Schaltung, die einen Speicher aufweist) gemäß einem Ausführungsbeispiel der Erfindung. Der Speicherchip ist in seiner Gesamtheit mit 10 bezeichnet.
  • Der Speicherchip 10 weist eine Speicherschaltung 20 auf. Zudem weist der Speicherchip 10 eine Verbindung oder erste Verbindung 30 und einen Puffer 40 auf, der zwischen die erste Verbindung 30 und die Speicherschaltung 20 geschaltet ist.
  • Der Speicherchip 10 ist zwischen einem Master-Betriebsmodus, in dem der Puffer 40 zwischen der ersten Verbindung 30 und der Speicherschaltung 20 aktiviert ist, und einem Slave-Betriebsmodus, in dem der Puffer 40 deaktiviert ist, umschaltbar.
  • Folglich ist ein Speicherchip 10 mit einem umschaltbaren Puffer 40 vorgesehen, derart, dass der Speicherchip 10 beispielsweise in einem Master-Modus und in einem Slave-Modus betrieben werden kann. In dem Master-Modus kann der Speicherchip 10 verwendet werden, um Daten über die erste Verbindung 10 zu empfangen und die empfangenen und gepufferten Daten beispielsweise zu einem anderen Speicherchip (nicht gezeigt) (beispielsweise über eine zweite Verbindung, die nicht gezeigt ist) weiterzuleiten. Bei einigen Ausführungsbeispielen kann der Speicherchip zudem auch in der Lage sein, Daten zu empfangen, beispielsweise von einem anderen Speicherchip, und die Daten über den Puffer 40 und die erste Verbindung 30 weiterzuleiten.
  • In dem Slave-Modus ist der Puffer 40 deaktiviert und kann nicht wesentlich zu einem Leistungsverbrauch beitragen. In dem Slave-Modus kann der Puffer 40 ferner in einen Zustand versetzt werden, in dem der Puffer 40 keine anderen Kommunikationswege in dem Speicherchip 10 stört. Gemäß einigen Ausführungsbeispielen kann der Speicherchip 10 einen Datenaustausch mit der Speicherschaltung 20 über eine gewisse andere Verbindung (eine andere als die erste Verbindung) durchführen. Der Speicherchip 10 kann beispielsweise Daten (z. B. Adressdaten, Steuerdaten oder Speicherdaten) von einem anderen Speicherchip (der mit dem Speicherchip 10 identisch sein kann oder nicht) empfangen. Gemäß einigen Ausführungsbeispielen kann zudem der Speicherchip 10, der sich in dem Slave-Modus befindet, Daten zu einem anderen Speicherchip weiterleiten, der sich in dem Master-Modus befindet, wobei beispielsweise der Speicherchip, der sich in dem Master-Modus befindet, als eine Puffervorrichtung dienen kann.
  • Gemäß einigen Ausführungsbeispielen kann somit ein Satz von Speicherchips 10 vorgesehen sein, wobei einer der Speicher chips konfiguriert ist, um in dem Master-Betriebsmodus betrieben zu werden, und wobei zumindest einer der Speicherchips in dem Slave-Betriebsmodus betrieben wird. Der Speicherchip, der in dem Master-Betriebsmodus betrieben wird, kann als eine Puffervorrichtung für die Speicherchips dienen, die in dem Slave-Betriebsmodus betrieben werden.
  • Gemäß einigen anderen Ausführungsbeispielen kann ein Chipstapel zumindest zwei Master-Vorrichtungen aufweisen. Bei einigen Ausführungsbeispielen kann jeder Master-Vorrichtung zumindest eine Slave-Vorrichtung zugewiesen sein. Mit anderen Worten ausgedrückt kann eine erste Master-Vorrichtung (z. B. ein Speicherchip, der konfiguriert ist, um in dem Master-Betriebsmodus wirksam zu sein) mit einer entsprechenden ersten Slave-Vorrichtung gekoppelt sein (z. B. einem Speicherchip, der konfiguriert ist, um in dem Slave-Betriebsmodus wirksam zu sein). Eine zweite Master-Vorrichtung (z. B. ein Speicherchip, der konfiguriert ist, um in dem Master-Betriebsmodus wirksam zu sein) kann mit einer zweiten Slave-Vorrichtung gekoppelt sein (z. B. einem Speicherchip, der konfiguriert ist, um in dem Slave-Betriebsmodus wirksam zu sein).
  • 1b zeigt ein schematisches Blockdiagramm eines Speicherchips gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Speicherchip von 1b ist in seiner Gesamtheit mit 100 bezeichnet. Der Speicherchip 100 weist eine Schaltung 110 auf. Ein Signaltor bzw. Signalport der Schaltung 110 (die beispielsweise eine Speicherschaltung sein kann) ist mit einer umschaltbaren bzw. schaltbaren Schnittstelle 120 gekoppelt. Die umschaltbare Schnittstelle 120 kann beispielsweise eine unidirektionale oder bidirektionale Schnittstelle sein. Im Folgenden wird Bezug auf eine bidirektionale Schnittstelle genommen, aber der Speicherchip 100 kann ebenfalls unter Verwendung einer unidirektionalen Schnittstelle implementiert sein (was natürlich eine Einschränkung der Funktionalität liefert). Der Speicherchip 100 weist ferner eine erste Verbindung 130 (die beispielsweise eine externe Verbindung sein kann und die eine ähnliche Funktion wie die Verbindung 30 aufweisen kann), eine zweite Verbindung 140 (die beispielsweise eine externe Verbindung sein kann) und eine dritte Verbindung 150 (die beispielsweise eine externe Verbindung sein kann) auf. Die erste externe Verbindung 130 ist mit der bidirektionalen umschaltbaren Schnittstelle 120 gekoppelt. Zudem sind auch die zweite externe Verbindung 140 und die dritte externe Verbindung 150 mit der bidirektionalen umschaltbaren Schnittstelle 120 gekoppelt.
  • Bei einem Ausführungsbeispiel können die zweite Verbindung und die dritte Verbindung an gegenüberliegenden Hauptoberflächen des Speicherchips positioniert sein.
  • Der Speicherchip 100 ist konfiguriert, um sowohl in einem Master-Betriebsmodus als auch in einem Slave-Betriebsmodus wirksam zu sein.
  • Wie aus 1b zu sehen ist, ist die bidirektionale umschaltbare Schnittstelle zwischen die erste externe Verbindung 130 und ein Signaltor der Schaltung 110 geschaltet. Zudem ist die bidirektionale umschaltbare Schnittstelle 120 zwischen die erste externe Verbindung 130 und die zweite externe Verbindung 140 geschaltet. Zusätzlich ist die bidirektionale umschaltbare Schnittstelle 120 zwischen die erste externe Verbindung 130 und die dritte externe Verbindung 150 geschaltet. Die bidirektionale umschaltbare Schnittstelle 120 ist konfiguriert, um eine wirksame elektrische Kopplung zwischen der ersten externen Verbindung 130 und der zweiten externen Verbindung 140 oder zwischen der ersten externen Verbindung 130 und der Schaltung 110 in einem Master-Betriebsmodus zu liefern. Die möglichen Verbindungen in dem Master-Betriebsmodus sind in der grafischen Darstellung von 1b als durchgezogene Pfeile innerhalb der bidirektionalen umschaltbaren Schnittstelle gezeigt. Die bidirektionale umschaltbare Schnittstelle ist ferner konfiguriert, um einen Datenaustausch zwischen der dritten exter nen Verbindung 150 und dem Signaltor der Schaltung 110 in dem Slave-Betriebsmodus zu ermöglichen oder einen Datenaustausch zwischen der zweiten externen Verbindung 140 und der dritten externen Verbindung 150 in dem Slave-Betriebsmodus zu ermöglichen. Mögliche Verbindungen in dem Slave-Betriebsmodus sind in der grafischen Darstellung von 1b als gestrichelte Pfeile gezeigt.
  • Um das Obige zusammenzufassen, weist der Speicherchip 100 eine bidirektionale (oder unidirektionale) umschaltbare Schnittstelle 120 auf, die in Abhängigkeit von dem Betriebsmodus konfiguriert sein kann und die beispielsweise einen Puffer aufweisen kann. In dem Master-Betriebsmodus kann die erste externe Verbindung 130 an dem Datenaustausch teilnehmen und kann deshalb als eine Verbindung zwischen dem Speicherchip 100 und einer externen Umgebung dienen. In dem Slave-Betriebsmodus kann ein Datenaustausch zwischen der Schaltung 110 und der dritten externen Verbindung 150 vorgesehen sein oder kann ein Datenaustausch zwischen der zweiten externen Verbindung 140 und der dritten externen Verbindung 150 vorgesehen sein. Folglich kann die dritte externe Verbindung 150 eine Verbindung zwischen mehreren (möglicherweise identischen) Speicherchips liefern und kann die erste externe Verbindung 130 in dem Slave-Betriebsmodus ersetzen.
  • Der oben beschriebene Speicherchip ermöglicht eine besonders flexible Verwendung des Speicherchips 100. Der Speicherchip 100 kann als ein alleinstehender Speicherchip verwendet werden, wobei eine elektrische Verbindung mit einer Umgebung über die erste elektrische Verbindung 130 vorgesehen sein kann. Zusätzlich kann der Speicherchip 100 auch als eine Master-Vorrichtung in einem Aufbau bzw. Setup verwendet werden, der eine Mehrzahl von Speicherchips 100 aufweist. In diesem Fall kann der Speicherchip 100 einen Datenaustausch mit der eigenen Schaltung 110 desselben (die beispielsweise eine Speicherschaltung zum Speichern von Daten sein kann, die in dem Speicherchip 100 enthalten ist) liefern, wobei die bidirektionale Schaltschnittstelle 120 und die erste externe Verbindung 130 auch ein Signal von der ersten externen Verbindung 130 zu der zweiten externen Verbindung 140 leiten bzw. routen können, mit der ein anderer Speicherchip 100 verbunden sein kann. Wenn der Speicherchip 100 in dem Slave-Betriebsmodus wirksam ist, kann derselbe entweder eine Datenverbindung zwischen der dritten externen Verbindung 150 und der Schaltung 110 liefern, um beispielsweise einen Datenzugriff auf die Schaltung 110 über die dritte externe Verbindung 150 zu ermöglichen, oder kann eine Datenverbindung zwischen der dritten externen Verbindung 150 und der zweiten externen Verbindung 140 liefern, um als eine Datenweiterleitungsvorrichtung zu dienen.
  • Folglich ist zu beachten, dass der Speicherchip 100 von 1b die Implementierung eines Stapels identischer Speicherchips 100 ermöglicht, die als ein Master oder als ein Slave gemäß den Erfordernissen betrieben werden können. Somit können Kosten für die Bereitstellung unterschiedlicher Speicherchips vermieden werden, da bei einigen Ausführungsbeispielen ein einziger Speicherchip entweder als ein alleinstehender Speicherchip, als ein Master-Speicherchip in einem Stapel von Speicherchips oder als ein Slave-Speicherchip in einem Stapel von Speicherchips verwendet wird. Folglich machen es einige der oben beschriebenen Ausführungsbeispiele möglich, die Herstellungskosten für Speicherchips erheblich zu reduzieren, und können deshalb helfen, die Wettbewerbsfähigkeit des Herstellers von Speicherchips zu verbessern.
  • Bei einem alternativen Ausführungsbeispiel kann der Speicherchip 100 eine einzige, gemeinsame Verbindung aufweisen, die die zweite Verbindung 140 und die dritte Verbindung 150 ersetzt. Diese einzige, gemeinsame Verbindung kann die Funktionalitäten von sowohl der zweiten Verbindung als auch der dritten Verbindung übernehmen. In diesem Fall kann die bidirektionale umschaltbare Schnittstelle 120 konfiguriert sein, um in dem Master-Betriebsmodus eine wirksame elektri sche Kopplung zwischen der ersten externen Verbindung 130 und der gemeinsamen externen Verbindung 140 oder zwischen der ersten externen Verbindung 130 und der Schaltung 110 zu liefern. Die bidirektionale umschaltbare Schnittstelle kann ferner konfiguriert sein, um in dem Slave-Betriebsmodus einen Datenaustausch zwischen der gemeinsamen Verbindung und dem Signaltor der Schaltung 110 zu ermöglichen.
  • Bei einem anderen Ausführungsbeispiel können die zweite Verbindung 140 und die dritte Verbindung 150 direkt verbunden sein, beispielsweise über einen Leiter, wie einen Draht, eine Leiterbahn oder ein Durchkontaktierung (z. B. eine Durch-Halbleiter-Durchkontaktierung oder eine Durch-Chip-Durchkontaktierung).
  • Im Folgenden werden einige mögliche (optionale) Erweiterungen zu dem oben beschriebenen Speicherchip 100 beschrieben.
  • 2 zeigt ein schematisches Blockdiagramm eines Speicherchips gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Der Speicherchip von 2 ist in seiner Gesamtheit mit 200 bezeichnet. Der Speicherchip 200 weist eine Speicherschaltung 210 auf, die äquivalent zu der Schaltung 110 ist. Zudem weist der Speicherchip 200 eine bidirektionale umschaltbare Schnittstelle 220 auf, die äquivalent zu der bidirektionalen umschaltbaren Schnittstelle 120 ist. Die Speicherschaltung 210 (im Folgenden auch kurz als „Schaltung 210" bezeichnet) ist mit der bidirektionalen umschaltbaren Schnittstelle 220 gekoppelt. Zudem weist der Speicherchip 200 eine erste externe Verbindung 230, eine zweite externe Verbindung 240 und eine dritte externe Verbindung 250 auf. Die erste externe Verbindung 230, die zweite externe Verbindung 240 und die dritte externe Verbindung 250 sind äquivalent zu den externen Verbindungen 130, 140 bzw. 150. Die externen Verbindungen 230, 240, 250 sind mit der bidirektionalen umschaltbaren Schnittstelle 220 gekoppelt, wie es in 2 gezeigt ist. Hier ist zu beachten, dass die bidirektionale umschaltbare Schnittstel le 220 beispielsweise die gleiche Funktionalität wie die bidirektionale umschaltbare Schnittstelle 120 erfüllen kann. Es ist jedoch zu beachten, dass bei einem Ausführungsbeispiel die Schaltung 210 und die bidirektionale umschaltbare Schnittstelle 220 Teil eines integrierten Schaltungschips 260 sind. Der Chip 260 weist eine erste Hauptoberfläche 262 (beispielsweise eine „untere" Oberfläche) und eine zweite Hauptoberfläche 264 (beispielsweise eine „obere" Oberfläche) auf. Bei einem Ausführungsbeispiel sind die erste externe Verbindung 230 und die dritte externe Verbindung 250 an der ersten Oberfläche 262 des Chips 260 angeordnet. Bei einem Ausführungsbeispiel ist die erste externe Verbindung 230 zum Bereitstellen einer Verbindung mit einer externen Umgebung des Chips 260 angepasst, d. h. zum Liefern eines Kontakts mit einer externen Komponente. Die erste externe Verbindung 230 kann beispielsweise eine Bondanschlussfläche sein, die zum Anbringen eines Bonddrahts angepasst ist. Die dritte externe Verbindung kann jedoch angepasst sein, um eine Verbindung mit einem anderen Chip bereitzustellen.
  • Bei einem Ausführungsbeispiel ist die zweite externe Verbindung 240 an der zweiten Oberfläche 264 des Chips 260 angeordnet und kann angepasst sein, um eine Verbindung mit einem anderen Chip bereitzustellen. Bei einem Ausführungsbeispiel kann die zweite externe Verbindung 240 geometrisch gegenüber der ersten elektrischen Verbindung 250 positioniert sein, derart, dass die zweite externe Verbindung 240 eines ersten Chips sich in elektrischem Kontakt mit der dritten elektrischen Verbindung 250 eines zweiten Chips befindet, wenn der zweite Chip auf den ersten Chip gestapelt ist.
  • Bei einem Ausführungsbeispiel kann die dritte externe Verbindung 250 mit der zweiten elektrischen Verbindung 240 direkt über eine Durch-Silizium-Durchkontaktierung (TSV) verbunden sein, die durch den Chip 264 reicht.
  • Der Speicherchip 200 kann ferner einen optionalen Adressbereitsteller 270 aufweisen der Adressbereitsteller 270 kann beispielsweise angepasst sein, um Adressinformationen 272 zu liefern. Die Adressinformationen 272 können beispielsweise den Chip 260 identifizieren. Zudem kann die bidirektionale umschaltbare Schnittstelle 220 konfiguriert sein, um den Betriebsmodus derselben in Abhängigkeit von den Adressinformationen 272 zu bestimmen. Zum Beispiel kann die bidirektionale umschaltbare Schnittstelle konfiguriert sein, um in dem Master-Betriebsmodus wirksam zu sein, falls die Adressinformationen 272 eine bestimmte vorbestimmte Adresse angeben, oder um andernfalls in dem Slave-Betriebsmodus wirksam zu sein. Folglich kann die bidirektionale umschaltbare Schnittstelle die möglichen Datenwege in Abhängigkeit von den Adressinformationen 272 bestimmen. Der Adressbereitsteller 270 kann beispielsweise angepasst sein, um Adresseingangsinformationen 274 von einer Adresseingangsverbindung 276 zu empfangen, wobei die Adresseingangsverbindung 276 beispielsweise an der gleichen Hauptoberfläche 262 des Chips 260 wie die erste externe Verbindung 230 und die dritte externe Verbindung 250 positioniert sein kann. Der Adressbereitsteller 270 kann angepasst sein, um die Adressinformationen 272 auf der Basis der Adresseingangsinformationen 274 zu liefern. Zudem kann der Adressbereitsteller 270 angepasst sein, um Adressausgangsinformationen 278 zu einer Adressausgangsverbindung 280 zu liefern. Die Adressausgangsverbindung 280 kann beispielsweise an der gleichen Hauptoberfläche 264 des Chips 260 wie die zweite externe Verbindung 240 positioniert sein. Bei einem Ausführungsbeispiel kann zudem die Adressausgangsverbindung 280 geometrisch gegenüber der Adresseingangsverbindung 276 angeordnet sein. Zum Beispiel kann die Adressausgangsverbindung 280 positioniert sein, derart, dass die Adressausgangsverbindung 280 eines ersten Chips sich in elektrischem Kontakt mit der Adresseingangsverbindung eines zweiten Chips befindet, wenn der zweite Chip auf dem ersten Chip gestapelt ist. Der Adressbereitsteller 270 kann beispielsweise angepasst sein, um die Adressausgangsinformationen 278 auf der Basis der Adresseingangsinformationen 274 zu liefern, derart, dass die Adressausgangsinformationen 278 einen unterschiedlichen Adresswert als die Adresseingangsinformationen 274 codieren. Es ist zu beachten, dass die Adresseingangsverbindung 276 einen oder mehrere elektrische Kontakte für ein einzelnes oder mehrere einzelne Signale aufweisen kann. Auf ähnliche Weise kann die Adressausgangsverbindung 280 zwei oder mehr Kontakte für zwei oder mehr Ausgangssignale aufweisen. Bei einem Ausführungsbeispiel jedoch sind die Adresseingangsverbindung 276 und die Adressausgangsverbindung 280 angepasst, um eine Übergabe von Adressinformationen zwischen gestapelten Chips zu ermöglichen.
  • Bei einem Ausführungsbeispiel kann der Speicherchip 200 einen optionalen Schaltungsauswahlbereitsteller 290 aufweisen. Der Schaltungsauswahlbereitsteller 290 kann angepasst sein, um Schaltungsauswahlinformationen 292 von einem Schaltungsauswahlinformationseingang 294 zu empfangen und ein Schaltungsauswahlsignal 296 zu der Schaltung 210 und zu der bidirektionalen umschaltbaren Schnittstelle 220 zu liefern. Zudem können die Schaltungsauswahlinformationen 292 zu einem Schaltungsauswahlinformationsausgang 298 geleitet werden. Der Schaltungsauswahlinformationseingang 294 kann beispielsweise an der gleichen Hauptoberfläche 262 des Chips 260 wie die erste externe Verbindung 230 und die dritte externe Verbindung 250 angeordnet sein. Ferner kann der Schaltungsauswahlinformationsausgang 298 an der gleichen Hauptoberfläche 264 des Chips 260 wie die zweite externe Verbindung 240 angeordnet sein. Der Schaltungsauswahlinformationsausgang 298 kann ferner geometrisch gegenüber dem Schaltungsauswahlinformationseingang 294 vorgesehen sein, derart, dass die Schaltungsauswahlinformationen von einem Chip zu einem benachbarten Chip geleitet werden, falls zwei oder mehr Chips gestapelt sind.
  • Der Schaltungsauswahlbereitsteller kann angepasst sein, um das Schaltungsauswahlsignal 296 auf der Basis eines Ver gleichs zwischen den Schaltungsauswahlinformationen 296 und den Adressinformationen 272 zu liefern. Somit kann das Schaltungsauswahlsignal 296 geliefert werden, um anzugeben, dass die Schaltung 210 ausgewählt ist, falls die Schaltungsauswahlinformationen 292 identisch mit den Adressinformationen 272 sind (oder in einer vorbestimmten Beziehung zu den Adressinformationen 272 stehen). Somit kann ein Mechanismus vorgesehen sein, um anzugeben, ob die Schaltung 210 ausgewählt ist. Zudem können die Schaltungsauswahlinformationen 296 ferner zu der bidirektionalen umschaltbaren Schnittstelle 220 geliefert werden, um zu bestimmen, welcher Signalweg geroutet werden soll. Die bidirektionale umschaltbare Schnittstelle 220 kann beispielsweise konfiguriert sein, um eine Datenverbindung zwischen der ersten externen Verbindung 230 und der Schaltung 210 zu ermöglichen, falls die Schaltung 210 ausgewählt ist. Optional kann die bidirektionale umschaltbare Schnittstelle 220 eine Datenverbindung zwischen der ersten externen Verbindung 230 und der Schaltung 210 unterbrechen, falls die Schaltung 210 nicht ausgewählt ist (d. h. wenn das Schaltungsauswahlsignal 296 inaktiv ist). In dem Master-Betriebsmodus kann zudem die bidirektionale umschaltbare Schnittstelle 220 eine Datenverbindung zwischen der ersten externen Verbindung 230 und der zweiten externen Verbindung 240 ermöglichen, falls das Schaltungsauswahlsignal 296 angibt, dass die Schaltung 210 nicht ausgewählt ist. Optional kann die bidirektionale umschaltbare Schnittstelle 220 die Datenverbindung zwischen der ersten externen Verbindung 230 und der zweiten externen Verbindung 240 unterbrechen, falls die Schaltung 210 ausgewählt ist. In anderen Worten ausgedrückt kann in dem Master-Betriebsmodus die bidirektionale umschaltbare Schnittstelle die folgende Funktionalität liefern:
    Falls die Schaltung 210 ausgewählt ist, ist die Datenverbindung zwischen der ersten externen Verbindung und der Schaltung 210 bereitgestellt und ist die Datenverbindung zwischen der ersten externen Verbindung 230 und der zweiten externen Verbindung 240 unterbrochen;
    falls die Schaltung 210 nicht ausgewählt ist, kann die bidirektionale umschaltbare Schnittstelle 220 eine Datenverbindung zwischen der ersten externen Verbindung 230 und der zweiten externen Verbindung 240 bereitstellen und die Datenverbindung zwischen der ersten externen Verbindung 230 und der Schaltung 210 kann optional unterbrochen sein.
  • In dem Slave-Betriebsmodus kann die bidirektionale umschaltbare Schnittstelle die folgende Funktionalität liefern:
    Falls die Schaltung 210 ausgewählt ist, ist die Datenverbindung zwischen der dritten externen Verbindung 250 und der Schaltung 210 bereitgestellt und kann die Datenverbindung zwischen der dritten externen Verbindung 250 und der zweiten externen Verbindung 240 optional unterbrochen sein;
    falls die Schaltung 210 nicht ausgewählt ist, kann die bidirektionale umschaltbare Schnittstelle 220 eine Datenverbindung zwischen der dritten externen Verbindung 250 und der zweiten externen Verbindung 240 ermöglichen und kann die Datenverbindung zwischen der dritten externen Verbindung 250 und der Schaltung 210 optional unterbrochen sein; und
    die erste externe Verbindung 230 kann deaktiviert sein.
  • Somit kann bei einigen Ausführungsbeispielen der Erfindung ein Leistungsverbrauch durch ein Vermeiden eines Beibehaltens unnötiger Verbindungen reduziert werden.
  • Im Folgenden wird ein Chipstapel beschrieben.
  • 3 zeigt eine schematische Darstellung eines Chipstapels gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Chipstapel von 3 ist in seiner Gesamtheit mit 300 bezeichnet. Der Chipstapel 300 weist eine Mehrzahl von Chips 310, 320, 330, 340 auf. Die Chips 310, 320, 330, 340, die den Chipstapel 300 bilden, können optional an einem Substrat 350 angebracht sein, beispielsweise einer gedruckten Schaltungsplatine oder irgendeiner anderen Art eines Substrats. Zudem sind die Chips 310, 320, 330, 340 angeordnet, derart, dass einige Signale von einem Chip zu einem anderen Chip über Chip-zu-Chip-Verbindungen geleitet werden.
  • Jeder der Chips 310, 320, 330, 340 weist eine erste Oberfläche 312, 322, 332, 342 (z. B. eine untere Oberfläche) und eine zweite Oberfläche 313, 323, 333, 343 (z. B. eine obere Oberfläche) auf.
  • Jeder der Chips 310, 320, 330, 340 (oder zumindest zwei der Chips) weist eine entsprechende erste Verbindung 314 auf. Die erste Verbindung 314 weist beispielsweise eine erste Bondanschlussfläche 314a für ein Spaltenadresssignal und eine zweite Bondanschlussfläche 314b für ein Datensignal auf. Der Klarheit halber ist zu beachten, dass bei der grafischen Darstellung von 3 lediglich die jeweiligen Bondanschlussflächen für den ersten Chip 310 mit einem Bezugszeichen bezeichnet sind. Die anderen Chips 320, 330, 340 können jedoch ebenfalls Bondanschlussflächen aufweisen, die den Bondanschlussflächen 314a, 314b der ersten Verbindung 314 entsprechen, wie es aus 3 zu sehen ist. Zudem weisen die Chips eine zweite Verbindung 315 und eine dritte Verbindung 316 auf. Die dritte Verbindung 316 ist an der ersten Oberfläche 312 des entsprechenden Chips 310 positioniert und die zweite Verbindung 315 ist an der zweiten Oberfläche 313 des entsprechenden Chips 310 positioniert. Der Klarheit halber ist zu beachten, dass jeder der Chips 320, 330, 340 bei einem Ausführungsbeispiel eine entsprechende zweite Verbindung und eine entsprechende dritte Verbindung aufweist, die in der grafischen Darstellung von 3 nicht bezeichnet wurden.
  • Die zweite Verbindung 315 weist eine Mehrzahl von Datenleitungen DQ auf, die zu der zweiten Oberfläche 313 des jewei ligen Chips geführt bzw. geroutet sind. Zumindest eine Spaltenadressleitung CA ist zu der zweiten Oberfläche 313 des jeweiligen Chips 310 geführt.
  • Die dritte Verbindung 316 weist eine Mehrzahl von Datenleitungen DQ, die zu der ersten Oberfläche 312 des jeweiligen Chips 310 geführt sind, und zumindest eine Spaltenadressleitung CA auf, die zu der ersten Oberfläche 312 des jeweiligen Chips geführt ist. Eine exemplarische Datenleitung ist mit 317a bezeichnet und eine exemplarische Spaltenadressleitung ist mit 317b bezeichnet. Bei einem Ausführungsbeispiel sind die zweite Verbindung 315 und die dritte Verbindung 316 mittels einer Durch-Silizium-Durchkontaktierung verbunden. Mit anderen Worten ausgedrückt gibt es bei einem Ausführungsbeispiel eine direkte elektrische Verbindung zwischen der zweiten Verbindung 315 und der dritten Verbindung 316. Mit anderen Worten ausgedrückt sind elektrische Kontakte an der ersten Oberfläche 312 des jeweiligen Chips 310 direkt elektrisch (ohne irgendeine aktive Zwischenschaltungsanordnung) mit entsprechenden Kontakten an der zweiten Oberfläche 313 des jeweiligen Chips 310 verbunden. Somit werden zumindest einige der Signale eins zu eins von der ersten Oberfläche 312 des jeweiligen Chips 310 zu der zweiten Oberfläche 313 des jeweiligen Chips geleitet. Mit anderen Worten ausgedrückt ist bei einem Ausführungsbeispiel ein Chip konfiguriert, um Signale, die an der ersten Oberfläche 310 anliegen, direkt zu der zweiten Oberfläche 312 zu leiten, derart, dass das Signal durch eine Mehrzahl von Chips hindurch geleitet werden kann, falls die Chips gestapelt sind.
  • Jeder der Chips 310, 320, 330, 340 (oder zumindest zwei der Chips) weist einen entsprechenden Dynamischer-Direktzugriffsspeicher-Kern (DRAM-Kern; DRAM = Dynamic Random Access Memory) auf, der konfiguriert ist, um Daten gemäß einem Dynamischer-Direktzugriffsspeicher-Prinzip zu speichern, was einem Fachmann auf dem Gebiet gut bekannt ist. Ein erster (möglicherweise unidirektionaler) Puffer 319a ist zwischen den ersten Kontakt 314a der ersten Verbindung 314 und einen Spaltenadresseingang des DRAM-Kerns 318 geschaltet. Zudem ist ein bidirektionaler Puffer 319b zwischen den Ausgang des ersten Puffers 319a und die Spaltenadressleitung 317 geschaltet. Folglich ist der zweite bidirektionale Puffer 319b auch zwischen die Spaltenadressleitung 317b und den Spaltenadresseingang 318 des DRAM-Kerns geschaltet. Folglich können der erste Puffer 319a und der zweite Puffer 319b als eine bidirektionale umschaltbare Schnittstelle betrachtet werden, die zwischen den ersten Kontakt 314a der ersten Verbindung 314, den Spaltenadresseingang des DRAM-Kerns 318 und die Spaltenadressleitung 317b geschaltet ist. Eine derartige bidirektionale umschaltbare Schnittstelle ermöglicht, ein Spaltenadresssignal von dem ersten Kontaktelement 314a zu einem Spaltenadresskontakt der zweiten Verbindung 315 zu leiten, ein Spaltenadresssignal von dem ersten Kontakt 314 zu dem Spaltenadresseingang des DRAM-Kerns 318 zu leiten und ein Signal von einem Spaltenadresskontakt der dritten Verbindung 316 zu dem Spaltenadresseingang des DRAM-Kerns zu leiten. Zudem ermöglicht die bidirektionale Schnittstelle einen Austausch von Spaltenadressinformationen von einem Spaltenadresskontakt der dritten Verbindung 316 zu einem Spaltenadresskontakt der zweiten Verbindung 315.
  • Folglich ist zu beachten, dass die bidirektionale Schnittstelle, die die Puffer 319a, 319b aufweist, in einer Mehrzahl unterschiedlicher Bedingungen betrieben werden könnte, wobei so eine breite Vielfalt von Signalwegen ermöglicht ist.
  • Zudem ist zu beachten, dass der zweite Puffer (auch als zweite Pufferschaltung bezeichnet) beispielsweise zumindest ein bidirektionales Pufferelement oder eine Mehrzahl von unidirektionalen Pufferelementen aufweisen kann.
  • Jeder der Chips 310, 320, 330, 340 (oder zumindest zwei der Chips) weist einen bidirektionalen Datenpuffer 319c, einen Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 319d und eine Mehrzahl von bidirektionalen Datenleitungspuffern 319e auf. Der bidirektionale Puffer 319c ist zwischen den Kontakt 314b und den Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 319d geschaltet. Der Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 319d ist mit einem Datentor des DRAM-Kerns 318 verbunden. Zudem ist der Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 319d ferner mit den Datenleitungen 317a über den Datenleitungspuffer 319e gekoppelt. Somit kann eine Mehrzahl von unterschiedlichen Datenflüssen implementiert werden. Zum Beispiel können Daten durch den Kontakt 314d in serieller Form geliefert werden, durch den bidirektionalen Puffer 319d gepuffert werden, durch den Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 319d in eine parallele Form umgewandelt werden und zu dem Datentor des DRAM-Kerns 318 geliefert werden. Alternativ (oder zusätzlich) können Daten in serieller Form zu dem Kontakt 214b geliefert werden, durch den bidirektionalen Puffer 319d zu dem Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 319d weitergeleitet werden, in eine parallele Form umgewandelt werden und zu den Datenleitungen durch den bidirektionalen Puffer 319e weitergeleitet werden. In diesem Fall kann der Dateneingang durch den Kontakt 314b an den Datenkontakten der zweiten Verbindung 315 verfügbar sein und kann optional ferner an Datenkontakten der dritten Verbindung 316 verfügbar sein.
  • Falls zudem Daten an Datenkontakten der dritten Verbindung 316 anliegen, können diese Daten über die bidirektionalen Treiber 319d zu dem Datentor des DRAM-Kerns 318 geleitet werden. In einem anderen Betriebszustand können Daten, die an Datenkontakten der zweiten Verbindung 315 anliegen, zu dem Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 319d über den bidirektionalen Puffer 319e geleitet werden, durch den Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler in einen seriellen Datenstrom umgewandelt werden und können ferner über den bidirektionalen Puffer 319c zu dem Kontakt 314b weitergeleitet werden. In einem alternativen Betriebs zustand können Daten, die an Datenkontakten der zweiten Verbindung 315 anliegen, zu Datenkontakten der dritten Verbindung 316 weitergeleitet werden. Umgekehrt können Daten, die an Datenkontakten der dritten Verbindung 316 anliegen, zu Datenkontakten der zweiten Verbindung 315 weitergeleitet werden.
  • Es ist zu beachten, dass in dem Chipstapel von 3 eine Vorrichtung 310 konfiguriert ist, um in einem Master-Betriebsmodus wirksam zu sein. Die anderen Vorrichtung für die Chips 310, 320, 330, 340 sind konfiguriert, um in einem Slave-Betriebsmodus wirksam zu sein. Hier ist zu beachten, dass bei einem Ausführungsbeispiel der Chip 310, der direkt (ohne einen anderen Chip dazwischen) an dem Substrat 350 angebracht ist, in dem Master-Betriebsmodus betrieben wird, während die anderen Chips, die nicht direkt an dem Substrat 350 angebracht sind, aber die auf dem ersten Chip 310 gestapelt sind, in dem Slave-Betriebsmodus derselben betrieben werden. Zudem sind Verbindungen zwischen den Kontakten 314a, 314b und Anschlussflächen des Substrats 350 gebildet, wobei zum Beispiel von Bonddrähten 319f Gebrauch gemacht wird. Im Gegensatz dazu sind jeweilige Kontakte der Slave-Chips 320, 330, 340 unverbunden oder offen bzw. im Leerlauf, wie es aus 3 zu sehen ist. Somit empfangen die Slave-Chips 320, 330, 340 die Spaltenadressinformationen und die Dateninformationen über den Master-Chip 310. Zum Beispiel, werden Daten, die durch den Slave-Chip 330 empfangen werden, zu dem Master-Chip 310 über den Kontakt 314b geliefert. Die Daten werden über den bidirektionalen Puffer 319c geleitet und über den Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 319e in ein paralleles Datenformat umgewandelt. Die Daten werden ferner über den bidirektionalen Puffer 319e zu den Datenleitungen des Master-Chips 310 geleitet. Zudem werden die Daten über die zweite Verbindung 315 des Master-Chips zu dem ersten Slave-Chip 320 und zu einer dritten Verbindung des ersten Slave-Chips 320 geleitet, der sich in elektrischem Kontakt mit den Datenkontakten der zweiten Verbindung 315 des Master-Chips befindet. Wenn der erste Slave-Chip 320 nicht der beabsichtigte Empfänger der Daten ist, dann werden die Daten durch den ersten Slave-Chip 320 hindurch zu Datenkontakten der zweiten Verbindung des ersten Slave-Chips 320 weitergeleitet, die an der zweiten Hauptoberfläche 323 des ersten Slave-Chips 320 angeordnet ist. Ferner werden die Daten zu der dritten Verbindung des zweiten Slave-Chips 330 geleitet, die an der ersten Oberfläche 332 des zweiten Slave-Chips 330 positioniert ist. Zudem werden die Daten über den bidirektionalen Puffer des zweiten Slave-Chips 330 zu einem Datentor des DRAM-Kerns des zweiten Slave-Chips 330 geleitet. Dieses Routing bzw. Leiten ist ermöglicht, wenn es bekannt ist, dass der erste Chip 310, der sich in direktem elektrischen Kontakt mit dem Substrat 350 befindet, ein Master-Chip ist, und wenn es weiterhin bekannt ist, dass der zweite Chip 320 und der dritte Chip 330 Slave-Chips sind. Zudem kann die Tatsache, dass die Daten für den zweiten Slave-Chip 340 bestimmt sind, für das Leiten bei einem Ausführungsbeispiel der Erfindung berücksichtigt werden.
  • Zudem ist zu beachten, dass das Substrat 315 Kontakte (z. B. Lötkontakthügel) zum Liefern einer Verbindung zwischen dem Substrat 350 und einem anderen Substrat (z. B. einer gedruckten Schaltungsplatine, die das Substrat 350 trägt) aufweisen kann. Zusätzlich kann das Substrat laterale Verbindungen aufweisen, z. B. gedruckte Leitungen, die eine Verbindung zwischen den Lötkontakthügeln und Anschlussflächen liefern, von denen die Bonddrähte zu den Kontakten 314a, 314b geführt sind.
  • Zusätzlich ist zu beachten, dass die Kontakte der Slave-Chips 320, 339, 340, die äquivalent zu den Kontakten 314a, 314b des Master-Chips 310 sind, unverbunden sein können, schwebend bzw. floatend sein können oder sich in einem derartigen Kontakt mit einem benachbarten Chip befinden können, dass ein festes Potential (das zum Beispiel nicht von Daten oder Adressen abhängig ist) an die Kontakte angelegt ist.
  • 4 zeigt eine grafische Darstellung eines Chipstapels gemäß einem Ausführungsbeispiel der Erfindung. Der Chipstapel von 4 ist in seiner Gesamtheit mit 400 bezeichnet. Der Chipstapel 400 weist einen ersten Chip 410, einen zweiten Chip 420 und einen dritten Chip 430 auf. Die Chips können beispielsweise identische Hardware aufweisen, aber ein Chip kann als ein Master-Chip dienen und andere Chips können als Slave-Chips dienen, wie es mit Bezug auf den Chipstapel 300 beschrieben wurde. Im Folgenden wird angenommen, dass alle Chips hardwaremäßig identisch sind. Somit wird lediglich der erste Chip 410 beschrieben.
  • Der erste Chip 410 weist eine erste Hauptoberfläche 412 und eine zweite Hauptoberfläche 413 auf, die der ersten Hauptoberfläche gegenüberliegt. Der erste Chip 410 weist eine erste Verbindung 414 auf, die beispielsweise eine Bondanschlussfläche für ein Datensignal DQ sein kann. Zudem ist eine zweite Verbindung 415 die eine Mehrzahl von Kontakten für eine Mehrzahl von parallelen Datenleitungen aufweist, an der zweiten Oberfläche 413 des Chips 410 vorhanden. Zusätzlich ist eine dritte Verbindung 416, die eine Mehrzahl von Kontakten für eine Mehrzahl von parallelen Datensignalen aufweist, an der ersten Oberfläche 412 vorhanden. Die Kontakte sind mit 416a bis 416e bezeichnet. Ferner weist der Chip 410 eine Schaltung (z. B. einen DRAM-Kern, einen Prozessor oder irgendeine andere Datenhandhabungs- oder Datentransportschaltung) auf, die hier nicht gezeigt ist. Es ist jedoch ein bidirektionaler Puffer 419c mit der ersten Verbindung 414 verbunden. Zusätzlich weist der Chip 410 einen Seriell-zu-Parallel-Wandler 419d und einen Parellel-zu-Seriell-Wandler 419e auf. Ein Eingang des Seriell-zu-Parallel-Wandlers 419d ist mit der ersten Verbindung 414 über einen Eingangspuffer des bidirektionalen Puffers 419c verbunden und parallele Ausgangsleitungen des Seriell-zu-Parallel-Puffes 419d sind mit Datenleitungen 417 über eine Mehrzahl von entsprechenden (z. B. bidirektionalen) Puffern 419f gekoppelt. Zusätzlich sind auch die parallelen Ausgangsleitungen des Seriell-zu-Parallel-Wandlers 419d mit einem Zuerst-Hinein/Zuerst-Heraus-Schreibspeicher 419g verbunden. Ein Ausgang des Zuerst-Hinein/Zuerst-Heraus-Schreibspeichers 419g ist mit der Schaltung verbunden, die beispielsweise eine Speicherschaltung sein kann. Ferner ist der Eingang des Parellel-zu-Seriell-Wandlers 419e mit den Datenleitungen 417 über entsprechende (z. B. bidirektionale) Puffer 419f gekoppelt. Zusätzlich ist ein Eingang des Parellel-zu-Seriell-Wandlers 419e mit einem Ausgang eines Zuerst-Hinein/Zuerst-Heraus-Lesespeichers 419h gekoppelt. Ein Eingang des Zuerst-Hinein/Zuerst-Heraus-Lesespeichers 419h ist mit der Schaltung gekoppelt, beispielsweise mit der Speicherschaltung.
  • Es ist hier zu beachten, dass eine entsprechende Adresse jedem der Chips 410, 420, 430 zugeordnet ist. Die Adresse kann durch einen Adressbereitsteller geschrieben sein, der oben beschrieben wurde. Beispielsweise ist eine Adresse „0000" dem ersten Chip 410 zugeordnet und ist eine Adresse „0001" dem zweiten Chip 420 zugeordnet. Zudem kann der erste Chip 410 eine gewisse Logik aufweisen, die angepasst ist, um zu erkennen, ob eine vorbestimmte Adresse (z. B. die Adresse „0000") dem ersten Chip 410 zugeordnet ist oder nicht. Falls herausgefunden wird, dass die vorbestimmte Adresse dem ersten Chip 410 zugewiesen ist, werden der bidirektionale Puffer 419c (oder zumindest ein Eingangspuffer desselben) und der Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler 419d, 419e (oder zumindest der Seriell-zu-Parallel-Wandler 419d) freigegeben. Falls im Gegensatz dazu bestimmt wird, dass die Adresse, die dem ersten Chip zugeordnet ist, von der vorbestimmten Adresse unterschiedlich ist, kann der Eingangs-/Ausgangspuffer 419c (oder zumindest der Eingangspuffer desselben) und der Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler (oder zumindest der Seriell-zu-Parallel-Wandler desselben) gesperrt werden. Zudem kann für den Master-Chip 410 der bidirektionale Puffer 419f in Abhängigkeit davon freigegeben oder gesperrt werden, ob auf eine Adresse zugegriffen werden soll, die dem Master-Chip zugeordnet ist. Falls beispielsweise auf eine Adresse zugegriffen wer den soll, die dem Master-Chip 410 zugeordnet ist (z. B. die einem Speicherelement des Master-Chips zugeordnet ist), kann ein bidirektionaler Puffer 419f gesperrt werden. Falls im Gegensatz dazu auf eine Adresse zugegriffen werden soll, die nicht dem ersten Chip oder Master-Chip 410 zugeordnet ist, dann werden die (z. B. bidirektionalen) Puffer 419f aktiviert. Durch Aktivieren und Deaktivieren der Puffer kann Energie eingespart werden, da es nicht notwendig ist, irgendwelche Daten zu den Slave-Chips 420, 430 weiterzuleiten, falls lediglich ein Zugriff auf eine Schaltung an dem Master-Chip 410 erforderlich ist.
  • Im Gegensatz dazu kann ein Chip, der in einem Slave-Betriebsmodus betrieben wird (z. B. der Slave-Chip 420), eine Logik aufweisen, die angepasst ist, um den bidirektionalen Puffer 419f zwischen den Datenleitungen und den Eingängen des Zuerst-Hinein/Zuerst-Heraus-Schreibspeichers und/oder des Zuerst-Hinein/Zuerst-Heraus-Lesespeichers nur dann zu aktivieren, falls auf eine Adresse zugegriffen werden soll, die dem Slave-Chip zugeordnet ist. Folglich kann eine Last an der Datenleitung, die durch den Slave-Chip hindurch geführt ist, in dem Fall minimiert werden, dass auf den Slave-Chip nicht zugegriffen wird.
  • Mit anderen Worten ausgedrückt kann der bidirektionale Puffer 419f, der die erste Verbindung 414 (beispielsweise über den bidirektionalen Puffer und den Seriell-zu-Parallel/Parallel-zu-Seriell-Wandler) und eine Schaltung (z. B. über einen Zuerst-Hinein/Zuerst-Heraus-Schreibspeicher oder über einen Zuerst-Hinein/Zuerst-Heraus-Lesespeicher) mit der Datenleitung 417 koppelt, durch eine Steuerlogik gesteuert sein, die den Zustand des bidirektionalen Puffers in Abhängigkeit von dem Betriebsmodus des jeweiligen Chips und der Adresse bestimmt, auf die während einer Zugriffsoperation zugegriffen werden soll.
  • Weitere Einzelheiten werden nachfolgend mit Bezug auf 5 beschrieben.
  • 5 zeigt eine grafische Darstellung eines Chipstapels gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Chipstapel von 5 ist in seiner Gesamtheit mit 500 bezeichnet und kann beispielsweise verwendet werden, um einen Einzelrang-Speicher mit 8 Gb zu implementieren.
  • Der Chipstapel 500 weist beispielsweise einen ersten Chip oder einen Master-Chip 510, einen zweiten Chip 520 und einen dritten Chip 530 auf. Der erste Chip 510 des Chipstapels 500 kann beispielsweise identisch mit dem ersten Chip 410 des Chipstapels 400 sein. Der zweite Chip 520 des Chipstapels 500 kann ebenfalls identisch mit dem zweiten Chip 420 des Chipstapels 400 sein und der dritte Chip 530 des Chipstapels 500 kann identisch mit dem dritten Chip 430 des Chipstapels 400 sein. Während jedoch die schematische Darstellung von 4 auf Datenleitungen konzentriert ist, konzentriert sich die schematische Darstellung von 5 auf Adresssignale, Befehlsadresssignale und Steuersignale. Im Folgenden wird der erste Chip 510 detaillierter beschrieben, während zu beachten ist, dass die Hardware-Struktur des zweiten Chips 520 und des dritten Chips 530 bei einigen Ausführungsbeispielen identisch mit dem ersten Chip sein kann.
  • Der erste Chip 510 weist eine erste Hauptoberfläche 512 auf, die beispielsweise eine Oberfläche des Chips 510 sein kann, an der eine Metallisierung positioniert ist. Mit anderen Worten kann die erste Hauptoberfläche 512 beispielsweise eine Oberfläche eines Chips oder Wafers sein, an der die aktiven Vorrichtungen gebildet und verbunden sind, wobei von der Metallisierung Gebrauch gemacht wird. Zudem weist der erste Chip 510 eine zweite Hauptoberfläche 513 auf, die beispielsweise eine Rückseite eines Wafers oder Chips sein kann (z. B. eine Hauptoberfläche des Chips, an der keine aktive Schaltungsanordnung platziert ist).
  • Der erste Chip 510 weist einen ersten Befehlsadresskontakt 514a und einen zweiten Befehlsadresskontakt 514b auf. Der erste Befehlsadresskontakt 514a und der zweite Befehlsadresskontakt 514b können als ein Teil einer ersten Verbindung betrachtet werden und sind beide an der ersten Hauptoberfläche 512 des Chips 510 positioniert. Der erste Chip 512 weist jedoch eine zweite Verbindung 515 auf, die einen entsprechenden ersten Befehlsadresskontakt 515a und einen entsprechenden zweiten Befehlsadresskontakt 515b aufweist. Der erste Befehlsadresskontakt 515a und der zweite Befehlsadresskontakt 515b der zweiten Verbindung sind beide an der zweiten Oberfläche 513 des Chips 510 angeordnet. Der Chip 510 weist ferner eine dritte Verbindung 516 auf, wobei die dritte Verbindung 516 beispielsweise einen entsprechenden ersten Befehlsadresskontakt 516a und einen entsprechenden zweiten Befehlsadresskontakt 516b aufweist. Der Kontakt 515a ist mit dem Kontakt 516a über eine erste Befehlsadressleitung 517a verbunden und der Kontakt 515b ist mit dem Kontakt 516b über eine zweite Befehlsadressleitung 517b verbunden. Zudem ist ein Puffer oder Treiber 519a zwischen den Kontakt 514a und die erste Befehlsadressleitung 517a geschaltet. Abgesehen davon ist ein Treiber oder Puffer 519b zwischen den Kontakt 514b und die zweite Befehlsadressleitung 517b geschaltet. Ferner können Ausgangssignale der Puffer 519a, 519b auch zu einer Schaltung für eine weitere Verarbeitung geliefert werden, beispielsweise zu einem Speicherarray. Zusätzlich können die Puffer 519a, 519b in Abhängigkeit von Adressinformationen aktiviert und deaktiviert werden, die dem Chip 510 zugeordnet sind. Falls Adressinformationen, die dem Chip 510 zugeordnet sind, angeben, dass der Chip 510 in einem Master-Betriebsmodus betrieben wird, dann können beispielsweise die Puffer 519a, 519b aktiviert werden, derart, dass ein Signal an dem Ausgang der Puffer 519a, 519b, das sowohl zu den Befehlsadressleitungen 517a, 517b als auch zu der Schaltung (z. B. zu dem Speicherarray) geliefert werden kann, durch die Puffer 519a, 519b bestimmt wird. Folglich ist der Pegel der Signale an den Ausgängen der Puffer 519a, 519b durch die Signale bestimmt, die an den Kontakten 514a, 514b anliegen. Falls jedoch die Adressinformationen, die dem Chip 510 zu geordnet sind, angeben, dass der Chip in einem Slave-Betriebsmodus betrieben wird, können die Puffer 519a, 519b beispielsweise deaktiviert werden. In diesem Fall können Ausgänge der Puffer 519a, 519b sich beispielsweise in einem Hochimpedanzzustand befinden. In diesem Fall sind Signale an den Ausgängen der Puffer 519a, 519b eventuell durch die Signale dominiert, die an den Befehlsadressleitungen 517a, 517b anliegen, derart, dass die Signale, die an den Befehlsadressleitungen 517a, 517b anliegen, zu der Schaltung (z. B. zu dem Speicherarray) weitergeleitet werden.
  • Falls der Chip 510 in dem Slave-Betriebsmodus betrieben wird, können die Steueradresssignale über die Kontakte 516a, 516b eingegeben werden und können sowohl zu den Kontakten 515a, 515b der zweiten Verbindung 515 als auch der Schaltung an dem Chip 510 (z. B. zu dem Speicherarray) geliefert werden.
  • Zusätzlich kann der Chip 510 eine Adressbereitstellerschaltung aufweisen, die angepasst sein kann, um eine Adresse zu liefern, die dem Chip 510 zugeordnet ist. Beispielsweise ist eine Adressbereitstellerschaltung mit 550 bezeichnet. Die Adressbereitstellerschaltung 550 weist beispielsweise eine Mehrzahl von Adresseingängen auf, die durch Kontakte 560a bis 560d gebildet sein können, wobei die Kontakte 560a bis 560d an der ersten Oberfläche 512 des Chips 510 positioniert sein können. Die Adressbereitstellerschaltung 550 kann konfiguriert sein, um codierte Adressinformationen über die Kontakte 560a bis 560d zu empfangen und um Adressinformationen 562 auf der Basis der Informationen zu liefern, die über die Kontakte 560a bis 560d geliefert werden. Zudem kann der Adressbereitsteller 550 optional einen Adressausgang aufweisen, der eine Mehrzahl von Kontakten 564a bis 564d aufweist. Der Adressbereitsteller 550 kann ferner eine (z. B. kombinatorische) Logikschaltung 566 aufweisen, die angepasst ist, um die Adressausgangssignale für die Kontakte 564a bis 564d auf der Basis der Adresseingangssignale von den Kontakten 560a bis 560d zu liefern. Somit kann die (z. B. kombinatorische) Schaltung 566 angepasst sein, um einen unterschiedlich codierten Adresswert zu den Kontakten 564a bis 564d zu liefern, verglichen mit der Adresse, die über die Kontakte 560a bis 560d empfangen wird. Zudem können die Kontakte 564a bis 564d angepasst sein, um sich in einem elektrischen Kontakt mit einem Adresseingangskontakt eines zweiten Chips 520 zu befinden, der auf den ersten Chip 510 gestapelt ist.
  • Zusätzlich kann der Chip 510 optional ein nichtflüchtiges Register aufweisen, in dem die Adressinformationen 562 gespeichert sein können. Die Verwendung eines derartigen Registers ist jedoch nicht nötig.
  • Dennoch kann die Adresse, die durch den Adressbereitsteller 550 geliefert wird, zu zwei Zwecken verwendet werden. Erstens kann die Adresse, die durch den Adressbereitsteller geliefert wird, verwendet werden, um zu entscheiden, ob der Chip 510 sich in einem Master-Betriebsmodus befindet oder nicht. Nur wenn die Adresse, die durch den Adressbereitsteller geliefert wird, einen vorbestimmten Wert annimmt, kann der Chip 510 in den Master-Betriebsmodus versetzt werden. Andernfalls kann der Chip 510 in den Slave-Betriebsmodus versetzt werden. Abgesehen davon kann die Adresse, die durch den Adressbereitsteller 550 geliefert wird, auch verwendet werden, um zu entscheiden, ob der Chip 510 durch die Befehlsadressinformationen ausgewählt ist. Für diesen Fall kann eines oder können mehrere Bits der Befehlsadressinformationen mit den Adressinformationen 562 verglichen werden und kann ein Chipauswahlsignal auf der Basis eines Vergleichs zwischen den Adressinformationen 562 und den Adressinformationen, die durch eines oder mehrere Bits der Befehlsadressinformationen geliefert werden, geliefert werden.
  • Ein Vergleich zwischen den Adressinformationen 562 und den Adressinformationen, die durch zumindest ein Bit der Befehlsadressinformationen geliefert werden, kann beispiels weise in dem Komparator 580 durchgeführt werden. Das sich ergebende Chipauswahlsignal ist mit 582 bezeichnet. Zudem können Bits der Befehlsadressinformationen, die nicht zum Erzeugen eines Chipauswahlsignals verwendet werden (auch als ein Schichtfreigabesignal bezeichnet), auch direkt der Schaltung des Chips 510 (z. B. einem Speicherarray an dem Chip 510) zugeführt werden.
  • Mit Bezug auf die Konfiguration von 5 wird der erste Chip 510 in den Master-Betriebsmodus versetzt, wenn der Adressbereitsteller 550 desselben eine Adresse von „0000" liefert, die als die Master-Chipadresse definiert wurde. Die Adresse „0000" kann beispielsweise durch die Tatsache bewirkt sein, dass die Kontakte 560a bis 560d offen bzw. im Leerlauf gelassen sind (sich nicht in Kontakt mit irgendwelchen elektrischen Verbindungen des Substrats 590 befinden, an dem der Chip 510 angebracht ist), wobei Adresseingänge des Adressbereitstellers 550 dennoch in einen vorbestimmten Zustand versetzt sind, z. B. mittels Heraufziehwiderständen oder Herunterziehwiderständen. Zudem liefert der Adressbereitsteller 550 des Master-Chips 510 eine unterschiedliche Adresse, beispielsweise eine Adresse „0001" zu den entsprechenden Ausgangskontakten 564a bis 564d. Ein Adressbereitsteller des zweiten Chips 550 empfängt die Informationen (z. B. über entsprechende Eingangskontakte), derart, dass die Adresse des zweiten Chips 520 auf „0001" gesetzt wird. Somit ist der zweite Chip 520 in den Slave-Betriebsmodus versetzt.
  • 6a zeigt eine grafische Darstellung eines 8×-Durch-Silizium-Durchkontakierung-Stapels (8×-TSV-Stapel). Der Durch-Silizium-Durchkontaktierung-Stapel aus 6a ist in seiner Gesamtheit mit 600 bezeichnet. Der Durch-Silizium-Durchkontaktierung-Stapel 600 weist acht Chips 610, 612, 614, 616, 618, 620, 622, 624 auf. Die Chips 610 bis 624 sind aufeinander gestapelt, derart, dass ein Stapel von Chips gebildet ist. Bei einem Ausführungsbeispiel der Erfindung sind die Chips direkt aufeinander gestapelt, der art, dass es keine feste Abstandshalterschicht zwischen zwei Chips gibt. Andere Konfigurationen sind jedoch möglich. Zudem ist der Stapel von Chips an einem Substrat 630 angebracht, das beispielsweise eine Verbindung zwischen einem (untersten) Chip 624, der an dem Substrat 630 angebracht ist, und Lötkontakthügeln 632 an dem Substrat 630 liefern kann. Zusätzlich werden Signale durch den Stapel von Chips hindurch unter Verwendung von Durch-Silizium-Durchkontaktierungen 640 geleitet. Hinsichtlich der Chips 610 bis 624 kann der Chipstapel 600 eine Mehrzahl von Chips aufweisen, die mit Bezug auf 2, 3, 4 und 5 beschrieben wurden. Zudem können die Durch-Silizium-Durchkontaktierungen 640 beispielsweise die Datenleitungen 317a und/oder die Befehlsadressleitungen 317b ersetzen oder implementieren. Alternativ können die Durch-Silizium-Durchkontaktierungen beispielsweise die Datenleitungen 417 und/oder der gemeinsamen Adressleitungen 517a, 517b ersetzen oder implementieren.
  • 6b zeigt eine grafische Darstellung eines Stapels auf Basis einer 4× gepufferten Umverteilungsschicht (RDL; RDL = redistribution layer). Der Chipstapel von 6b ist in seiner Gesamtheit mit 670 bezeichnet und weist vier Chips 680, 682, 684, 686 auf, die aufeinander gestapelt sind. Der erste Chip 680 weist eine erste Verbindung 690 auf, die mit einem Trägersubstrat 692 über einen Bonddraht 694 verbunden ist. Zudem weist der erste Chip 680 eine zweite Verbindung 696 auf, die mit einer Anschlussfläche 698 über einen Bonddraht 699a verbunden ist. Zudem sind Verbindungen der weiteren Chips 682, 684, 686 mit der Verbindung 696 des ersten Chips 680 über weitere Bonddrähte 699b, 699c, 699d verbunden. Somit sind Verbindungen der Chips 680 bis 686 über die Anschlussfläche 698 und die Bonddrähte 699a bis 699d gekoppelt. Bei einem Ausführungsbeispiel kann der erste Chip 680 konfiguriert sein, um mit einer externen Umgebung (z. B. mit Vorrichtungen außerhalb des Chipstapels) über die erste Verbindung 690 zu kommunizieren, und kann die Daten zu den anderen Chips 682, 684, 686 des Chipstapels über die zweite Verbindung 696, die Anschlussfläche 698 und die Bonddrähte 699a bis 699d weiterleiten. Somit kann der erste Chip als eine Puffervorrichtung wirken.
  • Im Folgenden wird ein Datenverarbeitungssystem beschrieben. Zu diesem Zweck zeigt 7 ein schematisches Blockdiagramm eines Datenverarbeitungssystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das Datenverarbeitungssystem von 7 ist in seiner Gesamtheit mit 700 bezeichnet. Das Datenverarbeitungssystem 700 weist einen Prozessor 710 und ein Speichermodul 720 auf, das mit dem Prozessor 710 gekoppelt ist. Zudem weist das Datenverarbeitungssystem 700 zumindest eine Peripheriekomponente 730 auf, die mit dem Prozessor 710 gekoppelt ist und konfiguriert ist, um zumindest eine Eingabefunktionalität oder Ausgabefunktionalität zu liefern. Der Prozessor 710 kann beispielsweise irgendeinen der bekannten Mikroprozessoren aufweisen, beispielsweise einen Prozessor, der Intel Pentium Reihe oder irgendeinen Vorläufer- oder Nachfolgeprozessor. Prozessoren anderer Hersteller, die einem Fachmann auf dem Gebiet gut bekannt sind, können jedoch ebenfalls als der Prozessor 710 dienen.
  • Die Peripheriekomponente 730 kann irgendein Eingabe/Ausgabegerät aufweisen, das einem Fachmann auf dem Gebiet bekannt ist, beispielsweise eine Tastaturschnittstelle, eine Mausschnittstelle, eine Videoschnittstelle, eine Netzwerkkommunikationsschnittstelle, eine Punkt-zu-Punkt-Kommunikationsschnittstelle, eine Massenspeicherschnittstelle oder dergleichen. Zudem kann eine Speichersteuerung optional zwischen den Prozessor 710 und das Speichermodul 720 geschaltet sein.
  • Zusätzlich kann das Speichermodul 720 beispielsweise angepasst sein, um mit dem Prozessor 710 über eine feste oder abnehmbare Verbindung verbunden zu sein. Das Speichermodul 720 kann beispielsweise einen oder mehrere Speicherchips aufweisen. Die Speicherchips können beispielsweise einen der Chips aufweisen, die in 2, 3, 4 oder 5 gezeigt sind. Die oben erwähnte Schaltung (z. B. die Schaltung 210 oder die Schaltung, die mit Bezug auf den Chip 410 erwähnt ist), kann beispielsweise ein Speicherarray aufweisen, das die Speicherfunktionalität übernimmt.
  • Der Prozessor 710 kann beispielsweise mit einem Speicherchip oder Stapel von Speicherchips an dem Speichermodul über eine optionale Speichersteuerung und über irgendeine optionale Schaltungsanordnung an dem Speichermodul gekoppelt sein. Eine direkte Kopplung zwischen dem Prozessor und dem Speicherchip oder Stapel von Speicherchips jedoch kann ebenfalls verwendet werden. Somit ermöglicht die oben beschriebene Konfiguration, dass der Prozessor 710 auf Daten zugreifen kann, die in einem Speicherarray eines Speicherchips oder in einem Speicherarray eines Stapels von Speicherchips gespeichert sind. Wenn ferner ein Stapel von Speicherchips verwendet wird, kann der Prozessor in der Lage sein, Informationen (z. B. Adressinformationen) zu liefern, die angeben, welcher Speicherchip aus dem Stapel von Speicherchips verwendet werden sollte.
  • Zudem könnten die Speicherchips konfiguriert sein, derart, dass sich sogar ein Stapel von Speichermodulen wirksam wie ein einziger Chip verhalten kann. Mit anderen Worten kann hinsichtlich der externen Umgebung ein Stapel von Speicherchips gemäß einem Ausführungsbeispiel der Erfindung elektrische Charakteristika (z. B. eine elektrische Last) zeigen, die identisch zu elektrischen Charakteristika eines einzigen Chips sind. Selbst unter Verwendung eines Stapels von Chips müssen folglich das Speichermodul, eine optionale Speichersteuerung und/oder der Prozessor nicht entsprechend angepasst werden, sondern können in einer Konfiguration bleiben, die normalerweise für einen Einzelchipspeicher verwendet wird.
  • Um das Obige zusammenzufassen, erzeugt gemäß einigen Ausführungsbeispielen die vorliegende Erfindung gepuffer te/Durch-Silizium-Durchkontaktierung-Stapeloptionen (TSV-Stapeloptionen). Gemäß einigen weiteren Ausführungsbeispielen erzeugt die vorliegende Erfindung zusätzlich Haken (Hooks) für Standard-DRAMs.
  • Bei einigen Ausführungsbeispielen der Erfindung ist es möglich, Haken in einem DRAM zu platzieren, um eine Eingabe/Ausgabe-Schaltungsanordnung (I/O; I/O = Input/Output) von einem (Master-)DRAM zu verwenden, und andere (Slave-)DRAMs intern zu verbinden. Einige Ausführungsbeispiele der Erfindung ermöglichen, einen DRAM-Chipstapel bereitzustellen, der eine Mehrzahl von gestapelten einzelnen Chips aufweist, wobei ungeachtet dessen, welche einzelnen Chips aktiv sind, eine Einzel-Eingabe/Ausgabe-Zeitgebung vorliegt. Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt ein derartiger Chip eventuell lediglich eine einzige Last an einem Datenbus.
  • Mit anderen Worten ermöglichen einige Ausführungsbeispiele der Erfindung, einen JEDEC-konformen DRAM (JEDEC = JEDEC Solid State Technology Association (früher bekannt als Joint Electron Device Engineering Council)) zu erzeugen, selbst auf der Basis eines Stapels von Chips. Eine Steuerung kann eine standardmäßige „Einzelhalbleiterchip"-Komponente sehen, die beispielsweise als eine Einzelrang-Vorrichtung implementiert sein kann. Es können jedoch auch Zweirang-Vorrichtungen oder Vierrang-Vorrichtungen vorgesehen sein.
  • Gemäß einigen Ausführungsbeispielen erzeugt die vorliegende Erfindung einen Stapel von Speicherchips, wobei es eine Master-Vorrichtung (oder einen Master-Chip) gibt, der die Slave-DRAMs (oder Slave-Chips) treibt. Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung kann somit ein DRAM-Entwurf geliefert werden, der als eine einzige ×8-Vorrichtung verkauft werden kann. Eine Schnittstelle mit einem System (z. B. eine Schnittstelle zwischen einem Speicherchip und einer externen Schaltungsanordnung, wie bei spielsweise einer Speichermodulschaltungsanordnung, einer Speichersteuerung oder einem Prozessor) kann gemäß einigen Ausführungsbeispielen eine Einzellast oder eine Doppellast sein.
  • Bei einigen Ausführungsbeispielen kann jede Schicht (z. B. jede Schicht eines Stapels oder jeder Chip eines Stapels) Informationen darüber empfangen, auf welches höchstwertige Adressbit reagiert werden soll. Um dies zu erreichen, kann jede Schicht eine eindeutige Identifikation erhalten.
  • Gemäß einigen Ausführungsbeispielen ist jeder „Schichtauswahl Ein" eine Herunterziehung (z. B. ein Herunterziehwiderstand oder ein Herunterziehtransistor). Es ist jedoch ausreichend, dass einige der Schichtauswahleingänge jeweilige Herunterziehelemente aufweisen. Zudem kann jeder „Schichtauswahl Aus" hoch treiben. Bei einem Ausführungsbeispiel erhält nur die unterste Vorrichtung (oder ein unterster Chip) eine „0000" und an der Schichtauswahl derselben (oder an dem Schichtauswahleingang derselben) nach einer Einschaltung (power-up). Alle anderen Vorrichtungen (oder zumindest einige der Chips des Stapels von Chips) erhalten beispielsweise einen Wert von „1111". Eine Vorrichtung, die einen Wert von „0000" erhält, weiß, dass dieselbe eine Master-Vorrichtung ist.
  • Bei einem Ausführungsbeispiel wird nach einer Zusammenfügung bei einem ersten Einschalten ein Testmodus „Schichtauswahl" aktiviert oder eingeleitet. Nach einem Starten des Testmodus „Schichtauswahl" kann eine Vorrichtung eine Eingabe asynchron auswerten. Die Vorrichtung kann angepasst sein, nichts zu unternehmen, falls die Eingabe „1111" lautet. Falls die Eingabe sich von „1111" unterscheidet, kann die Vorrichtung angepasst sein, um die Eingabe synchron zu einem „Sicherungsdurchbrenn"-Register zu schreiben. Ein Wert von „0000" kann beispielsweise für eine Master-Vorrichtung geschrieben werden. Zudem können die Vorrichtungen (oder Chips) konfiguriert sein, um Eins zu addieren und das Ergebnis der Addition an dem „Schichtauswahl Aus" zu treiben. Die Master-Vorrichtung kann beispielsweise den Wert „0001" an dem Schichtauswahl Aus treiben. Sobald eine Master-Vorrichtung „0001" treibt, kann die nächste Vorrichtung asynchron erkennen, dass sich der „Schichtauswahl Ein" von „1111" unterscheidet. Somit kann die nächste Vorrichtung den Wert an dem Schichtauswahleingang zu einem Sicherungsdurchbrennregister schreiben. Zum Beispiel kann die nächste Vorrichtung einen Wert von „0001" schreiben, falls dieselbe die zweite Schicht ist. Zudem kann die nächste Vorrichtung Eins addieren und das Ergebnis der Addition zu dem „Schichtauswahl Aus" treiben. Die zweite Vorrichtung kann beispielsweise den Wert von „0010" (z. B. in einem binären Format) zu dem Schichtauswahlausgang treiben.
  • Die oben beschriebene Sequenz kann beispielsweise asynchron bis zu dem letzten Chip laufen. Der letzte Chip muss bei „1111" bleiben, falls es beispielsweise 16 Chips gibt.
  • Bei einem Ausführungsbeispiel kann nach einer definierten Zeit ein Testmodus „Schichtsatz" für alle Schichten eingeleitet werden, um alle Sicherungen gemäß dem Sicherungsdurchbrennregister durchzubrennen.
  • Es ist zu beachten, dass gemäß einigen Ausführungsbeispielen ein Schichtauswahlprozess synchron oder asynchron sein könnte. Der Schichtauswahlprozess kann durch einen Testmodus (TM) oder während einer Einschaltung gestartet werden. Bei einigen Ausführungsbeispielen kann ein „Schichtauswahl-Fertig"-Durchbrennbit verwendet werden, um anzugeben, ob der Schichtauswahlprozess abgeschlossen wurde. Bei einem alternativen Ausführungsbeispiel kann ein Schichtauswahlprozess dynamisch während einer Einschaltung vorgenommen werden und ist das Ergebnis des Schichtauswahlprozesses in diesem Fall eventuell nicht durch elektronische Sicherungen (E-Sicherungen bzw. e-fuses) fixiert.
  • Bei einigen Ausführungsbeispielen kann die untere Vorrichtung (z. B. die Vorrichtung, die in einem Master-Betriebsmodus wirksam ist) eine zusätzliche Funktionalität aufweisen. Beispielsweise kann die Master-Vorrichtung spezielle Testmodi liefern, z. B. ein Deaktivieren anderer Schichten aus Testgründen. Zudem kann die Master-Vorrichtung beispielsweise einen Schichtdefinitionsprozess beginnen. Die Master-Vorrichtung kann beispielsweise eine Sicherungs- oder E-Sicherungsdurchbrennung für die Schichtdefinition beginnen.
  • Um das Obige zusammenzufassen, ermöglichen einige Ausführungsbeispiele der vorliegenden Erfindung eine besonders effiziente Implementierung eines Stapels von Speicherchips, wobei alle Speicherchips eventuell identisch sind, aber immer noch konfiguriert sein können, um in unterschiedlichen Funktionalitäten wirksam zu sein. Die Master-Vorrichtung kann die Funktionalität einer Puffervorrichtung liefern, wobei so Puffer oder Treiber für Eingangssignale und/oder Ausgangssignale bereitgestellt sind. Gemäß einigen Ausführungsbeispielen kann folglich sogar ein Stapel von Chips sich elektrisch wie ein einziger Chip verhalten.
  • In der obigen Beschreibung kann der Begriff „Speicherschaltung" irgendeinen Typ einer Speicherschaltung bezeichnen. Der Begriff Speicherschaltung kann beispielsweise eine einzelne Speicherzelle bezeichnen. Alternativ kann der Begriff Speicherschaltung eine DRAM-Schaltung oder eine SRAM-Schaltung bezeichnen. Der Begriff Speicherschaltung kann beispielsweise irgendein Array von Speicherzellen bezeichnen. Ferner kann der Begriff Speicherschaltung ein Array von Speicherzellen zusammen mit einem Register und einem Decodierer bezeichnen.

Claims (39)

  1. Integrierte Schaltung (10; 100; 200) mit einem Speicher, die folgende Merkmale aufweist: eine erste Verbindung; und eine Speicherschaltung; wobei die integrierte Schaltung (10; 100; 200) zwischen einem Master-Betriebsmodus, in dem ein erster Puffer zwischen der ersten Verbindung und der Speicherschaltung aktiviert ist, und einem Slave-Betriebsmodus, in dem der erste Puffer zwischen der ersten Verbindung und der Speicherschaltung deaktiviert ist, umschaltbar ist.
  2. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 1, die folgende Merkmale aufweist: eine zweite Verbindung; und einen zweiten Puffer, der zwischen die zweite Verbindung und die Speicherschaltung gekoppelt ist, wobei der erste Puffer zwischen die erste Verbindung und die Speicherschaltung gekoppelt ist.
  3. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 2, bei der der erste Puffer ein erstes Tor, das mit der ersten Verbindung gekoppelt ist, und ein zweites Tor aufweist, das mit der Speicherschaltung gekoppelt ist, wobei der zweite Puffer ein erstes Tor, das mit der zweiten Verbindung gekoppelt ist, und ein zweites Tor aufweist, das mit der Speicherschaltung gekoppelt ist, und wobei die zweiten Tore des ersten und des zweiten Puffers miteinander gekoppelt sind.
  4. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 2 oder 3, bei der in dem Master-Betriebsmodus der erste und der zweite Puffer konfiguriert sind, um Daten zwischen der ersten und der zweiten Verbindung auszutauschen.
  5. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 2 bis 4, bei der in dem Slave-Betriebsmodus der erste Puffer konfiguriert ist, um inaktiv zu sein, und der zweite Puffer konfiguriert ist, um aktiv zu sein, um Daten zwischen der zweiten Verbindung und der Speicherschaltung auszutauschen.
  6. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 2 bis 5, bei der in dem Master-Betriebsmodus die integrierte Schaltung (10; 100; 200) angepasst ist, um eine wirksame elektrische Kopplung zwischen der ersten Verbindung und der zweiten Verbindung in Abhängigkeit davon zu liefern, ob die Speicherschaltung für einen Datenaustausch ausgewählt ist.
  7. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 6, bei der in dem Master-Betriebsmodus die integrierte Schaltung (10; 100; 200) angepasst ist, um die wirksame elektrische Kopplung zwischen der ersten Verbindung und der zweiten Verbindung lediglich dann zu liefern, falls die Speicherschaltung nicht für einen Datenaustausch ausgewählt ist.
  8. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 2 bis 7, bei der in dem Master-Betriebsmodus die erste Pufferschaltung und die zweite Pufferschaltung konfiguriert sind, um Adressdaten von der ersten Verbindung zu der zweiten Verbindung zu treiben; wobei in dem Slave-Betriebsmodus die zweite Pufferschaltung konfiguriert ist, um empfangene Adressdaten zu der Speicherschaltung zu treiben.
  9. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 2 bis 8, bei der in dem Master-Betriebsmodus die erste Pufferschaltung und die zweite Pufferschaltung konfiguriert sind, um Schreibdaten von der ersten Verbindung zu der zweiten Verbindung zu treiben, und um Lesedaten von der zweiten Verbindung zu der ersten Verbindung zu treiben; und wobei in dem Slave-Betriebsmodus die zweite Pufferschaltung konfiguriert ist, um empfangene Schreibdaten zu der Speicherschaltung zu treiben und um Lesedaten von der Speicherschaltung zu treiben.
  10. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 9, bei der in dem Master-Betriebsmodus die erste Pufferschaltung konfiguriert ist, um Schreibdaten von der ersten Verbindung zu der Speicherschaltung zu treiben und Lesedaten von der Speicherschaltung zu der ersten Verbindung zu treiben.
  11. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 1 bis 10, wobei die integrierte Schaltung (10; 100; 200) einen Adressbereitsteller aufweist, der konfiguriert ist, um eine Chipadresse für die integrierte Schaltung (10; 100; 200) zu liefern.
  12. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 2 bis 11, bei der der erste Puffer einen Seriell-zu-Parallel-Wandler aufweist, der konfiguriert ist, um Daten zwischen einem externen seriellen Datentransportformat und einem parallelen Datentransportformat umzuwandeln, und wobei die zweite Verbindung konfiguriert ist, um Daten unter Verwendung des parallelen Datentransportformats zu übertragen.
  13. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 1 bis 12, wobei die integrierte Schaltung (10; 100; 200) konfiguriert ist, um durch ein Verbinden eines Bonddrahts mit einer Moduseinstellungsbondanschlussfläche in den Master-Betriebsmodus oder den Slave-Betriebsmodus versetzt zu werden.
  14. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 1 bis 13, die eine Schaltung aufweist, die konfiguriert ist, um ein Chipadresssignal zu empfangen und die integrierte Schaltung (10; 100; 200) abhängig von dem empfangenen Chipadresssignal in den Master-Betriebsmodus oder den Slave-Betriebsmodus zu versetzen.
  15. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 14, bei der die Schaltung einen Adresseingang für das Chipadresssignal aufweist, wobei die integrierte Schaltung (10; 100; 200) in den Master-Betriebsmodus versetzt wird, falls der Adresseingang offen gelassen ist.
  16. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 14 oder 15, wobei die integrierte Schaltung (10; 100; 200) einen Adressausgang aufweist, der konfiguriert ist, um ein modifiziertes Chipadresssignal auf der Basis des empfangenen Chipadresssignals zu liefern, und wobei das modifizierte Chipadresssignal verglichen mit dem Eingangschipadresssignal eine unterschiedliche Adresse beschreibt.
  17. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 1 bis 16, die einen Chipadressbereitsteller aufweist, wobei die integrierte Schaltung (10; 100; 200) konfiguriert ist, um einen Zugriff auf die Speicherschaltung abhängig von einer Chipadresse, die durch einen Chipadressbereitsteller geliefert wird, und empfangenen Adressinformationen zu erlauben.
  18. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 2 bis 17, die ferner eine dritte Verbindung aufweist; wobei die zweite Pufferschaltung ferner zwischen die dritte Verbindung und die Speicherschaltung gekoppelt ist, wobei in dem Slave-Betriebsmodus die zweite Pufferschaltung konfiguriert ist, um Adressdaten von der dritten Verbindung zu der Speicherschaltung zu treiben.
  19. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 18, bei der in dem Slave-Betriebsmodus die integrierte Schaltung (10; 100; 200) konfiguriert ist, um Adressdaten von der dritten Verbindung zu der zweiten Verbindung weiterzuleiten.
  20. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 2 bis 19, die ferner eine dritte Verbindung aufweist, wobei die zweite Pufferschaltung ferner zwischen die dritte Verbindung und die Speicherschaltung gekoppelt ist, wobei in dem Slave-Betriebsmodus die zweite Pufferschaltung konfiguriert ist, um Schreibdaten von der dritten Verbindung zu der Speicherschaltung zu treiben und um Lesedaten von der Speicherschaltung zu der dritten Verbindung zu treiben.
  21. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 20, wobei in dem Slave-Betriebsmodus die integrierte Schaltung (10; 100; 200) konfiguriert ist, um Lesedaten von der zweiten Verbindung zu der dritten Verbindung weiterzuleiten und um Schreibdaten von der dritten Verbindung zu der zweiten Verbindung weiterzuleiten.
  22. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 20 oder 21, bei der in dem Slave-Betriebsmodus die zweite Pufferschaltung konfiguriert ist, um einen Datenaustausch zwischen der dritten elektrischen Verbindung und der Speicherschaltung nur dann zu ermöglichen, wenn die Speicherschaltung für einen Datenaustausch ausgewählt ist.
  23. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 18 bis 22, bei der die zweite Verbindung und die dritte Verbindung über eine direkte elektrische Verbindung, über eine Durch-Chip-Durchkontaktierung oder über eine dritte Pufferschaltung gekoppelt sind.
  24. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 18 bis 23, wobei die zweite elektrische Verbindung eine Mehrzahl von einzelnen Verbindungen aufweist, die eine Kontaktstruktur bilden, wobei die dritte elektrische Verbindung eine Mehrzahl von einzelnen Verbindungen aufweist, die eine Kontaktstruktur bilden, wobei die zweite elektrische Verbindung und die dritte elektrische Verbindung an gegenüberliegenden Oberflächen der integrierten Schaltung (10; 100; 200) angeordnet sind, und wobei die erste elektrische Verbindung und die zweite elektrische Verbindung zusammenpassende Kontaktstrukturen aufweisen.
  25. Integrierte Schaltung (10; 100; 200) gemäß einem der Ansprüche 18 bis 24, wobei die integrierte Schaltung (10; 100; 200) einen Adresseingang aufweist, der konfiguriert ist, um Chipadressinformationen für die integrierte Schaltung (10; 100; 200) zu empfangen, wobei der Adresseingang an der gleichen Hauptoberfläche des Chips wie die dritte externe Verbindung angeordnet ist.
  26. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 25, wobei die integrierte Schaltung (10; 100; 200) einen Adressausgang aufweist, der konfiguriert ist, um modifizierte Chipadressinformationen auf der Basis der Chipadressinformationen zu liefern, die über den Adresseingang empfangen werden, wobei die modifizierten Chipadressinformationen eine unterschiedliche Adresse verglichen mit den empfangenen Chipadressinformationen beschreiben, und wobei der Adressausgang an der gleichen Hauptoberfläche des Chips wie die zweite externe Verbindung angeordnet ist.
  27. Integrierte Schaltung (10; 100; 200) gemäß Anspruch 26, bei der eine Kontaktstruktur, die den Adresseingang und die dritte Verbindung aufweist, mit einer Kontaktstruktur zusammenpasst, die den Adressausgang und die zweite Verbindung aufweist.
  28. Integrierte (10; 100; 200) Schaltung gemäß einem der Ansprüche 1 bis 27, wobei die integrierte Schaltung (10; 100; 200) als ein alleinstehender Chip verwendbar ist.
  29. Chipstapel (300; 400; 500; 600; 670), der folgende Merkmale aufweist: eine erste integrierte Schaltung, die eine entsprechende erste Verbindung und eine entsprechende Speicherschaltung aufweist, wobei die erste integrierte Schaltung zwischen einem Master-Betriebsmodus, in dem ein erster Puffer zwischen der ersten Verbindung der ersten integrierten Schaltung und der Speicherschaltung der ersten integrierten Schaltung aktiviert ist, und einem Slave-Betriebsmodus umschaltbar ist, in dem der erste Puffer zwischen der ersten Verbindung der ersten integrierten Schaltung und der Speicherschaltung der ersten integrierten Schaltung deaktiviert ist; und eine zweite integrierte Schaltung, die eine entsprechende erste Verbindung und eine entsprechende Speicherschaltung aufweist, wobei der zweite Speicherchip zwischen einem Master-Betriebsmodus, in dem ein erster Puffer zwischen der ersten Verbindung der zweiten integrierten Schaltung und der Speicherschaltung der zweiten integrierten Schaltung aktiviert ist, und einem Slave-Betriebsmodus umschaltbar ist, in dem der erste Puffer zwischen der ersten Verbindung der zweiten integrierten Schaltung und der Speicherschaltung der zweiten integrierten Schaltung deaktiviert ist, wobei die erste integrierte Schaltung konfiguriert ist, um Daten von der ersten Verbindung derselben zu der zweiten integrierten Schaltung weiterzuleiten, falls die erste integrierte Schaltung sich in dem Master-Betriebsmodus befindet, und wobei die zweite integrierte Schaltung konfiguriert ist, um Daten zu empfangen, die durch die erste integrierte Schaltung weitergeleitet werden, falls die zweite integrierte Schaltung sich in dem Slave-Betriebsmodus befindet.
  30. Chipstapel (300; 400; 500; 600; 670) gemäß Anspruch 29, bei dem die erste integrierte Schaltung eine entsprechende zweite Verbindung und einen entsprechenden zweiten Puffer aufweist, der zwischen die zweite Verbindung und die Speicherschaltung gekoppelt ist, und wobei in dem Master-Betriebsmodus des ersten Chips der erste und der zweite Puffer des ersten Chips konfiguriert sind, um aktiv zu sein, um Daten zwischen der ersten und der zweiten Verbindung des ersten Chips und auszutauschen, und wobei die zweite integrierte Schaltung eine entsprechende zweite Verbindung und einen entsprechenden zweiten Puffer aufweist, der zwischen die zweite Verbindung und die Speicherschaltung gekoppelt ist, und wobei in dem Slave-Betriebsmodus des zweiten Chips der erste Puffer des zweiten Chips konfiguriert ist, um inaktiv zu sein, und der zweite Puffer des zweiten Chips konfiguriert ist, um aktiv zu sein, um Daten zwischen der zweiten Verbindung des ersten Chips und der Speicherschaltung der zweiten integrierten Schaltung auszutauschen.
  31. Chipstapel (300; 400; 500; 600; 670) gemäß Anspruch 29 oder 30, bei dem die erste integrierte Schaltung konfiguriert ist, um in dem Master-Betriebsmodus wirksam zu sein, und bei dem die zweite integrierte Schaltung konfiguriert ist, um in dem Slave-Betriebsmodus wirksam zu sein.
  32. Chipstapel (300; 400; 500; 600; 670) gemäß einem der Ansprüche 29 bis 31, bei dem die erste Verbindung der zweiten integrierten Schaltung unverbunden ist.
  33. Chipstapel (300; 400; 500; 600; 670) gemäß einem der Ansprüche 29 bis 32, bei dem die erste Verbindung der ersten integrierten Schaltung mit einem Trägersubstrat verbunden ist.
  34. Chipstapel (300; 400; 500; 600; 670) gemäß einem der Ansprüche 30 bis 33, bei dem die zweite integrierte Schaltung ferner eine dritte Verbindung aufweist; wobei die zweite Pufferschaltung der zweiten integrierten Schaltung ebenfalls zwischen die dritte Verbindung der zweiten integrierten Schaltung und die Speicherschaltung der zweiten integrierten Schaltung gekoppelt ist, wobei in dem Slave-Betriebsmodus der zweiten integrierten Schaltung die zweite Schaltung konfiguriert ist, um Adressdaten von der dritten Verbindung der zweiten integrierten Schaltung zu der Speicherschaltung der zweiten integrierten Schaltung zu treiben, und wobei die zweite Verbindung der ersten integrierten Schaltung mit der dritten Verbindung der zweiten integrierten Schaltung verbunden ist.
  35. Chipstapel (300; 400; 500; 600; 670) gemäß einem der Ansprüche 29 bis 34, wobei der Chipstapel (300; 400; 500; 600; 670) zumindest eine erste integrierte Schaltung, die konfiguriert ist, um in dem Master-Betriebsmodus wirksam zu sein, und eine zweite integrierte Schaltung aufweist, die konfiguriert ist, um in dem Master-Betriebsmodus wirksam zu sein, wobei zumindest eine Vorrichtung, die konfiguriert ist, um in dem Slave-Betriebsmodus wirksam zu sein, der ersten Vorrichtung zugeordnet ist, die konfiguriert ist, um in dem Master-Betriebsmodus wirksam zu sein; und wobei zumindest eine andere Vorrichtung, die konfiguriert ist, um in dem Slave-Betriebsmodus wirksam zu sein, der zweiten Vorrichtung zugeordnet ist, die konfiguriert ist, um in dem Master-Betriebsmodus wirksam zu sein.
  36. Chipstapel (300; 400; 500; 600; 670) gemäß einem der Ansprüche 31 bis 35, bei dem die integrierte Schaltung, die konfiguriert ist, um in dem Master-Betriebsmodus wirksam zu sein, konfiguriert ist, um Adressinformationen zu decodieren, um ein Chipauswahlsignal für die integrierte Schaltung zu liefern, die konfiguriert ist, um in dem Slave-Betriebsmodus wirksam zu sein.
  37. Datenverarbeitungssystem (700), das folgende Merkmale aufweist: einen Prozessor (710); und ein Speichermodul (720), das mit dem Prozessor (710) gekoppelt ist; wobei das Speichermodul (720) zumindest eine integrierte Schaltung aufweist; wobei die integrierte Schaltung eine erste Verbindung und eine Speicherschaltung aufweist; und wobei die integrierte Schaltung zwischen einem Master-Betriebsmodus, in dem ein erster Puffer zwischen der ersten Verbindung und der ersten Speicherschaltung aktiviert ist, und einem Slave-Betriebsmodus umschaltbar ist, in dem der erste Puffer zwischen der ersten Verbindung und der Speicherschaltung deaktiviert ist.
  38. Integrierte Schaltung (10; 100; 200) mit einem Speicher, die folgende Merkmale aufweist: eine erste Einrichtung zum Austauschen von Daten; eine Einrichtung zum Speichern von Daten; eine Einrichtung zum Kommunizieren von Daten zwischen der ersten Einrichtung zum Austauschen von Daten und der Einrichtung zum Speichern von Daten; und eine Einrichtung zum Umschalten der integrierten Schaltung (10; 100; 200) zwischen einem Master-Betriebsmodus, in dem die Einrichtung zum Kommunizieren von Daten aktiviert ist, und einem Slave-Betriebsmodus, in dem die Einrichtung zum Weiterleiten von Daten deaktiviert ist.
  39. Integrierte Schaltung (10; 100; 200), die folgende Merkmale aufweist: eine erste externe Verbindung für einen Austausch von Daten, eine zweite externe Verbindung für einen Austausch der Daten; eine dritte externe Verbindung für einen Austausch der Daten; eine Speicherschaltung; und eine bidirektionale umschaltbare Schnittstelle, die zwischen die erste externe Verbindung und ein Datentor der Speicherschaltung geschaltet ist, zwischen die erste externe Verbindung und die zweite externe Verbindung geschaltet ist und zwischen die erste externe Verbindung und die dritte externe Verbindung geschaltet ist, wobei die integrierte Schaltung (10; 100; 200) konfiguriert ist, um in einem Master-Betriebsmodus und in einem Slave-Betriebsmodus betrieben zu werden; wobei die bidirektionale umschaltbare Schnittstelle konfiguriert ist, um in dem Master-Betriebsmodus eine wirksame elektrische Kopplung zwischen der ersten externen Verbindung und der zweiten externen Verbindung zu liefern oder um in dem Master-Betriebsmodus eine wirksame elektrische Kopplung zwischen der ersten externen Verbindung und der Speicherschaltung zu liefern; und wobei die bidirektionale umschaltbare Schnittstelle konfiguriert ist, um in dem Slave-Betriebsmodus einen Datenaustausch zwischen der dritten externen Verbindung und dem Datentor der Speicherschaltung zu ermöglichen oder um in dem Slave-Betriebsmodus einen Daten austausch zwischen der zweiten externen Verbindung und der dritten externen Verbindung zu ermöglichen; wobei die zweite Verbindung und die dritte Verbindung Chip-zu-Chip-Verbindungen sind; wobei die zweite Verbindung und die dritte Verbindung an gegenüberliegenden Hauptoberflächen des Chips positioniert sind; wobei die integrierte Schaltung (10; 100; 200) einen Adresseingang aufweist, der konfiguriert ist, um Zugriffsadressinformationen für die integrierte Schaltung (10; 100; 200) zu empfangen, wobei der Adresseingang an der gleichen Hauptoberfläche der integrierten Schaltung (10; 100; 200) wie die dritte externe Verbindung angeordnet ist; wobei die integrierte Schaltung (10; 100; 200) angepasst ist, um in dem Master-Betriebsmodus wirksam zu sein, falls eine vorgegebene Adresse an dem Adresseingang anliegt; wobei der Adresseingang eine Chip-zu-Chip-Verbindung ist; wobei die integrierte Schaltung (10; 100; 200) einen Adressausgang aufweist, der konfiguriert ist, um modifizierte Adressinformationen auf der Basis der Eingangszugriffsadressinformationen zu liefern, die über den Adresseingang empfangen werden, wobei die modifizierten Adressinformationen verglichen mit den Eingangszugriffsadressinformationen eine unterschiedliche Adresse beschreiben, und wobei der Adressausgang an der gleichen Hauptoberfläche des Chips wie die zweite externe Verbindung angeordnet ist, wobei die integrierte Schaltung (10; 100; 200) konfiguriert ist, derart, dass die zweite externe Verbindung des Chips sich in Kontakt mit der dritten externen Verbindung eines zweiten Chips, der identisch mit dem Chip ist, befinden kann, wenn der zweite Chip auf dem Chip gestapelt ist, und derart, dass der Adressausgang sich in Kontakt mit dem Adresseingang des zweiten Chips befinden kann, wenn der zweite Chip auf dem Chip gestapelt ist; wobei die integrierte Schaltung (10; 100; 200) konfiguriert ist, derart, dass der Chip in den Slave-Betriebsmodus versetzt wird, wenn der Chip auf einem identischen Chip gestapelt ist, der sich in dem Master-Betriebsmodus befindet.
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