DE112006001208T5

DE112006001208T5 - Identische Chips mit verschiedenen Operationen in einem System

Info

Publication number: DE112006001208T5
Application number: DE112006001208T
Authority: DE
Inventors: Randy Beaverton OSBORNE
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2005-05-17
Filing date: 2006-05-02
Publication date: 2008-03-06
Anticipated expiration: 2026-05-03
Also published as: TWI315071B; US20070286010A1; WO2006124300A1; GB0722949D0; US7269088B2; DE112006001208B4; JP2008546056A; JP4820867B2; GB2441083A; CN101176160A; CN101176160B; TW200707459A; GB2441083B; US20060262632A1

Abstract

Ein Chip umfassend:
einen Speicherkern, Steuerschaltkreise und erste Anschlüsse, zweite Anschlüsse und dritte Anschlüsse; wobei die ersten Anschlüsse zum Empfang von Signalen geeignet sind, die zweiten Anschlüsse nur dazu vorgesehen sind, Signale zu schaffen und die Steuerschaltkreise dazu dienen, festzustellen, ob die dritten Anschlüsse vorgesehen sind, um Signale zu empfangen oder nur Signale zu schaffen.

Description

HINTERGRUND
TECHNISCHES FELD
Die Erfindung betrifft Chips, die abhängig davon, wo sie in einem System positioniert sind, verschieden arbeiten.
STAND DER TECHNIK
Verschiedene Anordnungen für Speicherchips in einem Speichersystem sind vorgeschlagen worden. Zum Beispiel kommunizieren in einem herkömmlichen synchronen DRAM-(Dynamic Random Access Speicher)System Speicherchips über bidirektionale Datenbusse und empfangen Kommandos und Adressen durch Kommando- und Adressbusse. Die Speicherchips haben Beinchen, die sie mit den Bussen verbinden.
In anderen Speichersystemen empfangt ein Speicherchip Signale und wiederholt diese an einen nächsten Speicherchip in einer Serie von zwei oder mehr Speicherchips. In einigen dieser Systeme kann der letzte Speicherchip in der Serie ein digitales Signal direkt zurück an einen Speichersteuerkreis (memeory controller) oder einen anderen Chip senden, von dem sie stammen. Dies wird als „Ring" bezeichnet.
Speichermodule umfassen ein Substrat, auf dem eine Anzahl von Speicherchips platziert sind. Diese Speicherchips können auf nur einer Seite des Substrats angeordnet werden oder auf beiden Seiten des Substrats. In einigen Systemen kann ein Puffer zusätzlich auf dem Substrat platziert werden. Für wenigstens einige Signale dient der Puffer als Schnittstelle zwischen dem Speichercontroller und den Speicherchips auf dem Modul. In einem solchen gepufferten System kann der Speichercontroller andere Signalverfahren mit dem Puffer (z. B. Frequenz- oder Spannungswerte und Punkt-zu-Punkt gegenüber einem Multidropaufbau) verwenden, als der Puffer mit den Speicherchips nutzt.
KURZE BESCHREIBUNG DER ZEICHNUNG
Die Erfindung wird besser aus der folgenden detaillierten Beschreibung und von den beigefügten Zeichnungen von Ausführungsbeispielen der Erfindung verstanden, die jedoch nicht als die Erfindung auf die besonderen Ausführungsbeispiele beschränkend verstanden werden sollen, sondern nur zur Erklärung und dem Verständnis dient.
1-3 sind Blockdiagramme, die ein System repräsentieren, das erste und zweite Speicherchips nach einigen Ausführungen der Erfindung umfasst.
4 ist ein Blockdiagramm eines Systems, das erste und zweite Speichermodule nach einigen Ausführungen der Erfindung beschreibt.
5 ist ein Blockdiagramm eines Systems, das ein Speichermodul nach einigen Ausführungen der Erfindung umfasst.
6-7 sind jeweils Blockdiagrammdarstellungen eines Systems, umfassend Speicherchips nach einigen Ausführungen der Erfindung.
8 sind jeweils Blockdiagrammdarstellungen einer Anordnung von Speicherchips nach einigen Ausführungen der Erfindung.
9 ist eine Blockdiagrammdarstellung eines Systems, umfassend Speicher auf Modulen nach einigen Ausführungen der Erfindung.
10-11 sind jeweils Blockdiagrammdarstellungen eines Systems, umfassend einen Speichercontroller nach einigen Ausführungen der Erfindung.
AUSFÜHRLICHE BESCHREIBUNG
Bezugnehmend nun auf 1 umfasst ein Speichersystem einen Speichercontroller 10, der durch Leiter 16 mit einem ersten Speicherchip 20 verbunden ist. Der Speicherchip 20 ist durch Leiter 26 und Leiter 28 mit einem zweiten Speicherchip 30 verbunden. Der Speicherchip 30 ist durch Leiter 36 zum Speichercontroller 10 gekoppelt, wodurch eine Ringanordnung entsteht. Einige Ausführungen umfassen nicht alle Details, die in der 1 dargestellt sind.
In 1 ist der Chip 20 in einer ersten Position des Systems und Steuerschaltkreise 24 sind in einem zweiten Positionszustand. Der Chip 30 befindet sich an einer zweiten Position in dem System und Steuerschaltkreise 34 sind in einem zweiten Positionszustand. Selbstverständlich können Schaltkreise 24 und 34 gleichzeitig in anderen Zuständen in Bezug auf andere Situationen sein. In 2 ist der Chip 20 in der zweiten Position und die Steuerschaltkreise 24 in dem zweiten Positionszustand. Der Chip 30 ist in dem ersten Zustand und Steuerschaltkreise 34 sind in dem ersten Positionszustand. Speicherchips 20 und 30 werden identisch hergestellt, aber arbeiten unterschiedlich, wenn sie in verschiedenen Positionen in dem System sind, um entweder die Konfiguration der 1 oder der 2 zu erlauben, ohne die Gesamtarbeitsweise des Speichersystems zu verändern.
In den Ausführungen der 1 und 2 können die dargestellten Leiter zwischen den Chips Signale nur in eine Richtung übertragen. Es können jedoch andere Leiter zwischen den Leiter existieren, die Signale in unidirektionaler oder bidirektionaler Weise übermitteln können.
Bezugnehmend auf 1 wird dann, wenn die Steuerschaltkreise 24 sich in de ersten Positionzustand befinden, sie einen Auswahlschaltkreis 50 veranlassen, Signale, die durch Anschlüsse 22-1 von den Leitern 56 empfangen werden, weiterzuleiten, aber nicht an die Leiter 58. Ein „X" auf den Leitern 58 illustriert, dass Signale nicht durch diese von den Anschlüssen 22-1 hindurch geleitet werden. Steuerschaltkreise 24 verursachen auch, dass die Transmitter 64 betrieben werden, aber ermöglichen nicht, dass die Receiver (68 in 3), die mit den Anschlüssen 22-3 gekoppelt sind, betrieben werden. Ein Lesen der Daten von einem Kern 76 ist zum Auswahlschaltkreis 54 geschaffen, von dem sie durch Anschlüsse 22-2 an Leiter 26 und Anschlüsse 32-1 übertragen werden.
Während sie in den zweiten Positionszustand ist, verursacht die Steuerschaltung 34, dass ein Auswahlschaltkreis 80 Signale, die durch Anschlüsse 32-1 an Leiter 88 empfangen werden, weitergeleitet werden, aber nicht an Leiter 86. Ein „X" auf den Leitern 86 zeigt an, dass Signale nicht durch diese von den Anschlüssen 32-1 passieren. Steuerschaltkreise 34 verursachen auch, dass Aufnehmer 98 in Betrieb gesetzt werden, aber setzen Übertrager (engl. transmitter) (94 in 3) nicht in Betrieb, die mit den Anschlüssen 32-3 verkoppelt sind. Das Datenlesen von einem Kern 106 wird zu einem Auswahlkreis 84 ermöglicht, von dem es durch Anschlüsse 32-2 an Leiter 36 und Anschlüsse 12-2 des Speichercontrollers 10 übertragen wird.
3 ist ähnlich 1, außer dass es einige zusätzliche Details zeigt, die nicht in allen Ausführungen vorhanden sind. 3 zeigt Receiver 68 und Transmitter 94 mit „X" Markierungen, die anzeigen, dass sie nicht in Betrieb genommen sind. 3 zeigt Kommandodecoder 74 und 104, die anzeigen, dass sie nicht in Betrieb genommen sind. 3 zeigt weiter Kommandodecoder 74 und 104, die Operationen veranlassen an den Speichern 76 und 106 durchgeführt werden sollen. 3 erläutert weiter, dass Kommandoadresse und das Datenschreiben von dem Speichercontroller 10 über Anschlüsse 22-1 zum Auswahlschaltkreis 50 durch Receiver 62 gesendet werden. Einige Kommandos, wie zum Beispiel Lesekommandos, stehen nicht mit dem Schreiben von Daten in Zusammenhang. In einigen Ausführungen können einige Kommandos mit keiner zugeordneten Adresse bestehen. In gleicher Weise können in einigen Ausführungen Schreibedaten oder Adressen ohne unmittelbar zugeordnetes Kommando bestehen.
Der Auswahlschaltkreis 50 wählt das Kommando, die Adresse und Schreibedaten (engl. write data) aus, die durch Leiter 56 an sowohl den Kommandodecoder 74 und durch Übertrager 64 und Anschlüsse 22-3 an den Chip 30 weitergegeben werden. Entsprechend werden das Kommando, die Adresse und die Schreibdaten auch durch Anschlüsse 32-3 und Empfänger 98 zum Kommandodecoder 104 übertragen.
Die Leiter 78 und 108 tragen Lesedaten von den Kernen 76 und 106 an Auswahlschaltkreise 54 und 84. Lesedaten von Chip 20 werden von dem Auswahlschaltkreis 54 durch Übertrager 72 an Anschlüsse 22-2, Leiter 26, Anschlüsse 32-1 an Empfänger 92 und Auswahlschaltkreis 80 weitergegeben. Auswahlschaltkreis 80 gibt die Daten durch Leiter 88 an den Auswahlschaltkreis 84. Im Fall von 3 wird der Auswahlschaltkreis 84 als Multiplexer zwischen Lesedaten von Leitern 88 und Lesedaten von Leitern 108 fungieren. Übertrager 102 überträgt Signale von Auswahlschaltkreis 82 an die Anschlüsse 32-2 und Leiter 36.

Für Ausführungen der 3 (aber nicht für andere Ausführungen), fasst die folgende Tabelle die Typen und Richtungen der Signale zusammen.

Anschlüsse	Richtung der Signale durch die Anschlüsse	Typen der Signale durch die Anschlüsse
22-1, 32-1	In Fig. 3 empfangen Anschlüsse 22-1 und 32-1 nur Signale.	In Fig. 3, Anschlüsse 22-1 empfangen Kommando, Adresse und Schreibdaten und Anschlüsse 32-1 empfangen Lesedaten.
22-2, 32-2	In Fig. 3 senden die Anschlüsse 22-2 und 32-2 nur Signale	In Fig. 3 erzeugen die Anschlüsse 22-2 und 32-2 nur Lesedaten.
22-3, 32-3	In Fig. 3 empfangen die Anschlüsse 32-3 Signale und Anschlüsse 22-3 schaffen Signale.	In Fig. 3 schaffen die Anschlüsse 22-3 und 32-3 nur oder empfangen Kommando, Adresse und Schreibdaten.

In verschiedenen Ausführungen können verschiedene Arten und Weisen, denen die Kommandos kommuniziert werden, um den Decoder 74 und 104 zu steuern, vorhanden sein. Zum Beispiel können in einigen Ausführungen alle die Kommandos an alle Chips und Kommando-Decoder 74 und 104 gehen, inklusive Adress-Vergleicher (engl. comparators) oder anderer Schaltkreise, um festzustellen, welche Kommandos für sie vorgesehen sind. Die Adressvergleicher (Komperatoren) oder andere Schaltkreise können direkt vor den Kommandodecodern angeordnet sein. In diesen Ausführungen wird dann, wenn ein Kommando für nur den Chip 20 vorgesehen ist, es auch durch Übertrager 64 an den Chip 30 übertragen. In anderen Ausführungen wird ein Kommando, das an den Chip 20 übertragen wird, abgestreift, so dass es nicht zum Chip 30 geht; aber wenn es für den Chip 30 vorgesehen wird, würde es durch den Chip 20 hindurchgeleitet. Noch andere Techniken und Variationen können, wenn gewünscht, genutzt werden.
In verschiedenen Ausführungen können die Leiter eine unterschiedliche Anzahl von Leitungen und Wegen (Breiten) aufweisen (In einigen Terminologien wird in einer differenziellen seriellen Signalgebung (differential serial signaling) eine Leitung mehr als zwei Wege (a lane includes two lines) aufweisen, wobei beim single ended serial Signalisieren ein Weg eine Leitung umfasst (a lane includes one line). Nur als Beispiel können die Leiter 16 und die Leiter 28 jeweils sechs Leitungen breit sein, während die Leiter 26 und die Leiter 36 jeweils acht Wege breit sein können. In diesem Beispiel sind die ersten Anschlüsse (22-1, 32-1) für beide Chips 20 und 30 acht Leitungen breit. In diesem Beispiel im Fall von 1 sind zwei Anschlüsse der Anschlüsse 22-1 nicht mit Leitern 16 verbunden, aber alle Anschlüsse der Anschlüsse 32-1 sind mit Leitern 26 verbunden. Im Fall von 2 sind zwei Anschlüsse der Anschlüsse 32-1 nicht mit Leitern 16 verbunden, aber alle Anschlüsse der Anschlüsse 22-1 sind mit Leitern 26 verbunden. Auswahlschaltkreise 50 und 80 und vielleicht andere Schaltkreise antworten entsprechend. Andere Möglichkeiten für die Anzahl der Anschlüsse und Leitungen des Leitungselementes (conductors) bestehen. Es können zusätzliche Leiter und Anschlüsse vorhanden sein, die nicht von den Auswahlschaltkreisen 50 und 80, wie in 1 bis 3 beschrieben, gesteuert werden. Es können zusätzliche Anschlüsse bestehen, die nicht Teil der dargestellten Anschlüsse sind (z. B. nicht Teil der Anschlüsse 22-1, 22-2, 22-3 in Chip 20).
3 zeigt Leiter 118 und 120, die jeweils ein einzelner Leiter oder mehr als ein Leiter sein können. Leiter 118 und 120 tragen Positionsstatussteuersignale, um dem Positionsstatus der Steuerregister 24 und 34 zu steuern. In einigen Ausführungen sind die Leiter 118 und 120 nicht beteiligt und die Positionszustände der Steuerschaltkreise 24 und 34 sind durch andere Mittel, wie zum Beispiel Leiter 16 und 28, gesteuert.
Die bidirektionale Natur der Transmitter und Receiver 64, 68 und 94, 98 auf jeder Seite der Leiter 28 kann zu der Kapazität des Pads beitragen. Jedoch kann, dadurch dass die Leiter 28 relativ kurz gehalten werden, der Effekt dieser zusätzlichen Kapazität reduziert werden, so dass die Signalfrequenz nicht übermäßig beeinträchtigt wird.
4 zeigt ein Modul 150, das ein Substrat 152 umfasst, das die Speicherchips 20-1, 20-2, ... 20-N unterstützt, von denen Chip 20 in 1 und 3 ein Beispiel ist. Ein Modul 170 umfasst ein Substrat 172, das die Speicherchips 30-1, 30-2, ... 30-N unterstützt, von denen Chip 30 in 1 und 3 ein Beispiel sind. Leiter 16-1, 16-2 ... 16-N, Leiter 26-1, 26-2 ... 26-N, Leiter 28-1, 28-2, ... 28-N, und Leiter 36-1, 36-2 ... 36-N tragen Signale des Typs der auf den Leitern 16, 26, 28 und 36 in den 1-3 vorhanden ist, oder die Signale können verschieden sein. Es kann andere Leiter geben, die nicht dargestellt sind. Substrate 152 und 172 können auch Chips auf ihren anderen Seiten tragen.
Ein Leiter (mehrere Leiter) 182 und Leiter 184 schaffen Positionsstatussteuersignale C1 und C2. Signal C1 wird durch Leiter 118-1, 118-2, ... 118-N zum Steuerschaltkreis in den Chips 20-1, 20-1, ... 20-N geleitet. Der (die) Leiter 118 in 3 sind ein Beispiel eines der Leiter 118-1, ... 118-N. Signal C2 wird durch Leiter 120-1, 120-2, ... 120-N zu dem Steuerschaltkreis in den Chips 30-1, 30-1, ... 30-N geleitet. Der (die) Leiter 120 in 3 sind ein Beispiel eines der Leiter 120-1 ... 120-N. In 4 wird in einigen Ausführungen die Spannung des Signals C1, das Gegenteil der Spannung des Signals C2 sein. Zum Beispiel kann im Betrieb, wenn C1 ein Signal logisch hoher Spannung ist, Signal C2 ein logisch niedriges Spannungssignal sein.
Es gibt verschieden Wege, in denen die Signale C1 und C2 erzeugt werden können. Eine einfache Möglichkeit Zugang ist es, ein in Schaltkreis auf einem Motherboard zu haben, um eine Spannung für das Signal C1 und eine Spannung für das Signal C2 zu haben. In einigen Ausführungen sind alle Gruppen von Speicherchips in der ersten Position dazu in der Lage, ein Signal C1 zu empfangen und alle Gruppen von Speicherchips in der zweiten Position können ein Signal C2 empfangen. In einigen Ausführungen kann das Signal C2 durch Invertieren des Signals C1 erzeugt werden (siehe 5). In einigen Ausführungen ist der Schaltkreis auf den Motherboard nur ein Widerstand, der mit der Stromversorgung gekoppelt ist, um das Signal C1 zu erzeugen, ein Inverter, um das Signal C2 zu erzeugen. Aufwendigere Schaltkreise können genutzt werden. Ein anderer Zugang ist es C1 und/oder C2 durch die Speicher-Steuerung zu senden. Wieder ein anderer Zugang ist es, das Signal auf dem Modul erzeugt zu erhalten. Ein nicht-flüchtiger Speicher auf dem Modul kann genutzt werden, um Information über die Position der Gruppe (Gruppen) des Chips auf dem Modul zu schaffen – obwohl dies die Flexibilität einschränken kann, in welcher Position das Moduls ist. Wieder ein anderere Möglihkeiten können genutzt werden.
Der Positionszustand der Steuerschaltkreise (zum 24 und 34) kann beim Booten (dann, wenn der Computer startet) nach einem hot swap eines Moduls und/oder zu anderen Zeiten eingerichtet werden. In einigen Ausführungen wird ein Steuerschaltkreis die Werte des Signals C1 oder C2 „latchen", so dass die Leiter 182 und 184 nicht aktiv verbleiben müssen oder so dass die Leiter 182 und 184 auch für andere Zwecke genutzt werden können, folgend den eingerichteten Positionszuständen.
5 ist ähnlich zu 4, außer dass es ein Modul 180 darstellt mit einem Substrat 182, das eine erste Seite 182-1 und eine zweite Seite 182-2 aufweist. Die Chips 20-1 ... 20-2 sind auf der Seite 182-1 und die Chips 30-1 ... 30-2 sind auf der Seite 182-2. In dem Beispiel der 5 ist das Signal C1 durch den (die) Leiter 182 empfangen und das Signal C2 ist durch einen Inverter 190 erzeugt. Jedoch kann das System der 5 beide Signale C1 und C2 direkt von dem Motherboard empfangen, einem Speicher-Controller, dem Modul oder von woanders her.
6 zeigt, dass mehr als Speicherchips in dem Ring vorhanden sein können. Ein Speicherchip 40 mit Anschlüssen 42-1, Anschlüssen 42-2 und Anschlüssen 42-3 ist mit dem Chip 30 gekoppelt. Chip 40 kann identisch zu dem Chip 20 und 30 sein. Chip 20, 30 und 40 können in verschiedene Gruppen von Chips (z. B. Rängen) oder in der gleichen Gruppe sein. Leiter 28 können zwischen Anschlüssen 22-3, Anschlüssen 32-3 und Anschlüssen 42-3 in sternförmiger Weise gekoppelt sein. Obwohl 6 drei Speicherchips in Serie zeigt, sind in anderen Ausführungsbeispielen mehr als drei Speicherchips in Serie vorhanden, wobei dort drei Anschlüsse in sternförmiger Anordnung gekoppelt sind. Leiter 46 koppeln die Anschlüsse 32-2 und 42-1 miteinander. Leiter 36 verkoppeln die Anschlüsse 42-2 und Anschlüsse 12-2. In einigen Ausführungen sind die Steuerschaltungen der Chips 40 und die Steuerschaltungen 34 des Chips 30 beide in dem zweiten Positionszustand, und Steuerschaltkreis 24 des Chips 20 ist in dem ersten Positionszustand. Entsprechend muss nicht jeder Chip in einer anderen Position in dem System für die Zwecke des Chipbetriebs angenommen werden. Im Fall von 6 ist ein Chip 20 in der ersten Position und Chips 30 und 40 sind in der zweiten Position. Chip 40 kann einer aus demselben Modul oder in einem anderen Modul sein als die Chips 20 und 30. Chips 20, 30 und 40 können auf dem gleichen Substrat sein, drei verschiedenen Substraten oder einer Kombination dieser beiden. Es kann zusätzliche Chips in dem Ring geben. Der Einfachheit halber ist die Verschaltung in den Chips 20, 30 und 40 nicht dargestellt, aber sie könnte die gleiche oder verschieden von der in 3 sein.
7 zeigt ein System, das ähnlich dem System der 1 ist, außer, dass in 7 die Lesedatenfunktion jedes Speicherchips direkter zum Speichercontroller geschaffen ist. Bezugnehmend auf 7 sind die Leiter 216 zwischen den Anschlüssen 212-1 eines Speichercontrollers 210 und den Anschlüssen 222-1 eines Speicherchips 220 vorgesehen. Speichercontroller 210 kann der gleiche sein oder verschieden von dem Speichercontroller 10. Die Leiter 228 sind zwischen Anschlüssen 222-3 des Chips 220 und Anschlüssen 232-3 des Speicherchips 230 gekoppelt. Die Leiter 226 sind zwischen Anschlüssen 222-2 des Chips 220 und den Anschlüssen 212-2 des Controllers 210 gekoppelt. Die Leiter 236 sind zwischen Anschlüssen 232-2 des Chips 220 und Anschlüssen 212-3 gekoppelt.
In einigen Ausführungen ist die Anzahl der Leitungen der Leiter 226 und 236 jeweils halb so hoch, wie die der Leiter 26 und 36 der 1. Nur als Beispiel können die Leiter 26 und 36 acht Leitungen aufweisen und die Leiter 226 und 236 können jeweils vier Leitungen aufweisen, aber verschiedene andere Zahlen können ebenfalls beteiligt sein. In gleicher Weise kann die Anzahl der Anschlüsse der Summe der Anschlüsse 212-2 und der Anschlüsse 212-3 gleich der Anzahl der Anschlüsse der Anschlüsse 12-2 in 1 sein. Der Typ der Signale (z.B. Kommando, Adresse oder Schreibdaten), kann der gleiche wie für die Leiter 216 und 228 in 7 sein, wie auch auf den Leitern 16 und 28 in 1. Gleicherweise kann der Typ der Signale (z. B. Lesedaten) auf den Leitern 226 und 236 der gleiche wie auf den Leitern 26 und 36 sein. Auch kann es von ihrer Position in dem System abhängen, ob Chips 220 und 230 Signale auf den Leitern 228 senden oder empfangen können. Die Anzahl der Datenwege in den Leitern 216 und 228 kann die gleiche sein oder verschieden von der (z. B. eine Hälfte) der Anzahl der Wege in den Leitern 16 und 28.
8 zeigt Speicherchips 270-1 und 270-2, die Signale durch Leiter 274-1 und 274-2 empfangen. Chip 270-1 ist durch Leiter 278 und 276 an einen Speicherchip 280-1 gekoppelt und Chip 270-2 ist zu einem Speicherchip 280-2 über Leiter 288 und 286 verbunden. Chips 280-1 und 280-2 schaffen Signale durch Leiter 290 und 292. In einigen Ausführungen ist der Typ der Signale auf den Leitern 274-1 und 274-2 der gleiche wie auf denen der Leiter 16 der 1; der Typ der Signale auf den Leitern 278 und 288 ist der gleiche wie auf den Leitern auf den Leitern 28 der 1; und der Typ der Signale auf den Leitern 276, 286, 290 und 292 kann der gleiche auf den Leitern 26 und 36 der 1 sein. Ob die Chips 270-1, 270-2, 280-1 und 280-2 Daten auf den Leitern 278 und 288 senden oder empfangen, kann von ihrer Position in dem System abhängen. Die Anzahl der Leitungswege in den Leitern 276, 286, 290 und 292 kann der gleiche wie in den Leitern 36 sein oder sie kann einen anderen Wert annehmen wie z. B. die Hälfte der Anzahl der Leitungen auf den Leitern 36. Die Anzahl der Leitungen in den Leitern 274-1, 274-2, 278 und 288 kann die gleiche oder verschieden (z. B. die Hälfte) der Anzahl der Leitungen auf den Leitern 16 und 28 betragen.
9 zeigt ein System, das ähnlich zu dem der 1 bis 4 oder der 1 bis 3 und 5 arbeitet, außer dass eine Substratoberfläche 310 einen Puffer 312 neben Chips 20-1 ... 20-N und einer Substratoberfläche 320 einen Puffer 322 neben Chips 30-1 ... 30-N umfasst. Punkt-zu-Punkt oder Multidrop-Leiter können zwischen Puffer und Speicherchips benutzt werden. Ein Speichercontroller 300 kann der gleiche sein oder ähnlich zu dem Speichercontroller 10. Verschiedene zusätzliche Leiter können vorhanden sein, die nicht dargestellt sind.
Die Signale auf den Leitern 304 und 16-1 16-N in 9 können vom gleichen Typ sein, wie die Signale auf den Leitern 16 in den 1-3 und 16-1 ... 16-N in 4 und 5. Die Signale auf den Leitern 36-1 ... 36-N und Leitern 308 in 9 können vom gleichen Typ sein, wie die Signale auf den Leitern 36 in 1-3 und Leitern 36-1 ... 36-N in 4 und 5. Die Signale auf den Leitern 26-1 ... 26-N und 28-1 ... 28-N in 9 können von der gleichen Art sein, wie die Signale auf den Leitern 26 und 28 in 1-3 und den Leitern 26-1 ... 26-N und den Leitern 28-1 ... 28-N in 4 und 5. In einigen Ausführungen können die Spannung und Frequenz und vielleicht die Signaltechniken zwischen dem Speichercontroller 300 und den Puffer 312 und 322 verschieden sein von den Puffer 312 und 322 in den Chips 20-1 ... 20-N und 30-1 ... 30-N.
In einigen Ausführungen ist ein unterschiedlicher Puffer für jede Gruppe vorgesehen (z. B. für einen Rang) von Chips. In anderen Ausführungen kann ein Puffer zwischen mehr als einer Gruppe von Chips geteilt werden. Zum Beispiel kann in 9 der Puffer 312 die Funktion sowohl der Puffer 312 und 322 übernehmen.
10 zeigt ein System, in dem der Speichercontroller 10 (oder ein anderer Controller in dieser Offenbarung) sich in einem Chip 350 befindet, der auch einen Computersystemprozessor umfasst. Chip 310 kann Vielfachprozessoren und Vielfachkerne umfassen. Chip 350 ist mit einem Input-/Outputcontroller 356 gekoppelt, der wiederum mit einem drahtlosen Transmitter und einem Receiver 358 für drahtlose Kommunikation gekoppelt ist. Der drahtlose Transmitter und Receiver 358 werden nicht für alle Ausführungen benötigt.
11 zeigt ein System, in dem der Speichercontroller 10 (oder ein anderer Controller in dieser Offenbarung) in einem Speichercontrollerhub 362 vorgesehen ist, der mit einem Prozessorchip 364 gekoppelt ist und an einen Input-/Outputcontroller 366 gekoppelt ist, der wiederum an einen drahtlosen Transmitter und Receiver 358 für drahtlose Kommunikation gekoppelt ist. Wie oben erwähnt, werden drahtloser Transmitter und Receiver 358 nicht für alle Ausführungen benötigt.
ZUSÄTZLICHE INFORMATION UND AUSFÜHRUNGEN
Die Erfindungen sind nicht auf bestimmte Signaltechniken oder Protokolle beschränkt. Zum Beispiel kann das Signalisieren einseitig oder differentiell erfolgen. Das Signalisieren kann nur zwei Spannungsniveaus oder mehr als zwei Spannungsniveaus umfassen. Die Taktung (oder der Blitz (engl. strobe)) können separat von den Signalen übertragen werden oder in die Signale eingebettet sein. Verschiedene Codierungstechniken können genutzt werden. Serielles oder traditionelles Parallelsignalisieren können benutzt werden. Die Signale können in Pakete aufgeteilt werden, mulitiplext werden oder für sie vorgesehene Leitungen haben. Zum Beispiel können Kommando, Adresse und Schreibdatensignale paketweise aufgeteilt werden oder zeitmultiplext sein. Es könnten ausschließlich für Kommandos vorgesehene Leitungen ausschließlich für Adressen vorgesehene Leitungen und ausschließlich für Schreibdaten vorgesehene Leitungen oder eine Kombination dieser vorgesehen werden. Die Erfindungen sind nicht auf einen besonderen Typ von Transmittern und Receiver beschränkt. Verschiedene Taktungstechniken können in den Transmittern und Receiver in anderen Schaltkreisen genutzt werden. Die Receiversymbole in den Figuren können sowohl die Eingangsempfangsschaltkreise und zugehörige latching und Schaltkreise sein. Nach bestimmter Terminologie können in einigen Ausführungen die Gruppen der Leiter 16, 26, 28 und 36 als Verbindungen betrachtet werden, die Leitungen umfassen, aber andere Typen des Signalisierens können genutzt werden.
In den Figuren, die ein oder mehr Module zeigen, können ein oder mehr zusätzliche Module in paralleler und/oder in Serie mit den dargestellten Modulen vorhanden sein. Die Speichercontroller können mehr als einen Kanal gekoppelt mit den Modulen aufweisen.
Ein oder mehr der Chips in der Gruppe können primär für die Fehlerkorrektur genutzt werden.
Speicherschaltkreise 24 und 34 können zusätzliche Funktionen durchführen, die nicht in dieser Offenbarung beschrieben sind oder es können zusätzliche Steuerschaltkreise vorhanden sein, die nicht dargestellt sind. In einigen Ausführungen können Signale C1 und C2 genutzt werden, um Information zusätzlich zu dem Positionszustand zu übertragen.
Es kann eine Vielzahl von Schaltkreisen in den Chips bestehen, die nicht in den Figuren dargestellt sind. Wenn die Figuren zwei Blöcke zeigen, die durch Leiter miteinander verbunden sind, kann ein Zwischenschaltkreis vorhanden sein, der nicht dargestellt ist. Die Form und relative Größe der Blöcke ist nicht dazu gedacht, die tatsächlichen Formen und relativen Größen wieder zu geben.
Ein Ausführungsbeispiel ist eine Implementation oder ein Beispiel der Erfindungen. Bezug in der Beschreibung auf „ein Ausführungsbeispiel", „das Ausführungsbeispiel", „einige Ausführungsbeispiele" oder „andere Ausführungsbeispiele" meinen, dass ein bestimmtes Merkmal, eine Struktur oder eine Charakteristik, die in Verbindung mit den Ausführungsbeispielen beschrieben wurden, in wenigstens einigen Ausführungen eingeführt ist, aber nicht notwendigerweise in allen Ausführungen der Erfindung. Das verschiedene Auftreten „einer Ausführung", „der Ausführung" oder „einigen Ausführungen" sind nicht notwendiger Weise alle auf die gleiche Ausführung bezogen.
Wenn gesagt wird, dass „A" mit Element „B" gekoppelt ist, kann Element A direkt mit B oder indirekt zum Beispiel mit Element C gekoppelt sein.
Wenn die Beschreibung oder die Ansprüche feststellen, dass einen Komponente ein Merkmal, eine Struktur, ein Verfahren oder ein Charakteristikum A „verursacht" eine Komponente, ein Merkmal, eine Struktur, ein Prozess oder eine Charakteristik B, meint dies, dass „A" wenigstens teilweise Ursache von „B" ist, aber dass auch wenigstens eine andere Komponente, Merkmal, Struktur, Prozess oder Charakteristikum dabei beiträgt, „B" zu bewirken.
Wenn die Spezifikation feststellt, dass eine Komponente, ein Merkmal, eine Struktur, ein Prozess oder Charkteristikum „könnte", „würde" oder „hätte" in der bestimmten Komponente, dem Merkmal, der Struktur, dem Verfahren oder dem Charakteristikum, ist dieser Teil nicht notwendiger Weise Bestandteil. Wenn die Spezifikation oder der Anspruch auf „ein", „eines" oder „Element" hinweist, meint dies noch nicht notwendiger Weise, dass nur ein Element vorhanden ist. Wenn die Spezifikation oder die Ansprüche auf ein „zusätzliches Element" hinweisen, schließt es sich nicht aus, dass dort mehr als ein zusätzliches Element vorhanden ist.
Die Erfindung ist nicht durch ein bestimmtes Detail, was hierin beschrieben wurde beschränkt. Tatsächlich können andere Variationen der vorangehenden Beschreibung mit den Zeichnungen innerhalb des Schutzbereichs der vorliegenden Erfindung gemacht werden. Dementsprechend ist es Aufgabe der nachfolgenden Ansprüche und ihrer Änderungen, den Schutzbereich der Erfindung zu definieren.
ZUSAMMENFASSUNG
In einigen Ausführungen umfasst ein Chip einen Speicherkern, Steuerungsschaltung und erste Anschlüsse, zweite Anschlüsse und dritte Anschlüsse. Die ersten Anschlüsse dienen nur zum Empfang von Signalen, die zweiten Anschlüsse sind nur zum Aussenden von Signalen vorgesehen und die Steuerschaltkreise sind dazu vorgesehen, zu steuern, ob die dritten Anschlüsse nur Signale empfangen oder Signale senden. Andere Ausführungen werden beschrieben und beansprucht.

Claims

Ein Chip umfassend: einen Speicherkern, Steuerschaltkreise und erste Anschlüsse, zweite Anschlüsse und dritte Anschlüsse; wobei die ersten Anschlüsse zum Empfang von Signalen geeignet sind, die zweiten Anschlüsse nur dazu vorgesehen sind, Signale zu schaffen und die Steuerschaltkreise dazu dienen, festzustellen, ob die dritten Anschlüsse vorgesehen sind, um Signale zu empfangen oder nur Signale zu schaffen.
Chip nach Anspruch 1, wobei wenn sich der Chip in einer ersten Position des Systems befindet, die Steuerschaltkreise in einem ersten Positionszustand sind, und wenn der Chip sich in einem zweiten Zustand des Systems befindet, die Steuerschaltkreise sich in einem zweiten Positionszustand befinden.
Chip nach Anspruch 1, wobei die Steuerschaltkreise dazu eingerichtet sind, ein Positionsstatussteuersignal zu empfangen und sich selbst in einen ersten Positionszustand zu versetzen, wenn sich das Steuersignal in einem ersten Strombereich befindet und sich in einem zweiten Positionszustand zu versetzen, wenn das Steuersignal sich in einem zweiten Spannungszustand befindet.
Chip nach Anspruch 3, wobei dann, wenn das Steuersignal sich in dem ersten Positionszustand befindet, die Anzahl der ersten Anschlüsse, die sich in Betrieb befinden, verschieden ist von denen, dann, wenn sich der Steuerschaltkreis in dem zweiten Positionszustand befindet.
Chip nach Anspruch 3, weiter umfassend Übertrager (Transmitter) und Empfänger (Receiver), die an den dritten Anschluss gekoppelt sind, und wobei dann, wenn der Steuer schaltkreis sich in dem ersten Positionszustand befindet, er die Transmitter, aber nicht die Receiver aktiviert und wenn der Steuerschaltkreis sich im zweiten Positionszustand befindet, er die Receiver, nicht aber die Transmitter aktiviert.
Chip nach Anspruch 5, weiter gekennzeichnet durch ein Kommandodecoderschaltkreis, der mit dem Kern gekoppelt ist, ersten und zweiten Auswahlschaltkreisen, die mit ersten und zweiten Anschlüssen jeweils gekoppelt sind, und wobei dann, wenn der Steuerschaltkreis sich in der dritten Position befindet, er den ersten Auswahlschaltkreis dazu veranlasst Signale weiterzuleiten, die von dem ersten Anschluss an die Transmitter und den Kommandodecoder empfangen sind, aber nicht an den zweiten Auswahlschaltkreis und wenn der Steuerschaltkreis sich im zweiten Positionszustand befindet, er den ersten Auswahlschaltkreis dazu veranlasst, von den ersten Anschlüssen empfangene Signale an den zweiten Auswahlschaltkreis weiterzugeben, aber nicht an die Transmitter und den Kommandodecoder.
Chip nach Anspruch 1, weiter umfassend einen Kommandodecoder, der mit dem Kern gekoppelt ist und wobei dann, wenn ein Kommando an den Chip gerichtet ist dies ein Lesekommando ist, der Kommandodecoder eine Leseoperation, die auf dem Kern ausgeführt wird, veranlasst, die in einem Lesen von Daten resultiert, die von dem Kern zu dem zweiten Auswahlschaltkreis gesandt werden, der wiederum die Lesedaten zu den zweiten Anschlüssen schafft.
Chip nach Anspruch 1, wobei die zweiten Anschlüsse dazu vorgesehen sind, nur Lesedaten zu schaffen.
System umfassen: erste und zweite Chips jeweils umfassend einen Speicherkern, Steuerschaltkreise und erste Anschlüsse, zweite Anschlüsse und dritte Anschlüsse; und wobei für die ersten und zweiten Chips die ersten Anschlüsse nur Signale empfangen, die zweiten Anschlüsse nur Signale schaffen und die Steuerschaltkreise dazu dienen, zu steuern, ob die dritten Anschlüsse nur Signale empfangen, oder nur Signale senden, und wobei die dritten Anschlüsse des ersten Chips mit den dritten Anschlüssen des zweiten Chips gekoppelt sind.
System nach Anspruch 9, weiter umfassend einen Speichercontroller, der mit den ersten Anschlüssen des ersten Chips verbunden ist, und wobei die Steuerschaltkreise des ersten Chips dazu dienen, Transmitter in dem ersten Chip anzuweisen, Signale durch die dritten Anschlüsse des ersten Chips zu den dritten Anschlüssen und Receiver des zweiten Chips zu senden und die zweiten Anschlüsse auf dem ersten Chip mit den ersten Anschlüssen auf dem zweiten Chip gekoppelt sind.
System nach Anspruch 10, wobei im Betrieb die Signale, die durch die ersten Anschlüsse des ersten Chips empfangen werden Adresse, Kommando und Schreibdatensignale von den Speichercontroller sind, und wobei die Signale, die von den zweiten Anschlüssen des ersten Chips an die ersten Anschlüsse des zweiten Chips gesandt werden, Lesedatensignale sind.
System nach Anspruch 9, wobei im Betrieb die ersten Anschlüsse des ersten Chip und die dritten Anschlüsse des zweiten Chip nur Kommando, Adresse und Lesedatensignale empfangen, und die zweiten Anschlüsse des ersten Chip und die zweiten Anschlüsse des zweiten Chip nur Lesedaten senden.
System nach Anspruch 9, wobei der erste Chip Teil einer ersten Gruppe von Chips ist, die mit dem Speichercontroller gekoppelt sind und der zweite Chip Teil einer zweiten Gruppe von Chips, die zwischen der ersten Gruppe von Chips und dem Speichercontroller eingekoppelt sind.
System nach Anspruch 9, weiter umfassend einen Speichercontroller, der an den ersten Chip gekoppelt ist und einen dritten Chip, der zwischen dem zweiten Chip und dem Speichercontroller eingekoppelt ist.
System nach Anspruch 9, weiter umfassend erste und zweite Modulsubstrate, um die ersten und zweiten Chips jeweils zu unterstützen, wobei die ersten Modulsubstrate weiter zusätzliche Chips unterstützen, die die gleichen wie die ersten Chips und die zweiten Modulsubstrate weiter zusätzliche Chips unterstützen, die die gleiche wie die zweiten Chips sind.
System nach Anspruch 15, wobei die ersten und zweiten Modulsubstrate jeweils einen Puffer umfassen, um mit den Chips auf den Modulsubstraten in Verbindung zu treten.
System nach Anspruch 9, weiter umfassend ein Modulsubstrat, das eine erste Seite zur Unterstützung des ersten Chips und einen anderen Chip in gleichem Rang wie den ersten Chip aufweist und eine zweite Seite, um den zweiten Chip und andere Chips im gleichen Rang wie den zweiten Chip zu unterstützen.
System nach Anspruch 9, weiter umfassend einen Speichercontroller, der mit dem ersten Chip gekoppelt ist, wobei der Speichercontroller auch an einen drahtlosen Transmitter und Receiver gekoppelt ist.
Verfahren umfassend: Platzieren einer ersten und einer zweiten Gruppe von Chips in einem Computersystem, wobei die Chips der ersten und der zweiten Gruppe jeweils Steuerschaltkreise aufweisen; Veranlassen der Steuerschaltkreise der ersten Gruppe der Chips in einem ersten Positionszustand zu sein und die Steuerschaltkreise der zweiten Gruppe von Chips in einem zweiten Positionszustand zu sein und wobei die ersten Anschlüsse jeweils der Chips nur Signale empfangen und zweite Anschlüsse jedes der Chips nur Signale senden und die Steuerschaltung in der ersten Gruppe der Chips die erste Gruppe der Chips dazu veranlasst, nur Signale durch dritte Anschlüsse der ersten Gruppe der Chips zu senden und die Steuerschaltkreise in der zweiten Gruppe der Chips die zweite Gruppe der Chips dazu veranlassen nur Signale durch dritte Anschlüsse der zweiten Gruppe von Chips zu senden.
Verfahren nach Anspruch 19, wobei die Signale von den ersten Anschlüssen der ersten Chips empfangen werden Adress-, Kommando- und Schreibdatensignale von einem Speichercontroller sind und wobei die Signale, die von den zweiten Anschlüssen auf dem ersten Chip an die ersten Anschlüsse auf dem zweiten Chip gesandt werden Lesedatensignale sind.
Verfahren nach Anspruch 19, wobei die ersten Anschlüsse des ersten Chip und die dritten Anschlüsse des zweiten Chips nur Kommando-, Adress- und Schreibdatensignale empfangen und die zweiten Anschlüsse des ersten Chip und zweiten Anschlüsse des zweiten Chip nur Lesedatensignale empfangen.
Verfahren nach Anspruch 19, weiter umfassend das Koppeln eines Speichercontrollers an die erste Gruppe von Chips und Koppeln einer dritten Gruppe von Chips zwischen die zweite Gruppe von Chips und dem Speichercontroller.
Verfahren nach Anspruch 19, weiter umfassend das Platzieren der ersten Gruppe von Chips auf dem ersten Modulsubstrat und Platzieren der zweiten Gruppe von Chips auf einem zweiten Modulsubstrat.