JP4820867B2 - システム内で異なる動作を有する同一チップ - Google Patents

Description

本発明は、システム内のそれらの位置により異なる動作をするチップに関する。

メモリシステムにおける様々なメモリチップの配列が提案されてきた。例えば、従来の同期型随時書き込み読み出しメモリ（ＤＲＡＭ）システムでは、メモリチップは、両方向データバスを介しデータをやり取りし、コマンドおよびアドレスバスを介しコマンド及びアドレスを受信する。メモリチップは、バスに接続するスタブを有する。

他のメモリシステムでは、メモリチップは、信号を受信し、それらを２つまたはそれ以上のメモリチップの連続として次のメモリチップに再現する。これらのシステムのいくつかでは、連続における最後のメモリチップが信号を直接メモリコントローラまたは他の最初のチップに戻すことがある。これをリングと呼ぶ。

メモリモジュールは、多数のメモリップが配置される基板を含む。メモリチップは、基板の片側だけ、あるいは両側に配置されてよい。いくつかのシステムでは、基板上にバッファも配置されることがある。少なくともいくつかの信号に対しては、バッファは、モジュール上のメモリコントローラとメモリチップとの間をインターフェースする。このようなバッファシステムでは、メモリコントローラは、メモリチップと共にバッファを使用するよりは、バッファと共に異なるシグナリング（例えば周波数と電圧値、および、ポイントツーポイント対マルチドロップ配列など）を用いることができる。

図１を参照すると、メモリシステムは、導体１６を介し第１のメモリチップ２０に接続されるメモリコントローラ１０を含む。メモリチップ２０は、導体２６および２８を介し、第２のメモリチップ３０に接続される。メモリチップ３０は、導体３６を介しメモリコントローラ１０に接続されてリング配列をなす。いくつかの実施形態は、図１に示される詳細のいくつかを含まない。

図１において、チップ２０は、システム内の第１の位置にあり、制御回路２４は、第１の位置状態にある。チップ３０は、システム内の第２の位置にあり、制御回路３４は、第２の位置状態にある。制御回路２４および３４が別の状況に関して別の状態に同時になってもよいのは言うまでもない。図２では、チップ２０は、第２の位置にあり、制御回路２４は、第２の位置状態にある。チップ３０は、第１の位置にあり、制御回路３４は、第１の位置状態にある。メモリチップ２０および３０は、同一に製造されるが、メモリシステム全体の動作を変えずにシステム内の異なる位置において図１または図２の構成のいずれかが許容される場合、異なる動作をする。

図１および２の実施形態では、図示されるチップ間の導体は、信号を一方向のみに伝達する。信号を一方向または双方向に伝達する他のチップ間導体があってもよい。

図１を参照すると、制御回路２４が第１の位置状態にあるときは、選択回路５０は、ポート２２−１を介し受信される信号を導体５８ではなく導体５６に送る。導体５８における"×"は、ポート２２−１からの信号がそれらを通らないことを示す。制御回路２４は、また、送信機６４を使用可にし、ポート２２−３に接続されるレシーバ（図３の６８）を使用不可にする。コア７６からの読み取りデータは、選択回路５４へと提供され、そこからポート２２−２を介し、導体２６およびポート３２−１へと送信される。

第２の位置状態にあるとき、制御回路３４は、選択回路８０がポート３２−１を介し受信される信号を導体８６ではなく導体８８に送るようにする。導体８６における"×"は、ポート３２−１からの信号がそれらを通らないことを示す。制御回路３４は、また、受信機９８を使用可にし、ポート３２−３に接続される送信機（図３の９４）を使用不可にする。コア１０６からの読み取りデータは、選択回路８４に提供され、そこからポート３２−２を介し、導体３６およびメモリコントローラ１０のポート１２−２へと送信される。

図３は、いくつかの実施形態では用いられないいくつかの追加の詳細を示す以外は、図１と同様である。図３は、それらが使用不可であることを示す"×"マークのついた受信機６８および送信機９４を示す。図３は、また、コア７６および１０６上において動作を実行させるコマンドデコーダ７４および１０４を示す。図３は、さらに、ポート２２−１を介しメモリコントローラ１０からのコマンド、アドレス、および、書き込みデータが、レシーバ６２を介し選択回路５０へと送信されることを識別する。読み取りコマンドのようないくつかのコマンドは、書き込みデータとは関連しない。いくつかの実施形態では、アドレスと関連しないコマンドもあり得る。同様に、いくつかの実施形態では、コマンドと直接関連しない書き込みデータまたはアドレスもあり得る。

選択回路５０は、コマンド、アドレス、および、書き込みデータが導体５６を介しコマンドデコーダ７４に送られ、送信機６４およびポート２２−３を介しチップ３０に送られることを選択する。したがって、コマンド、アドレス、および、書き込みデータは、また、ポート３２−３および受信機９８を介し、コマンドデコーダ１０４へと送信される。

導体７８および１０８は、読み取りデータをコア７６および１０６から選択回路５４および８４に伝達する。チップ２０からの読み取りデータは、選択回路５４から送信機７２、ポート２２−２、導体２６、ポート３２−１を介し受信機９２および選択回路８０へと送られる。選択回路８０は、導体８８を介し選択回路８４に読み取りデータを送る。図３のケースでは、選択回路８４は、導体８８からの読み取りデータと導体１０８からの読み取りデータとの間のマルチプレクサとして機能する。送信機１０２は、選択回路８２からポート３２−２および導体３６へと信号を送信する。

図３の実施形態では（いくつかの他の実施形態でなく）、以下の表により信号のタイプおよび方向がまとめられている。

異なる実施形態においては、コマンドデコーダ７４および１０４とのコマンドのやりとりにおいて異なる方法があってよい。例えば、いくつかの実施形態では、すべてのコマンがすべてのチップに行き、コマンドデコーダ７４および１０４は、どのコマンドがそれらに向けられるかを決定するアドレスコンパレータ、または、他の回路を含む。アドレスコンパレータまたは他の回路は、コマンドデコーダの直前にあってもよい。これらの実施形態では、コマンドがチップ２０のみに対し向けられる場合、送信機６４を介しチップ３０へと送信される。他の実施形態では、コマンドがチップ２０へと向けられる場合、取り除かれてチップ３０に行かない可能性があるが、チップ３０に向けられる場合は、チップ２０を通過する。さらに他の技術およびバリエーションが用いられ得る。

異なる実施形態では、導体は、異なる数のラインまたはレーン（幅）を有し得る。（いくつかの技術用語によれば、ディファレンシャル・シリアル・シグナリングにおいて、レーンは２つのラインを含むが、シングルエンド・シリアルシグナリングでは、レーンは１つのラインを含む。）一例に過ぎないが、導体１６および導体２８は、それぞれ６レーン幅であってよく、一方、導体２６および３６は、それぞれ８レーン幅であってよい。この例では、チップ２０および３０両方の第１のポート（２２−１、３２−１）は、８レーン幅である。この例における図１の場合は、ポート２２−１の２つのポートは導体１６とは接続されていないが、ポート３２−１のすべてのポートは、導体２６に接続されている。図２の場合は、ポート３２−１の２つのポートは導体１６に接続されていないが、ポート２２−１のすべてのポートは、導体２６に接続されている。選択回路５０および８０、および、おそらく他の回路は適切に対応する。導体のポートおよびライン数の他の可能性も存在する。図１〜３に説明されるような選択回路５０および８０によって制御されないさらなる導体およびポートがあってもよい。図示されるポートの一部でない（例えば、チップ２０におけるポート２２−１、２２−２、２２−３の一部でない）さらなるポートがあってもよい。

図３は、制御回路２４および３４に接続される導体１１８および１２０を示す。導体１１８および１２０は、それぞれ単一の導体、または、複数の導体であってよい。導体１１８および１２０は、制御回路２４および３４の位置状態を制御する位置状態制御信号を伝達する。いくつかの実施形態では、導体１１８および１２０は、含まれず、制御回路２４および３４の位置状態は、導体１６および２８などの他の手段を介し制御される。

導体２８の片側における送受信機６４、６８、および、９４、９８の双方向性は、パッド容量を増大し得る。しかしながら、導体２８を比較的短く維持すると、この追加容量の効果が減少する可能性があるので、シグナリング周波数はあまり影響されない。

図４は、メモリチップ２０−１、２０−２、...２０−Ｎを支持する基板１５２を含むモジュール１５０を示し、図１および３のチップ２０はその一例である。モジュール１７０は、メモリチップ３０−１、３０−２、...３０−Ｎを支持する基板１７２を含み、図１および３のチップ３０はその一例である。導体１６−１、１６−２...１６−Ｎ、導体２６−１、２６−２...２６−Ｎ、導体２８−１、２８−２、...２８−Ｎ、および、導体３６−１、３６−２...３６−Ｎは、図１〜３における導体１６、２６、２８、および、３６におけるタイプの信号を伝達するか、あるいは、信号は異なってもよい。図示されていない他の導体があってもよい。基板１５２および１７２は、それらの他の側にもチップを有してよい。

導体１８２および導体１８４は、位置状態制御信号Ｃ１およびＣ２を提供する。信号Ｃ１は、導体１１８−１、１１８−２、...１１８−Ｎを介し提供されることにより、チップ２０−１、２０−１、...２０−Ｎにおける回路を制御する。図３における導体１１８は、導体１１８−１...１１８−Ｎの１つの一例である。信号Ｃ２は、導体１２０−１、１２０−２、...１２０−Ｎを介し提供されることにより、チップ３０−１、３０−１、...３０−Ｎにおける回路を制御する。図３における導体１２０は、導体１２０−１...１２０−Ｎの１つの一例である。図４において、いくつかの実施形態では、信号Ｃ１の電圧は、信号Ｃ２の電圧の反対である。例えば、動作中、Ｃ１が論理Ｈ電圧信号である場合、信号Ｃ２は、論理Ｌ電圧信号であろう。

信号Ｃ１およびＣ２を生成し得る方法は様々である。１つの単純なアプローチは、信号Ｃ１に対する電圧および信号Ｃ２に対する電圧を提供すべくマザーボードに回路を設けることである。いくつかの実施形態では、第１の位置にあるメモリチップ群のすべてが信号Ｃ１を受信でき、第２の位置にあるメモリチップ群のすべてが信号Ｃ２を受信できる。いくつかの実施形態では、信号Ｃ２は、信号Ｃ１を反転させることにより生成されることができる（図５を参照）。いくつかの実施形態では、マザーボードの回路は、単なる、電源に接続されて信号Ｃ１を生成する抵抗、および、信号Ｃ２を生成するインバータである。より複雑な回路でも用いられることができる。他のアプローチは、Ｃ１および／またはＣ２がメモリコントローラにより送信されることである。さらなるアプローチは、信号がモジュール上で生成されることである。モジュールにおける不揮発性メモリは、モジュールにおけるチップ群の位置に関する情報を提供すべく用いることができるが、これによってモジュールの位置の柔軟性を制限することもある。さらに他のアプローチが用いられ得る。

制御回路（２４および３４など）の位置状態は、起動時（コンピュータシステムが起動するとき）、モジュールのホットスワップ後、および／または、他の時間に設定されてよい。いくつかの実施形態では、制御回路は、信号Ｃ１およびＣ２の値をラッチするので、導体１８２および１８４は、アクティブのままでなくてよく、つまり、したがって導体１８２および１８４は、位置状態の設定に従う他の目的のために用いられることもできる。

図５は、第１の側部１８２−１および第２の側部１８２−２を有する基板１８２によるモジュール１８０を示す以外は図４と同様である。チップ２０−１...２０−２は、側部１８２−１の上にあり、チップ３０−１...３０−２は、側部１８２−２の上にある。図５の例では、信号Ｃ１は導体１８２を介し受信され、信号Ｃ２は、インバータ１９０を介し生成される。しかしながら、図５のシステムは、マザーボード、メモリコントローラ、モジュールあるいはどこか他の場所から直接来る信号Ｃ１およびＣ２両方を有してよい。

図６は、３つ以上のメモリチップがリング状になり得ることを示す。ポート４２−１、ポート４２−２、および、ポート４２−３を有するメモリチップ４０がチップ３０に接続される。チップ４０は、チップ２０および３０と同一であってよい。チップ２０、３０、および、４０は、異なるチップ群（例えばランクが）または同じ群にあってよい。導体２８はポート２２−３、ポート３２−３、および、ポート４２−３の間で星型に接続される。図６は、直列の３つのメモリチップを示すが、他の実施形態では、星型に接続された第３のポートと直列の４つ以上のメモリチップがある。導体４６は、ポート３２−２および４２−１を接続する。導体３６は、ポート４２−２をポート１２−２に接続する。いくつかの実施形態では、チップ４０の制御回路およびチップ３０の制御回路３４は、どちらも第２の位置状態にあり、チップ２０の制御回路２４は、第１の位置状態にある。したがって、チップ動作の目的上、すべてのチップがシステム内の異なる位置にあることを考慮される必要はない。

図６の場合、チップ２０は、第１の位置にあり、チップ３０および４０は、第２の位置にある。チップ４０は、チップ２０および３０と同じモジュールあるいは違うモジュール内にあってよい。チップ２０、３０、および、４０は、同じ基板上、３つの異なる基板上、または、その２つの組み合わせにあってよい。リング内に追加のチップがあってもよい。説明を簡単にすべく、チップ２０、３０、および、４０における回路は示されていないが、図３と同じでも異なっていてもよい。

図７は、各メモリチップの読み取りデータがより直接的にメモリコントローラに提供されることを除けば図１のシステムと同じシステムを示す。図７を参照すると、導体２１６は、メモリコントローラ２１０のポート２１２−１と、メモリチップ２２０のポート２２２−１との間に接続される。メモリコントローラ２１０は、メモリコントローラ１０と同じかあるいは異なっていてもよい。導体２２８は、チップ２２０のポート２２２−３とメモリチップ２３０のポート２３２−３との間に接続される。導体２２６は、チップ２２０のポート２２２−２とコントローラ２１０のポート２１２−２との間に接続される。導体２３６は、チップ２２０のポート２３２−２と、ポート２１２−３との間に接続される。

いくつかの実施形態では、導体２２６および２３６のライン数は、図１の導体２６および３６のライン数のそれぞれ半分である。一例に過ぎないが、導体２６および３６は、８レーンを有し、導体２２６および２３６は、それぞれ４レーンであってよく、他の数でもよい。同様に、ポート２１２−２およびポート２１２−３の合計ポート数は、図１におけるポート１２−２のポート数と同じであってよい。図７における導体２１６および２２８の信号のタイプ（例えば、コマンド、アドレス、および、書き込みデータ）は、図１における導体１６および２８のものと同じであってよい。同様に、導体２２６および２３６における信号のタイプ（例えば、読み取りデータ）は、導体２６および３６のものと同じであってよい。また、チップ２２０および２３０が導体２２８と信号を授受するかどうかは、システム内のそれらの位置に依存する。導体２１６および２２８のレーン数は、導体１６および２８のレーン数と同じかあるいは異なって（例えば半分）よい。

図８は、導体２７４−１および導体２７４−２を介し信号を受信するメモリチップ２７０−１および２７０−２を示す。チップ２７０−１は、導体２７８および２７６を介しメモリチップ２８０−１に接続され、チップ２７０−２は、導体２８８および２８６を介しメモリチップ２８０−２に接続される。チップ２８０−１および２８０−２は、導体２９０および２９２を介し信号を提供する。いくつかの実施形態では、導体２７４−１および２７４−２の信号タイプは、図１における導体１６の信号タイプと同じである。導体２７８および２８８における信号タイプは、図１の導体２８における導体と同じであってよく、導体２７６、２８６、２９０、および、２９２における信号タイプは、図１の導体２６および３６と同じであってよい。チップ２７０−１、２７０−２、２８０−１、および、２８０−２が導体２７８および２８８で信号を授受するかどうかは、システム内のそれらの位置に依存し得る。導体２７６、２８６、２９０、および、２９２におけるライン数は、導体３６におけるライン数と同じでよく、あるいは、導体３６のライン数の半分など、いくらか異なってもよい。導体２７４−１、２７４−２、２７８および２８８のライン数は、導体１６および２８のライン数と同じかあるいは異なって（半分など）もよい。

図９は、基板表面３１０がチップ２０−１...２０−Ｎと共にバッファ３１２を含むことと、基板表面３２０がチップ３０−１...３０−Ｎと共にバッファ３２２を含むことを除けば図１〜４、あるいは、図１〜３および５のシステムと同様に動作するシステムを示す。バッファとメモリチップとの間ではポイントツーポイント、または、マルチドロップ導体を用いることができる。メモリコントローラ３００は、メモリコントローラ１０と同じかあるいは同様であってよい。図示されていない追加の導体があってもよい。

図９における導体３０４および１６−１...１６−Ｎの信号は、図１−３における導体１６および図４および５における１６−１...１６−Ｎの信号と同じタイプであってよい。図９の導体３６−１...３６−Ｎおよび導体３０８の信号は、図１−３における導体３６、および、図４および５における導体３６−１...３６−Ｎの信号と同じタイプであってよい。図９における導体２６−１...２６−Ｎ、および、導体２８−１...２８−Ｎの信号は、図１−３における導体２６および２８、および、図４および５における導体２６−１...２６−Ｎ、および、導体２８−１...２８−Ｎの信号と同じタイプであってよい。いくつかの実施形態では、メモリコントローラ３００とバッファ３１２および３２２との間の電圧、周波数、そしておそらくはシグナリング技術も、バッファ３１２および３２２とチップ２０−１...２０−Ｎおよび３０−１...３０−Ｎとの間で異なってよい。

いくつかの実施形態では、チップ群（例えばランク）すべてでバッファが異なる。他の実施形態では、バッファは、２つ以上のチップ群の間で共有され得る。例えば、図９では、バッファ３１２は、バッファ３１２および３２２どちらの機能も果たし得る。

図１０は、メモリコントローラ１０（または本開示における他のコントローラ）がコンピュータシステムプロセッサも含むチップ３５０内にあるシステムを示す。チップ３１０は、マルチプロセッサおよびマルチコアを含み得る。チップ３５０は、入出力コントローラ３５６に接続され、入出力コントローラ３５６は、次に、無線通信用の無線送受信機３５８に接続される。無線送受信機３５８は、すべての実施形態に必要なわけではない。

図１１は、メモリコントローラハブ３６２内にあるメモリコントローラ１０（または本開示における他のコントローラ）がプロセッサチップ３６４と入出力コントローラ３６６とに結合され、入出力コントローラ３６６は次に無線通信用の無線送受信機３５８に接続されるシステムを示す。前述のように、無線送受信機３５８は、すべての実施形態に必要なわけではない。

追加情報および実施形態

本発明は、いかなる特定のシグナリング技術またはプロトコルに限定されない。例えば、シグナリングは、シングルエンデッドでもディファレンシャルでもよい。シグナリングは、２つの電圧レベルだけでも、あるいは、２つより多い電圧レベルを含んでもよい。クロック（またはストローブ）は、信号から別々に伝送されるか、あるいは、信号に埋め込まれてもよい。様々なコーディング技法が用いられ得る。シリアルまたは従来のパラレルシグナリングが用いられ得る。信号は、パケット化、多重化、あるいは、専用回線を有してもよい。例えば、コマンド、アドレス、書き込みデータ信号は、パケット化あるいは時分割されてよい。あるいは、コマンド用専用回線、および、書き込みデータ用専用回線またはそれらのいくつかの組み合わせでもよい。本発明は、特定のタイプの送受信機に限定されない。送受信機および他の回路において、様々なクロック技術が用いられ得る。図中の受信機の符号は、最初の受信回路と関連するラッチ・クロック回路との両方を含んでよい。特定の技術用語によれば、いくつかの実施形態において、導体群１６、２６、２８、および、３６は、レーンを含むリンクと呼ばれることもあるが、シグナリングの他のタイプを用いることもできる。

１つまたはそれ以上のモジュールを示す図において、図に示されるモジュールと並列および／または直列の１つまたはそれ以上の追加のモジュールがあってよい。メモリコントローラは、モジュールに接続される２つ以上のチャネルを有してよい。

１つの群における１つまたはそれ以上のチップが、主にエラー修正に用いられ得る。

制御回路２４および３４は、本開示に記載されていない追加の機能を実行してよいか、あるいは、図示されない付加制御回路があってよい。いくつかの実施形態では、信号Ｃ１およびＣ２は、位置状態に追加する情報を伝達すべく用いられ得る。

図に示されないチップ内の様々な回路が存在してよい。図が導体を介し接続される２つのブロックを示すとき、図示されない中間の回路が存在し得る。ブロックの形状および相対的な大きさは、実際の形状および相対的な大きさを意図するものではない。

一実施形態は、本発明の１つの実施態様または例である。明細書中の「一実施形態」、「１つの実施形態」、「いくつかの実施形態」または、「他の実施形態」への言及は、実施形態に関連して説明される特定の特長、構造、または、特性が、本発明の少なくともいくつかの実施形態に含まれるが、必ずしもすべての実施形態に含まれるわけではないことを意味する。随所に見られる「一実施形態」、「１つの実施形態」または「いくつかの実施形態」は、必ずしもすべて同じ実施形態に言及しているわけではない。

要素"Ａ"が要素"Ｂ"に接続しているというとき、要素"Ａ"は、直接要素"Ｂ"に接続していても、あるいは、例えば、要素"Ｃ"を介し間接的に接続していてもよい。

明細書または請求項が構成要素、特長、構造、プロセス、または、特性Ａが構成要素、特性、構造、プロセス、または、特性Ｂを生じさせるとするとき、"Ａ"は、"Ｂ"の少なくとも一部の原因であるが、"Ｂ"を生じさせる手助けとなる少なくとも１つの他の構成要素、特長、構造、プロセス、または、特性があってもよいことを意味する。

明細書中に一構成要素、特長、構造、プロセス、または、特性が、含まれて「よい」、含まれる「かもしれない」あるいは含まれ「得る」と述べられている場合、その特定の構成要素、特長、構造、プロセス、または、特性は、含まれなくてもよい。明細書あるいは請求項が、「１つの」あるいは「一の」要素に言及するとき、その要素が１つだけであるという意味ではない。明細書あるいは請求項が「１つの追加」要素に言及するとき、それは、複数の追加要素があることを排除しない。

本発明は、本願明細書中に記載される特定の詳細に限定されない。実際には前述の記載および図面の多くの他の変更が本発明の範囲内でなされてよい。したがって、そこに多くの修正を含む添付の請求項が本発明の範囲を定義する。

本発明の実施形態の詳細な説明および添付の図面から本発明はより十分に理解されるであろう。しかしながら、それらは、本発明を記載される特定の実施形態に限定するものではなく、説明と理解のみのためであると解釈されたい。

本発明のいつくかの実施形態に従う第１および第２のメモリチップを含むシステムを表す各ブロック図である。 本発明のいくつかの実施形態に従う第１および第２のメモリモジュールを含むシステムを表すブロック図である。 本発明のいくつかの実施形態に従うメモリモジュールを含むシステムを表すブロック図である。 本発明のいくつかの実施形態に従うメモリチップを含むシステムを表す各ブロック図である。 本発明のいくつかの実施形態に従うメモリチップの配列を表す各ブロック図である。 本発明のいくつかの実施形態に従う、モジュール上のバッファを含むシステムを表すブロック図である。 本発明のいくつかの実施形態に従うメモリコントローラを含むシステムを表す各ブロック図である。

Claims (25)

1. チップであって、
   メモリコアと、制御回路と、第１のポート、第２のポート、および、第３のポートと、を含み、
   前記第１のポートは信号を受信するだけであり、前記第２のポートは、信号を提供するだけであり、前記制御回路は、第１の位置状態又は第２の位置状態に設定され、
   前記制御回路が第１の位置状態にあるとき、前記第３のポートは、前記第１のポートから受信される信号を送信するだけであり、
   前記制御回路が第２の位置状態にあるとき、前記第３のポートは、信号を受信するだけである、
   チップ。
2. 前記制御回路が第１の位置状態にあるとき、前記第３のポートは、前記第１のポートから受信される信号であって、前記メモリコアのためのコマンド、アドレス、及び書き込みデータを除く信号を送信し、前記第２のポートは、前記メモリコアから読み出した信号を送信し、
   前記制御回路が第２の位置状態にあるとき、前記第３のポートは、前記メモリコアのためのコマンド、アドレス、及び書き込みデータ信号を受信し、前記第１のポートは、前記コマンド、アドレス、及び書き込みデータ信号以外の他のデータ信号を受信して前記第２のポートに送信し、前記第２のポートは前記他のデータを送信する
   請求項１に記載のチップ。
3. 前記制御回路は、位置状態制御信号を受信し、かつ、前記制御信号が第１の電圧範囲にある場合、自体を第１の位置状態に置き、前記制御信号が第２の電圧範囲にある場合、自体を第２の位置状態に置く、請求項１又は２に記載のチップ。
4. 前記制御回路が前記第１の位置状態にあるとき、使用可能な前記第１のポートの数は、前記制御回路が前記第２の位置状態にある場合とは異なる、請求項１から３のいずれか１項に記載のチップ。
5. 前記第３のポートに接続される送信機および受信機をさらに備え、前記制御回路が前記第１の位置状態にある場合は、前記受信機でなく前記送信機を起動し、前記制御回路が前記第２の位置状態にある場合は、前記送信機でなく前記受信機を起動する、請求項１から４のいずれか１項に記載のチップ。
6. 前記メモリコアに接続されるコマンドデコーダ回路と、前記第１および第２のポートにそれぞれ接続される第１および第２の選択回路とをさらに備え、前記制御回路が前記第１の位置状態にあるとき、前記第１の選択回路に、前記第１のポートから受信される信号を前記第２の選択回路ではなく前記送信機および前記コマンドデコーダに送るよう命じ、前記制御回路が前記第２の位置状態にあるとき、前記第１の選択回路に、前記第１のポートから受信される信号を前記送信機および前記コマンドデコーダではなく前記第２の選択回路に送るよう命じる、請求項５に記載のチップ。
7. 前記メモリコアに接続されるコマンドデコーダをさらに備え、コマンドが前記チップに宛てられた読み取りコマンドである場合、前記コマンドデコーダは、前記メモリコアに読み取り動作を実行し、結果として生じた読み取りデータは、前記メモリコアから前記第２の選択回路へと提供され、該選択回路は、前記読み取りデータを前記第２のポートに提供する、請求項６に記載のチップ。
8. 前記第２のポートは、読み取りデータだけを提供する、請求項１から７のいずれか１項に記載のチップ。
9. システムであって、メモリコアと、制御回路と、第１のポート、第２のポート、および、第３のポートとをそれぞれ含む第１および第２のチップを含み、
   前記第１および第２のチップに対し、前記第１のポートは信号を受信するだけであり、前記第２のポートは信号を提供するだけであり、
   前記制御回路は、第１の位置状態又は第２の位置状態に設定され、
   前記第１のチップの前記制御回路が第１の位置状態にあるとき、前記第１のチップの前記第３のポートは、前記第１のチップの前記第１のポートから受信される信号を送信するだけであり、
   前記第２のチップの前記制御回路が第２の位置状態にあるとき、前記第２のチップの前記第３のポートは、信号を受信するだけであり、
   前記第１のチップの前記第３のポートは、前記第２のチップの前記第３のポートに接続される、システム。
10. 前記第１のチップの前記制御回路が第１の位置状態にあるとき、前記第１のチップの前記第３のポートは、前記第１のチップの前記第１のポートから受信される信号であって、前記第１のチップの前記メモリコアのためのコマンド、アドレス、及び書き込みデータを除く信号を送信し、前記第１のチップの前記第２のポートは、前記第１のチップの前記メモリコアから読み出した信号を送信し、
    前記第２のチップの前記制御回路が第２の位置状態にあるとき、前記第２のチップの前記第３のポートは、前記第２のチップの前記メモリコアのためのコマンド、アドレス、及び書き込みデータ信号を受信し、前記第２のチップの前記第１のポートは、前記コマンド、アドレス、及び書き込みデータ信号以外の他のデータ信号を受信して前記第２のチップの前記第２のポートに送信し、前記第２のチップの前記第２のポートは前記他のデータを送信する
    請求項９に記載のシステム。
11. 前記第１のチップの前記第１のポートに接続されるメモリコントローラをさらに含み、前記第１のチップの前記制御回路は、前記第１のチップの送信機に前記第１のチップの前記第３のポートを介し前記第３のポートおよび第２のチップの送信機に信号を送信するよう命じ、前記第１のチップの前記第２のポートは、前記第２のチップの前記第１のポートに接続される、請求項９又は１０に記載のシステム。
12. 動作中、前記第１のチップの前記第１のポートを介し受信される信号は、前記メモリコントローラからのアドレス、コマンド、および、書き込みデータ信号であり、前記第１のチップの前記第２のポートにより前記第２のチップの前記第１のポートに提供される信号は、読み取りデータ信号である、請求項１１に記載のシステム。
13. 動作中、前記第１のチップの前記第１のポートおよび前記第２のチップの前記第３のポートは、コマンド、アドレス、および、書き込みデータ信号のみを受信し、前記第１のチップの前記第２のポートおよび前記第２のチップの第２のポートは、読み取りデータのみを提供する、請求項９から１２のいずれか１項に記載のシステム。
14. 前記第１のチップは、メモリコントローラに接続される第１のチップ群の一部であり、前記第２のチップは、前記第１のチップ群と前記メモリコントローラとの間に接続される第２のチップ群の一部である、請求項９から１３のいずれか１項に記載のシステム。
15. 前記第１のチップに接続されるメモリコントローラと、前記第２のチップと前記メモリコントローラとの間に接続される第３のチップとをさらに備える、請求項９から１４のいずれか１項に記載のシステム。
16. 前記第１および第２のチップをそれぞれ支持する第１および第２のモジュール基板をさらに備え、前記第１のモジュール基板は、前記第１のチップと同じ追加のチップをさらに支持し、前記第２のモジュール基板は、前記第２のチップと同じ追加のチップをさらに支持する、請求項９から１５のいずれか１項に記載のシステム。
17. 前記第１および第２のモジュール基板はそれぞれ、前記第１および第２のモジュール基板上のチップとインターフェースするバッファを含む、請求項１６に記載のシステム。
18. 前記第１のチップと、該第１のチップと同じランクの他のチップとを支持する第１の側、および、前記第２のチップと、該第２のチップと同じランクの他のチップとを支持する第２の側を有するモジュール基板をさらに備える、請求項９から１７のいずれか１項に記載のシステム。
19. 前記第１のチップに接続されるメモリコントローラをさらに備え、該メモリコントローラは、無線送受信機にも接続される、請求項９から１８のいずれか１項に記載のシステム。
20. 方法であって、
    それぞれ制御回路を有する第１および第２のチップ群をコンピュータシステム内に配置することと、
    前記第１のチップ群の前記制御回路を第１の位置状態にすること、および、前記第２のチップ群の前記制御回路を第２の位置状態にすることと、
    を含み、
    前記第１のチップ群及び前記第２のチップ群の各チップは、メモリコアと、制御回路と、第１のポート、第２のポート、および、第３のポートと、を含み、
    前記各チップの第１のポートは、信号を受信するだけであり、前記各チップの前記第２のポートは、信号を提供するだけであり、前記制御回路は、第１の位置状態又は第２の位置状態に設定され、
    前記制御回路が第１の位置状態にあるとき、前記第３のポートは、前記第１のポートから受信される信号を送信するだけであり、
    前記制御回路が第２の位置状態にあるとき、前記第３のポートは、信号を受信するだけであり、
    前記第１のチップ群における前記制御回路は、第１の位置状態にあり、前記第２のチップ群における前記制御回路は、第２の位置状態にある、方法。
21. 前記第１のチップの前記第３のポートは、前記第１のチップの前記第１のポートから受信される信号であって、前記第１のチップの前記メモリコアのためのコマンド、アドレス、及び書き込みデータを除く信号を送信し、前記第１のチップの前記第２のポートは、前記第１のチップの前記メモリコアから読み出した信号を送信し、
    前記第２のチップの前記第３のポートは、前記第２のチップの前記メモリコアのためのコマンド、アドレス、及び書き込みデータ信号を受信し、前記第２のチップの前記第１のポートは、前記コマンド、アドレス、及び書き込みデータ信号以外の他のデータ信号を受信して前記第２のチップの前記第２のポートに送信し、前記第２のチップの前記第２のポートは前記他のデータを送信する
    請求項２０に記載の方法。
22. 前記第１のチップの前記第１のポートを介し受信される前記信号は、メモリコントローラからのアドレス、コマンド、および、書き込みデータ信号であり、前記第１のチップの前記第２のポートにより前記第２のチップの前記第１のポートに提供される前記信号は、読み取りデータ信号である、請求項２０又は２１に記載の方法。
23. 前記第１のチップの前記第１のポートおよび前記第２のチップの前記第３のポートは、コマンド、アドレス、および、書き込みデータ信号のみを受信し、前記第１のチップの前記第２のポートおよび前記第２のチップの前記第２のポートは、読み取りデータ信号のみを提供する、請求項２０から２２のいずれか１項に記載の方法。
24. 前記第１のチップ群にメモリコントローラを接続することと、前記第２のチップ群と前記メモリコントローラとの間に第３のチップ群を接続することと、をさらに含む、請求項２０から２３のいずれか１項に記載の方法。
25. 前記第１のチップ群を第１のモジュール基板に配置することと、前記第２のチップ群を第２のモジュール基板に配置することと、をさらに含む、請求項２０から２４のいずれか１項に記載の方法。

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