TWI315071B - Chip and system capable of providing different operations, and method for providing a computer system - Google Patents

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TWI315071B
TWI315071B TW095115884A TW95115884A TWI315071B TW I315071 B TWI315071 B TW I315071B TW 095115884 A TW095115884 A TW 095115884A TW 95115884 A TW95115884 A TW 95115884A TW I315071 B TWI315071 B TW I315071B
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Description

1315071 九、發明說明： c發明所屬^^技術領域；j 發明領域 本發明係有關一種根據晶片於一系統内放置位置而作 5 不同操作之晶片。 C ^tr ϋ 發明背景 一記憶體系統中之記憶體晶片的各種不同安排已被提 出多時。例如’ 一傳統的同步動態隨機存取記憶體(DRAM) 10系統中，記憶體晶片透過雙向資料匯流排來傳遞資料並透 過命令與位址匯流排來接收命令與位址。該等記憶體晶片 具有連接至該等匯流排之短線。 其他記憶體系統中，一序列之兩個或更多記憶體晶片 中，一記憶體晶片接收信號並將其複製到一下一記憶體晶 15片。某些該等系統中，序列中最後的記憶體晶片可直接送 回k號至一 δ己憶體控制器或其他初始的晶片。此參照為 一環狀。 記憶體模組包括放置若干記憶體晶片之一基體。該等 記憶體晶片可僅放置於該基體之一側或該基體之兩側。某 20些系統中，一緩衝器亦可放置於該基體上。對於至少某些 仏號而言，該緩衝器介接於該模組之該記憶體控制器與該 等S己憶體晶片之間。該類緩衝器系統中，該記憶體控制器 可與5亥緩衝益使用不同信號(例如，頻率及電壓值、以及點 對對”、' 夕點下傳的安排）’而非該緩衝器與該等記憶體 1315071 晶片共同使用。 【發明内容】 依據本發明之一實施例，係特地揭露一種晶片，其包 含：一記憶體核心、控制電路、及第一璋、第二埠、以及 5 第三埠；其中該等第一埠僅用於接收信號，該等第二埠僅 用於提供信號，而該控制電路用於控制該等第三埠是否僅 用於接收信號或僅提供信號。 圖式簡單說明 本發明可藉由下文給定之詳細說明以及本發明之實施 10 例的伴隨圖式而取得更完整的了解，然而，其不應視為將 本發明偈限於所述之特定實施例中，而應僅視為用來對本 發明之說明與了解。 第1圖至第3圖之每一圖是一根據本發明之某些實施 例，包括第一與第二記憶體晶片之一系統的方塊圖表示法。 15 第4圖是一根據本發明之某些實施例，包括第一與第二 記憶體模組之一系統的方塊圖表示法。 第5圖是一根據本發明之某些實施例，包括一記憶體模 組之一系統的方塊圖表示法。 第6圖至第7圖之每一圖是一根據本發明之某些實施 20 例，包括記憶體晶片之一系統的方塊圖表示法。 第8圖是一根據本發明之某些實施例，記憶體晶片之一 安排的方塊圖表示法。 第9圖是一根據本發明之某些實施例，包括模組中緩衝 器之一系統的方塊圖表示法。 6 1315071 第10圖至第11圖之每一圖是一根據本發明之某些實施 例，包括一記憶體控制器之一系統的方塊圖表示法。 I：實施方式3 詳細說明 5 參照第1圖，一記憶體系統包括透過導體16耦合至一第 一記憶體晶片20之一記憶體控制器10。記憶體晶片20透過 導體26與導體28耦合至一第二記憶體晶片30。記憶體晶片 30透過導體36耦合至記憶體控制器10來作一環狀安排。某 些實施例並不包括第1圖所示之某些細節。 10 第1圖中，晶片20位於該系統之一第一位置，而控制電 路24位於一第一位置狀態。晶片30位於該系統之一第二位 置，而控制電路34位於一第二位置狀態。當然，至於其他 情況下控制電路24與34可同時位於其他狀態。第2圖中，晶 片20位於該第二位置，而控制電路24位於該第二位置狀 15 態。晶片30位於該第一位置，而控制電路34位於該第一位 置狀態。記憶體晶片20與30被同等製造，但於該系統中之 一不同位置時操作不同，在不改變該記憶體系統之整體操 作下，可允許第1圖或第2圖之每一個組態。 第1圖與第2圖之實施例中，介於晶片間之該等繪示導 20 體可僅於單一方向承載信號。會有晶片間之其他導體以一 單向或雙向方式來承載信號。 參照第1圖，控制電路24位於該第一位置狀態時，其造 成一選定電路50將透過埠22-1接收之信號傳遞至導體56， 但不傳至導體58。導體58上之一“X”繪示該等信號並不從埠 7 1315071 22-1來通^。㈣電路％亦造成發㈣&被啟動，但不啟 動^合至埠22.3之接收器（細之68)。來自—核心％之讀 取貝枓提供至it定電路54 ’該讀取t料從選定電路Μ透過 琿22-2發射至導體26與埠321。 當該控制電路34位於該第二位置狀態時，其會造成一 f定電物將透過埠灿狀之㈣傳遞料龍&但不 至導體86。導體86上之—τ繪示該等信號並不從淳如 _電路34亦造成接㈣98被啟動，但不啟_ 3之發射态（第3圖之94)。來自—核心 10 15 20 料提#、遵—兩 貝取貝 ’、、疋電路84，該讀取資料從選定電路84透過埠 2發射至記憶體控制器10之導體36與埠12-2。 此第3圖類似^圖’除了其顯示某些實施例中不使用之 =?:t卜細節之外。第3圖顯示標示“X”之接收器邰與發射 伽實H其不被啟動。第3圖亦顯示造成操作於核心76與 、丁叩令解碼器74與104。第3圖進一步識別該命 位址、與宜 D„ 貝料透過埠22-1透過接收器62從記憶體控制 為 < 送至選定電路50。相同命令，諸如讀取命 ’ 艸相關聯。某些實施例中，可能有某些命令星右 無相關聯# _L I 、 …、 止。同樣地，某些實施例中，可能有寫入資 料或位址具有無立即相關聯之命令。 、 包路50選定該命令、位址、與寫入資料透過導體 通過至β亥命令解碼器74，並透過發射器64與埠22-3^i品 至晶片30。肉+ 。 匕，該命令、位址、與寫入資料亦透過槔32 與接收器98發射至命令解碼器1〇4。 ' 8 1315071 導體78與剛承載來自核心顺廳之魏資料至選定 料54與84 °來自^默讀取資料從選定電路54透過發 射器72通過至痒22_2,透過導體26、蟑32]至接收㈣盘選 定電路80。選定電路80透過導體88將該讀取資料傳送至選 5定電路84。第3圖之情況中，選定電路84作為來自導體⑽之 '讀取資料以及來自導體108之讀取資料間的—多工器。發射 器102從選定電路82發射信號至埠32-2與導體％。 • 針對第3圖之實施例(但非某些其他實施例），下列表格 總結該等信號之類型與方向。 埠 透過該等埠之信號方向 透過該等埠之信號類切 22-1 、 32-1 第囫中，焊22-1與32-1 僅接收信號。 第3圖中’埤22-1接收命 令、位址、與寫入資料， 而蟑32-1接收讀取資料。 22-2 、 32-2 第3圖中，埠22-2與32-2 僅提供信號。 第3圖中，垾22-2與32-2 僅提供讀取資料。 22-3 、 32-3 第3圖中，埠32-3接收信 號而埠22-3提供信號。 第3圖中，蟑22-3與32-3 僅提供或接收命令、位 址、與寫入資料。 不同實施例中，會有不同方式將命令傳遞至命令解瑪 器74與104。例如，某些實施例中，所有該等命令前往所有 該等晶片，而命令解碼器74與104包括位址比較器或其他電 路來判定哪些命令是爲其設計。該等位址比較器或其他電 15 路於該命令解碼器前可能是正確的。該等實施例十，若— 命令僅爲晶片20所設計’則其亦透過發射器64發射至晶片 30。其他實施例中，若—命令導引至晶片2〇，則其可被剝 離，藉此其亦不會前往晶片30，但若其導引至晶片30，其 將穿過晶片20。本案亦可使用其他技術與變化型態。 不同實施例中，該等導體可具有不同的線路或通道（寬 9 20 1315071
度)數量。（根據某些術語，不同序列信號中，一通道包括兩 條線路，而若具有單-端相信號，—通道包括—條線路。） 僅作為一範例，每一個導體16與導體28可以是六個通道 寬，而每-個導體26與導體36可以是八個通道寬。此範例 中，晶片20與3〇兩者之該等第一埠⑷、32 ι)是八個通道 寬。此範例中，第i圖之情況下，琿22]之兩個璋並不連接 至導體16’料η奴所有埠連接至導體％。第2圖之情況 下，埠32-1之兩辦並不連接至導_，但埠22奴所有痒 連接至導體26。選定電路5G與8()以及或許其他電路會適每 回應。針對導體之痒與線路的數量亦存有其他可能性 有不受選定電路50與8〇控制之額外的導體與蟑將於第^ 至第3圖中說明。也會有並非緣示的蟑(例如，並非晶片加 之蟑22-卜22-2、22-3的-部分)之額外的埠。 第3圖繪示導體⑽與⑽，其搞合至控制電路2植34。 ^體118與12()之每—個可以是—單_導體或是多於一個的 導體。導前8與⑽承载位置狀態控制信號 路24與34之該位置狀離。 ， 剌罨 U些實㈣中，並不包括導體118 ，而㈣電路24與34之位置絲可透過，諸如透過導 體16與28之其他方法來控制。 導體28之每—側上的發射器與接收器64、68與叫、％ 之雙向本質可加入至該補執带 ^襯塾包谷中。然而，藉由將導體28 維持相當短，此額外雷衮 貝卜书令之效應可得以降低，藉此信號頻 率不會受到過度衝擊。 第4圖繪示一模組150 其包括支撐記憶體晶片20-1、 20 1315071 20-2、...20-N之一基體152,其中第1圖與第3圖之晶片20是 一範例。一模組170包括支撐記憶體晶片30-1、30-2、...30-N 之一基體Π2，其中第1圖與第3圖之晶片30是一範例。導體 16、16-卜 16-2、...16-N、導體26、26-1、26-2、...26-N、 5 導體 28、28-1、28-2、...28-1^、以及導體36、36-1、36-2、._.36旧 承載第1圖至第3圖之導體16、26、28、與36上的類型之信 號，或者該等信號可以不同。會有其他尚未繪示之導體。 基體152與172於其他側亦可具有晶片。 導體182與導體184提供位置狀態控制信號C1與C2。信 10 號C1 透過導體 118、118-1、118-2、...118-N提供至晶片 20-1、 20-2、...20-N上之控制電路。第3圖之導體118是導體118-；1、 118-2、...118-N其中之一的一範例。信號C2透過導體 120-1、120-2、...120-N提供至晶片 30-1、30-2、...30-N上 之控制電路。第3圖之導體120是導體120-：!、120-2、...120-N 15 其中之一的一範例。第4圖中，某些實施例中，信號C1之電 壓會與信號C2之電壓相反。例如，操作上，若C1是一邏輯 高電壓信號，則信號C2會是一邏輯低電壓信號。 會有各種不同方法來產生信號C1與C2。一種簡單的方 法是使一母板上的電路針對信號C1來提供一電壓，以及針 20 對信號C2來提供一電壓。某些實施例中，該第一位置之所 有記憶體晶片的群組可接收信號C1，而該第二位置之所有 記憶體晶片的群組可接收信號C2。某些實施例中，信號C2 可藉由反換信號C1來建立（參見第5圖）。某些實施例中，該 母板之該電路僅是耗合至該電源供應器以建立信號C1之一 11 !315〇71 電阻器，以及用於建立信號C2之一反換器。本案可使用更 複雜的電路。另一方法是使C1與/或C2由該記憶體控制器來 傳送。尚有另一方法是使該信號於該模組中產生。該模組 中之—非依電性έ己’丨思體可用於提供有關該模級上之晶片的 5群組位置之資訊-雖然這會限制該模組所在位置之可饒 —性。本案仍可使用其他方法。 一模組熱調換後，以及/或是於其他時間時，該控制電 % 路(諸如24與34)之該位置狀態可於啟動時(該電腦系統開機 時)設定。某些實施例中，該控制電路閂鎖信號C14C2之數 10值，藉此導體182與184不需維持使用中，或是導體182與184 亦可用於遵循該等位置狀態之設定的其他目的。 - 第5圖類似第4圖，除了其繪示具有一基體182之一模組 180外’該基體182具有一第一側182-1與一第二側182-2。晶 片20-1...20-2位於側面182-1上而晶片30-1…30-2位於側面 15 182-2上。第5圖之範例中’信號C1透過導體182來接收，而 鲁信號C2透過一反換器190來建立。然而，第5圖之系統可具 有直接來自該母板、記憶體控制器、該模組、或別處之信 號C1與C2兩者。 第6圖繪示多於兩個記憶體晶片可位於該環狀中之圖 20形。具有埠42]、埠42-2 '與埠42-3之一記憶體晶片40耦合 至晶片30。晶片40可等同於晶片2〇與30。晶片20、30、與 • 40可位於不同的晶片群組中（例如，排組）或相同的群組中。 導體28以星狀方式耦合於埠22-3、埠32-3、與埠42-3之間。 雖然第6圖顯示三個串聯的記憶體晶片，但其他實施例中， 12 Ϊ315071 有起過一個$己憶體晶片與以星狀安排輕合之該等第三埠 串聯。導體46_合埠私2與似。導體％輕合璋422至 卜某些實_中，晶片4G之控制電路與晶片3〇之控制 1路34兩者自b位於該第二位置狀態，而晶片加之控制電路 5 24位於該第一位置狀態。因此，為了晶片之操作，並非每 :晶片皆需考量於該系統之不同位置中。第6圖之狀況中， 晶片20位於該第一位置而晶片30與40位於該第二位置。晶 片40可與晶片2G與3G位於相同模組或_不同模組中。晶片 20、30與40可位於相同基體、三種不同的基體、或是該兩 10種之組合上。該環狀中會有額外的晶片。為了簡化，晶片 20、30與40之電路並不繪示，但其可與第3圖相同或不同。 第7圖繪示類似第1圖之系統的一系統，除了第7圖中每 —記憶體晶片之該讀取資料更直接地提供至該記憶體控制 器之外。參照弟7圖，導體216耗合於一記憶體控制器21〇之 15埠以2-1以及一記憶體晶片220之埠222-1之間。記憶體控制 器可與§己憶體控制器10相同或不同。導體228搞合於晶 片220之埠222-3以及記憶體晶片230之埠2313之間。導體 226耦合於晶片220之埠222-2以及控制器210之埠212-1之 間。導體236耦合於晶片220之埠232-2以及埠212-3之間。 20 某些實施例中’每一個導體226與236之線路數量是第1 圖之導體26與36的一又二分之一倍。僅作為一範例，導體 26與36可具有8個通道而導體226與236每一個可具有4個通 道’但可包括其他各種不同數量。同樣地，蜂212-2與埠212-3 之總和的埠數量可等於第1圖之埠12-2的埠數量。第7圖之 13 1315071 導體216與228的該等類型信號(例如，命令、位址、與寫入 資料）會與第1圖之導體26與28的信號相同。同樣地，導體 226與236的該等類型信號(例如，讀取資料)會與導體26與36 的信號相同。此外，不論晶片220與230於導體228中傳送或 5接收資料，皆可根據其位於該系統之位置。導體216與228 之通道數量可與導體26與28之通道數量相同或不同（例 如，一又二分之一倍）。 第8圖繪示透過導體274_1與274-2來接收資料之記憶體 晶片270-1與270-2。晶片270-1透過導體278與276搞合至一 10記憶體晶片28〇-1’而晶片270-2透過導體288與286耦合至一 記憶體晶片280-2。晶片2804與280_2透過導體290與292來 提供信號。某些實施例中’導體274-1與274-2中之該等信號 類型與第1圖之導體16中的相同；導體278與288中之該等信 號類型與第1圖之導體28中的相同；而導體276、286、290、 15與292中之該等信號類型與第1圖之導體26與36中的相同。 不論晶片27〇-1、27〇_2、280-1與28〇-2於導體278與288中傳 送或接收資料，皆可根據其位於該系統之位置。導體276、 286、290與292之線路數量可與導體％中的相同或者其可以 是其他某些數s，諸如，導體36之線路數量的一又二分之 20 一倍。導體274_1、274_2、278與288之線路數量可與導體16 與28之線路數量相同或不同（例如，一又二分之一倍）。 第9圖繪不操作類似第1圖至第4圖或第1圖至第3圖以 及第5圖的-系統’除了一基體表面31〇包括一緩衝器312與 晶片2(M、20-2、..·2〇_Ν以及基體表面32〇包括一緩衝器μ] 14 1315071 與晶片30-1、30_2、. · ·3〇_n之外。點對點或多點下傳導體可 用於》亥等緩衝裔與§己憶體晶片之間。一記憶體控制器可 與記憶體控制器10相同或類似。會有尚未繪示之額外導體。 第9圖之導體304與16_L..16_N中的信號可與第1圖至 5第3圖之導體16中以及第4圖及第5圖之導體16_116 N中 的信號相同類型。第9圖之導體36_ι··36_Ν與導體3〇8中的 信號可與第1圖至第3圖之導體36中以及第4圖及第5圖之導 體36-1…36-Ν中的信號相同類型。第9圖之導體％ ^ 26_ν 與導體28-1...28-Ν中的信號可與第！圖至第3圖之導體％與 10 28中以及第4圖及第5圖之導體264 26Ν與導體 28-1...28-Ν中的信號相同類型。某些實施例中，記憶體控 制器300以及緩衝器312與322之間的電壓與頻率或是發俨 號技術，可不同於緩衝器312與322以及晶片2〇ι 2〇Ν與 30-1 ."30-Ν之間的技術。 15 $些實施例中，針對每—晶片群組(例如，晶片之排組) 會有-不同的緩衝器。其他實施射，—緩衝器可於超過 一個晶片群組間分享。例如，第9圖中，緩衝器312可具有 缓衝器312與322兩者的功能。 第10圖繪示記憶體控制器丨〇 (或本揭示内容之另一控 20制器）位於-晶片350中之一系統，其亦包括—電腦系喊 理器。晶片310可包括多個處理器與多個核心。晶片3如耦 合至-輸入/輸出控制器356，其依序耗合至—無線發射器 與接收器3 5 8來用於無線通訊。並非所有實施例皆需要無線 發射器與接收器358。 15 !315071 ”第11騎示域體控制iilG(或本揭示内容之另-控 制益）位於-記憶體控制器集線器泥中之―系統，其輛合 至一處理器晶片364,並輕合至—輸入/輸出控制器鳩，其 5依序輕合至無線發射器與接收器358來用於無線通訊。如上 述並非所有貫施例皆需要無線發射器與接收器挪。 額外資訊與實施例 本發明並不限制於任何特定的發信號技術或協定。例 如’该發信號可以於單一端或不同端。該發信號可僅包括 ^個電壓準位或超過兩個電壓準位。該時鐘信號(或閃控） 可與该等信號分開發射或内嵌於該等信號中。可使用各種 的、·扁碼技術可使用序列或傳統並行的發信號技術。 該等信號可以封包化、多工化、或是具有專屬的線路。例 ^ ’命令、位址、寫人資料信號可被封包化或時間多工化。 15或者可有命令之專屬線路、位址之專屬線路、以及寫入資 料之專屬線路或該等某些組合。本發明並不限制於一特定 的發射器與接收器類型。各種不同計時技術可用於該等發 射^與接收器以及其他電路中。圖形中該等接收器之符號 可包括該等初始接收電路以及該等相關閂鎖與計時電路兩 者。根據某些術語，某些實施例中，該導體群組16、26、 -、36了參照為包括通道之鍵路，但亦可使用其他的發 k號類型。 么.’、、員不一或更多模組之圖形中，會有一或更多額外的模 組與該等顯示之模組並聯與/或串聯。該記憶體控制器可具 有超過一個頻道耦合至該等模組。 16 叫 5071 •砰組中之 欢更多晶片主要可用於誤罢你卞 控制電路24與3何# 、、红正。 & - 仃本揭不内容中未說明，或老夫 顯不之額外控f丨j電料麻A者未 與加田你一 。某些實施例中，信號C1 、可用於傳達貢訊以及該位置狀態。 路未於圖形中繪示。圖形 ’表示有未繪示之中間電 並不意欲與實際外型與相
10 15
20 该等晶片中有各種不同的電 中顯示兩區塊透過連接器連接時 路。該等區塊之外型與相關大小 關大小有關。 一貫施例是本發明之-實施態樣或範例。本規格說明 二照為“-實施例' “某一實施例’，、“某些實施例，，或1 實施例”表示與該等實施例相關說明之—特別的特徵、架 日毒、或特性是包括於至少-實施例中，但不需包括於本發 月=所有實施例中。本文中不同地方出現“―實施例”、“某 -實施例”、或“某些實施例，，並不需全部參照相同施 例。 當談到該元件“A”耦合至元件“B”時，元件A可直接耦 合至元件B或透過，例如，元件C間接耦合。 該規格說明或申請專利範圍陳述—構件、特徵、架構、 程序、或特性A“造成，，，構件、特徵、架構、程序、或特性 叫，其表示“A”是“B”之至少-部分原因，但亦可有至少 -個其他構件、特徵、架構、程序、或特性來協同造成“/。 若該規格說明陳述一構件、特徵、架構、程序、或 性“可以，，、“可能”、，能夠”被包括，則特定的構件、特徵、、 架構、程序、或特性{需被包括。若該規格說明或申請'專 17 1315071 利範圍參照為“一”或“一個”元件，其並不表示僅有一個該 元件。若該規格說明或申請專利範圍參照為“一額外”元件 時，則不排除會有超過一個該額外元件。 本發明並不侷限於本文所述之特定細節。實際上，先 5 前說明與圖式之許多其他變化型態，可於本發明之範疇中 來完成。因此，包括其任何改良之下列申請專利範圍可定 義本發明之範_。 【圖式簡單說明】 第1圖至第3圖之每一圖是一根據本發明之某些實施 10 例，包括第一與第二記憶體晶片之一系統的方塊圖表示法。 第4圖是一根據本發明之某些實施例，包括第一與第二 記憶體模組之一系統的方塊圖表示法。 第5圖是一根據本發明之某些實施例，包括一記憶體模 組之一系統的方塊圖表示法。 15 第6圖至第7圖之每一圖是一根據本發明之某些實施 例，包括記憶體晶片之一系統的方塊圖表示法。 第8圖是一根據本發明之某些實施例，記憶體晶片之一 安排的方塊圖表示法。 第9圖是一根據本發明之某些實施例，包括模組中緩衝 20 器之一系統的方塊圖表示法。 第10圖至第11圖之每一圖是一根據本發明之某些實施 例，包括一記憶體控制器之一系統的方塊圖表示法。 【主要元件符號說明】 10···記憶體控制器 12-1、12-2、22-1、22-2、22-3、 18 1315071
32-1、32-2、32-3、42-1、 42-2'42-3'212-1'212-2' 212-3、2224、222-2、 222-3、232-2、232-3·..璋 16、16-1、16-2〜16-N、26、26-1、 26-2〜26-N、28、28-1、 28-2~28-N、36、36-1、 36-2〜36-N、56、58、78、 86、88、108、118、118-1、 118-2~118-N、120、 120-1 ' 120-2-120-N ' 182、184、216、226、228、 236'274-1 > 274-2 > 276 ' 278、286、288、290、292、 304…導體 20…第一記憶體晶片 20-1、20-2〜20-N、30-1、 30-2〜30-N…記憶體晶片 24、34…控制電路 30…第二記憶體晶片 40、220、27(M、270-2、280-1、 280-2…記憶體晶片 50、54、80、84…選定電路 62、64、68、92、94、98···接 收器 64、72、94、102…發射器 74、104…解碼器 76、106…核心 152、172···基體 170、180…模組 182-1...第一側 182-2…第二側 190···反換器 210…記憶體控制器 310、320···基體表面 312、322…缓衝器 350…晶片 356、366…輸入/輸出控制器 358···無線發射器與接收器 362···記憶體控制器集線器 364…處理器晶片 19

Claims (1)

1315071 咪年今月1日修正本 第95115884號申請案申請專利範圍修正本 98.04.09. 十、申請專利範圍： 1. 一種可提供不同操作之晶片，包含： 一記憶體核心、控制電路、及第一埠、第二埠、以 及第三埠； 5 其中該等第一珲僅用於接收信號，該等第二埠僅用於提供 信號，而該控制電路用於控制該等第三埠是否僅用於接收 信號或僅提供信號； 其中當該晶片位於一系統中之一第一位置時，該控 制電路處於一第一位置狀態，而當該晶片位於該系統中 10 之一第二位置時，該控制電路處於一第二位置狀態。 2. 如申請專利範圍第1項之晶片，其中該控制電路用於接 收一個位置狀態控制信號，且若該控制信號處於一第一 電壓範圍内，該控制電路便將其本身置於一第一位置狀 態，而若該控制信號處於一第二電壓範圍内，該控制電 15 路則將其本身置於一第二位置狀態。 3. 如申請專利範圍第2項之晶片，其中若該控制電路處於 該第一位置狀態，操作中之該等第一埠的數量會與該控 制電路處於該第二位置狀態時不同。 4. 如申請專利範圍第2項之晶片，其更包含耦合至該等第 20 三埠之發射器與接收器，而其中若該控制電路處於該第 一位置狀態時，其啟動該等發射器但不啟動該等接收 器，而若該控制電路處於該第二位置狀態時，其啟動該 等接收器但不啟動該等發射器。 5. 如申請專利範圍第4項之晶片，其更包含耦合至該核心 20 1315071 之一命令解碼器電路、與分軸合至該等第-與第二埠 選定電路’而其中若該控制電路處於該第 一位置狀態時，導弓丨兮贫 亥第—選定電路來將從該等第一 等發射器與該命令解碼器，但不傳 f路’岭該㈣魏處於料二位置狀 “，其導引該第-選定電路來將從該等第—埠接收之 4號傳至該第二選定電路，但不傳至哕 令解碼器。 *傅至料發射器與該命 10 15 20 6.如申請專利範圍第5項之晶片，其更包含輕合至 之-命令解碼器’而其令若一命令導引至… 一讀取命令，則該命令解碼器會造成一讀取:作^是 、中執行，而所得之讀取資料會從該核心提厂核 選定電路，其再將該讀取資料提供至 、4二 7·如申請專利範圍第旧之晶片，其中 提供讀取資料。 二埠僅用於 8. 一種可提供不同操作之系統，包含： 第-與第二晶片，每一晶片包括—記 制電路、及第-埠、第二埠、以及第三埠=核心、控 其中針對該等第一與第二晶片，該等 接收信號，該等第—祕提供* =於控制該等第三痒是否僅用於接收信號或僅：路 被，而其中該第一晶片之該等第三蜂耗合至 供信 之該等第三埠。 Λ弟一晶片 至該第 9.如申請專利範圍第8項之系統其更包含輕合 21 1315071 晶片之該等第一埠的一記憶體控制器，而其中該第一晶 片之該控制電路導引該第一晶片之發射器，透過該第一 晶片之該等第三埠來發射信號至該第二晶片之該等第 三埠與接收器，而該第一晶片之該等第二埠耦合至該第 5 二晶片之該等第一埠。 10. 如申請專利範圍第9項之系統，其中操作時，透過該第 一晶片之該等第一埠接收之信號是來自該記憶體控制 器之位址、命令、以及寫入資料信號，而其中由該第一 晶片之該等第二埠提供至該第二晶片之該等第一埠的 10 信號是讀取資料信號。 11. 如申請專利範圍第8項之系統，其中操作時，該第一晶 片之該等第一埠與該第二晶片之該等第三埠僅接收命 令、位址、以及寫入資料信號，而該第一晶片之該等第 二埠與該第二晶片之該等第二埠僅提供讀取資料。 15 12.如申請專利範圍第8項之系統，其中該第一晶片是耦合 至一記憶體控制器之一第一群組晶片的一部分，而該第 二晶片是耦合於該第一群組晶片與該記憶體控制器間 之一第二群組晶片的一部分。 13. 如申請專利範圍第8項之系統，其更包含耦合至該第一 20 晶片之一記憶體控制器，以及耦合於該第二晶片與該記 憶體控制器間之一第三晶片。 14. 如申請專利範圍第8項之系統，其更包含分別支撐該等 第一與第二晶片之第一與第二模組基體，而其中該第一 模組基體更支撐與該第一晶片相同之額外晶片，而該第 22 ^15071 二模組基體更支撐與該第二晶片相同之額外晶片。 15·如申請專利範圍第14項之系統，其中該等第一與第二模 組基體各包括用來與該模組基體上之該等晶片介接之 —緩衝器。 16·如申請專利範圍第8項之系統，其更包含—模組基體， 該模組基體具有用來支撐該第一晶片以及與該第一晶 片位於同一排組中的其他晶片之一第一側，以及具有用 來支撐s玄第二晶片以及與該第二晶片位於同一排組中 的其他晶片之一第二側。 17·如申請專利範圍第8項之系統，其更包含耦合至該第一 晶片之一記憶體控制器，其中該記憶體控制器亦耦合至 一無線發射器與接收器。 从-種提供電㈣統之方法，包含有下列步驟： 將第一與一第二群組晶片放置於一電腦系統 中’其中該等第-與第二群、组之該等晶片各具有控制電 路； 使该第一群組晶片之該控制電路處於一第一位置 狀態’並使該第二群組晶片之該控制電路處於一第二位 置狀態；而 其中該等晶片中之每-個晶片的第一埠僅用於接 收信號，該等晶片中之每―個晶片的第二埠僅用於提供 k號’而該第-群組晶片中之該控制電路使該第一群組 晶片透過該第-群組晶片之第三埠來僅用於提供信 號，而該第二群組晶片中之該控制電路使該第二群組晶 23 1315071 乃边過該第二群組晶片之第二 19.如申过直夺第-埠來僅用於接收信號。 圍第18項之方法，其中透過該第一群组晶 =該等第-埠純之信號是來自—記龍控制器之 曰〒令、以及寫入資料信號，而其中由該第一群‘且 曰曰片之該等第二埠提供至該第二群組晶片之該等第— 埠的信號是讀取資料信號。
•如^專利乾圍第18項之方法’其中該第一群組晶片之 2等第-棒與該第二群組晶片之該等第三埠僅接收命 ，、位址、以及寫人資料信號’而該第—群組晶片之該 專第一埠與δ亥第一群組晶片之該等第二埠僅提供讀取 資料信號。 21 ·如申請專利範圍第18項之方法，其更包含將—記憶體控 制器耦合至該第一群組晶片，並將一第三群組晶片耦合 於該第二群組晶片與該記憶體控制器之間。 15 22,如申請專利範圍第18項之方法，其更包含將該第一群組 晶片放置於一第一模組基體上，並將該第二群組晶片放 置於一第二模組基體上。 24
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7414917B2 (en) * 2005-07-29 2008-08-19 Infineon Technologies Re-driving CAwD and rD signal lines
US20070140281A1 (en) * 2005-12-16 2007-06-21 Elite Silicon Technology, Inc. Network communication apparatus with shared buffers
KR100750183B1 (ko) * 2006-01-10 2007-08-17 삼성전자주식회사 메모리 시스템 및 그 제어방법
US7627711B2 (en) * 2006-07-26 2009-12-01 International Business Machines Corporation Memory controller for daisy chained memory chips
US7620763B2 (en) * 2006-07-26 2009-11-17 International Business Machines Corporation Memory chip having an apportionable data bus
US7480201B2 (en) * 2006-07-26 2009-01-20 International Business Machines Corporation Daisy chainable memory chip
US7577811B2 (en) * 2006-07-26 2009-08-18 International Business Machines Corporation Memory controller for daisy chained self timed memory chips
US7673093B2 (en) * 2006-07-26 2010-03-02 International Business Machines Corporation Computer system having daisy chained memory chips
US7617350B2 (en) 2006-07-26 2009-11-10 International Business Machines Corporation Carrier having daisy chained memory chips
US7844769B2 (en) * 2006-07-26 2010-11-30 International Business Machines Corporation Computer system having an apportionable data bus and daisy chained memory chips
US7660942B2 (en) * 2006-07-26 2010-02-09 International Business Machines Corporation Daisy chainable self timed memory chip
US7490186B2 (en) * 2006-07-26 2009-02-10 International Business Machines Corporation Memory system having an apportionable data bus and daisy chained memory chips
US7545664B2 (en) * 2006-07-26 2009-06-09 International Business Machines Corporation Memory system having self timed daisy chained memory chips
US7660940B2 (en) * 2006-07-26 2010-02-09 International Business Machines Corporation Carrier having daisy chain of self timed memory chips
US20080151591A1 (en) * 2006-12-21 2008-06-26 Intel Corporation Memory system with a configurable number of read data bits
US20080149506A1 (en) * 2006-12-22 2008-06-26 Ching-Kai Kuo Cosmetic container

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4616310A (en) * 1983-05-20 1986-10-07 International Business Machines Corporation Communicating random access memory
US5150328A (en) 1988-10-25 1992-09-22 Internation Business Machines Corporation Memory organization with arrays having an alternate data port facility
JPH0582746A (ja) * 1991-09-20 1993-04-02 Fujitsu Ltd 半導体記憶装置
US5860080A (en) 1996-03-19 1999-01-12 Apple Computer, Inc. Multicasting system for selecting a group of memory devices for operation
US6742098B1 (en) * 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US6432318B1 (en) * 2000-02-17 2002-08-13 Applied Materials, Inc. Dielectric etch process reducing striations and maintaining critical dimensions
US6697888B1 (en) * 2000-09-29 2004-02-24 Intel Corporation Buffering and interleaving data transfer between a chipset and memory modules
US6658509B1 (en) * 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US7076610B2 (en) 2000-11-22 2006-07-11 Integrated Device Technology, Inc. FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same
US6373289B1 (en) * 2000-12-26 2002-04-16 Intel Corporation Data and strobe repeater having a frequency control unit to re-time the data and reject delay variation in the strobe
US6493250B2 (en) * 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
US6747474B2 (en) * 2001-02-28 2004-06-08 Intel Corporation Integrated circuit stubs in a point-to-point system
US6847617B2 (en) * 2001-03-26 2005-01-25 Intel Corporation Systems for interchip communication
US7283556B2 (en) * 2001-07-31 2007-10-16 Nishan Systems, Inc. Method and system for managing time division multiplexing (TDM) timeslots in a network switch
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7032056B2 (en) 2003-05-08 2006-04-18 International Business Machines Corporation Encoding of message onto strobe signals
WO2005003955A2 (en) 2003-07-03 2005-01-13 Integrated Device Technology, Inc. Sequential flow-control and fifo memory devices that are depth expandable in standard mode operation

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