JP2004139552A - メモリシステム及びデータ伝送方法 - Google Patents

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Abstract

【課題】メモリコントローラと、メモリモジュールとの間の各種配線における分岐及びインピーダンスミスマッチによる反射信号等による影響、メモリモジュール内におけるデータ、コマンド・アドレス、クロックの伝送遅延による影響等を軽減することによって、高速動作を実現できるメモリシステムを提供する。
【解決手段】メモリコントローラと、ＤＲＡＭを搭載したメモリモジュールとを備えたメモリシステムにおいて、メモリモジュール上にバッファを搭載し、このバッファとメモリコントローラとをデータ配線、コマンド・アドレス配線、及び、クロック配線によって接続し、メモリモジュール上のＤＲＡＭとバッファとを内部データ配線、内部コマンド・アドレス配線、及び、内部クロック配線によって接続した構成を有する。データ配線、コマンド・アドレス配線、及び、クロック配線は他のメモリモジュールのバッファとカスケードに接続されても良い。メモリモジュール上のＤＲＡＭとバッファとの間では、クロックに同期したデータフェーズ信号を使用して、高速でデータ伝送が行われる。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、高速で動作を可能にする構成を備えたメモリシステム、及び、当該メモリシステムに使用されるデータ伝送方法に関する。
【０００２】
【従来の技術】
従来、この種のメモリシステムにおいては、高速且つ低信号振幅で動作させるインタフェースが検討され、このインタフェースの規格として、ＳＳＴＬ（ＳｔｕｂＳｅｒｉｅｓ　Ｔｅｒｍｉｎａｔｅｄ　Ｔｒａｎｓｃｅｉｖｅｒ　Ｌｏｇｉｃ）が提案されている。また、ＤＲＡＭをメモリ装置として備えたメモリシステムでは、ＤＲＡＭをより高速で動作させるために、クロックの立ち上がり（前縁）と立下り（後縁）の双方のエッジに同期してデータを入出力することにより、データ伝送速度を２倍にできるＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）方式を採用したものも提案されている。
【０００３】
従来、上記したＳＳＴＬ及びＤＤＲを採用したメモリシステムとして、マザーボード上に、複数のメモリモジュールを取り付け、これら複数のメモリモジュールをチップセットと呼ばれるメモリコントローラによって制御する形式のメモリシステムが提案されている。この場合、各メモリモジュール上には、複数のＤＲＡＭが搭載されている。
【０００４】
この種のメモリシステムとして、特開２００１−２５６７７２（以下、特許文献１と呼ぶ）は、複数のＤＲＡＭを搭載したメモリモジュールを複数個マザーボード上に取り付けたメモリシステムを開示している。開示されたメモリモジュールは、矩形形状のメモリモジュール基板の長手方向に並列に配置された複数のＤＲＡＭと、複数のＤＲＡＭの間に配置されたコマンド・アドレスバッファ、及び、クロックを各ＤＲＡＭに分配するＰＬＬチップとを備えている。メモリモジュール上の各ＤＲＡＭは、モジュール基板の短辺方向に延びるモジュールデータ配線に接続され、コマンド・アドレスバッファ及びＰＬＬチップは、それぞれモジュール基板の短辺方向に延びるモジュールコマンド・アドレス配線及びモジュールクロック配線に接続されている。更に、コマンド・アドレスバッファ及びＰＬＬチップから各ＤＲＡＭに対して、コマンド・アドレス及びクロックを分配するために、モジュールコマンド・アドレス分配配線及びモジュールクロック分配配線がモジュール基板の長辺方向に引き出されている。
【０００５】
この構成では、データ信号は、モジュール基板上に設けられたメモリコントローラから、各メモリモジュール上のＤＲＡＭに対して直接与えられ、コマンド・アドレス信号及びクロック信号は、メモリコントローラからそれぞれコマンド・アドレスバッファ及びＰＬＬチップを介して各メモリモジュール上のＤＲＡＭに与えられる。上記したメモリモジュールを使用したメモリシステムは、単一のメモリモジュールを考慮した場合、マザーボード上の信号配線に対してメモリモジュール上において殆ど分岐配線を形成する必要がないため、分岐配線で生じる好ましくない信号反射による波形の乱れを軽減できると言う利点がある。更に、アクセス時間を短縮できると言う利点もある。
【０００６】
また、特開平１０−２９３６３５号公報（以下、特許文献２と呼ぶ）には、メモリコントローラと複数のメモリモジュールとをマザーボード上に搭載したメモリシステムが開示されている。開示されたメモリシステムは、メモリコントローラから出力されるクロック信号とデータ信号との伝搬時間を揃えることにより、各メモリモジュールのセットアップ時間、ホールド時間を確保し、高速信号転送を可能にしている。更に、特許文献２には、クロックを安定に供給する方法として、メモリモジュール又はメモリＬＳＩ内で、入力されたクロックの２逓倍のクロックを生成し、生成されたクロックに同期してＳＤＲＡＭの信号及び出力を制御することも記載されている。このため、引用文献２、図２８には、メモリコントローラで周波数２φのクロックを発生し、当該クロックを周波数φに２分周してメモリモジュールに伝送することが記載されている。
【０００７】
また、特許文献２、図３４には、メモリコントローラからのクロック周波数をメモリモジュールにおいて２倍にして、メモリモジュールのメモリに供給することも記載されている。このように、特許文献２は、メモリコントローラとメモリモジュールとの間では、所定周波数のクロックを送受し、当該クロックをＳＤＲＡＭのようなメモリ或いはメモリコントローラにおいて、当該所定周波数のクロックを２倍の周波数にすることが開示されている。換言すれば、特許文献２では、メモリ内のクロック周波数よりも低い周波数をメモリモジュールとメモリコントローラ間で送受することが記載されている。
【０００８】
【特許文献１】
特開２００１−２５６７７２号公報
【０００９】
【特許文献２】
特開平１０−２９３６３５号公報
【００１０】
【発明が解決しようとする課題】
特許文献１に記載されたメモリモジュールのように、モジュール基板に短辺方向に延びるモジュールデータ配線と、コマンド・アドレスバッファ及びＰＬＬチップからそれぞれＤＲＡＭ上に引き出されるモジュールコマンド・アドレス分配配線及びモジュールクロック分配配線とは長さが異なるため、データは、コマンド・アドレス及びクロック信号との異なるタイミングで各ＤＲＡＭに到達することになり、タイミングの調整が困難である。
【００１１】
また、特許文献２のように、メモリモジュール内のクロック周波数よりも低い周波数のクロックをメモリコントローラとメモリモジュールとの間で送受したのでは、データの転送時間が長くなってしまう。更に、特許文献２の構成では、データの転送速度はメモリの動作速度を越えることができないため、高速化並びに搭載できるメモリモジュールの数に限界が生じてしまう。また、両引用文献は、メモリコントローラとメモリモジュール間で、データを高速に伝送する手法について何等開示していない。
【００１２】
本発明の目的は、各メモリモジュール内におけるデータと、コマンド・アドレス、クロック信号とのタイミングの調整を容易に行うことができるメモリシステムを提供することである。
【００１３】
本発明の他の目的は、分岐及びインピーダンスミスマッチによる反射信号を低減でき、結果として、高速で動作可能なメモリシステムを提供することである。
【００１４】
本発明の更に他の目的は、モジュール内に設けられた２つの回路間で、高速でデータを転送できるデータ転送方法を提供することである。
【００１５】
本発明の具体的な目的は、メモリモジュール内のバッファとＤＲＡＭとの間でデータを高速で転送できるデータ転送方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明によれば、メモリモジュール上に予め定められた機能を有するバッファを搭載する一方、メモリコントローラとメモリモジュール、メモリモジュールとメモリモジュール間をポイント・ツー・ポイント接続としたメモリシステムが得られる。この構成によれば、高周波での信号品質を改善できると共に、バッファとＤＲＡＭ間のメモリモジュール上の各信号配線は、電気的に無視できる分岐だけで、他の電気的に影響のある分岐を持たない配線レイアウトにより結線でき、結果的に信号品質を改善することができる。
【００１７】
更に、本発明によれば、各メモリモジュール上において、双方向データフェーズ信号によるデータ送受信方式を用いることにより、より高速のメモリシステムを実現できる。
【００１８】
ここで、メモリモジュール上に単独あるいは複数備えられた本発明に係るバッファについて説明しておく。メモリモジュール上に備えられたバッファには、メモリコントローラとメモリモジュール間、メモリモジュールとメモリモジュール間のデータ配線が、グループ化された形で接続されている。複数のメモリモジュールを備えたメモリシステムでは、隣接するメモリモジュール上のバッファがデータ線により互いにポイント・ツー・ポイントで接続されている。この場合、ＤＲＡＭのデータ周波数に対してｎ倍速でデータ信号が、データ線上に伝達される。また、パケットに圧縮されることにより多重化されたデータ線の本数は１／ｎ本程度に削減される（実際には割り切れない場合等があるので必ずしも１／ｎではない）。
【００１９】
一方、コマンド・アドレス配線は、データ配線のグループ毎に、メモリコントローラと各メモリモジュールのバッファ間に接続されており、データ配線と同様にメモリコントローラとメモリモジュール間、メモリモジュールとメモリモジュール間には、互いにポイント・ツー・ポイントで接続されている。コマンド・アドレス信号はＤＲＡＭのコマンド・アドレス信号周波数に対してｍ倍速で信号伝達され、また、パケットに圧縮されると、信号線の本数は１／ｍ程度に削減される（この場合も、実際には割り切れない場合等があるので必ずしも１／ｍではない）。
【００２０】
各メモリモジュール上に設けられたバッファは、メモリコントローラ或いは前段メモリモジュールからのデータ、コマンド・アドレス信号を受信し、メモリモジュール上のＤＲＡＭに対して、データ、コマンド・アドレス信号のパケットをエンコードして、ＤＲＡＭに対応する信号数にし、１／ｎ，１／ｍ倍の周波数で送信する機能を有する。更に、カスケード接続される次段メモリモジュールに対してコマンド・アドレス信号を伝達送信する機能、また、次段メモリモジュールとデータ信号を双方向で受送信する機能をもバッファには備えられている。メモリモジュール上の各信号は電気的に無視できる分岐以外を有さない配線レイアウトで結線される。データ、コマンド・アドレス信号のパケット送信先の識別はモジュールＩＤ信号により行われる。
【００２１】
以下、本発明の特徴となる態様を列挙する。
【００２２】
本発明の第１の態様によれば、複数のメモリ回路を搭載したモジュールと、前記複数のメモリ回路を制御するコントローラとを備えたメモリシステムにおいて、前記モジュールには、前記コントローラとデータ伝送用のデータ配線によって接続された少なくとも一つのバッファが搭載されており、前記モジュールでは、前記バッファと前記複数のメモリ回路とが内部データ配線によって接続されていることを特徴とするメモリシステムが得られる。
【００２３】
本発明の第２の態様によれば、第１の態様において、前記モジュールには、前記バッファが複数個配置されており、複数個のバッファはそれぞれ前記データ配線により、前記コントローラと接続されていることを特徴とするメモリシステムが得られる。
【００２４】
本発明の第３の態様によれば、第１又は第２の態様において、前記バッファは、更に、コマンド・アドレス配線及びクロック配線によって、前記コントローラと接続されていることを特徴とするメモリシステムが得られる。
【００２５】
本発明の第４の態様によれば、第３の態様において、前記バッファは、前記コマンド・アドレス配線及びクロック配線にそれぞれ対応した内部コマンド・アドレス配線及び内部クロック配線により、前記モジュールの各メモリ回路と接続されていることを特徴とするメモリシステムが得られる。
【００２６】
本発明の第５の態様によれば、第４の態様において、前記内部コマンド・アドレス配線及び前記内部クロック配線は前記モジュールの複数のメモリ回路に共通に使用されることを特徴とするメモリシステムが得られる。
【００２７】
本発明の第６の態様によれば、第１乃至５の態様のいずれかにおいて、前記メモリ回路は、ＤＲＡＭであり、前記メモリコントローラと前記バッファとの間の前記データ配線には、双方向にデータが送受されることを特徴とするメモリシステムが得られる。
【００２８】
本発明の第７の態様によれば、複数のメモリ回路をそれぞれ搭載した複数のモジュールと、前記複数のモジュールの各メモリ回路を制御するコントローラとを備えたメモリシステムにおいて、前記各モジュールには、少なくとも一つのバッファが設けられており、当該各モジュールのバッファは、他のモジュールのバッファ及び／又は前記コントローラとデータ伝送用のデータ配線により接続されていることを特徴とするメモリシステムが得られる。
【００２９】
本発明の第８の態様によれば、第７の態様において、前記各モジュールのバッファは、他のモジュールのバッファ及び／又は前記コントローラとコマンド・アドレス配線及びクロック配線によって接続されていることを特徴とするメモリシステムが得られる。
【００３０】
本発明の第９の態様によれば、第７又は８の態様において、前記データ配線は、前記複数のモジュール上のバッファと前記メモリコントローラとをカスケード接続することによってディジーチェーンを構成していることを特徴とするメモリシステムが得られる。
【００３１】
本発明の第１０の態様によれば、第７の態様において、前記複数のモジュールの各バッファは、前記データ配線により、直接、前記メモリコントローラに接続されていることを特徴とするメモリシステムが得られる。
【００３２】
本発明の第１１の態様によれば、第１０の態様において、前記複数のモジュールの各バッファは、更に、コマンド・アドレス配線及びクロック配線によって、直接、前記メモリコントローラに接続されていることを特徴とするメモリシステムが得られる。
【００３３】
本発明の第１２の態様によれば、第１１の態様において、前記データ配線、前記コマンド・アドレス配線、及び前記クロック配線により、直接、前記メモリコントローラに接続された前記モジュールのバッファに対して、データ配線、コマンド・アドレス配線、及びクロック配線によりカスケード接続された他のモジュール上に配列されたバッファとを有することを特徴とするメモリシステムが得られる。
【００３４】
本発明の第１３の態様によれば、第８乃至１２の態様のいずれかにおいて、前記各モジュールの複数のメモリ回路は、複数のランクに区分されており、同一ランクに属する複数モジュールの前記メモリ回路は同時にアクセスの対象となることを特徴とするメモリシステムが得られる。
【００３５】
本発明の第１４の態様によれば、第１２又は１３の態様のいずれかにおいて、前記データ配線上のデータ伝送速度は、前記各モジュール上の前記バッファと各メモリ回路間の内部データ配線上のデータ伝送速度より速いことを特徴とするメモリシステムが得られる。
【００３６】
本発明の第１５の態様によれば、第１４の態様において、前記コマンド・アドレス配線及び前記クロック配線上の伝送速度は、当該コマンド・アドレス配線及びクロック配線にそれぞれ対応して前記バッファと各メモリ回路間の伝送速度よりも速いことを特徴とするメモリシステムが得られる。
【００３７】
本発明の第１６の態様によれば、第１４の態様において、前記データ配線には、複数のモジュールのバッファに対するデータがパケット化されて伝送され、前記バッファではパケット化されたデータを分離することを特徴とするメモリシステムが得られる。
【００３８】
本発明の第１７の態様によれば、第１５の態様において、前記コマンド・アドレス配線及び前記クロック配線は、複数のモジュールのバッファに対するコマンド・アドレス及びクロックがパケット化して伝送され、前記バッファは、前記コマンド・アドレスを分離すると共にクロックを分周する機能を備えていることを特徴とするメモリシステムが得られる。
【００３９】
本発明の第１８の態様によれば、バッファ及び当該バッファに接続されたメモリ回路とを搭載したモジュールと、該モジュール上の前記バッファに接続されたメモリコントローラとを備え、前記メモリコントローラと前記バッファとの間の伝送速度は、前記モジュール上の前記バッファと、当該バッファに接続されたメモリ回路との間の伝送速度より速いことを特徴とするメモリシステムが得られる。
【００４０】
本発明の第１９の態様によれば、第１８の態様において、前記バッファを有するモジュールは、複数個配列されており、前記各モジュールのバッファは、前記メモリコントローラに対して、順次、データ配線、コマンド・アドレス配線、及び、クロック配線により、カスケード接続され、更に、各モジュールでは、前記メモリ回路と前記バッファとが内部データ配線、内部コマンド・アドレス配線、及び、内部クロック配線によって接続され、前記データ配線、コマンド・アドレス配線、及び、クロック配線上の伝送速度は、前記内部データ配線、内部コマンド・アドレス配線、及び、内部クロック配線上の伝送速度よりも速いことを特徴とするメモリシステムが得られる。
【００４１】
本発明の第２０の態様によれば、第１９の態様において、前記各モジュールに搭載される前記メモリ回路は、ＤＲＡＭであり、該各モジュール上において、当該モジュールのバッファとＤＲＡＭとの間には、互いに衝突しないタイミングで双方向にデータフェーズ信号が送信されており、前記ＤＲＡＭ及びバッファでは、受信したデータフェーズ信号を基準として、内部クロックを生成し、該内部クロックにしたがって、データの受送信を行うことを特徴とするメモリシステムが得られる。
【００４２】
本発明の第２１の態様によれば、第１の内部クロックにしたがってデータの受信を行う第１のデバイスと、第２の内部クロックにしたがってデータの受信を行う第２のデバイスとを備え、第１及び第２のデバイスとの間で、双方向にデータの送受を行うデータ伝送方法において、第１及び第２のデバイス間で、同一配線上に、互いに衝突しないタイミングで連続的に第１及び第２のデータフェーズ信号を双方向に送信しておき、第１のデバイスでは、前記第１のデータフェーズ信号のタイミングを参照して、データを第２のデバイスに送信し、他方、第２のデバイスでは、前記第２のデータフェーズ信号のタイミングを参照して、データを第１のデバイスに送信することを特徴とするデータ伝送方法が得られる。
【００４３】
本発明の第２２の態様によれば、第２１の態様において、前記第２のデバイスでは、受信した第１のデータフェーズ信号にしたがって、前記第２の内部クロックを生成し、該第２の内部クロックにしたがって、前記第１のデバイスからのデータを受信する一方、前記第１のデバイスでは、受信した第２のデータフェーズ信号にしたがって、
前記第１の内部クロックを生成し、該第１の内部クロックにしたがって、前記第２のデータフェーズ信号を生成すると共に、第２のデバイスからのデータを受信することを特徴とするデータ伝送方法が得られる。
【００４４】
本発明の第２３の態様によれば、第２１又は２２の態様において、前記第１のデバイスでは、双方向に伝送される第１及び第２のデータフェーズ信号のうち、当該第１のデバイスから出力される第１のデータフェーズ信号をサプレスし、他方、前記第２のデバイスでは、双方向に伝送される第１及び第２のデータフェーズ信号のうち、当該第２のデバイスから出力される第２のデータフェーズ信号をサプレスすることを特徴とするデータ伝送方法が得られる。
【００４５】
本発明の第２４の態様によれば、第２１乃至２３の態様のいずれかにおいて、前記第１及び第２のデバイスは、それぞれ、バッファ及びＤＲＡＭであり、前記ＤＲＡＭには外部クロックが与えられており、当該外部クロックと受信した前記第１のデータフェーズ信号とにより、前記第２のクロックを生成することを特徴とするデータ伝送方法が得られる。
【００４６】
本発明の第２５の態様によれば、第２１乃至２３の態様のいずれかにおいて、前記第１及び第２のデバイスは、ＤＬＬを使用して、前記第２及び第１のデータフェーズ信号から第１及び第２の内部クロックを生成することを特徴とするデータ伝送方法が得られる。
【００４７】
本発明の第２６の態様によれば、第１及び第２のデバイスとの間で、データの送受を行うデータ伝送システムにおいて、第１及び第２のデバイスの送信側は、前記データの送信の際、前記データの送信とは無関係に連続的に、前記データの所定の位相をあらわすデータフェーズ信号を送信する手段を備え、前記第１及び第２のデバイスの受信側は、前記データフェーズ信号に基づいて、前記受信側の内部クロックを再生し、再生された内部クロックにしたがって前記データを受信する手段を備えていることを特徴とするデータ伝送システムが得られる。
【００４８】
本発明の第２７の態様によれば、第１及び第２のデバイスとの間で、双方向にデータの送受を行うデータ伝送システムにおいて、第１及び第２のデバイスは、それぞれ、前記データの送信の際、前記データの送信とは無関係に連続的に、前記データの所定の位相をあらわすデータフェーズ信号を送信し、当該データフェーズに基づいて、前記データを送信する送信手段を備え、前記第１及び第２のデバイスは、それぞれ、前記データフェーズ信号に基づいて、前記受信側の内部クロックを再生し、再生された内部クロックにしたがって前記データを受信する受信手段を備えていることを特徴とするデータ伝送システムが得られる。
【００４９】
本発明の第２８の態様によれば、第２７の態様において、前記第１及び第２のデバイスは、それぞれ、バッファ及びＤＲＡＭであり、前記バッファの送信手段は、前記データフェーズ信号として、前記ＤＲＡＭに対して、書込データフェーズ信号を出力する手段を有すると共に、前記バッファの受信手段は、前記データフェーズ信号として、
前記ＤＲＡＭからの読出データフェーズ信号を受信する手段を有しており、前記ＤＲＡＭの受信手段は、前記書込データフェーズ信号から、前記データ受信用の内部クロックを再生する手段と、当該再生された内部クロックに応じて、前記データを受信する手段とを備え、更に、前記ＤＲＡＭの送信手段は、受信した前記書込データフェーズ信号に依存したタイミングで、前記データフェーズ信号として、読出データフェーズ信号を出力する手段を有していることを特徴とするデータ伝送システムが得られる。
【００５０】
本発明の第２９の態様によれば、第２８の態様において、前記書込データフェーズ信号及び前記読出データフェーズ信号とは互いに異なるタイミングで、双方向に、同一の信号線上に送信されることを特徴とするデータ伝送システムが得られる。
【００５１】
本発明の第３０の態様によれば、第２８の態様において、前記書込データフェーズ信号及び前記読出データフェーズ信号とは互いに異なるタイミングで、双方向に、互いに異なる信号線上に送信されることを特徴とするデータ伝送システムが得られる。
【００５２】
本発明の第３１の態様によれば、第２８乃至３０の態様のいずれかにおいて、前記バッファの前記読出データフェーズ信号受信手段は、バッファ内部クロックと前記読出データフェーズ信号とからデータ受信用バッファ内部クロックを再生する手段を備え、他方、前記ＤＲＡＭの読出データフェーズ信号出力手段は、外部クロックと、受信した前記書込データフェーズ信号とから前記読出データフェーズ信号を出力するＤＲＡＭ内部クロックを再生する手段を有していることを特徴とするデータ伝送システムが得られる。
【００５３】
上記したメモリシステムを高速化する場合、各メモリモジュール上におけるスキューを考慮した以下の構成を採ることが好ましい。
【００５４】
即ち、本発明の態様によれば、複数のメモリ回路と、バッファとを備え、前記バッファからコマンド・アドレス信号を前記複数のメモリ回路に送信すると共に、前記バッファと前記複数のメモリ回路との間では、前記コマンド・アドレス信号に伴うデータ信号が送受されるメモリモジュールであって、前記複数のメモリ回路及びバッファの少なくとも一方には、前記コマンド・アドレス信号と前記データ信号との間に、前記メモリ回路の搭載位置に依存して生じるタイミングスキューを吸収するスキュー吸収手段を含むことを特徴とするメモリモジュールが得られる。前記メモリ回路がＤＲＡＭである場合、前記コマンド・アドレス信号は前記バッファから前記メモリ回路に出力されるバッファクロックに整合して出力されることが望ましい。
【００５５】
このような構成を採用する場合、前記スキュー吸収手段は前記複数のメモリ回路及びバッファにそれぞれ設けられ、前記データ信号は当該データ信号の位相をあらわすデータフェーズ信号に整合して、前記複数のＤＲＡＭとバッファ間で送受されることが好ましい。
【００５６】
ここで、前記ＤＲＡＭには、前記バッファクロックに整合してコマンド・アドレス信号が前記バッファから与えられ、更に、前記データフェーズ信号として前記バッファからライトデータフェーズ信号（ＷＤＰＳ）が与えられる場合、前記ＤＲＡＭのスキュー吸収手段は前記バッファクロックから前記コマンド・アドレス信号を受信するための複数の位相クロックを生成する手段と、前記ＷＤＰＳからデータ受信用ＤＲＡＭ内部位相クロックを生成する手段と、前記位相クロックに整合して受信されたコマンド・アドレス信号を前記データ受信用ＤＲＡＭ内部位相クロックにドメインクロッシングして、乗せかえる手段を備えていることが望ましい。
【００５７】
一方、前記ＤＲＡＭは、前記ＷＤＰＳに基づいて、前記データフェーズ信号としてリードデータフェーズ信号（ＲＤＰＳ）を前記バッファに出力し、前記バッファの前記スキュー吸収手段は前記ＤＲＡＭから受信したＲＤＰＳからデータ受信用バッファ内部位相クロックを生成する手段と、前記ＷＤＰＳに基づいてバッファ内部位相クロックを生成する手段と、前記ＲＤＰＳに整合して入力される読出データ信号を前記バッファ内部位相クロックに乗せかえる手段とを含んでいる。
【００５８】
本発明の別の態様によれば、前記ＤＲＡＭには、前記データフェーズ信号として前記バッファからライトデータフェーズ信号（ＷＤＰＳ）が与えられると共に、前記ＷＤＰＳに整合してデータ信号が入力され、更に、前記ＤＲＡＭのスキュー吸収手段は前記ＷＤＰＳからデータ受信用ＤＲＡＭ内部位相クロックを生成する手段と、前記バッファクロックから複数の位相クロックを生成する手段と、前記データ受信用ＤＲＡＭ内部位相クロックに整合して受信されたデータ信号を前記複数の位相クロックにドメインクロッシングして、乗せかえる手段を備えていることを特徴とするメモリモジュールが得られる。
【００５９】
ここで、前記ＤＲＡＭは前記バッファクロックに基づいて、リードデータフェーズ信号（ＲＤＰＳ）を出力すると、前記バッファの前記スキュー吸収手段は前記ＲＤＰＳに基づいてデータ受信用バッファ内部位相クロックを生成する手段と、前記グローバルクロックに基づいてバッファ内部位相クロックを生成する手段と、前記ＤＲＡＭから読み出され、前記データ受信用バッファ内部位相クロックにしたがって受信されたデータ信号を前記バッファ内部位相クロックに乗せかえ、ドメインクロッシングを行う手段を含んでいることが好ましい。
【００６０】
本発明の更に他の態様によれば、複数のメモリ回路と、バッファとを備え、前記バッファからコマンド・アドレス信号を前記複数のメモリ回路に送信すると共に、前記バッファと前記複数のメモリ回路との間では、前記コマンド・アドレス信号に伴うデータ信号が送受されるメモリモジュールであって、前記複数のメモリ回路及びバッファとの間では、前記データ信号をデータフェーズ信号に整合して送受すると共に、前記バッファは前記メモリ回路及び前記バッファにおける前記データフェーズ信号の送信時間を規定するコントロール信号を出力する手段を備えていることを特徴とするメモリモジュールが得られる。
【００６１】
【発明の実施の形態】
図１及び図２を参照すると、本発明の第１の実施形態に係るメモリシステムの配線図及び実体図がそれぞれ示されている。更に、図３は、図１及び図２の一部における配線を詳細に説明するメモリシステムの一部断面図を示している。
【００６２】
図２からも明らかな通り、本発明の第１の実施形態に係るメモリシステムは、マザーボード１００上に取り付けられたメモリコントローラ１０１及びクロック発生器１０２（図１）とを備えている。また、マザーボード１００には、複数のメモリモジュール１０３（図２及び図３では、４つのメモリモジュール１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ）がそれぞれモジュールコネクタ１０４（図３）を介して搭載されている。
【００６３】
各メモリモジュール１０３（添字省略）は、モジュール基板上に搭載されたバッファ１０５、及び、図１及び図２に示されているように、複数のＤＲＡＭ１１０とを備えている。図示された例では、バッファ１０５は、各メモリモジュール１０３に一つづつ配置され、メモリコントローラ１０１とバッファ１０５とは、データ配線（ＤＱ）１１１、コマンド・アドレス配線（Ｃｍｄ／Ａｄｄ）１１２、及び、クロック配線（ＣＬＫ／ＣＬＫＢ）１１３によって接続されている。このことからも明らかな通り、図１及び図２に示されたデータ配線１１１は、直接、各ＤＲＡＭ１１０に接続されず、バッファ１０５を介してメモリコントローラ１０１に接続されている。
【００６４】
これらデータ配線１１１、コマンド・アドレス配線１１２、及び、クロック配線（ＣＬＫ／ＣＬＫＢ）１１３は、図３に示されているように、メモリコントローラ１０１からメモリモジュール１０３ａのバッファ１０５に接続され、当該メモリモジュール１０３ａから次段のメモリモジュール１０３ｂのバッファ１０５に接続されている。以下、同様に、これらの配線は、メモリモジュール１０３ｃ、１０３ｄのバッファ１０５に順次接続され、終端部を終端抵抗により終端され、これによって、ディジーチェーンを形成していることが分かる。換言すれば、データ配線１１１等の配線は、メモリコントローラ１０１とメモリモジュール１０３ａ間、メモリモジュール１０３ａと１０３ｂとの間、メモリモジュール１０３ｂと１０３ｃとの間、メモリモジュール１０３ｃと１０３ｄとの間のバッファ１０５に接続され、更に、前段及び次段のバッファ１０５に対してポイント・ツー・ポイントでカスケード接続されている。
【００６５】
図２に示されているように、データ配線（ＤＱ）１１１、コマンド・アドレス配線（Ｃｍｄ／Ａｄｄ）１１２、及び、クロック配線１１３はそれぞれマザーボード上の配線部分と、モジュール内のモジュール配線部分とに区分することができる。更に、図示されたメモリシステムでは、各メモリモジュール１０３ａ〜１０３ｄを識別するモジュール識別信号ＭＩＤを伝送するモジュール識別用配線１１４も、メモリコントローラ１０１とバッファ１０５との間及びバァファ１０５間に施されている。
【００６６】
図１に示すように、各メモリモジュール１０３内のバッファ１０５と、当該メモリモジュール１０３に搭載されているＤＲＡＭ１１０とは、内部データ配線１１１’、内部コマンド・アドレス配線１１２’、及び、内部クロック配線１１３’によって接続されている。ここで、内部データ配線１１１’は、メモリモジュール１０３上のＤＲＡＭ１１０と個々に接続されており、他方、内部コマンド・アドレス配線１１２’、及び、内部クロック配線１１３’は、それぞれ、バッファ１０５の左側又は右側に配置されたＤＲＡＭ１１０に対して共通に設けられている。
【００６７】
次に、図示されたＤＲＡＭ１１０は、それぞれ、８ビット単位でデータの書込、読出を行うことができる×８構成のＤＲＡＭであるものとすると、各メモリモジュール１０３内において、各ＤＲＡＭ１１０とバッファ１０５との間では、８ビット単位で、データの送受が行われることになる。
【００６８】
図示されたメモリシステムについて、より詳細に説明すると、各メモリモジュール１０３ａ、１０３ｂは、それぞれ、８個のＤＲＡＭ１１０を備え、これら８個のＤＲＡＭ１１０は、各メモリモジュール１０３ａ、１０３ｂのバッファ１０５の左右両側に、それぞれ、４個づつ配置されている。更に、メモリコントローラ１０１とバッファ１０５との間及びバッファ１０５間のデータ配線１１１は、３２ビット幅を有している。コマンド・アドレス信号及びモジュール識別信号ＭＩＤによって、メモリモジュール１０３ａ、１０３ｂのどちらかが選択されると、選択された例えば、メモリモジュール１０３ａ上の８つのＤＲＡＭ１１０が活性化され、合計６４ビット幅のデータが、８個のＤＲＡＭ１１０とバッファ１０５との間で、送受可能な状態になる。
【００６９】
一方、図１及び図２に破線で示されたＤＲＡＭ１１０が各メモリモジュール１０３に加えられた場合、バッファ１０５の左側に４個のＤＲＡＭ１１０、右側に５個のＤＲＡＭが配置され、メモリコントローラ１０１とバッファ１０５との間及びバッファ１０５間のデータ配線１１１は、３６ビット幅を有している。この構成において、コマンド・アドレス信号及びモジュール識別信号ＭＩＤによって、メモリモジュール１０３ａ、１０３ｂのどちらかが選択されると、選択された例えば、メモリモジュール１０３ａ上の９つのＤＲＡＭ１１０が活性化され、合計７２ビット幅のデータが、９個のＤＲＡＭ１１０とバッファ１０５との間で、送受可能な状態になる。
【００７０】
このように、図１及び図２に示されたメモリシステムは、各メモリモジュール１０３ａ、１０３ｂ上の８個又は９個のＤＲＡＭ１１０が、同時的にアクセス可能なランクを形成していることが分かる。
【００７１】
次に、図１及び図２を参照して、メモリコントローラ１０１とメモリモジュール１０３ａとの間の配線、及び、隣接するメモリモジュール１０３間の配線について更に説明する。まず、データ配線１１１について説明すると、バッファ１０５とＤＲＡＭ１１０間では、６４ビット或いは７２ビット幅のデータが内部配線１１１’を介して送受されるにも拘わらず、メモリコントローラ１０１とバッファ１０５間、及び、バッファ１０５間のデータ配線１１１は、図１及び図２に示されているように、３２ビット幅或いは３６ビット幅である。
【００７２】
このことは、データ配線１１１上には、ＤＲＡＭ１１０のデータ周波数、即ち、動作速度よりも速い伝送速度で多重化或いはパケットに圧縮されて、データ信号が送受されることを意味している。図示された例では、ＤＲＡＭ１１０の動作速度に対してｎ倍の速度で、データがデータ配線１１１上にデータが伝達されている（ここで、ｎは正整数である）。このように、パケットに圧縮されると、データ配線の本数は１／ｎ本程度に削減される（実際には割り切れない場合等があるので必ずしも１／ｎではない）。
【００７３】
他方、コマンド・アドレス配線１１２は、データ配線１１１と同様にメモリコントローラ１０１とメモリモジュール１０３との間、隣接したメモリモジュール１０３の間をポイント・ツー・ポイント接続している。コマンド・アドレス配線１１２には、コマンド・アドレス信号が、ＤＲＡＭ１１０のコマンド・アドレス信号周波数に対してｍ倍の速度（ｍは正整数）で信号伝達され、また、パケットに圧縮されると、当該信号線の本数は１／ｍ程度に削減される（この場合も実際には割り切れない場合等があるので必ずしも１／ｍではない）。
【００７４】
各メモリモジュール１０３上に設けられたバッファ１０５は、メモリコントローラ１０１、或いは、前段メモリモジュール１０３からのデータ、コマンド・アドレス信号を受信し、各メモリモジュール１０３上のＤＲＡＭ１１０に対して、データ、コマンド・アドレス信号のパケットをエンコードしてＤＲＡＭに対応する信号数にする機能を備えている。また、バッファ１０５は、エンコードされたデータ、コマンド・アドレス信号を１／ｎ、１／ｍ倍の周波数に分周し、ＤＲＡＭ１１０に送信する機能を有する。
【００７５】
更に、バッファ１０５は、カスケード接続される次段メモリモジュール１０３に対してコマンド・アドレス信号を伝達、送信する機能、次段メモリモジュールとデータ信号を双方向で受送信する機能、並びに、データ、コマンド・アドレス信号のパケット送信先をあらわすモジュール識別信号ＭＩＤを識別する機能をも備えている。バッファ１０５における分周、識別等の機能は、通常の技術を用いて容易に実現できるから、ここでは詳述しない。いずれにしても、メモリモジュール１０３上の各配線は電気的に無視できる分岐以外を有さない配線レイアウトで結線される。
【００７６】
次に、図２を参照して、各配線における伝送速度の具体例について説明する。先ず、各メモリモジュール１０３上のＤＲＡＭ１１０は、ＳＤＲＡＭであるものとし、クロックの前縁及び後縁の双方に同期してデータの入出力を行うＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）方式を採用しているものとする。更に、各メモリモジュール１０３におけるバッファ１０５と各ＤＲＡＭ１１０間の内部クロック配線１１３’上に、６６６ＭＨｚの内部クロック周波数が与えられるものとすると、内部データ配線１１１’上には、１．３３Ｇｂｐｓのデータ伝送速度、即ち、１．３３ＧＨｚのデータ周波数でデータが送受され、また、内部コマンド・アドレス配線１１２’には、６６６Ｍｂｐｓのコマンド・アドレス信号がバッファ１０５から供給される。
【００７７】
この例では、マザーボード１００に布線されたクロック配線１１３には、内部クロック周波数を２逓倍した１．３３ＧＨｚのクロック周波数を有するクロック１１３がメモリコントローラ１０１から与えられるものとする。図２に示されているように、データ配線１１１及びコマンド・アドレス配線１１２には、クロック周波数の２倍に等しい２．６６Ｇｂｐｓの伝送速度で、データ及びコマンド・アドレス信号が供給され、内部データ配線１１１’及び内部コマンド・アドレス配線１１２’の伝送速度は、それぞれ、１．３３Ｇｂｐｓ及び６６６Ｍｂｐｓである。したがって、図示された例は、ｎ＝２、ｍ＝４の場合であることが分かる。
【００７８】
このように、マザーボード上における信号を多重化し、高周波伝送を行うことにより、マザーボード上の配線数を減少させることができる。データ配線１１１は信号を２重化するこどて、１／２、コマンド・アドレス配線１１２は、信号を４重化することで、１／４に減らすことができる。また、データを２重化することにより、３２ビット幅のデータ配線（又は３６ビット幅のデータ配線）では、６４ビット（又は７２ビット）構成のメモリシステムとして動作させることができる。
【００７９】
図１〜３に示されたメモリシステムは、モジュールコネクタ１０４（図３）からバッファ１０５に対して、３２又は３６ビット幅のデータ信号を入出力するレイアウト構成が必要となる。前述したように、メモリモジュール１０３上の内部データ配線１１１’と、内部クロック配線１１３’及びコマンド・アドレス配線１１２’はともに電気的に無視できる分岐以外を有さない配線レイアウトで結線されているが、内部データ配線１１１’と、内部クロック配線１１３’及びコマンド・アドレス配線１１２’に接続されるＤＲＡＭの数が互いに異なるため、負荷の違いによる信号伝播時間の差が高周波数動作時に問題となることも考えられる。また、図１及び２からも明らかな通り、クロックおよびコマンド・アドレス信号は、各メモリモジュール１０３上の全てのＤＲＡＭ１１０に与えられるため、トータルの入力負荷が大きく、高周波数動作時に問題が生じることも考えられる。
【００８０】
図４及び図５を参照すると、本発明の第２の実施形態に係るメモリシステムは、上記した第１の実施形態に係る問題を軽減できる構成を備えている。図示されたメモリシステムは、各メモリモジュール１０３ａ〜１０３ｄ（図５）に、２つのバッファ１０５ａ及び１０５ｂを備えている点で、第１の実施形態に係るメモリシステムとは異なっている。具体的に説明すると、メモリモジュール１０３ａ及び１０３ｂのバッファ１０５ａ及び１０５ｂは、その左右両側に配置された複数のＤＲＡＭ１１０ａと、内部データ配線（ＤＱ）１１１’、内部コマンド・アドレス配線１１２’、及び、内部クロック配線１１３’により接続されている。
【００８１】
図示された例では、各メモリモジュール１０３内のＤＲＡＭ１１０ａは、バッファ１０５ａ又は１０５ｂと内部データ配線（ＤＱ）１１１’により個別に接続され、更に、内部コマンド・アドレス配線１１２’及び内部クロック配線１１３’により、バッファ１０５ａ又は１０５ｂの左右に共通に接続されている。
【００８２】
更に、各メモリモジュール１０３内のバッファ１０５ａ及び１０５ｂは、第１の実施形態と同様に、メモリコントローラ１０１又は次段のメモリモジュールと、データ配線１１１、コマンド・アドレス配線１１２、及び、クロック配線１１３により接続されている。この構成は図３に示された接続関係と同様であり、結果として、各メモリモジュール１０３のバッファ１０５ａ、１０５ｂは、それぞれ、他のメモリモジュール１０３のバッファ１０５ａ、１０５ｂと互いにポイント・ツー・ポイントで接続されている。即ち、データ配線１１１、コマンド・アドレス配線１１２、及び、クロック配線１１３は、順次、次段のバッファ１０５ａ、１０５ｂにカスケード接続され、ディジーチェーンを構成している。
【００８３】
図５に示された例では、８ビット単位でデータを入出力する×８構成のＤＲＡＭ１１０ａが各メモリモジュール１０３上に搭載されており、各ＤＲＡＭ１１０ａは内部クロック配線１１３’を介して与えられるクロック周波数６６６ＭＨｚのクロックにしたがって入出力動作を行う。この結果、内部コマンド・アドレス配線１１２’及び内部データ配線１１１’には、それぞれ、６６６ＭＨｚ及び１．３３ＧＨｚの伝送速度で、コマンド・アドレス信号及びデータが伝送される。　一方、メモリコントローラ１０１と、メモリモジュール１０３ａのバッファ１０５ａ、１０５ｂとは、データ配線１１１、コマンド・アドレス配線１１２、クロック配線１１３、及びモジュール識別配線１１４によって接続されている。更に、これらの配線は、次段のメモリモジュール１０３ｂのバッファ１０５ａ、１０５ｂに延び、更に、図５の後方に示されたメモリモジュール１０３ｃ、１０３ｄのバッファ１０５ａ、１０５ｂにも接続されている。このように、データ配線１１１は、コマンド・アドレス配線１１２、及び、クロック配線１１３と共に２つのバッファ１０５ａ、１０５ｂに集中的に、即ち、グループ化して接続されている。
【００８４】
図５では、クロック配線１１３上に、１．３３ＧＨｚの周波数を有するクロックが与えられ、また、コマンド・アドレス配線１１２及びデータ配線１１１には、２．６６Ｇｂｐｓの伝送速度でコマンド・アドレス信号及びデータが入出力される。したがって、各バッファ１０５ａ、１０５ｂは、メモリコントローラ１０１からのクロック、コマンド・アドレス信号、データを２又は４個の信号にパラレル化することにより、内部クロック、内部コマンド・アドレス信号、及び、内部データを生成できることが分かる。
【００８５】
この構成では、各メモリモジュール１０３のバッファ１０５ａ及び１０５ｂを同時に動作させることにより、第１の実施形態と同様に、３２ビット幅或いは３６ビット幅で、データの入出力を行うメモリシステムを構成することができる。３２ビット幅のデータを送受するメモリシステムの場合、メモリモジュール１０３の各バッファ１０５ａ、１０５ｂの両側に、それぞれ２つの×８構成のＤＲＡＭ１１０ａが配置され、各メモリモジュール１０３が選択されると、両バッファ１０５ａ、１０５ｂによって、各メモリモジュール１０３上の合計８個のＤＲＡＭ１１０ａが活性化され、６４ビット幅のデータがバッファ１０５ａ、１０５ｂと８個のＤＲＡＭ１１０ａとの間で送受可能になる。図示された例では、メモリコントローラ１０１とバッファ１０５ａ、１０５ｂとは、それぞれ、１６ビット幅のデータ配線１１１により接続され、これらデータ配線１１１は後方に配置されたメモリモジュールのバッファにも接続されている。このことからも明らかな通り、データ配線１１１上には、第１の実施形態と同様に、データが多重化されて伝送される。
【００８６】
他方、３６ビット幅でデータの送受を行うメモリシステムでは、各メモリモジュール１０３上の９個のＤＲＡＭ１１０ａとバッファ１０５ａ、１０５ｂとの間で７２ビット幅のデータが送受可能となる。図５に示された例では、バッファ１０５ａと、当該バッファ１０５ａの左右に配置された５個のＤＲＡＭ１１０ａとの間で、４０ビット幅のデータが送受され、バッファ１０５ｂと、当該バッファ１０５ｂの左右に配置されたＤＲＡＭ１１０ａとの間では、３２ビットのデータ幅の送受される。
【００８７】
この場合、メモリコントローラ１０１とバッファ１０５ａとの間のデータ配線１１１及びメモリコントローラ１０１とバッファ１０５ｂとの間のデータ配線１１１は、それぞれ、２０ビット幅、１６ビット幅を有し、これらデータ配線１１１上及びコマンド・アドレス配線１１２上には、多重化された、即ち、パケットに圧縮されたデータ及びコマンド・アドレス信号が送受されることは、第１の実施形態と同様である。
【００８８】
図示されたメモリシステムは、各バッファ１０５ａ及び１０５ｂにより駆動されるＤＲＡＭ１１０ａの数を第１の実施形態に比較して半減することができ、メモリモジュル１０３上における各バッファ１０５ａ、１０５ｂにおける配線数を少なく、配線長を短くできる。更に、各バッファ１０５ａ、１０５ｂの負荷となるＤＲＡＭ１１０ａの数を少なくできるため、内部データ配線１１１’と、内部コマンド・アドレス配線１１２’及び内部クロック配線１１３’における入力負荷の相違を軽減でき、高周波動作に適したメモリシステムを構成できる。
【００８９】
尚、図４に示されたメモリシステムにおいて、３６ビット幅のデータをメモリコントローラ１０１とバッファ１０５ａ、１０５ｂとの間で送受するメモリシステムでは、図５からも明らかな通り、図４の破線で囲まれたＤＲＡＭ１１０ａが接続されることは言うまでもない。
【００９０】
図４及び図５に示された第２の実施形態に係るメモリシステムは、種々の変形が可能である。例えば、２つのバッファの両側に配置されるＤＲＡＭとして、４ビット単位でデータの入出力を行う×４構成のＤＲＡＭ、或いは、１６ビット単位でデータの送受を行う×１６構成のＤＲＡＭが使用されても良い。また、本発明は、各メモリモジュールのモジュール基板の一表面だけにＤＲＡＭを配置したメモリシステムだけでなく、表裏にＤＲＡＭを配置したメモリシステムにも適用できる。更に、各メモリモジュールに配置される複数のＤＲＡＭを複数のランクに区分したシステムにも同様に適用できる。
【００９１】
上記した実施形態に係るメモリシステムでは、各メモリモジュールに与えられるコマンド・アドレス信号は、複数のバッファに対して個々に与えられるため、コマンド・アドレス信号用ピン数はバッファの個数倍となるが、コマンド・アドレス信号は多重化されているため、その増加分は大きくない。
【００９２】
図６を参照すると、本発明の第３の実施形態に係るメモリシステムの一例が示されている。図示されたメモリシステムは、各メモリモジュールにおけるバッファの数を増加させることなく、モジュールコネクタ１０４（図３）とバッファとの間の内部データ配線数を少なくできる構成を備えている。具体的に説明すると、図６に示されたメモリシステムは、メモリコントローラ１０１と、複数のメモリモジュール１０３（図では、１０３ａ、１０３ｂのみが示されている）とを備えており、各メモリモジュール１０３の表裏には、それぞれ１６個のＤＲＡＭ１１０（添字省略）が搭載されている。図示されたＤＲＡＭ１１０は８ビット単位で書込、読出を行う×８構成のＤＲＡＭであるものとする。また、メモリモジュール１０３ａ及び１０３ｂの中央には、バッファ１０５（１１）及び１０５（２１）がそれぞれ配置されている。このうち、バッファ１０５（１１）には、１６ビット幅のデータ配線（ＤＱ）１１１、コマンド・アドレス配線（Ｃｍｄ／Ａｄｄ）１１２、クロック配線（ＣＬＫ）１１３、及び、モジュール識別配線（ＭＩＤ）１１４とが接続されており、他方、バッファ１０５（２１）には、同様に、１６ビット幅のデータ配線（ＤＱ）１１１、コマンド・アドレス配線（Ｃｍｄ／Ａｄｄ）１１２、クロック配線（ＣＬＫ）１１３、及び、モジュール識別配線（ＭＩＤ）１１４とが接続されている。各バッファ１０５（１１）、１０５（２１）の上記した配線は、図示されないメモリモジュールのバッファに接続され、ディジーチェーンを構成している。
【００９３】
この実施形態では、２枚のメモリモジュール１０３ａ、１０３ｂにおける合計３２個のＤＲＡＭ１１０は、それぞれ８個づつのＤＲＡＭにグループ化され、ランク１〜４として動作する。この関係で、メモリモジュール１０３ａ、１０３ｂにおけるバッファ１０５（１１）、１０５（２１）からＤＲＡＭ１１０への配線はメモリモジュール１０３ａ、１０３ｂの表裏の対応するそれぞれのＤＲＡＭ１１０に対して共通に配線され、メモリモジュール１０３ａ、１０３ｂ内のビィアにより互いに接ｋ続される一方、各バッファ１０５（１１）及び１０５（２１）の同一のＤＱ端子に接続されている。即ち、ランク１とランク３、及び、ランク２とランク４に使用されているそれぞれのＤＲＡＭ１１０はメモリモジュール１０３ａ、１０３ｂの表裏の位置にありランクを選択するアドレスビットにより同一ランクのＤＲＡＭが活性化される。このことを考慮して、図６では、ランク１に属するＤＲＡＭ１１０には、添字ｒ１を付し、以下同様に、ランク２〜４のＤＲＡＭ１１０をｒ２〜ｒ４によって特徴付けている。
【００９４】
この構成では、ランク１のＤＲＡＭ１１０を動作させる場合、メモリモジュール１０３ａ及び１０３ｂのそれぞれ４個のＤＲＡＭ１１０ｒ１が選択されると、各メモリモジュール１０３ａ、１０３ｂのバッファ１０５（１１）、１０５（２１）とＤＲＡＭ１１０ｒ１との間で、３２ビット幅のデータが内部データ配線１１１’を介して送受される状態になる。この状態で、バッファ１０５（１１）、１０５（２１）は、それぞれ１６ビット幅のデータ配線１１１によりメモリコントローラ１０１と接続され、合計３２ビットデータ配線としてメモリコントローラ１０１とのデータの送受信を行うことになる。
【００９５】
このように、２枚のメモリモジュール１０３ａ及び１０３ｂを一組として、４つのランクを構成し、ランク１とランク３、ランク２とランク４のそれぞれのメモリモジュール１０３ａ、１０３ｂ内の配線を共通化することができ、メモリモジュール１０３ａ、１０３ｂ内の配線数を少なくできる。
【００９６】
ここで、図６に示されたメモリシステムは、それぞれ、直接メモリコントローラ１０１に接続されたバッファ１０５（１１）及び１０５（２１）を有している点で、第１の実施形態に係るメモリシステムとは異なっており、各メモリモジュール１０３ａ、１０３ｂの単一のバッファ１０５（１１）及び１０５（２１）が１６ビット幅のデータ配線１１１によって接続されている点で、第２の実施形態に係るメモリシステムとも相違している。
【００９７】
更に、図６に示された構成では、ランク１〜４を識別するために、チップセレクト信号（ＣＳ）が使用されるが、別途、ランク１〜４を識別するためのビットが付加されても良い。
【００９８】
次に、図６に示されたメモリシステムの動作を説明すると、一つのコマンド・アドレス信号がメモリコントローラ１０１から出力されると、当該コマンド・アドレス信号は、この例では、２つのメモリモジュール１０３ａ、１０３ｂに供給される。この場合、このコマンド・アドレス信号はクロックに同期してメモリコントローラ１０１から出力されることは言うまでもない。当該コマンド・アドレス信号によって、２つのメモリモジュール１０３ａ、１０３ｂ内における同一ランクにある８個のＤＲＡＭ、例えば、ランク１のＤＲＡＭ１１０ｒ１が活性化され、活性化された８個のＤＲＡＭ１１０ｒ１と両メモリモジュール１０３ａ、１０３ｂとの間で、データの書込、読出動作が行われる。この場合、メモリモジュール１０３ａ上の４個のＤＲＡＭ１１０ｒ１が活性化され、バッファ１０５（１１）との間で、３２ビット幅のデータの送受が可能であり、他方、メモリモジュール１０３ｂ上の４個のＤＲＡＭ１１０ｒ１が活性化されて、バッファ１０５（２１）との間で、同様に、３２ビット幅のデータの送受が可能である。
【００９９】
バッファ１０５（１１）及び１０５（２１）は、それぞれ１６ビット幅のデータ配線１１１によりメモリコントローラ１０１に接続されているから、メモリコントローラ１０１と各バッファ１０５（１１）、１０５（２１）との間では、データが多重化されて伝送されることは、前述した実施形態と同様である。
【０１００】
メモリモジュール１０３ａ及び１０３ｂに設けられたバッファ１０５（１１）及び１０５（２１）には、図示されない他のメモリモジュールのバッファをそれぞれ接続することによって、ディジーチェーンを構成することができる。したがって、図示されたメモリシステムのバッファは、１０５（１２〜１ｋ）及び１０５（２２〜２ｋ）であらわすことができる（但し、ｋは３以上の正整数）。このことからも明らかな通り、図示されたメモリシステムのメモリモジュールは、必要に応じて増設できる。
【０１０１】
図６に示された第３の実施形態に係るメモリシステムでは、第１の実施形態に係るメモリシステムと同一のＤＲＡＭ１１０を備えた場合、ＤＲＡＭ１１０のランク数を２から４に増加することになる。また、この実施形態においては、各メモリモジュール内のＤＲＡＭをランク構成にすることにより、各メモリモジュール内の配線を共通化できるため、各メモリモジュール１０３上のレイアウトの自由度が上がり、バッファチップの数も、第２の実施形態に比較して少なくすることができると言う利点がある。更に、図６に示されているように、メモリコントローラ１０１からのデータは、メモリモジュール１０３ｂに対して、他のバッファを介することなく、直接、メモリモジュール１０３ｂのバッファ１０５（２１）に与えられているから、２個のバッファ１０５を介してデータを送受する第１及び第２の実施形態に係るメモリシステムに比較して、バッファによるロジック遅延を削減できる。
【０１０２】
図７を参照すると、本発明の第３の実施形態に係るメモリシステムの変形例が示されている。このメモリシステムは２つのメモリモジュール１０３ａ、１０３ｂだけによって構成され、メモリモジュールの増設を考慮しないメモリシステムである。この例では、メモリモジュール１０３ａ及び１０３ｂにそれぞれ設置されたバッファ１０５は、他のメモリモジュールに対するディジーチェーンを構成せず、終端抵抗により終端されている。換言すれば、図示された例では、カスケード接続される他のメモリモジュールは存在していないため、図７のメモリモジュール１０３ａ及び１０３ｂのバッファは、それぞれ参照番号１０５（１）及び１０５（２）であらわされている。但し、各メモリモジュール１０３ａ、１０３ｂ上の表裏に設けられた１６個のＤＲＡＭ１１０は４つのランクに分けられ、且つ、ランク１とランク３、ランク２とランク４のそれぞれのメモリモジュール１０３ａ、１０３ｂ内の配線を共通化していることは、図６と同様である。
【０１０３】
図８を参照すると、本発明の第３の実施形態に係るメモリシステムの他の変形例が示されている。この変形例は、単一のバッファ１０５をそれぞれ備えた４つのメモリモジュール１０３ａ〜１０３ｄを有し、これらメモリモジュールのバッファ１０５（１）〜（４）（バッファ１０５（３）及び１０５（４）は図示せず）は、直接メモリコントローラ１０１に接続されている点で、図６及び図７のメモリシステムとは異なっている。このため、図８に示されたメモリシステムの各バッファ１０５は、３２ビット幅の４分の１に相当するデータ配線本数により、メモリコントローラ１０１に接続されると共に、各メモリモジュール１０３ａ〜１０３ｄ上の×８構成のＤＲＡＭ１１０を８ランクに区分し、これによって、各メモリモジュール１０３ａ〜１０３ｄのレイアウトの自由度を向上させることができる。
【０１０４】
上記したように、本実施形態では、４枚のメモリモジュール１０３ａ〜１０３ｄを一組として８ランク構成としたものである。それぞれのメモリモジュール１０３ａ〜１０３ｄに１６個のＤＲＡＭ１１０が搭載されており、それぞれのメモリモジュール右側の表に配置された４個のＤＲＡＭはそれぞれランク１〜４、右側の裏に配置された４個のＤＲＡＭはそれぞれランク５〜８、左側表に配置された４個のＤＲＡＭはランク１〜４、左側裏に配置された４個のＤＲＡＭはそれぞれランク５〜８として構成されている。ランク１とランク５、ランク２とランク６、ランク３と７、ランク４とランク８はメモリモジュールの表裏の対応する位置にあり、各バッファ１０５（１）〜（４）からＤＲＡＭへの配線は共通であり、ビィアにより接続されている。図８に示されたメモリシステムを図６に示された実施形態と比較すると、図８に示されたメモリシステムの各メモリモジュール１０３（ａ）〜（ｄ）へのデータ配線は８ビットであり、メモリシステム全体として３２ビットのデータ配線となっている点が図６と異なっている。
【０１０５】
前述したように、メモリモジュール１０３ａ及び１０３ｂのＤＲＡＭ１１０は、８つのランクに区分されており、このことを明確化するために、図８では、ランク１〜８のＤＲＡＭ１１０をそれぞれ参照符号１１０ｒ１〜１１０ｒ８で示している。
【０１０６】
この構成において、アドレス信号がコマンド・アドレス信号（Ｃｍｄ／Ａｄｄ）としてメモリコントローラ１０１から与えられると、メモリモジュール１０３ａ〜１０３ｄにおける同一ランク、例えば、ランク１の２つのＤＲＡＭ１１０ｒ１が活性化され、各バッファ１０５（１）〜１０５（４）との間で、１６ビット幅のデータの送受できる状態となり４つのバッファ１０５（１）〜１０５（４）全体では、合計６４ビット幅のデータが送受可能な状態となる。各メモリモジュール１０３ａ〜１０３ｄのデータ線１１１は、図示されているように、８ビット幅であり、メモリモジュール１０３ａ〜１０３ｄの各データ線１１１上においては、多重化されたデータがメモリコントローラ１０１と各バッファ１０５（１）〜（４）との間で送受される。
【０１０７】
図９を参照すると、本発明の第３の実施形態に係るメモリシステムの更に他の変形例が示され、２枚のメモリモジュール１０３ａ、１０３ｂを一組とし、２ランクのメモリシステムとしている。２枚のメモリモジュール１０３ａ、１０３ｂの表側に配置されたＤＲＡＭ１６個でランク１、裏側のＤＲＡＭ１６個でランク２を構成し、各ＤＲＡＭ１１０として×４構成のＤＲＡＭを使用した点で、図６のメモリシステムと異なっている。更に、図９では、各メモリモジュール１０３ａ、１０３ｂの表面に搭載された８つのＤＲＡＭ１１０をランク１とし、裏面に搭載された８つのＤＲＡＭ１１０をランク２としている。この関係で、図９では、ランク１に属し、メモリモジュール１０３ａ及び１０３ｂに配置された１６個のＤＲＡＭ１１０を参照符号１１０ｒ１であらわし、他方、ランク２に属する１６個のＤＲＡＭ１１０を参照符号１１０ｒ２によってあらわしている。また、各メモリモジュール１０３ａ、１０３ｂの表裏に配置されたランク１及びランク２のＤＲＡＭ１１０ｒ１と１１０ｒ２は、４ビット幅の内部データ配線により共通に接続されている。
【０１０８】
一方、各メモリモジュール１０３ａ、１０３ｂのバッファ１０５は、１６ビット幅のデータ線１１１によってメモリコントローラ１０１と接続され、各データ線１１１上には、多重化されたデータが伝送されることは他の例と同様である。この構成によっても、図６に示されたメモリシステムと同様に、メモリモジュール１０３ａ、１０３ｂの８個のＤＲＡＭ１１０ｒ１、１１０ｒ２とバッファ１０５の間で、それぞれ３２ビット幅のデータが伝送され、更に、各バッファ１０５とメモリコントローラ１０１との間で、１６ビット幅のデータが多重化されて伝送される。
【０１０９】
図１０を参照すると、本発明の第３の実施形態に係るメモリシステムの更に他の変形例として、パリティビット付の３６ビットのバス幅を有している例が示されている。
【０１１０】
この例では、各メモリモジュール１０３ａ、１０３ｂの表裏に、それぞれ、９個の×４構成のＤＲＡＭ１１０が搭載されている点、及び、各メモリモジュール１０３ａ、１０３ｂのバッファ１０５とメモリコントローラ１０１との間のデータ線１１１が１８ビット幅である点で、図９に示されたメモリシステムと異なっている。具体的に言えば、図１０に示された各メモリモジュール１０３ａ、１０３ｂには、バッファ１０５の左側の表裏に、それぞれ４個のＤＲＡＭ１１０、バッファ１０５の右側の表裏に、それぞれ５個のＤＲＡＭ１１０が配置されている。ここでは、各メモリモジュール１０３ａ、１０３ｂの最右端表裏に配置されたＤＲＡＭ１１０はパリティ用ＤＲＡＭとして使用されるものとする。
【０１１１】
この例も、図９と同様に、２枚のメモリモジュール１０３ａ、１０３ｂを一組とした２ランクのメモリシステムである。また、２枚のメモリモジュール１０３ａ、１０３ｂの表側に配置された１８個のＤＲＡＭはランク１を構成し、裏側に配置された１８個のＤＲＡＭ１１０はランク２を構成している。この関係で、ランク１及び２のＤＲＡＭは、参照符号１１０ｒ１及び１１０ｒ２であらわされている。尚、表裏に配置されたランク１及び２のＤＲＡＭ１１０ｒ１、１１０ｒ２の内部データ配線は、共通であることも図９と同様である。
【０１１２】
更に、メモリモジュール１０３ａ及び１０３ｂのバッファ１０５は、それぞれ、１８ビット幅に相当するデータ配線１１１によってメモリコントローラ１０１と接続されると共に、それぞれ、図示しないメモリモジュールのバッファにカスケードに接続され、ディジーチェーンを構成している。
【０１１３】
この構成では、メモリコントローラ１０１とメモリモジュール１０３ａ又は１０３ｂとの間で、パリティ付のデータが多重化されて送受される。
【０１１４】
上記した第１及び第２の実施形態と第３の実施形態とを比較すると、第１及び第２の実施形態では、カスケード接続された第２のメモリモジュール上におけるＤＲＡＭと、メモリコントローラとの間におけるデータの送受信は、２つのバッファチップを介して行われるため、バッファチップでの受送信処理に必要なロジック遅延が第３の実施形態の２倍となる。他方、第３の実施形態では、経由するバッファの数が少なくなるメリットがあるが、メモリモジュール上のＤＲＡＭのランク数を増加させる必要がある。
【０１１５】
図１１を参照して、前述したメモリシステムにおけるメモリコントローラ（ＭＣ）１０１と、各メモリモジュール１０３との間の信号伝送方式について、より詳細に説明する。図示された例では、説明を簡略化するために、メモリモジュール１０３ａとメモリモジュール１０３ｂにおけるバッファ（ｂｕｆｆｅｒ）１０５ａと１０５ｂとがカスケードに接続されているものとする。このシステムにおいて、メモリコントローラ１０１は、コマンド・アドレス信号（ＣＡ）をクロック信号に同期して送信し、これらコマンド・アドレス（ＣＡ）信号及びクロック信号は、メモリモジュール１０３ａ及び１０３ｂのバッファ１０５ａ及び１０５ｂで、順次、受信される。
【０１１６】
他方、データ（ＤＱ）信号は、双方向の複数組のクロック信号（相補）ＣＬＫ、ＣＬＫＢに同期して、各バッファ１０５ａ、１０５ｂ、及び、メモリコントローラ１０１で送受信される。即ち、メモリコントローラ１０１からメモリモジュール１０３ａ、１０３ｂのＤＲＡＭにデータを書き込む場合、データは、メモリコントローラ１０１から出力されるクロックに同期してバッファ１０５ａ、１０５ｂに送信され、メモリモジュール１０３ａ、１０３ｂのＤＲＡＭからデータを読み出す場合、各メモリモジュール１０３ａ、１０３ｂのバッファ１０５ａ、１０５ｂは、ＤＲＡＭの内部クロックからクロックを生成し、当該クロックに同期して、ＤＲＡＭから読出データをメモリコントローラ１０１に出力する。尚、コマンド・アドレス信号及びデータ信号のパケット送信時には、これらコマンド・アドレス信号及びデータ信号と同時に、モジュール識別信号ＭＩＤがメモリコントローラ１０１から送られ、この信号ＭＩＤにより、バッファ１０５ａ、１０５ｂは、信号の有効先頭データ及び受送信先のメモリモジュールが識別される。
【０１１７】
図１２を参照すると、図１１に示されたシステムにおけるタイミング関係が示されている。図示された例では、メモリコントローラ（ＭＣ）１０１から１．３３ＧＨｚの周波数（即ち、０．７５ｎｓの周期）を有するクロックが生成され（図１２、第１ライン参照）、当該クロックの前縁及び後縁に同期して、メモリコントローラ（ＭＣ）１０１からバッファに対して、データが送信されている（第３ライン参照）。この結果、データは、２．６６Ｇｂｐｓの伝送速度でメモリコントローラ（ＭＣ）１０１からバッファ１０５ａ、１０５ｂに送出される。
【０１１８】
他方、各バッファ１０５ａ、１０５ｂからＤＲＡＭに対しては、６６６ＭＨｚの周波数（１．５ｎｓの周期）を有する内部クロックが生成され（第２ライン参照）、バッファの内部レイテンシー時間経過後、当該内部クロックの前縁及び後縁に同期して、バッファに受信されたデータは、ＤＲＡＭに１．３３Ｇｂｐｓの伝送速度で書き込まれる（第４ライン参照）。
【０１１９】
次に、コマンド・アドレス信号（ＣＡ）は、１．３３ＧＨｚの周波数を有するクロックの前縁及び後縁に同期して、メモリコントローラ（ＭＣ）１０１からバッファ１０５ａ、１０５ｂに出力され（第５ライン参照）、当該コマンド・アドレス信号（ＣＡ）は、バッファ内部のレイテンシー時間経過後、内部クロックの前縁に同期して、バッファからＤＲＡＭに出力される（第６ライン参照）。このため、コマンド・アドレス信号（ＣＡ）は、メモリコントローラ（ＭＣ）からバッファ１０５ａ、１０５ｂに対して、２．６６Ｇｂｐｓの伝送速度で出力され、バッファからＤＲＡＭに対して、６６６Ｍｂｐｓの伝送速度で出力される。また、モジュール識別信号ＭＩＤは、メモリコントローラ（ＭＣ）からバッファに対して、１．３３ＧＨｚのクロックの前縁及び後縁に同期して、２．６６Ｇｂｐｓの伝送速度でメモリコントローラ（ＭＣ）から出力されている。
【０１２０】
このことからも明らかな通り、メモリコントローラ（ＭＣ）１０１とバッファ１０５ａ、１０５ｂとの間では、データは、ＤＲＡＭのデータ周波数の２倍、コマンド・アドレス信号（ＣＡ）は４倍の周波数でメモリコントローラ（ＭＣ）とバッファとの間を伝達されている。したがって、各メモリモジュール上のバッファでは、データ及びコマンド・アドレス信号を分周器等により、それぞれ、１／２及び１／４の周波数に落とされてＤＲＡＭに伝達される。
【０１２１】
ここでは、メモリシステムとしては８ビット連続データ（バースト）を処理するものとする。即ち、メモリコントローラ（ＭＣ）１０１からバッファにたいしては、３２ビットのデータバスのそれぞれに１６ビットの連続データを２．６６Ｇｂｐｓの伝送速度で出力し、バッファにおいて１６ビットの連続データを交互にＤＲＡＭの２つのＤＱピンに、伝送速度１．３３Ｇｂｐｓの８ビット連続データとして出力するものとする。
【０１２２】
また、コマンド・アドレス信号はＭＣからバッファに対して２．６６Ｇｂｐｓの伝送速度で出力され、一つのコマンド・アドレス信号線の例えば４ビットのデータはバッファにおいてそれぞれのビットが４つのコマンド・アドレス信号線へ分配され６６６Ｍｂｐｓの伝送速度でＤＲＡＭに供給される。
【０１２３】
次に、前述した動作をデータの書込及び読出動作、並びに、コマンド・アドレス信号の転送動作に分けて、更に、詳細に説明する。図１３には、メモリコントローラ（ＭＣ）からＤＲＡＭに対してデータの書込動作が示されている。上記した通り、メモリコントローラ（ＭＣ）１０１は、１．３３ＧＨｚのクロックをバッファ１０５に対して出力している（第１ライン）。このクロックに同期して、モジュール識別信号ＭＩＤ及びデータＤＱ０ｍがメモリモジュール１０１から出力されている（第３及び第４ライン参照）。
【０１２４】
ここで、モジュール識別信号ＭＩＤには、有効データ先頭識別信号と行先アドレスとが含まれており、データＤＱ０ｍには、ＤＲＡＭの２つのＤＱピンに分配されるべき２系列のデータ列ＤＱ０、ＤＱ１とが含まれている。ここで、データ列ＤＱ０は、連続した８ビットデータＤＱ００、１０、２０、３０．．．７０となり、他方、データ列ＤＱ１は、連続した８ビットデータＤＱ０１、１１、２１、３１．．．７１となる。図１３の第４ラインに示されているように、データＤＱ０ｍには、データ列ＤＱ０とＤＱ１の単位データが交互に、第１ラインに示されたクロックの前縁及び後縁に同期して、配置されており、このデータＤＱ０ｍはメモリコントローラ（ＭＣ）１０１からバッファ１０５ａへクロックに同期して出力される。ここで、メモリコントローラ（ＭＣ）からバッファへのデータ配線が合計３２本の場合は、各データ配線からＤＲＡＭの２つのＤＱ端子へデータが供給されるため、システム全体としては６４ビット幅で８ビット連続データを処理することになる。モジュール識別データＭＩＤは第１段目のバッファ１０５ａで当該バッファ１０５ａの属するメモリモジュール１０３ａ宛でないことが識別されると、次段のメモリモジュール１０３ｂに、データＤＱ０ｍと共に転送される（第３及び第４ライン参照）。
【０１２５】
次に、メモリモジュール１０５ａ内のバッファ１０５ａでは、第２ラインに示すように、１．３３ＧＨｚのクロックを２分周した６６６ＭＨｚの内部クロックを発生し、ＤＲＡＭに出力する。前述したモジュール識別信号ＭＩＤによって、メモリモジュール１０３ａが指定されている場合、図示されたデータＤＱ０ｍは、バッファレイテンシー経過後、内部クロックに同期して、所定のＤＲＡＭに書き込まれる。図示された例では、内部クロックの前縁及び後縁に同期して、データ列ＤＱ０及びＤＱ１が第５及び第６ラインに示すように、バッファ１０５ａから２つのＤＲＡＭにそれぞれ出力される。
【０１２６】
次に、図１４を参照して、ＤＲＡＭからデータＤＱ０ｍを読み出す場合の動作を説明する。この場合、メモリモジュール１０３ａのＤＲＡＭからバッファ１０５ａを通して、データＤＱ０ｍがメモリコントローラ（ＭＣ）１０１に読み出されるものとする。まず、バッファ１０５ａは、ＤＲＡＭに対して６６６ＭＨｚの内部クロック（図１４の第２ライン）を出力しており、他方、メモリコントローラ（ＭＣ）１０１に対して、１．３３ＧＨｚの周波数を有するクロック（第１ライン参照）を出力している。この状態で、ＤＲＡＭの２つのＤＱ端子から、データ列ＤＱ０及びＤＱ１が読み出されるものとする。ここで、データ列ＤＱ０及びＤＱ１は、それぞれ、単位データＤ００、１０、２０．．．７０及び単位データＤ０１、１１、２１．．７１を含んでいるものとする（第５及び第６ライン参照）。これら単位データは、内部クロックに同期して、２つのＤＱ端子からバッファ１０５ａに送出される。バッファ１０５ａでは、当該バッファ１０５ａの属するメモリモジュール１０３ａをあらわすモジュール識別信号ＭＩＤを有効データ先頭識別信号として、メモリコントローラ（ＭＣ）に出力する（第３ライン参照）。続いて、２つのＤＱ端子からのデータ列ＤＱ０、ＤＱ１の連続した８ビット単位データを交互に組み合わせて多重化し、バッファ１０５ａとメモリコントローラ１０１間のクロックに同期して、メモリコントローラ１０１に１６ビットの読出データＤＱ０ｍとして出力する。また、バッファ１０５ｂのように、バッファ１０５ａの後段にあるバッファの場合、データＤＱ０ｍは、前段のバッファ１０５ａを通してメモリコントローラ（ＭＣ）に与えられる。
【０１２７】
このように、メモリコントローラ（ＭＣ）１０１と各バッファ１０５ａ、１０５ｂとの間におけるデータの伝送速度及びクロック周波数は、各バッファ１０５ａ、１０５ｂとＤＲＡＭ間のデータ伝送速度及びクロック周波数よりも速いことが分かる。この構成により、メモリコントローラ（ＭＣ）１０１とバッファ間の配線数を少なくして、各ＤＲＡＭの動作速度に応じた伝送速度で、データの書込、読出を行うことができる。
【０１２８】
更に、図１５を参照すると、メモリコントローラ（ＭＣ）１０１からメモリモジュールに対してコマンド・アドレス信号が与えられる場合の動作が示されている。前述したように、メモリコントローラ（ＭＣ）１０１からバッファ１０５ａ、１０５ｂに対して１．３３ＧＨｚの周波数を有するクロックが供給されており（第１ライン参照）、各バッファ１０５とＤＲＡＭ１１０との間では、６６６ＭＨｚの内部クロックが使用されているものとする（第２ライン参照）。この場合、モジュール識別信号ＭＩＤは、コマンド・アドレス信号ＣＡ０ｍの先頭識別信号及び行先アドレス信号と含んであり、これらコマンド・アドレス信号ＣＡ０ｍの先頭識別信号及び行先アドレス信号は、１．３３ＧＨｚのクロックの前縁及び後縁に同期して、メモリコントローラ（ＭＣ）１０１から出力され（第３ライン参照）、このＭＩＤは、前段のメモリモジュール１０３ａのバッファ１０５ａと次段のメモリモジュール１０３ｂのバッファ１０５ｂにも転送されている。
【０１２９】
モジュール識別信号ＭＩＤと同時に、この例では、コマンド・アドレス信号ＣＡ０ｍとして、アドレス信号Ａ０〜Ａ３が１．３３ＧＨｚのクロックの前縁及び後縁に同期して多重化された形で、メモリコントローラ（ＭＣ）１０１からバッファ１０５ａに出力され、続いて、バッファ１０５ｂに転送される（第４ライン参照）。上記したモジュール識別信号ＭＩＤによって指定されたメモリモジュール１０３のバッファ１０５では、内部クロックに同期して、指定されたメモリモジュール１０３に搭載されたＤＲＡＭにアドレス信号Ａ０〜Ａ３を与えられる。図１５においては、コマンド・アドレス信号のうち１本のみを示したが、バッファに与えられた複数のコマンド・アドレス信号がそれぞれ４つのコマンド・アドレス信号、例えば、ＲＡＳ、ＣＡＳ、ＷＥ、バンクアドレス、残りのアドレス信号等として変換される。これによって、指定されたメモリモジュール内の動作モードやＤＲＡＭ及びＤＲＡＭ内のメモリセルが選択されることになる。
【０１３０】
上記した説明では、主に、メモリコントローラ（ＭＣ）１０１とメモリモジュール１０３間の信号伝送について説明したが、各メモリモジュール１０３と当該メモリモジュール１０３内のＤＲＡＭとの間においても信号伝送が高速で行えることが望ましい。
【０１３１】
このため、本発明は、バッファ１０５とＤＲＡＭとの間で、データを高速で伝送する方法を提案する。尚、以下の説明では、前述した本発明の第１乃至第３の実施形態に係るメモリシステムに、本発明に係るデータ伝送方法を適用した場合を説明するが、必ずしも、前述したメモリシステムに限定されない。
【０１３２】
図１６を参照すると、前述したメモリシステムのメモリモジュール１０３内のＤＲＡＭ１１０及びバッファ１０５が示されている。
【０１３３】
図１６において、ＤＲＡＭ１０５は、データストローブ信号ＤＱＳ（及び相補のＤＱＳ＊）（以下では、ＤＱＳについてのみ説明する）により、バッファ１０５とＤＲＡＭ１１０との間で、データの受送信を行なっている。この場合、データストローブ信号ＤＱＳは、クロックに同期して生成されると共に、データＤＱを双方向に伝送する際に、データＤＱの送信方向に伝送される。例えば、データＤＱをＤＲＡＭ１１０からバッファ１０５の方向に伝送する場合、データストローブ信号ＤＱＳも同様にＤＲＡＭ１１０からバッファ１０５に出力される。尚、バッファ１０５からＤＲＡＭ１１０でデータを伝送する場合も同様である。
【０１３４】
次に、図１７（ａ）を参照すると、図１６においてバッファ１０５からＤＲＡＭ１１０にデータを書き込む場合の動作が示されており、図１７（ｂ）には、ＤＲＡＭ１１０からデータを読み出す場合の動作が示されている。先ず、図１７（ａ）に示すように、データ書込の場合、バッファからＤＲＡＭへ書込コマンド（ＷＲＴ）及びアドレス（Ａｄｄ）が与えられた後、クロックの前縁及び後縁に同期して、データストローブ信号ＤＱＳと共に、データの書込が行われ、この書込動作はストローブ信号ＤＱＳが与えられている間、継続する。このため、データは、コマンド・アドレス信号の生成後、所定のレイテンシー時間経過（図ではＷＬ＝４）してから、書き込まれることになる。
【０１３５】
また、図１７（ｂ）に示すように、データの読出の場合にも、読出コマンド（ＲＥＤ）及びアドレス（Ａｄｄ）がバッファからＤＲＡＭへ与えられ、クロックの前縁及び後縁に同期してデータストローブ信号ＤＱＳと共にデータの読出が行われる。
【０１３６】
このように、データストローブ信号ＤＱＳを使用する場合、データはデータストローブ信号ＤＱＳにタイミングが整合されて送信され、データストローブ信号ＤＱＳにより受信されることになる。このように、データストローブ信号を用いた送受信方式では、受信側デバイス内部で、データストローブ信号ＤＱＳとデータＤＱのロジック、レイアウト遅延をあわせる必要がある。しかしながら、温度変動、電圧変動により遅延が変化すると、デバイスの受信可能な信号セットアップ、ホールド時間が悪化する。より高周波の動作のためにはより短いセットアップ、ホールド時間が要求されるため、データストローブ信号を双方向に伝送する方式では、高速化に限界がある。
【０１３７】
ＤＲＡＭ１１０とバッファ１０５間のデータ送受信をより高速に行うために、本発明では、前述したデータストローブ信号ＤＱＳにかわり、常時データ信号のタイミングで双方向に伝送され、ＤＲＡＭ１１０及びバッファ１０５でそれぞれ送受信される信号（ここでは、データフェーズ信号ＤＰＳと呼ぶ）を使用することを提案する。このように、常時、双方向に送受されるデータフェーズ信号ＤＰＳを用いることにより、各デバイス内では、ＤＬＬを使用して送受信クロックを再生することができる。更に、ＤＬＬを使用した場合、まず、レプリカ遅延により温度変動、電圧変動をキャンセルすることができ、また、クロックを最適タイミングに設定できるので遅延ロジックを介在させないでデータ受信が可能となる。したがって、より短いセットアップ、ホールド時間にすることができる。
【０１３８】
図１８を参照すると、ＤＲＡＭ１１０とバッファ１０５間で、上記したデータフェーズ信号ＤＰＳを使用してデータ伝送を行うデータ伝送システムの概略構成が示されている。図１６と比較しても明らかな通り、図１８に示されたデータ伝送システムでは、データストローブ信号ＤＱＳの代わりに、データフェーズ信号ＤＰＳがバッファ１０５とＤＲＡＭ１１０との間で、双方向に送受され、当該データフェーズ信号ＤＰＳは、バッファ１０５又はＤＲＡＭ１１０から送信されるデータＤＱのタイミング信号として、他方のデバイスに供給されている。具体的には、バッファ１０５からデータＤＱをＤＲＡＭ１１０に書き込む場合、所定の書込タイミングでライトデータフェーズ信号ＤＰＳが、書込データＤＱと共にバッファ１０５からＤＲＡＭ１１０に供給され、他方、ＤＲＡＭ１１０からバッファ１０５にデータＤＱを読み出す場合、上記書込タイミングとは異なるタイミングで生成されるリードデータフェーズ信号ＤＰＳが、読出データＤＱと共にＤＲＡＭ１１０からバッファ１０５に供給される。
【０１３９】
ＤＲＡＭ１１０及びバッファ１０５では、それぞれ書込タイミング及び読出タイミングを識別することにより、ライトデータフェーズ信号及びリードデータフェーズ信号（ＤＰＳ）を抽出し、抽出されたライトデータフェーズ信号及びリードデータフェーズ信号（ＤＰＳ）により、データＤＱの書込或いは読出を行う。このことからも明らかな通り、バッファ１０５及びＤＲＡＭ１１０は、前述したＤＬＬのほかに、ライトデータフェーズ信号及びリードデータフェーズ信号（ＤＰＳ）のタイミングを識別する回路を備えている。
【０１４０】
図１９を参照すると、１ランク構成におけるバッファ１０５と１ランク構成のＤＲＡＭ１１０との間で、データフェーズ信号ＤＰＳを送受する場合に使用されるバッファ１０５及びＤＲＡＭ１１０のドライバ回路及びレシーバ回路（即ち、送受信回路）が示されている。図示されているように、バッファ１０５及びＤＲＡＭ１１０のドライバはそれぞれオープンドレイン構成のＮチャネルＭＯＳトランジスタを備えている。ＤＲＡＭ１１０のＮチャネルＭＯＳトランジスタのドレインには、可変抵抗が終端抵抗として接続され、他方、バッファ１０５のＮチャネルＭＯＳトランジスタのドレインには、固定抵抗が終端抵抗として接続されている。このように、可変抵抗を接続した場合、ＤＲＡＭ側のランク構成により、抵抗値を調整できる。尚、終端抵抗は、ＤＲＡＭ１１０及びバッファ１０５のデバイス内部に設けられているが、デバイス外部に設けられても良いことは言うまでもない。また、ＤＲＡＭ１１０及びバッファ１０５における両トランジスタのドレインに接続されたデータフェーズ信号ＤＰＳ伝送用信号線は、それぞれ、増幅器を介して、ＤＲＡＭ１１０及びバッファ１０５の内部回路に接続されている。
【０１４１】
図１９に示された構成において、バッファ１０５のＮチャネルＭＯＳトランジスタのゲートには、所定のタイミング及び周期でタイミング信号が与えられ、バッファ１０５のＮチャネルＭＯＳトランジスタはこのタイミング信号によりオンオフされて、書込データフェーズ信号ＤＰＳが、バッファ１０５からＤＲＡＭ１１０に供給される一方、バッファ１０５内部にも、供給される。他方、ＤＲＡＭ１１０のＮチャネルＭＯＳトランジスタのゲートには、バッファ１０５のタイミング信号とは異なる位相を有し、同一の周期で生成されるタイミング信号が与えられ、ＤＲＡＭ１１０のＮチャネルＭＯＳトランジスタは、当該タイミング信号によりオンオフされる結果、読出データフェーズ信号ＤＰＳが、ＤＲＡＭ１１０からバッファ１０５に供給されると共に、ＤＲＡＭ１１０の内部にも供給される。図示されているように、ＤＲＡＭ１１０及びバッファ１０５内のドライバーはオープンドレインとなっているのでバスは、いわばワイアードＯＲ構成となっており、且つ、ＤＲＡＭ１１０及びバッファ１０５からのデータフェーズ信号ＤＰＳは異なるタイミングで出力されるから、両信号が同一の信号線上に出力されても互いに衝突することはない。
【０１４２】
図２０を参照すると、バッファ１０５に対して、２ランク構成で２個のＤＲＡＭ１１０が接続された場合におけるデータフェーズ信号ＤＰＳ送受用ドライバ回路が示されている。図からも明らかな通り、単一のデータフェーズ信号ＤＰＳ信号線に、２つのＤＲＡＭ１１０のドライバが接続されている点で、図１９とは相違しているが、各ＤＲＡＭ１１０内の構成は、同じである。尚、ＤＲＡＭ１１０内のＮチャネルＭＯＳトランジスタのドレインには、可変抵抗が接続されており、この例では、２ランクのＤＲＡＭ１１０に適した抵抗値に調整されている。
【０１４３】
図２１（ａ）及び（ｂ）を図１８と共に参照して、ＤＲＡＭ１１０に対して、データＤＱを書き込む場合の動作（即ち、ライト動作）、及び、ＤＲＡＭ１１０からデータＤＱを読み出す場合の動作（即ち、リード動作）をそれぞれ説明する。図２１（ａ）に示されているように、ライト動作の際、バッファ１０５は、書込（ライト）コマンド（ＷＲＴ）、アドレス信号（Ａｄｄ）をクロックに同期してＤＲＡＭ１１０に供給する。このとき、データフェーズ信号ＤＰＳとして、書込（ライト）データフェーズ信号ＷＤＰＳがバッファ１０５からＤＲＡＭ１１０に送信されている（第４ライン参照）。図示された書込データフェーズ信号ＷＤＰＳは、クロックの１／４の周期を有するパルス列における各パルスの前縁（立ち上り）タイミングによって特徴付けられている。
【０１４４】
一方、当該書込データフェーズ信号ＷＤＰＳと衝突しないタイミング（ここでは、２クロック分ずれたタイミング）で、同一の信号線上に、読出（リード）データフェーズ信号ＲＤＰＳがＤＲＡＭ１１０からバッファ１０５に多重化された形で送信されている。図２１（ｂ）第４ラインに示されているように、読出データフェーズ信号ＲＤＰＳは、書込データフェーズ信号ＷＤＰＳと同様にクロックの１／４の周期を有するパルス列の前縁（立ち上り）タイミングによって特徴付けられており、書込データフェーズ信号ＷＤＰＳの中間に配置される。このように、書込データフェーズ信号ＷＤＰＳと読出データフェーズ信号ＲＤＰＳとのタイミングをずらすことにより、単一の信号線上で、両者が衝突するのを防止している。尚、図示された例では、書込データフェーズ信号ＷＤＰＳと読出データフェーズ信号ＲＤＰＳとのタイミングを２クロック分だけずらしているが、両者が衝突しないタイミングであれは、これに限定されないことは言うまでもない。
【０１４５】
図２１（ａ）を更に参照すると、バッファ１０５からのライト動作では、バッファ１０５でクロックと書込データフェーズ信号（ＷＤＰＳ）の位相は一致しているが、ＤＲＡＭから送信される読出データフェーズ信号（ＲＤＰＳ）の位相は一致していない。データＤＱはクロックの立ち上がり（前縁）、立下り（後縁）のエッジが信号有効の中心になるように、書込レイテンシー時間経過後（ＷＬ＝４）、書き込まれる。
【０１４６】
図２１（ｂ）に示す読出（リード）動作時、ＤＲＡＭ１１０は、読出データフェーズ信号（ＲＤＰＳ）から当該ＤＲＡＭ１１０におけるクロックを再生する。再生されたクロックにタイミンクを合わせて、データＤＱがＤＲＡＭ１１０からバッファ１０５に送信される。図示された例では、データのタイミングをクロックエッジに一致させているが、有効幅の中心をクロックエッジに揃えても良い。
【０１４７】
前述した例では、ＤＲＡＭ１１０とバッファ１０５は、双方向に同じ信号線上に、データフェーズ信号ＤＰＳを通常動作時、即ち、パワーセーブモード以外の動作時に、常時、送信している。また、ＤＲＡＭ１１０及びバッファ１０５のドライバーは、２クロックだけ異なるタイミングで動作すると共に、図１９及び図２０に示されているように、オープンドレイン構成を採用しているため、バスは、いわばワイアードＯＲ構成となっておりバスファイトすることはない。
【０１４８】
図２１（ａ）及び（ｂ）では、書込（ライト）時、及び、読出（リード）時におけるクロックと、書込、読出データフェーズ信号ＷＤＰＳ、ＲＤＰＳとのタイミング関係、及び、テータと、クロック及びデータフェーズ信号（ＷＤＰＳ、ＲＤＰＳ）とのタイミング関係を説明したが、これらデータフェーズ信号（ＷＤＰＳ、ＲＤＰＳ）を受けたＤＲＡＭ１１０及びバッファ１０５では、データフェーズ信号（ＷＤＰＳ、ＲＤＰＳ）から内部でデータ送受信用クロックを再生する必要がある。
【０１４９】
次に、図２２を参照して、メモリシステム動作開始時に、本発明に係るデータフェーズ信号ＤＰＳ（ライト又はリードデータフェーズ信号ＷＤＰＳ、ＲＤＰＳ）から、ＤＲＡＭ１１０、及び、バッファ１０５が内部でデータ受送信用クロックを再生する手順を説明する。
【０１５０】
まず、バッファ１０５は、ＤＲＡＭ１１０に対してクロックを送信している（第１ライン参照）。この例では、６６６ＭＨｚの周波数を有するクロックがバッファ１０５で発生されている。この状態で、バッファ１０５は、書込データフェーズ信号ＷＤＰＳ（第２ライン参照）をクロックに同期して送信する。図示された書込データフェーズ信号ＷＤＰＳは、クロックを４分周することによって生成されており、結果的に、書込データフェーズ信号ＷＤＰＳは（６６６／４）ＭＨｚの周波数（即ち、クロックの４分周）を有しており、当該書込データフェーズ信号ＷＤＰＳは、時間的に遅延して、ＤＲＡＭ１１０に入力される（第３ライン参照）。
【０１５１】
ＤＲＡＭ１１０は、その内部に設けられたＤＬＬにより、書込データフェーズ信号ＷＤＰＳからデータ（ＤＱ）受信用タイミングを定める内部クロックを再生クロックとして生成する（第４ライン参照）。図示された内部クロックは６６６ＭＨｚの周波数を有している。
【０１５２】
更に、図２２に示されているように、ＤＲＡＭ１１０は、データ（ＤＱ）受信用クロックを内部クロックとして再生後、書込データフェーズ信号ＷＤＰＳと内部クロックとから、内部クロックを２クロックだけずらすことにより、実線で示されている読出データフェーズ信号ＲＤＰＳを生成し、当該読出データフェーズ信号ＲＤＰＳをバッファ１０５に送信する（第５ライン参照）。図２２に示されているように、読出データフェーズ信号ＲＤＰＳは、内部クロックの４分周期を有し、破線で示された書込データフェーズ信号ＷＤＰＳと衝突しないように生成されている。
【０１５３】
この読出データバッファ信号ＲＤＰＳは、時間的に遅延して、バッファ１０５に受信され（第６ライン参照）、バッファ１０５は、受信した読出データバッファ信号ＲＤＰＳから、ＤＲＡＭ１１０からのデータをバッファ１０５内で受信する６６６ＭＨｚのデータ（ＤＱ）受信クロックを再生する（第７ライン参照）。尚、図２２に示されたタイミングチャートは、データフェーズ信号ＤＰＳとクロックとのタイミング関係を概念的に説明しており、実際には、後述するように、データ受信用、データ出力用ＤＲＡＭ内部クロックは、それぞれ、最適な内部タイミングで生成される。また、図示されたクロックは、データフェーズ信号ＤＰＳの４分周期でなくても良く、また、多相のクロックであってもよい。
【０１５４】
いずれにしても、ＤＲＡＭ１１０及びバッファ１０５内における受送信用クロックをデータフェーズ信号ＷＤＰＳ、ＲＤＰＳから再生することが、図示された伝送方式の特徴である。
【０１５５】
図２３を参照して、前述した動作を行うＤＲＡＭ１１０の具体的な構成を説明する。図では、バッファ１０５との間で、データフェーズ信号ＤＰＳ及びデータ（ＤＱ）を送受するインタフェースのみが示されており、データ（ＤＱ）を書込及び読出すメモリセル領域は図２３では省略されている。尚、ＤＲＡＭ１１０のメモリセル領域は、データ（ＤＱ）出力ドライバー２０１及びデータレシーバ２０２に接続され、データ（ＤＱ）の読出し、書き込みが行われる。更に、図示されたＤＲＡＭ１１０は、ＤＬＬによって構成されたクロック再生位相調整及び逓倍回路２０５を備えており、当該ＤＬＬ２０５には、書込データフェーズ信号ＷＤＰＳが入力される一方、当該ＤＬＬ２０５からの読出データフェーズ信号ＲＤＰＳがＤＰＳ出力ドライバー２０６を介して出力される。このことからも明らかな通り、図示されたＤＬＬ２０５は、複数の遅延セルを含む遅延線、位相検出器、積分器、及び、周波数逓倍器をも備えているものとする。
【０１５６】
更に、具体的に説明すると、ＤＬＬ２０５には、書込及び読出データフェーズ信号ＷＤＰＳ及びＲＤＰＳを含むデータフェーズ信号ＤＰＳが与えられており、このデータフェーズ信号は受信位相比較回路２０６及び出力位相比較回路２０９にも与えられている。ＤＬＬ２０５は、書込データフェーズ信号ＷＤＰＳからデータ受信用ＤＲＡＭ内部クロックを再生すると共に、データ受信用フィードバッククロックを生成する。データ受信用ＤＲＡＭ内部クロックはデータレシーバ２０２に与えられ、データＤＱを書き込むために使用される一方、データ受信用フィードバッククロックは受信用レプリカ２０８に与えられ、受信用レプリカ２０８で４分周することにより、受信した書込データフェーズ信号ＷＤＰＳのレプリカ信号が受信位相比較回路２０６に出力される。受信位相比較回路２０６は、受信用レプリカ２０８からのレプリカ信号により、読出データフェーズ信号ＲＤＰＳをサプレスして、書込データフェーズ信号ＷＤＰＳのみについて、ＤＰＳ出力用ＤＲＡＭ内部クロックとの間の受信位相調整信号をＤＬＬ２０５に出力する。
【０１５７】
また、図示されたＤＬＬ２０５は、更に、データ受信用ＤＲＡＭ内部クロックを２クロックだけ遅延させることにより、読出データフェーズ信号ＲＤＰＳ出力用ＤＲＡＭ内部クロック、データ出力用フィードバッククロック、及び、データ出力用ＤＲＡＭ内部クロックを出力する。このうち、ＤＰＳ出力用ＤＲＡＭ内部クロックはＤＰＳ出力ドライバー２０７及び出力位相比較回路２０９に与えられ、データ出力用ＤＲＡＭ内部クロックはデータ出力用ドライバ２０１に供給される。更に、データ出力用フィードバッククロックは出力レプリカ２１０に与えられ、出力レプリカ２１０は、読出データフェーズ信号ＲＤＰＳのレプリカ信号を出力位相比較回路２０９に出力する。ＤＰＳ力ドライバー２０７は、ＤＰＳ出力用ＤＲＡＭ内部クロックに応答して、読出データフェーズ信号ＲＤＰＳをバッファ１０５に送出する。
【０１５８】
出力位相比較回路２０９では、出力レプリカ２１０から与えられる読出レプリカ信号によって、書込データフェーズ信号ＷＤＰＳのタイミングをサプレスした状態で、読出データフェーズ信号ＲＤＰＳとＤＬＬ２０５の出力とを位相比較して、比較結果に応じた出力位相調整信号をＤＬＬ２０５に出力する。この結果、図示されたＤＲＡＭ１１０からは、バッファ１０５に対して読出データフェーズ信号ＲＤＰＳが送信される。
【０１５９】
このように、図示されたＤＲＡＭ１１０では、ＤＲＡＭ１１０が読出データフェーズ信号ＲＤＰＳを送信するときに、位相比較を行わないように、ＤＰＳ出力用ＤＲＡＭ内部クロックを出力すると共に、書込データフェーズ信号ＷＤＰＳを受信するときに、ＤＰＳ出力用ＤＲＡＭ内部クロックを受信位相比較回路２０６に入力させて比較値のＤＬＬ２０５へのフィードバックを禁止する動作が行われる。
【０１６０】
図２４を参照して、図２３に示されたＤＲＡＭ１１０との間で、データの送受を行うバッファ１０５の具体的な構成を説明する。バッファ１０５は、図２３に示されたＤＲＡＭ１１０と同様に、データをＤＲＡＭ１１０に出力するためのＤＱ出力ドライバー３０１及びＤＲＡＭ１１０からの読出データを受信するデータレシーバ３０２を備えると共に、データフェーズ信号ＤＰＳ送受用のクロック再生位相調整及び逓倍回路を構成するＤＬＬ３０５とを有している。更に、図示されたバッファ１０５内では、ＤＰＳ出力用バッファ内部クロックが図示しないクロック発生器によって発生されており、当該ＤＰＳ出力用バッファ内部クロックは、ＤＰＳ出力ドライバー３０７及び受信位相比較回路３０６に供給されている。ＤＰＳ出力ドライバー３０７は、与えられるクロックを４分周して、書込データフェーズ信号ＤＰＳ（即ち、ＷＤＰＳ）をＤＲＡＭ１１０に出力すると共に、当該書込データフェーズ信号ＷＤＰＳはバッファ１０５内のＤＬＬ３０５及び受信位相比較回路３０６にも与えられている。
【０１６１】
この状態で、ＤＲＡＭ１１０から、読出データフェーズ信号ＲＤＰＳを受けると、バッファ１０５のＤＬＬ３０５は、データ受信用バッファ内部クロック及びデータ受信用フィードバッククロックとを生成し、データレシーバ３０２及び受信用レプリカ３０８にそれぞれ出力する。受信用レプリカ３０８では、データ受信用フィードバッククロックから読出データフィードバック信号ＲＤＰＳのレプリカ信号を受信位相比較回路３０６に出力する。この結果、受信位相比較回路３０６は、バッファ１０５から出力される書込データフェーズ信号ＷＤＰＳを無視して、読出データフェーズ信号ＲＤＰＳの位相について受信位相調整信号をＤＬＬ３０５に出力する。
【０１６２】
図示されたバッファ１０５では、ＤＲＡＭ１１０からの読出データフェーズ信号ＲＤＰＳからクロックを再生するように、ＤＰＳ出力用バッファ内部クロック信号を受信位相比較回路３０６に入力させて比較値のＤＬＬへのフィードバックを禁止させている。
【０１６３】
図２５には、図２３に示されたＤＲＡＭ１１０における動作開始時のタイミングチャートが示されており、図２６には、ＤＲＡＭ１１０の通常動作時のタイミングチャートが示されている。図２５に示す動作開始時には、ＤＲＡＭ１１０からは、読出データフェーズ信号ＲＤＰＳはバッファ１０５に出力されない。図２５では、図２２と同様に、６６６ＭＨｚのＤＰＳ出力用バッファ内部クロックがバッファ１０５で生成され、当該クロックはＤＰＳ出力ドライバー３０７（図２４）によって４分周されて書込データフェーズ信号ＷＤＰＳがクロックに同期して出力される（図２５、第２ライン）。この書込データフェーズ信号ＷＤＰＳは、時間的に遅延してＤＲＡＭ１１０に入力され（第３ライン）、更に、ＤＲＡＭ１１０内では、ＤＬＬ２０５によって、受信されたＷＤＰＳに対して位相の進んだデータ受信用フィードバッククロックが生成され（第４ライン）、受信用レプリカ２０８に出力され、当該受信レプリカ２０８から、ＷＤＰＳのレプリカ信号が受信位相比較回路２０６に出力される（第５ライン参照）。
【０１６４】
ＤＲＡＭ１１０のＤＬＬ２０５では、受信位相比較回路２０６からの受信位相調整信号及び受信したＷＤＰＳにしたがって、データ受信用ＤＲＡＭ内部クロックをデータレシーバ２０２に出力する（第６ライン参照）。更に、ＤＲＡＭ１１０のＤＬＬ２０５は内部クロックに対して進み位相を有するデータ出力用フィードバッククロックを出力レプリカ２１０に出力する（第７ライン参照）一方、当該データ出力用フィードバッククロックに同期して、データ出力用ＤＲＡＭ内部クロックをＤＱ出力ドライバー２０１に供給する（第９ライン参照）。また、図２５の第８ラインに示されているように、出力レプリカ２１０からは、データ出力用フィードバック信号がレプリカ信号として、出力位相比較回路２０９に供給され、このレプリカ信号の存在のもとに、位相比較が行われ、第１０ラインに示されるようなＤＰＳ出力用ＤＲＡＭ内部クロックがＤＰＳ出力ドライバー２０７に出力される。
【０１６５】
次に、図２６を参照して、図２３に示されたＤＲＡＭ１１０の通常動作を説明する。この場合、図２５の第２ライン及び第３ラインに示すように、バッファ１１０から書込データフェーズ信号ＷＤＰＳが出力され、他方、ＤＲＡＭ１１０からは、読出データフェーズ信号ＲＤＰＳ（太線参照）が出力される。この場合、バッファ１０５では、ＤＰＳ出力用クロックが発生され、これに同期した書込データフェーズ信号ＷＤＰＳがＤＲＡＭ１１０に送信され、ＤＲＡＭ１１０において、データ受信用フィードバッククロック、データ受信用フィードバッククロックのレプリカ信号、データ受信用ＤＲＡＭ内部クロック、データ出力用フィードバッククロック、及び、データ出力用ＤＲＡＭ内部クロックが発生されることは、図２５と同様である（第４、５、６、７、８ライン参照）。更に、第９ラインに示すように、データ出力用ＤＲＡＭ内部クロックが発生されると、ＤＬＬ２０５では、当該内部クロックを２クロック遅延させることにより、ＤＰＳ出力用ＤＲＡＭ内部クロックを発生し、当該クロックに応じて、ＤＰＳ出力ドライバー２０７から、読出データフェーズ信号ＲＤＰＳを第１０ラインの太線で示すように発生し、当該ＲＤＰＳは、第２ラインに示すように、バッファ１０５で受信される。
【０１６６】
図２７には、上記したＲＤＰＳを受信した場合におけるバッファ１０５（図２４）のタイミングチャートが示されており、ＤＲＡＭ１１０から送信されるデータは本実施形態では読出データフェーズ信号ＲＤＰＳのエッジに位相を合わせているものとし、この関係で、バッファ１０５では、受信用バッファ内部クロックの位相をテータ受信用フィードバッククロックから得られる受信用レプリカ３０８からのレプリカ信号の位相に対して、１／４だけシフトしている。
【０１６７】
以上の実施例ではデータフェーズシグナルから内部クロック信号を再生する場合、データフェーズシグナルからダイレクトにクロック再生する方式を示した。
【０１６８】
図２８及び図２９を参照すると、図２３及び図２４にそれぞれ示されたＤＲＡＭ１１０及びバッファ１０５の変形例が示されている。図２８に示されたＤＲＡＭ１１０では、クロックＣＬＫが外部からＤＬＬ２０５に与えられており、データフェーズ信号ＤＰＳがＤＬＬ２０５に与えられていない点で、図２３に示されたＤＲＡＭ１１０と相違している。この関係で、図示されたＤＬＬ２０５は、クロック再生位相調整回路として動作するだけでなく、クロックを分周する分周回路としても動作する。この構成では、クロック再生の際、外部クロック信号ＣＬＫをクロックソースとしてＤＬＬ２０５に供給し、当該クロックの位相のみをＤＬＬ２０５で調整していることが分かる。このように、外部クロックＣＬＫをＤＬＬ２０５に与え、当該ＤＬＬ２０５によって、クロックを位相調整することによっても、受信した書込データフェーズ信号ＷＤＰＳから、データ受信用ＤＲＡＭ内部クロック及びデータ受信用フィードバッククロックを再生でき、また、ＤＰＳ出力用ＤＲＡＭ内部クロックを発生して読出データフェーズ信号ＲＤＰＳをバッファ１０５に送信することができる。
【０１６９】
図２９に示されたバッファ１０５も、バッファ内部クロック信号がクロック位相調整回路として動作するＤＬＬ３０５に与えられている点で、図２４に示されたバッファ１０５と相違している。図２９に示された構成のバッファ１０５を使用した場合、ＤＬＬ３０５は、受信位相比較回路３０６からの受信位相調整信号にしたがって、クロックの位相調整を行い、データ受信用バッファ内部クロック及びデータ受信用フィードバッククロックを生成することができる。
【０１７０】
図３０を参照して、図２８及び２９に示されたバッファ１０５及びＤＲＡＭ１１０の動作を説明する。この例では、ＤＲＡＭ１１０は、読出データフェーズ信号ＲＤＰＳを出力しない初期状態の動作が示されている。図２５と比較すると、図３０に示された例では、ＤＲＡＭ１１０において、バッファ１０５と同様に、６６６ＭＨｚの外部クロックが生成されている点で、図２５と相違している（第３ライン参照）。他の動作は、当該外部クロックを参照して行われる点以外、図２５と同様であるので、ここでは、説明を省略する。
【０１７１】
図３１乃至図３３を参照して、本発明に係るメモリシステムにおけるバッファ１０５とＤＲＡＭ１１０間伝送方式の他の例を説明する。先に説明した例では、データフェーズ信号ＤＰＳを書込及び読出データフェーズ信号ＷＤＰＳ及びＲＤＰＳとして、バッファ１０５及びＤＲＡＭ１１０の双方向から出力する場合について説明したが、図３１では、書込データフェーズ信号ＷＤＰＳ及び読出データフェーズ信号ＲＤＰＳを異なる信号線上にバッファ１０５及びＤＲＡＭ１１０から出力していることが分かる。他のクロック（ＣＬＫ）、コマンド・アドレス（Ｃｍｄ／Ａｄｄ）、及び、データＤＱは、図１８と同様である。この構成を採用することにより、単一の信号線上に、２つのデータフェーズ信号ＷＤＰＳ、ＲＤＰＳを多重化する必要がないため、バッファ１０５及びＤＲＡＭ１１０に使用されるＤＬＬの構成を簡略化できる。
【０１７２】
図３２を参照して、図３１に示されたＤＲＡＭ１１０のデータ書込時における動作を説明する。この場合、書込（ライト）コマンドＷＲＴ及びアドレス（Ａｄｄ）が、クロックに同期してバッファ１０５からＤＲＡＭ１１０に出力される。このとき、書込データフェーズ信号ＷＤＰＳがクロックＣＬＫを４分周する形で、バッファ１０５からＤＲＡＭ１１０に送信される（図３２、第４ライン）。ＤＲＡＭ１１０内では、当該書込データフェーズ信号ＷＤＰＳを基準として生成された内部クロックに応じて、データＤＱが所定のレイテンシー時間（ＷＬ）経過後、ＤＲＡＭ１１０内に書き込まれる（第５ライン参照）。
【０１７３】
一方、ＤＲＡＭ１１０内では、書込データフェーズ信号ＷＤＰＳの受信タイミングとは異なるタイミングで、読出データフェーズ信号ＲＤＰＳが書込データフェーズ信号ＷＤＰＳとは異なる信号線上に出力される。
【０１７４】
図３３に示すように、ＤＲＡＭ１１０では、読出コマンド（ＲＥＤ）及びアドレス（Ａｄｄ）を受信すると、読出データフェーズ信号ＲＤＰＳ（第４ライン）に基づいて生成される内部クロック（第１ライン）にしたがって、ＤＲＡＭ１１０から読出データＤＱ（第５ライン）をバッファ１０５に出力する。図からも明らかな通り、読出データフェーズ信号ＲＤＰＳの出力タイミングは、書込データフェーズ信号ＷＤＰＳの受信タイミングと異なっている。この例では、書込データフェーズ信号ＷＤＰＳと読出データフェーズ信号ＲＤＰＳとは、両者間の相互干渉、クロストーク等の出力ノイズを回避するために、両者間に２クロック分だけずらされている。
【０１７５】
次に、図３４及び図３５を参照して、図３１に示されたＤＲＡＭ１１０及びバッファ１０５の具体例を説明する。図３４に示されたＤＲＡＭ１１０を図２３に示されたＤＲＡＭ１１０とを比較すると、図３４のＤＲＡＭ１１０には、書込データフェーズ信号ＷＤＰＳと読出データフェーズ信号ＲＤＰＳとが互いに異なる信号線を介して、入出力されている点で、図２３のＤＲＡＭ１１０と相違している。この関係で、読出データフェーズ信号出力ドライバー２０７’が、読出データフェーズ信号ＲＤＰＳ送信用信号線に接続され、ＤＲＡＭ１１０のＤＬＬ２０５及び書込データフェーズ信号ＷＤＰＳの信号線から切り離されている点で、図２３と相違しており、他の構成要素は、図２３と同様である。
【０１７６】
また、図３５に示されたバッファ１０５は、書込データフェーズ信号ＷＤＰＳ送信用ドライバーが書込データフェーズ信号送信用信号線に接続され、読出データフェーズ信号ＲＤＰＳ受信用信号線及びバッファ１０５のＤＬＬ３０５から切り離されている点で、図２４のバッファ１０５と相違しており、それ以外の構成要素は、図２４と同様である。
【０１７７】
ここで、図３４及び図３５に示されたＤＲＡＭ１１０及びバッファ１０５間のタイミング関係を、図３６を参照して概略的に説明しておく。まず、図３６に示すように、バッファ１０５では、周波数６６６ＭＨｚを有するクロックを発生し（第１ライン）、当該クロックを４分周して書込データフェーズ信号ＷＤＰＳを書込データフェーズ信号線上に出力する（第２ライン）。書込データフェーズ信号ＷＤＰＳは、時間的に遅延して第３ラインに示すようにＤＲＡＭ１１０に受信される。ＤＲＡＭ１１０は、受信した書込データフェーズ信号ＷＤＰＳを４逓倍して周波数６６６ＭＨｚの内部クロックを生成し（第４ライン）、２クロックだけずらすと共に、４分周することにより、第５ラインに示すような読出データフェーズ信号ＲＤＰＳを読出データフェーズ信号線上に出力する。当該読出データフェーズ信号ＲＤＰＳは第６ラインに示すタイミングでバッファ１０５において受信され、バッファ１０５では、受信した読出データフェーズ信号ＲＤＰＳからデータ受信用の内部クロックが第７ラインに示すように生成される。
【０１７８】
図３７をも参照して、図３４に示されたＤＲＡＭ１１０の通常時における動作をより詳細に説明する。尚、動作開始時における動作は、図３４のＤＲＡＭ１１０と図２３のＤＲＡＭ１１０とは同様であるので、説明を省略する。図３４に示されたＤＲＡＭ１１０には、バッファ１０５から書込データフェーズ信号ＷＤＰＳが書込データフェーズ信号線を介して与えられ（図３７、第３ライン参照）、当該書込データフェーズ信号ＷＤＰＳは図３４のＤＬＬ２０５、受信位相比較回路２０６及び出力位相比較回路２０９で受信される。この結果、受信位相比較回路２０６及び出力位相比較回路２０９には、図３７の第５及び第８ラインに示すような書込データフェーズ信号ＷＤＰＳがそれぞれ入力信号として与えられる。
【０１７９】
ＤＬＬ２０５は、受信位相比較回路２０６及び出力位相比較回路２０９からの受信位相調整信号及び出力位相調整信号をも参照して、図３７の第４ラインに示すようなデータ受信用フィードバッククロック及び第６ラインに示すようなデータ受信用ＤＲＡＭ内部クロックをそれぞれ受信用レプリカ２０８及びデータレシーバ２０２に出力する。
【０１８０】
更に、ＤＬＬ２０５は、第７及び第９ラインに示すようなデータ出力用フィードバッククロック及びデータ出力用ＤＲＡＭ内部クロックをそれぞれ出力レプリカ２１０及びＤＱ出力ドライバー２０１に供給する。このうち、データ出力用ＤＲＡＭ内部クロックはＤＬＬ２０５内で４分周され、第１０ラインに示すように、ＲＤＰＳ出力用ＤＲＡＭ内部クロックとして、ＲＤＰＳ出力ドライバー２０７’に供給され、当該出力ドライバー２０７’からは、第１１ラインに示すような読出データフェーズ信号ＲＤＰＳがバッファ１０５に出力される。
【０１８１】
図３５及び図３８を参照して、バッファ１０５における読出データ受信時の動作を説明する。ＷＤＰＳ出力用バッファ内部クロック（第３ライン）によって、書込データフェーズ信号ＷＤＰＳが当該信号線上に出力され（第２ライン）、読出データフェーズ信号線を介して読出データフェーズ信号ＲＤＰＳがバッファ１０５のＤＬＬ３０５及び受信位相比較回路３０６に与えられる（第５ライン）。ＤＬＬ３０５は、受信位相比較回路３０６からの受信位相調整信号を参照して、第４ライン及び第６ラインに示すようなデータ受信用フィードバッククロック及びデータ受信用バッファ内部クロックを受信用レプリカ３０８及びデータレシーバ３０２に供給する。ここで、図示されたデータ受信用バッファ内部クロックは、読出データフェーズ信号ＲＤＰＳに対して１／４位相だけシフトされている。
【０１８２】
図３９及び図４０を参照して、図３１に示された伝送方式を実現できるＤＲＡＭ１１０及びバッファ１０５の他の例を説明する。図３９に示されたＤＲＡＭ１１０には、図２８と同様にクロックＣＬＫが外部から与えらている点で、図３４のＤＲＡＭ１１０と相違しており、他方、図４０に示されたバッファ１０５のＤＬＬ３０５にバッファ内部クロック信号が与えられている点で、図３５に示されたバッファ１０５と相違している。図３９では、外部クロックがＤＲＡＭ１１０内のＤＬＬ２０５に与えられ、他方、書込データフェーズ信号ＷＤＰＳは受信位相比較回路２０６及び出力位相比較回路２０９に供給されている。この構成によっても、図３４と同様な動作を実現できる。
【０１８３】
また、図４０に示されたバッファ１０５の受信位相比較回路３０６に、ＤＲＡＭ１１０からの読出データフェーズ信号ＲＤＰＳが与えられ、ＤＬＬ３０５は、受信位相比較回路３０６からの受信位相調整信号及びバッファ内部クロック信号にしたがって、データ受信用フィードバッククロック及びデータ受信用バッファ内部クロックを生成している。この構成によっても、図３５と同様な動作が可能である。
【０１８４】
前述した伝送方式は、全てモジュール上に搭載されたバッファとＤＲＡＭとの間のデータ伝送について説明したが、本発明は、何等、これに限定されない。例えば、ＤＲＡＭ以外のメモリ回路、例えば、ＲＯＭにも適用可能である。更に、本発明は、双方向にデータを伝送するシステム或いはストローブ信号を必要とするようなシステムに適用しても、データ伝送を高速に行うことができる。
【０１８５】
前述したメモリシステムでは、各メモリモジュール上にバッファ及び複数のＤＲＡＭを搭載し、メモリモジュール上のＤＲＡＭとのデータ信号の受送信、ＤＲＡＭへのクロック、アドレスコマンド信号の伝送は、すべて各メモリモジュール上のバッファを介して行われている。更に、上記では、各メモリモジュールにおけるバッファと各ＤＲＡＭとの間の、１対１のデータの受送信について主に説明した。
【０１８６】
しかしながら、上記したメモリモジュールを実際に高速で動作させるためには、更に、ＤＲＡＭのメモリモジュール上の位置に依存して発生するデータ信号と、クロック、コマンド・アドレス信号間のタイミングスキューを処理する必要があると共に、バッファにおいて各ＤＲＡＭから送信され、異なるタイミングで到着するデータに対して、バッファ内でクロックタイミングの整合を行う必要がある。
【０１８７】
ここで、図４１を参照して、上記した点をより具体的に説明すると、図示されたメモリモジュール１０３上には、バッファ１０５と複数のＤＲＡＭ１１０が搭載されている。メモリモジュール１０３上に搭載される各ＤＲＡＭ１１０のパッケージサイズは通常１４ｍｍ程度の幅を有しており、このサイズは世代が進んでも維持されるものと考えられる。このようなサイズのＤＲＡＭ１１０が、図示されているように、例えば５個、９ｍｍの間隔を置いて搭載された場合、遠端ＤＲＡＭ１１０（１１０Ｆで示す）とバッファ１０５との間におけるクロック、コマンド・アドレス、ＤＱ信号線の配線長は６５ｍｍであり、他方、近端ＤＲＡＭ１１０（１１０Ｎで示す）との間におけるクロック、コマンド・アドレス、ＤＱ信号線の配線長は９ｍｍである。
【０１８８】
このようなディメンションのメモリモジュール１０３が８００ＭＨｚの高周波で駆動されると、クロック、コマンド・アドレス信号とＤＱ信号の信号伝播時間の違いにより遠端ＤＲＡＭ１１０Ｆにおいては高周波動作（８００ＭＨｚ）の動作周期（１２５０ｐｓ）に対して無視できないレベルのタイミングスキューが発生する。
【０１８９】
具体的に説明すると、クロック、コマンド・アドレス信号はバッファ１０５から各ＤＲＡＭ１１０に共通配線を介して入力されるため、クロック、コマンド・アドレス信号に対しては、１．５ｐＦｘ２ｘ５程度の入力容量が配線上に分布することになる。したがって、クロック、コマンド・アドレス信号の信号単位伝播時間（ｔＰＤ）は１４ｐｓ／ｍｍ程度になる。他方、ＤＱ信号は１対１あるいは１対２の配線を介して、バッファ１０５と各ＤＲＡＭ１１０との間で送受されるため、ＤＱ信号に対しては２．５ｐＦｘ２程度の入力容量が配線上に分布していることになる。したがって、ＤＱ信号の信号単位伝播時間ｔＰＤは８ｐｓ／ｍｍ程度となり、クロック、コマンド・アドレス信号の信号単位伝播時間に比較して短いことが分る。
【０１９０】
このようなクロック、コマンド・アドレス信号とＤＱ信号の信号伝播時間の違いにより遠端ＤＲＡＭ１１０Ｆにおいては、高周波動作（８００ＭＨｚ）の動作周期（１２５０ｐｓ）に対して、無視できないレベルのタイミングスキューが発生する。図示されたメモリシステムについて説明すると、ライト時における遠端ＤＲＡＭ１１０Ｆまでのクロック、アドレスコマンド信号伝播時間は９１０（＝１４×６５）ｐｓであり、他方、ＤＱ信号の信号伝播時間は５２０（＝８×６５）ｐｓである。この結果、遠端ＤＲＡＭ１１０Ｆでは、クロック、アドレスコマンド信号とＤＱ信号との間に３９０ｐｓのタイミングスキューが生じることになる。
【０１９１】
このようなタイミングスキューが発生した状態で、遠端ＤＲＡＭ１１０Ｆにライトコマンドが与えられた場合、ライトコマンド（ＷＲＴ）はバッファ１０５からのバッファクロック信号の位相でＤＲＡＭに取り込まれる。
【０１９２】
一方、各ＤＲＡＭ１１０内部におけるデータのライト動作はライトコマンドを受信後、バッファクロック信号に同期して行われる。このことは、データ受信用ＤＲＡＭ内部クロックの立ち上がりで取り込まれたデータは１サイクルの間にバッファクロック信号の位相タイミングに乗せかえられる必要があることを意味している。
【０１９３】
例えば、データ受信用ＤＲＡＭ内部クロックの立ち上がりで取り込まれたデータはバッファクロック信号の立下りでクロック信号位相タイミングに乗せかえられ、他方、立ち下がりで取り込まれたデータはバッファクロック信号の立ち上がりでクロック信号位相タイミングに乗せかえられる。この結果、交互に内部データが生成される。このようなデータを一方のクロックから他のタイミングに乗せかえる場合、セットアップタイムとホールドタイムが必要である。
【０１９４】
図４１に示されたシステムでは、データ受信用ＤＲＡＭ内部クロックで取り込まれたデータのバッファクロックタイミングへ乗せかえるための、近端ＤＲＡＭ１１０Ｎにおけるセットアップタイム及びホールドタイムはそれぞれ６７９ｐｓ及び５７１ｐｓであるのに対して、遠端ＤＲＡＭ１１０Ｆのセットアップタイム及びホールドタイムはそれぞれ１０１５ｐｓ及び２３５ｐｓである。
【０１９５】
このことからも明らかな通り、近端ＤＲＡＭＮではクロック信号とＤＱ信号のタイミングスキューが５４ｐｓと小さいためセットアップタイムとホールドタイムには均等なマージンが得られているが、遠端ＤＲＡＭ１１０Ｆでは、３９０ｐｓのスキューのため、ホールドタイムが２３５ｐｓ（０．１９クロック周期）と短くなってしまい、充分なタイムマ−ジンが得られない。
【０１９６】
更に、リード（ＲＥＡＤ又はＲＥＤ）コマンドにより各ＤＲＡＭより送信されるＤＱ信号はクロック信号の伝播時間（コマンドの伝播時間と同じ）およびＤＱ信号の伝播時間の違いにより、バッファ１０５における到着時間が異なっている。例えば、近端ＤＲＡＭ１１０Ｎへのクロック信号（コマンド）の伝播時間は１２６ｐｓ、近端ＤＲＡＭ１１０Ｎからバッファ１０５へのＤＱ信号の伝播時間は７２ｐｓであり、他方、遠端ＤＲＡＭ１１０Ｆへのクロック信号（コマンド）の伝播時間は９１０ｐｓ、　遠端ＤＲＡＭからバッファ１０５へのＤＱ信号の伝播時間は５２０ｐｓである。
【０１９７】
また、各ＤＲＡＭ１１０におけるリードコマンドからデータ出力までのレイテンシーは等しく、ここでは８クロックとするものとすれば、近端ＤＲＡＭ１１０Ｎにおける信号往復伝播時間トータルは１９８ｐｓ、遠端ＤＲＡＭ１１０Ｆにおける信号往復伝播時間は１４３０ｐｓであり、その差は１２３０ｐｓである。
【０１９８】
したがって、バッファ１０５では、異なる到着時間のデータを再びクロック信号のタイミングに揃えてメモリコントローラに転送する必要がある。更に、前述したことからも明らかな通り、近端及び遠端ＤＲＡＭ１１０Ｎ及び１１０Ｆからのデータはバッファ１０５内の異なるクロックサイクルにまたがって到着する。したがって、各ＤＲＡＭ１１０からのデータ毎にどのサイクルに整合させるべきデータであるかをバッファ１１０で識別する必要がある。
【０１９９】
以下、図面を参照して、上記したスキューを考慮した本発明の実施例を説明する。
【０２００】
以下の実施例では、ＤＲＡＭに供給されるクロック信号（ここでは、バッファクロック信号と呼ぶ）の周波数は前記スキューを処理するため、バッファ１０５に供給されるクロック（ここでは、グローバルクロックと呼ぶ）を１／２に分周することによって生成され、また、ＤＰＳ信号は当該分周されたバッファクロック信号と同じ周波数で伝送されるものとする。したがって、コマンド・アドレス信号はクロック信号の立ち上がりおよび立下りに同期して送受信される。更に、データ信号はＤＰＳ信号に同期してクロック信号の周波数の４倍の転送レートで受送信される。
【０２０１】
図４２を参照すると、本発明の第１の実施例に係るメモリシステムに使用されるＤＲＡＭの構成が示されており、ここでは、ライト／リードデータフェーズ信号（ＷＤＰＳ／ＲＤＰＳ）を互いに異なる配線を介して入出力する例が示されている。
【０２０２】
図４２に示されたＤＲＡＭ１１０はコマンド・アドレス受信用クロック生成回路（ＤＬＬ）５００及びドメインクロッシング回路５０１を備えている点で、他の図に示されたＤＲＡＭ１１０と相違している。図示されたクロック生成回路（ＤＬＬ）５００及びドメインクロッシング回路５０１はそれぞれバッファから４００ＭＨｚのバッファクロック信号及びコマンド・アドレス信号を受けて動作を行う。
【０２０３】
図示された実施例では、コマンド・アドレス信号をバッファクロック信号（以下、単にクロック信号と呼ぶ場合もある）のタイミングでＤＲＡＭ１１０に取り込み、データフェーズ信号（ＷＤＰＳ）に基づいて生成されたＤＲＡＭ１１０内部のデータ位相クロックに受け渡す。このことにより、コマンド・アドレス信号はデータ位相（ＷＤＰＳ）に基づいて生成された内部コマンドとなり、以後、当該内部コマンドによりＤＲＡＭ１１０の内部リード／ライト動作が行なわれることになる。このことは、ＤＲＡＭ１１０の内部リード／ライト動作がＷＤＰＳのデータ位相に同期して行なわれることをあらわしている。
【０２０４】
ここで、ＤＲＡＭ１１０におけるクロックの位相が受け渡し先のＷＤＰＳの位相に対してセットアップタイムとホールドタイムにマージンが振り分けられるように、バッファ１０５においてＷＤＰＳ信号をグローバルクロックの１クロック分（１ｔＣＫであらわす）、即ち、分周クロックの１８０度分遅延させる。
【０２０５】
図４３を参照すると、ＤＲＡＭ１１０内に設けられたドメインクロッシング回路５０１の具体的な構成が示されている。図示されたドメインクロッシング回路５０１は、コマンド・アドレス信号をバッファクロック信号の位相からＷＤＰＳ位相へのドメインクロッシングさせる回路であり、第１のラッチ回路５１１と第２のラッチ回路５１２とによって構成されている。具体的に言えば、第１のラッチ回路５１１は０度の位相クロック及び１８０度の位相クロックに応じてコマンド信号を受信し、ラッチする２つのレシーバを含み、他方、第２のラッチ回路５１２は０度及び１８０度のデータ位相クロックに応じて、第１のラッチ回路５１１からのコマンド信号を保持する２つのフリップフロップ回路を備えている。
【０２０６】
ここで、０度及び１８０度の位相クロックは、図４２に示されたコマンド・アドレス受信用クロック生成回路５００によって生成され、受信したバッファクロック信号の０度及び１８０度の位相をそれぞれあらわしている。他方、０度及び１８０度のデータ位相クロックはライトデータフェーズ信号（ＷＤＰＳ）の０度及び１８０度の位相をあらわしている。
【０２０７】
図４２に示されているように、０度及び１８０度のデータ位相クロックはＷＤＰＳに応答して動作するクロック再生及び位相調整回路（ＤＬＬ）２０５によって生成されている。
【０２０８】
このことからも明らかな通り、図示されたドメインクロッシング回路５０１では、コマンド信号（或いは、アドレス信号）をバッファクロック信号の０度又は１８０度の位相から、データフェーズ信号（ＷＤＰＳ）の０度又は１８０度の位相に同期させ、ＤＲＡＭ内部コマンド・アドレス信号として出力することが分る。
【０２０９】
図４４を参照すると、図４２に示されたＤＲＡＭ１１０と本発明の第１の実施例を構成するバッファ１０５の具体的構成が示されており、当該バッファ１０５は図４２のＤＲＡＭ１１０とデータ信号ＤＱの送受を行なう。図示されたバッファ１０５はメモリコントローラ（図示せず）から与えられるグローバルクロックを受けて動作するクロック分周／位相比較調整回路６０１を有し、当該クロック分周／位相調整比較回路６０１はグローバルクロックを２分周したバッファクロックをクロック信号としてＤＲＡＭ１１０に出力する一方、ＤＲＡＭ用のＷＤＰＳを出力する。図では、遠端ＤＲＡＭ１１０Ｆ用のＷＤＰＳを出力する部分だけが示されている。
【０２１０】
図示されたクロック分周／位相調整比較回路６０１は更にデータ出力用バッファ内部クロック及びＷＤＰＳバッファ内部の位相クロックをそれぞれＤＱ出力ドライバー３０１及びドメインクロッシング回路６０２に内部的に出力している。ここで、ＷＤＰＳバッファ内部の位相クロックは遠端ＤＲＡＭ１１０用のＷＤＰＳの０、９０、１８０、及び、２７０度の位相をあらわしている。
【０２１１】
他方、遠端ＤＲＡＭ１１０Ｆからのデータフェーズ信号であるＲＤＰＳを受けて動作するクロック再生／位相調整回路３０５は当該ＲＤＰＳの０、９０、１８０、及び、２７０度の位相をあらわすデータ受信用バッファ内部位相クロックを生成し、ドメインクロッシング回路６０２に供給している。
【０２１２】
バッファ１０５内のドメインクロッシング回路６０２は第１段目のデータラッチ回路６１１及び第２段目のデータラッチ回路６１２を含んでいる。具体的には、ドメインクロッシング回路６０２はＲＤＰＳ位相からＷＤＰＳ位相にドメインクロックシングする回路であり、図４５に示されているように、ＤＲＡＭ１１０から読み出されたデータ信号ＤＱをＲＤＰＳの０、９０、１８０、及び、２７０度の位相に同期して生成されるバッファ内部位相クロックにしたがって、受信し、ラッチする第１段目のデータラッチ回路６１１と、第１段目のデータラッチ回路６１１の出力をラッチする第２段目のデータラッチ回路６１２とを備えている。第２段目のデータラッチ回路６１２は図４４に示されたクロック分周／位相比較調整回路６０１で生成されるＷＤＰＳバッファ内部位相クロック（２７０、０、９０、１８０度）に応じてそれぞれラッチするフリップフロップ回路を有し、当該内部位相クロックの位相で、第１段目のデータラッチ回路６１１からの出力をラッチして、バッファ内部データ信号として出力する。
【０２１３】
図４６を参照して、図示された実施例に係るライト時の動作を説明する。ここでは、バッファ１０５と近端ＤＲＡＭ１１０Ｎとの間のライト時における動作を説明する。ここでは、各ＤＲＡＭ１１０でコマンド・アドレス信号をグローバルクロック、即ち、バッファクロックの位相ドメインからＷＤＰＳの位相ドメインに乗せかえるために、バッファ１０５は１システムクロック時間位相分（１２５０ｐｓ）遅延させて、ＷＤＰＳを近端ＤＲＡＭ１１０Ｎに出力するものとし、ライトレイテンシー（ＷＬ）は６システムクロックとする。
【０２１４】
図示されているように、８００ＭＨｚのグローバルクロック（第１ライン）を受けると、バッファ１０５のクロック分周／位相比較調整回路６０１は４００ＭＨｚのバッファクロックをＤＲＡＭ１１０に出力する（第２ライン）。当該バッファクロックに同期して、ライトコマンド（ＷＲＴ）が近端ＤＲＡＭ１１０Ｎに出力される。他方、１グローバルクロック分の位相（１２５０ｐｓ）、即ち、バッファクロック信号の１／２位相遅れて４００ＭＨｚのライトフェーズ信号（ＷＤＰＳ）が近端ＤＲＡＭ１１０Ｎに出力されている。前述したＷＬ後、ライトデータ信号（ＤＱ）がＷＤＰＳに同期して近端ＤＲＡＭ１１０Ｎに出力されている。
【０２１５】
一方、近端ＤＲＡＭ１１０Ｎには、バッファクロック、ライトコマンド（ＷＲＴ）が前述したように１２６ｐｓ後の伝播時間で到達し、ＷＤＰＳは５４ｐｓ短い伝播時間で到達する。
【０２１６】
図４２に示されたように、近端ＤＲＡＭ１１０Ｎでは、受信したバッファクロックの０及び１８０度をあらわす０度及び１８０度位相クロックをコマンド・アドレス受信用クロック生成回路５００によって生成する。更に、ＷＤＰＳを受信する近端ＤＲＡＭ１１０Ｎのクロック再生／位相調整回路２０５は、当該ＷＤＰＳの０及び１８０度の位相をあらわす０度及び１８０度位相データ位相クロックを生成する。
【０２１７】
図示された例では、クロック信号に同期してＤＲＡＭに受信されたコマンド・アドレス信号が０度の位相クロック（バッファクロックの位相）から０度位相データ位相クロック（ＷＤＰＳの０度位相）にドメインクロッシングが行なわれ、この結果、０度位相データ位相クロックに同期して、内部ライトコマンド（ＷＲＴ）が生成される。このことは、バッファクロック位相からＷＤＰＳ位相へのドメインクロッシングが行なわれたことを意味しており、内部生成されたライトコマンド（ＷＲＴ）に応答して、６ＷＬ後、データ信号（ＤＱ）のライト動作が行なわれる。
【０２１８】
この構成を有する近端ＤＲＡＭ１１０Ｎのクロック位相からデータ位相へのコマンド・アドレス信号受け渡しのためのセットアップタイム及びホールドタイムはそれぞれ１１９６及び１３０４ｐｓであり、充分なタイムマージンが得られることが分る。
【０２１９】
尚、近端ＤＲＡＭ１１０Ｎでは、受信したＷＤＰＳと同一位相のＲＤＰＳが生成されバッファ１０５に対して出力され、１４４ｐｓの伝播時間後、バッファ１０５に到達する。
【０２２０】
図４７を参照すると、上記した実施例に係るメモリシステムのバッファ１０５と遠端ＤＲＡＭ１０５Ｆとの間におけるライト時の動作が示されている。図示されているように、ライトコマンド（ＷＲＴ）は４００ＭＨｚのバッファクロックに同期して出力されており、他方、ＷＤＰＳがバッファクロックに対して１２５０ｐｓ遅延バッファクロック信号の１／２位相遅れて出力されている。これらライトコマンド（ＷＲＴ）、バッファクロックとＷＤＰＳとは異なる遅延時間経過後、遠端ＤＲＡＭ１１０Ｆに到達している。これらバッファクロック及びＷＤＰＳとの間には前述した３９０ｐｓのスキューが発生した状態で、遠端ＤＲＡＭ１１０Ｆに受信されている。遠端ＤＲＡＭ１１０Ｆでは、受信したライトコマンドＷＲＴを受信したＷＤＰＳのタイミングに乗せかえ、受信したＷＤＰＳに同期してＤＲＡＭ内部コマンド（ＷＲＴ）を生成し、当該ＤＲＡＭ内部コマンドから６ＷＬ後、データ信号（ＤＱ）を書き込んでいる。
【０２２１】
図示されているように、この構成を有する遠端ＤＲＡＭのクロック位相からデータ位相へのコマンド・アドレス信号受け渡しのためのホールドタイムは１６４０ｐｓにすることができ、セットアップタイムは８６０ｐｓにすることができる。このように、遠端ＤＲＡＭ１１０Ｆにおいても充分なタイミングマージンが得られることが分る。
【０２２２】
更に、図示されているように、ＷＤＰＳを受信した遠端ＤＲＡＭ１１０Ｆは当該ＷＤＰＳに同期して同位相のＲＤＰＳをバッファ１０５に出力し、バッファ１０５はＷＤＰＳの生成後、１０４０ｐｓ経過した時点に遠端ＤＲＡＭ１１０Ｆからの対応する位相の当該ＲＤＰＳを受信する。本実施例ではＷＤＰＳと同じ位相のＲＤＰＳを対応させている。すなわち、ＲＤＰＳの０度位相はＷＤＰＳの０度位相に対応し、ＲＤＰＳの９０度位相はＷＤＰＳの９０度位相に対応すると共に、１８０度、２７０度も同様に、ＷＤＰＳの１８０、２７０度の位相に対応する。
【０２２３】
次に、図４８を参照して、上記した実施例に係るメモリシステムにおいて、バッファ１０５がリードコマンド（ＲＥＤ）をバッファクロックに同期して遠端ＤＲＡＭ１１０Ｆに出力するリード動作の場合について説明する。前述したように、ＷＰＤＳ送信後、１０４０ｐｓ時間経過すると、バッファ１０５には、遠端ＤＲＡＭ１１０Ｆから対応する位相のＲＤＰＳが到来する。
【０２２４】
一方、遠端ＤＲＡＭ１１０Ｆ側では、受信したＷＤＰＳに同期して同位相のＲＤＰＳをバッファ１０５に出力する。バ　ッファ１０５はリードコマンド（ＲＥＤ）をバッファクロックに同期して遠端ＤＲＡＭ１１０Ｆに出力する。遠端ＤＲＡＭ１１０Ｆはリードコマンドをバッファクロック信号のタイミングで取り込み、ＷＤＰＳに基づいて生成されたデータ位相クロックに受け渡す。このことにより、リードコマンド信号はデータ位相（ＷＤＰＳ）に基づいて生成された内部コマンドとなり、以後、当該内部リードコマンドによりＤＲＡＭ１１０Ｆの内部リード動作が行なわれる。当該受信したＲＥＤから８グローバルクロック分経過後、データ信号（ＤＱ）を読み出す。読み出しデータ信号はＲＤＰＳに同期して遠端ＤＲＡＭ１１０Ｆからバッファ１０５に出力され、５２０ｐｓ後、バッファ１０５に受信される。
【０２２５】
この構成では、バッファ１０５におけるＲＤＰＳ位相からＷＤＰＳ位相へのドメインクロッシングタイミングマージンは８３５ｐｓであり、充分なタイミングマージンが得られることが分る。
【０２２６】
更に、図４９及び図４４を参照して、上記した実施例におけるバッファ１０５内のリード時における動作を説明する。ここでは、遠端ＤＲＡＭ１１０Ｆからデータ信号（ＤＱ）が読み出されるものとする。バッファ１０５では、受信されるＲＤＰＳに同期して、読出データ信号（ＤＱ）が受信される。図４４に示されたバッファ１０５はＲＤＰＳから当該ＲＤＰＳの位相をあらわす４相のデータ受信用バッファ内部クロック（０、９０、１８０、２７０度）を生成して、ドメインクロッシング回路６０２の第１段目のデータラッチ回路６１１に供給している。したがって、遠端ＤＲＡＭ１１０Ｆからのデータ信号（ＤＱ）はこれら４相のデータ受信用バッファ内部クロックに同期して、第１段目のデータラッチ回路６１１に格納された後、第２段目のデータラッチ回路６１２に供給される。
【０２２７】
第２段目のデータラッチ回路６１２には、当該バッファ１０５で生成されたＷＤＰＳ（グローバルクロック）から得られた４相のバッファ内部位相クロックがクロック分周／位相比較調整回路６０１から与えられており、第１段目のデータバッファ６１１の出力は４相のバッファ内部位相クロックにしたがって第２段目のデータラッチ回路６１２に格納される。この結果、遠端ＤＲＡＭ１１０Ｆから読み出されたデータ信号（ＤＱ）はバッファ１０５内で生成される内部クロックに乗せかえられた形で、バッファ１０５からメモリコントローラに出力されることになる。
【０２２８】
次に、図５０を参照して、リード動作時における近端、遠端ＤＲＡＭ１１０Ｎ及び１１０Ｆからのデータ信号（ＤＱ）を処理する際におけるバッファ１０５の動作を説明する。近端、遠端ＤＲＡＭ１１０Ｎ及び１１０Ｆに対して、バッファクロックに同期してバッファ１０５からリードコマンド（ＲＥＤ）およびバッファクロックに対して１／２位相遅延したＷＤＰＳを出力しているものとする。この場合、図示されているように、バッファ１０５には、近端ＤＲＡＭ１１０ＮからＷＤＰＳ信号の対応する位相に対して同じ位相のＲＤＰＳ信号が１４４ｐｓ遅延したタイミングで入力され、遠端ＤＲＡＭ１１０Ｆからは１０４０ｐｓ遅延したタイミングで入力される。ここで、リードコマンド（ＲＥＤ）の生成後、（８＋２．５）グローバルクロック時間経過した時点で、バッファ１０５はデータの取り込み動作を開始するように設定されているとすると、バッファ１０５における近端及び遠端ＤＲＡＭのＲＤＰＳにそれぞれ同期して読み出されるデータ信号（Ｄ
Ｑ）のＲＤＰＳ位相からＷＤＰＳ位相すなわちクロック位相へのタイミング乗せ替えためのホールドタイムは７７０及び１６６５ｐｓであり、セットアップタイムはそれぞれ１７３１及び８３５ｐｓとなり、充分なタイムマージンが確保されていることが分る。
【０２２９】
前述した動作をより一般化して説明すると、システムクロック（グローバルクロック）信号をｎ分周したバッファクロック信号、及び、当該バッファクロック信号と同じ周波数のデータフェーズ信号（ＷＤＰＳ）がバッファ１０５よりＤＲＡＭに供給される。一方、コマンド・アドレス信号はバッファクロック信号に整合して、バッファ１０５から送信される。周期内に転送されるコマンド・アドレス信号が最大ｍ回である場合、各コマンド・アドレス信号はＤＲＡＭで１／ｍ位相毎にバッファクロック信号のタイミングから生成された内部クロック信号のいずれかにより受信される。
【０２３０】
他方、各ＤＲＡＭ１１０では、バッファ１０５より送信されたデータフェーズ信号（ＷＤＰＳ）のタイミングから同様に１／ｍ位相ごとに内部生成された内部データ位相クロックのうちの、あらかじめ対応付けられた１つに受け渡されて内部コマンド・アドレス信号が生成される。
【０２３１】
各ＤＲＡＭ１１０に書き込まれるデータ信号はデータフェーズ信号（ＷＤＰＳ）のタイミングに整合して、バッファ１０５からＤＲＡＭ１１０に送信され、周期内に転送されるデータ信号が最大ｋ回である場合、ＤＲＡＭ１１０でバッファ１０５より送信されたデータフェーズ信号（ＷＤＰＳ）のタイミングから１／ｋ位相ごとに生成された内部クロック信号のいずれかにより、各ＤＲＡＭ１１０に受信され、格納される。
【０２３２】
他方、ＤＲＡＭ１１０から読み出されたデータ信号はデータフェーズ信号（ＲＤＰＳ）のタイミングに整合して、ＤＲＡＭ１１０より送信され、バッファ１０５でＤＲＡＭ１１０より送信されたデータフェーズ信号（ＲＤＰＳ）のタイミングから１／ｋ位相ごとに生成された内部クロック信号のいずれかにより受信される。このＲＤＰＳはもともとバッファ１０５内で生成されたデータフェーズ信号（ＷＤＰＳ）のタイミングから１／ｋ位相ごとに内部生成された内部クロックのうちの、あらかじめ対応づけられた１つに受け渡されて内部リードデータ信号が生成される。
【０２３３】
この場合、コマンド・アドレス信号はバッファクロック信号の立ち上がり、立下りエッヂに同期してバッファ１０５より送信され、バッファクロック信号の立ち上がり、立下りエッヂに同期してＤＲＡＭに取り込まれる。
【０２３４】
図５１を参照すると、本発明の第２の実施例に係るメモリシステムに使用されるＤＲＡＭ１１０が示されている。この実施例に係るＤＲＡＭ１１０は、データ信号をＷＤＰＳより生成された位相クロックでＤＲＡＭ１１０に取り込み、バッファクロック信号より生成された位相クロックに受け渡す構成を備えている。このため、図示されたＤＲＡＭ１１０は、ＷＤＰＳを受けて動作するクロック再生／位相調整回路５２１を備え、当該クロック再生／位相調整回路５２１は受信用レプリカ５２３及び受信位相比較回路５２５と接続されている。図示されたクロック再生／位相調整回路５２１は受信位相比較回路５２５からの受信位相調整信号の制御の下に、ＷＤＰＳから４相のデータ受信用ＤＲＡＭ内部位相クロック（０、９０、１８０、２７０度）を生成し、ドメインクロッシング回路５０１の第１段目のデータラッチ回路５２７に供給する。
【０２３５】
他方、バッファクロック信号はクロック再生／位相調整回路（ＤＬＬ）２０５に与えられ、当該クロック再生／位相調整回路２０５によって、４相の位相クロックを生成し、当該位相クロックをドメインクロッシング回路５０１の第２段目のデータラッチ回路５２９に供給している。
【０２３６】
図５２をも参照すると、ドメインクロッシング回路５０１の第１段目のデータラッチ回路５２７には、データ信号（ＤＱ）がバッファ１０５から与えられ、更に、ＷＤＰＳから生成された４相のデータ受信用ＤＲＡＭ内部位相クロックがクロック再生／位相調整回路５２１から与えられている。したがって、４つのレシーバ／ラッチによって構成された第１段目のデータラッチ回路５２７はデータ信号（ＤＱ）を４相のデータ受信用ＤＲＡＭ内部クロックのタイミングで受信、ラッチし、その出力をそれぞれ４つのフリップフロップ回路で構成された第２段目のデータラッチ回路５２９に出力する。
【０２３７】
第２段目のデータラッチ回路５２９の４つのフリップフロップ回路には、４相のＤＲＡＭ内部位相クロックがそれぞれ与えられており、第１段目のデータラッチ回路５２７からの出力は当該４相のＤＲＡＭ内部位相クロックにしたがって格納され、ＤＲＡＭ内部データ信号として出力される。
【０２３８】
また、クロック再生／位相調整回路２０５はバッファクロック信号から０、１８０度の２相位相クロックを生成して、コマンドアドレスレシーバ５３１に供給する。コマンドアドレスレシーバ５３１は２相位相クロックにしたがってコマンド・アドレス信号を取り込み、内部コマンド・アドレス信号として出力する。このように、内部コマンド・アドレス信号はバッファクロック位相で生成され、ＤＲＡＭの内部リード／ライト動作はバッファクロック位相に同期して行われる。
【０２３９】
図５３を参照すると、上記したＤＲＡＭ１１０に接続して使用されるバッファ１１０の具体例が示されている。図示されたバッファ１１０に含まれているクロック分周／位相比較調整回路６０１が、バッファ内部の４相位相クロックをドメインクロッシング回路６０２に供給し、更に、ＤＱドライバー３０１にデータ出力用バッファ内部４相クロックを出力している点で、図４４に示されたバッファ１０５と相違している。更に、図示されたドメインクロッシング回路６０２には、クロック再生／位相調整回路３０５によって、ＲＤＰＳに基づいて生成されるデータ受信用バッファ内部４相クロックが与えられている。
【０２４０】
図５４をも参照すると、図５３に示されたドメインクロッシング回路６０２の第１段目のデータラッチ回路６１１は、４相のデータ受信用バッファ内部位相クロックによってデータ信号（ＤＱ）を受信、ラッチする４つのレシーバを備えており、各レシーバの出力は第２段目のデータラッチ回路６１２を構成する４つのフリップフロップ回路に供給されている。これらフリップフロップ回路は４相のバッファ内部位相クロックにしたがって第１段目のデータラッチ回路出力をラッチする。図示されているように、第１段目のデータラッチ回路６１１において、０、９０、１８０、及び、２７０度のデータ受信用バッファ位相クロック、即ち、ＲＤＰＳの位相をあらわすクロックで受信、ラッチされた出力は第２段目のデータラッチ回路６１２において、それぞれ２７０、０、９０、及び、１８０度の内部位相クロックによってラッチされ、データ信号が異なる位相クロックによってラッチされていることが分る。換言すれば、図示された例では、バッファクロック信号の位相において９０度先行する位相に乗り換えが行われていることが分る。
【０２４１】
図５５を参照して、バッファ１０５と近端ＤＲＡＭ１１０Ｎとの間におけるライト動作を説明する。バッファ１０５は近端ＤＲＡＭ１１０Ｎに対して、ＷＤＰＳを出力する。このＷＤＰＳはＤＲＡＭ１１０においてデータ信号（ＤＱ）をＷＤＰＳ位相ドメインからクロック位相ドメインに乗せかえるタイムマージンを確保するために、バッファクロック信号に対して９０度分（グローバルクロックで１／２クロック；６２５ｐｓ）だけ先行した位相を有している。
【０２４２】
図において、ライトコマンドＷＲＴはバッファクロックに同期してバッファ１０５から近端ＤＲＡＭ１１０Ｎに出力される。他方、データ信号（ＤＱ）はグローバルクロックで６クロック分のライトレイテンシィ後、ＷＤＰＳに同期してバッファ１０５から出力される。
【０２４３】
バッファ１０５はバッファクロック及びバッファクロックに同期したライトコマンド（ＷＲＴ）を出力すると共に、ＷＤＰＳをもバッファクロックに整合して出力する。
【０２４４】
この場合、ライトコマンド（ＷＲＴ）とＷＤＰＳ（即ち、ＤＱ）とは互いに５４ｐｓの伝播遅延差を有して近端ＤＲＡＭＮに受信される。
【０２４５】
受信したライトコマンドから、６ライトレイテンシィ（ＷＬ）後、データ信号（ＤＱ）がＷＤＰＳに同期してバッファ１０５から出力されると、ＷＤＰＳより生成されたデータ位相クロックでＤＲＡＭ１１０Ｎに取り込まれ、バッファクロック信号より生成された位相クロックに受け渡される。ここでデータ位相からクロック位相へのドメインクロッシングのためののホールドタイム、セットアップタイムは、それぞれ１８２１ｐｓおよび６７９ｐｓとなる。尚、図示された近端ＤＲＡＭＮは受信したバッファクロックのタイミングで、ＲＤＰＳをバッファ１０５に出力し、当該ＲＤＰＳは７２ｐｓ後、即ち、対応するグローバルクロックの位相から１９８ｐｓ後、バッファ１０５に入力される。
【０２４６】
図５６を参照すると、遠端ＤＲＡＭＦに対するライト動作が示されている。この場合、遠端ＤＲＡＭＦに受信されるライトコマンド（ＷＲＴ）とデータ信号（ＤＱ）との間には、３９０ｐｓのスキュー伝播遅延時間差が存在しているものとすると、バッファクロックとＷＤＰＳとの間にも同様なスキューが存在している。このことを考慮して、ＷＤＰＳの位相を９０度先行させ、ＷＤＰＳ位相からバッファクロック位相へのドメインクロッシングが行われている。この結果、遠端ＤＲＡＭＦにおいても、図示されているように、データ位相からクロック位相へのドメインクロッシングのため１４８５ｐｓのホールドタイム及び１０１５ｐｓのセットアップタイムが確保され、充分なタイミングマージンが得られる。
【０２４７】
また、リード時には、図５７に示すように、ＤＲＡＭ１１０は、バッファクロック位相と同位相でＲＤＰＳをバッファ１０５に送信し、データ信号（ＤＱ）は当該ＲＤＰＳに整合されてバッファ１０５に送られ、バッファ１０５では、当該データ信号をＲＤＰＳから生成された位相クロック信号で取り込む。このように、バッファ１０５内のクロック信号に基づいて生成された位相クロック信号に受け渡すことにより、バッファ１０５内におけるクロック位相に揃えることができる。
【０２４８】
バッファ１０５では、当該バッファ１０５におけるＲＤＰＳの位相が受け渡し先のクロックの位相に対してセットアップタイムとホールドタイムにマージンが振り分けられ
るように、ＲＤＰＳの０度とクロック信号の２７０度が対応するように受け渡しを行う。
【０２４９】
この動作によって、図５８に示すように、近、遠端ＤＲＡＭからの読出しデータをバッファ１０５で受信した場合、充分なセットアップタイムとホールドタイムが確保される。図示された例では、近端ＤＲＡＭＮでは、８２３ｐｓのホールドタイム及び１６７７ｐｓのセットアップタイムが確保でき、他方、遠端ＤＲＡＭＦでは、２０５５ｐｓのホールドタイム及び４４５ｐｓのセットアップタイムが確保できる。尚、図示された例では、データ信号のリード動作において、トータルのレイテンシーは、ＤＲＡＭ内部における読み出し時間と１．５クロックとの和に等しい。
【０２５０】
前述したことからも明らかな通り、図４２及び図５１に示されたＤＲＡＭ１１０内のコマンド・アドレス受信用クロック生成回路５００、５２１、ドメインクロッシング回路５０１、クロック再生／位相調整回路２０５はデータ信号とコマンド・アドレス信号との間のスキューを吸収するＤＲＡＭ側回路として動作し、他方、図４４及び図５２のバッファ１０５のクロック分周／位相比較調整回路６０１、ドメインクロッシング回路６０２、及び、クロック再生／位相調整回路３０５はスキューを吸収するバッファ側回路として動作する。
【０２５１】
上記した２つの実施例では、ＤＲＡＭに供給するクロック信号、データフェーズ信号（Ｗ／ＲＤＰＳ）は、バッファ１０５でシステムクロック信号（即ち、グローバルクロック）を２分周することによって生成されている。更に、ＤＲＡＭ内部およびバッファ１０５内部でコマンド・アドレス信号の場合は１／２、データ信号の場合は１／４位相毎のクロック位相信号、データ位相信号を生成している。また、内部生成された位相の異なるクロック位相信号およびデータ位相信号はそれぞれ対応づけられて、受信した信号のクロック間のタイミングの受け渡しが行われている。この場合、対応付けられた各位相の信号の周期はシステムクロック信号の２倍になるので、前述したように受け渡し先の位相信号に対するセットアップタイム、ホールドタイムに対するマージンを確保することができる。
【０２５２】
この場合、セットアップタイム、ホールドタイムにたいするマージンは受け渡す信号を取り込む位相信号のエッヂがちょうど受け渡し先の位相信号の中間にあることが理想であるが、バッファからＤＲＡＭに対する信号送信の場合には、よりそれに近づくように、バッファにおけるＷＤＰＳの位相をクロック信号に対して位相を遅延あるいは先行させて調整すれば良い。
【０２５３】
また、ＤＲＡＭからのＤＱ信号をバッファにおいて揃える場合、遠端及び近端からのＲＤＰＳのエッヂが、受け渡し先の位相信号となるＷＤＰＳ或いはクロック信号の中間に近づくように、受け渡し側の位相信号を選択すれば良い。前述した実施例では、ＲＤＰＳの０度位相信号に対してＷＤＰＳ或いはクロック信号の２７０度位相信号を対応させることにより、ＤＲＡＭからのＤＱのタイミングを揃えていることは明らかである。
【０２５４】
更に、ＤＲＡＭからＤＱ信号がバッファに伝達されるまでのモジュール上でのクロックに同期しないフライトタイムは第１の実施例の場合では、バッファとＤＲＡＭ間をデータ信号が往復する時間となり、第２の実施例の場合では、バッファからＤＲＡＭにリードコマンドが伝送される時間とＤＲＡＭからデータ信号がバッファに伝送される時間の合計になる。上記した第１の実施例では、最大（遠端ＤＲＡＭの場合）１０４０ｐｓ、第２の実施例では、最大１４３０ｐｓとなり、システムクロック信号を２分周にすることで、１サイクル（２５００ｐｓ）で処理（バッファ上のもとのクロック位相に揃える）することが可能になる。
【０２５５】
図５９を参照して、本発明の第３の実施例に係るメモリシステムについて説明する。この実施例では、ＤＰＳ（Ｄａｔａ　Ｐｈａｓｅ　Ｓｉｇｎａｌ）を使用すると共に、配線数の増加を抑えながら、ディファレンシャル信号のＤＰＳの送受を可能にしている。この実施例では、ＤＲＡＭから送信するＲＤＰＳと、バッファ１０５から送信するＷＤＰＳとが共通の信号線を介して送受されると共に、バッファ１０５からコントロール信号（ｉｎｄｉｃａｔｅ）がＤＲＡＭ１１０に送信されている点で、他の実施例とは異なっている。このコントロール信号（ｉｎｄｉｃａｔｅ）は、バッファ１０５からのデータフェーズ信号（ＷＤＰＳ）を受信する期間とバッファ１０５にデータフェーズ信号（ＲＤＰＳ）を送信する期間とをＤＲＡＭ１１０側で切り替えられるための信号である。一方、バッファ１０５では、自身のコントロール信号（ｉｎｄｉｃａｔｅ）にしたがって、バッファ１０５におけるデータフェーズ信号（ＤＰＳ）の受送信を切り替える。
【０２５６】
当該コントロール信号は図５９に示されるようにモジュール上のＤＲＡＭ１１０で共有することができるため、コントロール信号（ｉｎｄｉｃａｔｅ）用の配線が１本増加するだけである。
【０２５７】
上記した第３の実施例に係るメモリシステム（即ち、メモリモジュール１０３）では、ＲＤＰＳとＷＤＰＳで信号線を共有する場合、ドライブ回路をオープンドレインの形式にする必要があったが、この実施例では、プッシュプル（ＣＭＯＳドライバー）であっても可能であり、またディファレンシャル信号にすることができ、タイミング精度を向上できる。
【０２５８】
図６０を参照すると、この実施例において使用されるＤＲＡＭ１１０の構成が示されており、他方、図６１には、バッファ１０５の構成が示されている。図６１からも明らかな通り、バッファ１０５にＤＰＳコントロール信号生成回路７０１が設けられ、当該コントロール信号生成回路７０１からコントロール信号（ｉｎｄｉｃａｔｅ）がＤＲＡＭ１１０に送信されると共に、内部コントロール信号がＤＰＳコントロール信号生成回路７０１からクロック分周／位相比較調整回路６０１、クロック再生／位相調整回路３０５、及び、受信位相比較回路３０６に出力されている。
【０２５９】
また、図６０に示されたＤＲＡＭ１１０はコントロール信号（ｉｎｄｉｃａｔｅ）を受けて、ＤＰＳドライバー２０７のモードを切り替えると共に、クロック再生／位相調整回路５２１及び受信位相比較回路５２５の状態を変化させるＤＰＳコントロール回路５４１を備えている。他の構成要素については既に説明したから、ここでは詳述しない。
【０２６０】
図６２を参照すると、バッファ１０５より送信されるコントロール信号（ｉｎｄｉｃａｔｅ）によりバッファ１０５からデータフェーズ信号を送信する期間と、ＤＲＡＭからデータフェーズ信号を送信する期間が切り替えるタイミングが示されている。図示された例では、両期間が交互に切り替えられている。
【０２６１】
図６３には、初期化時にはＤＬＬにｌｏｃｋ　ｏｎさせるためｉｎｄｉｃａｔｅの切り替え期間を長くして、通常動作時には微調整のため切り替え期間を初期化時より短くする場合が示されている。このように、バッファ１０５は初期化時に切り替え期間を長くしてＤＬＬにｌｏｃｋ　ｏｎさせることができ、通常動作時には切り替え期間を初期化時より短くすることにより、動作のノイズによる変動に対応することができる。この構成では、微調整のための初期化時にはＤＲＡＭでの位相保持時間が長くなるが動作のノイズによる位相変動が小さいため問題は生じない。
【０２６２】
尚、上記した実施例ではグローバルクロックの周期すなわち実効的な動作周波数は８００ＭＨｚとしてセットアップタイム、ホールドタイムを見積もっているが周波数が緩和されると、それに応じてセットアップタイム、ホールドタイムも緩和されるためモジュール設計時に予想される最高周波数で上記位相調整を行えばよい。
【０２６３】
上記した実施例はメモリモジュール上にバッファを備えたメモリシステムについてのみ説明した。換言すれば、上では、メモリモジュールを増設できるメモリシステムについてのみ説明した。しかしながら、本発明はメモリモジュール上にバッファを搭載していない単一メモリモジュールをメモリコントローラによって制御する構成のメモリシステムにも同様に適用できる。このようなメモリシステムでは、前述した実施例におけるバッファの機能をメモリコントローラで行えば良い。
【０２６４】
図６４を参照すると、上記したメモリシステムの一例が本発明の更に別の実施例として示されている。図示されたメモリシステム１０００はメモリコントローラ１０１１、クロック発生器１０２、及び、単一のモジュール１０３１とを備え、当該モジュール１０３１上には、左側に４個（１〜４）、右側に５個（１’〜５’）のＤＲＡＭ１１０が搭載されている。換言すれば、図示されたメモリシステムは他の図に示されたメモリシステム１０００におけるバッファ１０５の代わりに、メモリコントローラ１０３１を設けられたメモリシステムと実質的に等しい。図示された例では、メモリコントローラ１０３１とＤＲＡＭ１１０とは等長のデータ配線ＤＱによって結線されており、各ＤＲＡＭ１１０におけるメモリコントローラ１０１１からのデータ信号ＤＱの到着時間はほぼ同じである。
【０２６５】
モジュール１０３１上の、左側４個のＤＲＡＭ１１０（１〜４）はメモリコントローラ１０１１と共通のクロック配線及びコマンド・アドレス配線を介して接続されており、また、右側５個のＤＲＡＭ１１０（１’〜５’）もメモリコントローラ１０１１と別のクロック配線及びコマンド・アドレス配線を介して共通に接続されている。即ち、左側と右側のＤＲＡＭ１１０（１〜４）と（１’〜５’）とは別々のクロック配線及びコマンド・アドレス配線によって接続されていることが分る。
【０２６６】
図示されたトポロジーを備えたメモリシステムにおける遠端に配置されたＤＲＡＭ１１０（４）及び（５’）では、メモリコントローラ１０１１との間のクロック及びアドレス・コマンド配線の配線長と、メモリコントローラ１０１１との間のデータ配線ＤＱとの間には、配線長に大きな差がある。
【０２６７】
このため、ＤＲＡＭ１１０（４）及び（５’）におけるクロック信号（コマンド・アドレス信号）とデータ信号ＤＱのメモリコントローラ１０１１からの伝播遅延差は前述したモジュール内の伝播遅延差よりも大きくなる。
【０２６８】
例えば、図示された例において、ＤＲＡＭピッチを１３ｍｍ、信号単位伝播時間ｔＰＤを１４ｐｓ／ｍｍとすると、コマンド・アドレス信号のモジュール１０３１上の遅延はＤＲＡＭ１１０（４）において、７２８ｐｓ（１３×４×１４）となり、他方、ＤＲＡＭ１１０（５‘）において、９１０ｐｓ（１３×５×１４）となる。メモリコントローラ１０１１からモジュール１０３１の入力端子までのクロック及びコマンド・アドレス信号とデータ信号ＤＱの伝播遅延が等しいものとすると、上記したモジュール１０３１上の遅延がコマンド・アドレス信号とデータ信号ＤＱとの間のスキュー差となる。
【０２６９】
本発明の第４の実施例は前述したスキュー差を前述したＤＰＳ（データ位相信号）を用いたドメインクロッシング技術を用いて処理するメモリシステム１０００である。図６５を参照すると、図６４に示されたメモリシステム１０００におけるライト動作が示されている。まず、クロック発生器１０２は８００ＭＨｚのリファレンスクロック（即ち、システムクロック）を発生して、メモリコントローラ１０１１に供給する。メモリコントローラ１０１１は、当該リファレンスクロック（システムクロック）を１／２に分周して、４００ＭＨｚのシステムクロックを発生する一方、システムクロックに整合して、ライトコマンド（ＷＲＴ）を生成する。
【０２７０】
更に、図６４に示されたメモリコントローラ１０１１では、クロック信号に対して９０度先行してＤＰＳ（ＷＤＰＳ）を生成し、このＷＤＰＳはＤＲＡＭ１１０に送信される。図６５では、ＷＤＰＳがＤＲＡＭ１１０（１‘〜５’）に送信される場合についてのみ示されている。このように、クロック信号に対して先行した位相を有するＤＰＳを生成することにより、ＤＲＡＭ１１０におけるコマンド・アドレス信号のクロック位相からＤＰＳ即ちデータ信号ＤＱ位相へのドメインクロッシングのためのセットアップ時間、ホールド時間に共にマージンを確保することができる。即ち、クロック信号に対して位相シフトしたＤＰＳを使用することにより、ドメインクロッシングのためのタイミング調整を行うことができる。
【０２７１】
図６５において、ＤＲＡＭ１１０（１‘）にライトコマンド（ＷＲＴ）に整合して受信されると、当該ＷＲＴは当該ＤＲＡＭ１１０（１’）に受信されたＤＰＳに乗せ変えられて、当該受信したＤＰＳに整合したＷＲＴがＤＲＡＭ内部コマンド（ＤＲＡＭｉｎｔｅｒｎａｌＣｏｍｍａｎｄ）として生成される。この内部コマンドの生成後、ＤＲＡＭ１１０（１’）では６ライトレイテンシー時間後、データ信号のライト動作が行われている。
【０２７２】
他方、ＤＲＡＭ１１０（５‘）には、ＤＲＡＭ１１０（１’）よりも遅延したクロック信号及びＷＲＴが与えられており、更に、クロック信号に対して９６５ｐｓ遅延してＤＰＳも与えられている。この状態で、ＤＲＡＭ１１０（５‘）では、ＷＲＴをＤＰＳに整合して取り込み、内部コマンド（ＤＲＡＭＩｎｔｅｒｎａｌＣｏｍｍａｎｄ）として生成する。図６５からも明らかな通り、上記したドメインクロッシングを行うことにより、ＤＲＡＭ１１０（１’）及び（５‘）において、充分なセットアップ時間、ホールド時間が確保されていることが分かる。
【０２７３】
図６６を参照すると、図６４に示されたメモリシステム１０００におけるリード動作が示されている。メモリコントローラ（ＭＣ）１０１１は、ライト動作と同様に、リードコマンド（ＲＥＤ）を４００ＭＨｚのクロック信号に整合して生成する。また、メモリコントローラ（ＭＣ）１１０１はクロック信号に対して９０度先行する位相を備えたＤＰＳ（ＲＤＰＳ）をも生成する。
【０２７４】
メモリコントローラ１０１１からのクロック信号（ＣＬＫ）及びリードコマンド（ＲＥＤ）は互いに異なる伝播遅延時間後、それぞれＤＲＡＭ１１０（１‘〜５’）に到着し、他方、当該ＤＰＳは等長のデータ配線を介して実質上同じタイミングでＤＲＡＭ１１０（１’〜５‘）に到着する。
【０２７５】
遠隔ＤＲＡＭ１１０（５‘）を例にとって説明すると、当該ＤＲＡＭ１１０（５’）はクロック信号に整合してリードコマンド（ＲＥＤ）を受信すると共に、ＤＰＳを受信する。当該ＤＰＳは他のＤＲＡＭ１１０に与えられるＤＰＳと同様に、メモリコントローラ（ＭＣ）で発生されてから、７００ｐｓの遅延時間後、遠隔ＤＲＡＭ１１０（５‘）に供給される。クロック信号に整合して受信されたＲＥＤは遠隔ＤＲＡＭ１１０（５’）において、当該遠隔ＤＲＡＭ１１０（５‘）に受信されたＤＰＳに乗せかえられて、内部コマンド信号（ＤＲＡＭＩｎｔｅｒｎａｌＣｏｍｍａｎｄ）として生成される。このように、クロック信号のタイミングからＤＰＳのタイミングにドメインクロッシングが行われている。
【０２７６】
一方、図６４に示されたメモリシステム１０００では、各ＤＲＡＭ１１０におけるメモリコントローラ１０１１からのデータ信号ＤＱの到着時間はほぼ同じである。しかし、メモリコントローラ１０１１では、各ＤＲＡＭ１１０から受信したデータ信号ＤＱがどのリードコマンド（ＲＥＤ）に対応するデータ信号ＤＱであるかを識別する必要がある。このため、メモリコントローラ１０１１は、ＤＲＡＭ１１０からＤＰＳを受信し、当該受信ＤＰＳのタイミングをメモリコントローラ（ＭＣ）のＷＤＰＳのタイミングに乗せかえ、即ち、ドメインクロッシングを行う。メモリコントローラ（ＭＣ）１０１１には、ＤＲＡＭ１１０から読み出されたデータ信号ＤＱがＤＲＡＭ１１０からのＤＰＳ（Ｒ）に整合して受信され、当該データ信号ＤＱがメモリコントローラ（ＭＣ）１０１１のＤＰＳ（Ｗ）のタイミングに乗せかえられることになる。即ち、メモリコントローラ（ＭＣ）１０１１で、ＤＰＳ（Ｒ）の位相で受信されたデータ信号ＤＱはＤＰＳ（Ｗ）の位相、即ち、クロック信号の位相に戻されることになる。
【０２７７】
したがって、メモリコントローラ（ＭＣ）１０１１では、リードコマンド（ＲＥＤ）発行からのクロック数をカウントすることにより、どのリードコマンド（ＲＥＤ）に対応するデータ信号ＤＱであるかを識別することができる。
【０２７８】
尚、図６６では、メモリコントローラ（ＭＣ）１０１１とモジュール１０３１との間隔を１００ｍｍであるものと仮定している。この場合、メモリコントローラ（ＭＣ）１０１１において、ＤＰＳ（Ｗ）を送信してから、対応する位相のＤＰＳ（Ｒ）を受信するまでの遅延時間は１４００ｐｓであり、この場合におけるドメインクロッシングのためのセットアップ時間及びホールド時間はそれぞれ１４００ｐｓ及び１１００ｐｓとなり、充分なタイミングマージンが得られる。
【０２７９】
図６６では、メモリコントローラ（ＭＣ）１０１１からＤＰＳ（Ｗ）をＤＲＡＭ１１０に送信し、ＤＲＡＭ１１０において、受信したＤＰＳ（Ｗ）と同一位相でＤＰＳ（Ｒ）をメモリコントローラ（ＭＣ）１０１１に送信している。
【０２８０】
したがって、この実施例では、同一のＤＰＳ配線上に双方向にＤＰＳを伝送する方式を採用していることが分る。このため、実際には、メモリコントローラ（ＭＣ）１０１１とＤＲＡＭ１１０においてＤＰＳを交互に送信し、当該受信したＤＰＳに基づいて内部クロック信号を再生する構成が採用されている。
【０２８１】
また、図６４に示された実施例では、メモリコントローラ（ＭＣ）１０１１からメモリモジュール１０３１に対して２組のコマンド・アドレス信号及びクロック信号が生成されているが、１組のコマンド・アドレス信号及びクロック信号をメモリコントローラ（ＭＣ）１０１１から生成することによっても、同様な動作を行うことができる。
【０２８２】
図６７を参照すると、本発明の第５の実施例に係るメモリシステム１０００は図６４と同様に、モジュール１０３１上に９個のＤＲＡＭ１１０Ａ（１）〜（９）を搭載した構成を備え、これら９個のＤＲＡＭ１１０には、メモリコントローラ１０１１からモジュール１０３１の左端を通して、全てのＤＲＡＭ１１０に共通のコマンド・アドレス信号及びクロック信号が供給されている。即ち、９個のＤＲＡＭ１１０は、コマンド・アドレス信号及びクロック信号を共有している。この場合、図６４と同一の伝播遅延が生じるものとすると、最遠端のＤＲＡＭ１１０（９）では、データ信号ＤＱに対して、コマンド・アドレス信号及びクロック信号に、（７２８＋９１０）ｐｓ（＝１６３８ｐｓ）の伝播遅延差が生じる。このように大きな伝播遅延差を２分周したクロック信号の周期２５００ｐｓで、ドメインクロッシングを行ったとしても、充分なドメインクロッシングのためのタイミングマージンを確保することは難しい。したがって、充分なドメインクロッシングのためのタイミングマージンを確保するためには、２分周よりも長い周期を有する分周クロックを使用することが考えられる。
【０２８３】
また、２分周のクロックをそのまま使用してドメインクロッシングに必要な充分なタイムマージンを確保する他の手法として、図６７に示すように、モジュール１０３１上にＤＲＡＭ１１０を２つのグループ（ここでは、第１及び第２のＤＱチャネルと呼ぶ）に分割することが考えられる。この場合、メモリコントローラ（ＭＣ）１０１１では、第１及び第２のＤＱチャネルに与えられるＤＰＳ（Ｗ）の位相をクロック信号に対して互いにシフトさせる。即ち、図示されたメモリコントローラ（ＭＣ）１０１１では、ＤＰＳ（Ｗ）のクロック信号に対する位相オフセット値を第１及び第２のＤＱチャネルに適した値にする。
【０２８４】
図示された例では、第１のＤＱチャネルに対しては、ＤＰＳ（Ｗ）の位相をクロック信号に対して９０度先行させ、第２のＤＱチャネルに対しては、ＤＰＳ（Ｗ）をクロック信号と同位相で送信する。
【０２８５】
図６８を参照して、第１のＤＱチャネルに属するＤＲＡＭ１１０（１）〜（４）におけるライト動作を説明する。まず、メモリコントローラ（ＭＣ）１０１１はクロック発生器１０２によって発生される８００ＭＨｚのリファレンスクロック信号を２分周することによって、４００ＭＨｚのクロック信号を生成し、このクロック信号は第１のＤＱチャネルに属するＤＲＡＭ１１０（１）〜（４）に対してクロック配線を介して供給されている。また、メモリコントローラ（ＭＣ）１０１１は更に当該クロック信号に整合してライトコマンドＷＲＴをコマンド・アドレス配線上に供給している。
【０２８６】
一方、第１のＤＱチャネルのＤＲＡＭ１１０（１）〜（４）には、１００ｍｍ程度の長さを有するＤＰＳ配線を介して、ＤＰＳ（Ｗ）が供給されている。この場合、図６８からも明らかな通り、ＤＳＰ（Ｗ）の位相はクロック信号の位相に対して９０度（即ち、６２５ｐｓ）先行している。
【０２８７】
メモリコントローラ（ＭＣ）１０１１で生成されたＤＰＳ（Ｗ）はＤＰＳ配線を介して第１のＤＱチャネルのＤＲＡＭ１１０（１）〜（４）に到着する。一方、クロック信号及びライトコマンド（ＷＲＴ）はクロック配線及びコマンド・アドレス配線を介して、第１のＤＱチャネルのＤＲＡＭ１１０（１）〜（４）に到着する。クロック配線及びコマンド・アドレス配線はＤＰＳ配線に比較して長いから、クロック信号及びライトコマンド（ＷＲＴ）の伝播遅延時間が長くなり、ＤＲＡＭ１１０（１）におけるＤＰＳとライトコマンド（ＷＲＴ）との伝播遅延時間差は８０７ｐｓに広がっている。ＤＲＡＭ１１０（１）では、ＷＲＴを受信した後、１６９３ｐｓ経過した時点でＤＲＡＭ内部コマンド（ＩｎｔｅｒｎａｌＣｏｍｍａｎｄ）を生成している。このことは、ＤＲＡＭ１１０（１）では、受信したＤＰＳのタイミングにクロック信号に整合したライトコマンド（ＷＲＴ）を乗せかえていることを示している。
【０２８８】
また、第１のＤＱチャネルに属するＤＲＡＭ１１０のうち、遠端に位置するＤＲＡＭ１１０（４）におけるＤＰＳ（Ｗ）とクロック信号との伝播遅延時間差は１３５３ｐｓとなる。この場合にも、ＤＰＳのタイミングにライトコマンド（ＷＲＴ）を乗せかえることにより、１１４７ｐｓのタイムマージンを確保できる。このタイムマージンにより、ドメインクロッシングに必要なセットアップ及びホールド時間を確保できる。
【０２８９】
図６９を参照すると、第１のＤＱチャネルに属するＤＲＡＭ１１０（１）〜（４）におけるリード動作が示されている。この例においても、リードコマンド（ＲＥＤ）はメモリコントローラ（ＭＣ）１０１１からクロック信号に整合してＤＲＡＭ１１０（１）〜（４）に供給され、このクロック信号に９０度先行する形で、ＤＰＳが生成されていることはライトコマンドの場合と同様である。ここで、メモリコントローラ（ＭＣ）１０１１とモジュール１０３１間の距離が１００ｍｍであるとし、信号単位伝播時間ｔＰＤを７ｐｓ／ｍｍであると仮定すると、ＤＰＳは７００ｐｓ後、ＤＲＡＭ１１０（ここでは、（４））に到達する。ＤＲＡＭ１１０（４）は、リードコマンド（ＲＥＤ）をＤＰＳに乗せかえることにより、内部リードコマンド（ＩｎｔｅｒｎａｌＣｏｍｍａｎｄ）を生成する一方、メモリコントローラ（ＭＣ）１０１１にＤＰＳ（Ｒ）を送信し、当該ＤＰＳ（Ｒ）はＤＰＳ（Ｗ）の生成から、１４００ｐｓ経過後、メモリコントローラ（ＭＣ）１０１１で受信される。ＤＲＡＭ１１０（４）からのデータ信号ＤＱはＤＰＳ（Ｒ）に整合したタイミングでメモリコントローラ（ＭＣ）１０１１に受信される。
【０２９０】
メモリコントローラ（ＭＣ）１０１１は受信したＤＰＳ（Ｒ）のタイミングをＤＰＳ（Ｗ）のタイミングにドメインクロッシングすることにより、データ信号ＤＱのタイミングをＤＰＳ（Ｗ）のタイミングに乗せかえる。これによって、リード動作時においても、（１４００＋１１００）即ち、２５００ｐｓのタイムマージンが得られる。
【０２９１】
次に、図７０を参照して、図６７に示されたメモリシステム１０００における第２のＤＱチャネルに属するＤＲＡＭ１１０（５）〜（９）のライト動作を説明する。第２のＤＱチャネルに対して、図７０からも明らかな通り、メモリコントローラ（ＭＣ）１０１１は、４００ＭＨｚのクロック信号及び当該クロック信号に整合したライトコマンドＷＲＴを生成すると共に、クロック信号と同一位相のＤＰＳ（Ｗ）を生成する。このように、この実施例では、第２のＤＱチャネルに属するＤＲＡＭ１１０（５）〜（９）に対するＤＰＳ（Ｗ）を第１のＤＱチャネルに属するＤＲＡＭ１１０（１）〜（４）に対するＤＰＳ（Ｗ）に対して、クロック信号の９０度分に相当するオフセット値を設定し、これによって、クロック信号とデータ信号ＤＱとの間に大きな伝播遅延差があっても、ドメインクロッシングが行えるようにしている。
【０２９２】
具体的に説明すると、メモリコントローラ（ＭＣ）１０１１からのクロック信号（ＣＬＫ）及びＷＲＴは長い配線を介してそれぞれ第２のＤＱチャネルのＤＲＡＭ１１０（５）〜（９）に到達する一方、ＤＰＳ（Ｗ）は比較的短いＤＰＳ配線を介して各ＤＲＡＭ１１０（５）〜（９）に与えられる。図７０には、ＤＲＡＭ１１０（５）及び（９）の動作だけが示されている。
【０２９３】
図６７からも明らかなように、ＤＰＳ（Ｗ）はクロック信号及びＷＲＴに比較して、９１０ｐｓだけ早くＤＲＡＭ１１０（５）に到着し、１５９０ｐｓ後、ＤＲＡＭ１１０（５）で受信されたＤＰＳ（Ｗ）に乗せかえられる。したがって、ＤＲＡＭ１１０（５）では、ドメインククロッシングに必要なセットアップ、ホールド時間を確保することができる。
【０２９４】
他方、第２のＤＱチャネルの最遠端ＤＲＡＭ１１０（９）には、図６７からも明らかな通り、クロック信号及びＷＲＴはメモリコントローラ（ＭＣ）１０１１で発生された後、ＤＰＳ（Ｗ）よりも１６３８ｐｓだけ遅く、ＤＲＡＭ１１０（９）に到着する。最遠端ＤＲＡＭ１１０（９）では、受信したＷＲＴを受信したＤＰＳ（Ｗ）に乗せかえることにより、内部コマンド（ＩｎｔｅｒｎａｌＣｏｍｍａｎｄ）を生成する。このとき、ＷＲＴとＤＰＳ（Ｗ）との間には、８６２ｐｓのタイムマージンがあるから、ドメインクロッシングに必要なセットアップ、ホールド時間が確保されていることが分る。
【０２９５】
図７１を参照して、第２のＤＱチャネルのＤＲＡＭ１１０（５）〜（９）におけるリード動作を説明する。この場合にも、クロック信号及びリードコマンド（ＲＥＤ）はＤＰＳ（Ｗ）と同一位相でメモリコントローラ（ＭＣ）１０１１からＤＲＡＭ１１０（５）〜（９）に送信される。
【０２９６】
第２のＤＱチャネルのＤＲＡＭ１１０のうち、最遠端ＤＲＡＭ１１０（９）に、ＷＲＴの場合と同様に、ＤＰＳ（Ｗ）はＲＥＤよりも１６３８ｐｓ早く到達し、この結果、ＲＥＤはクロック信号のタイミングから当該ＤＲＡＭ１１０（９）で受信したＤＰＳ（Ｗ）のタイミングに乗せかえられる。
【０２９７】
一方、メモリコントローラ（ＭＣ）１０１１でＤＰＳ（Ｗ）が生成されると、当該ＤＰＳ（Ｗ）は７００ｐｓ経過後、ＤＲＡＭ１１０（９）に到着し、当該受信したＤＰＳ（Ｗ）はそのままＤＲＡＭ１１０（９）からメモリコントローラ（ＭＣ）１０１１にＤＰＳ（Ｒ）として送信され、１４００ｐｓだけ遅延したＤＰＳ（Ｒ）がメモリコントローラ（ＭＣ）１０１１で生成される。
【０２９８】
ＤＲＡＭ１１０（９）からのデータ信号ＤＱは当該ＤＰＳ（Ｒ）のタイミングで、メモリコントローラ（ＭＣ）１０１１に送信される。メモリコントローラ（ＭＣ）１０１１では、図７１に示すように、ＤＰＳ（Ｒ）のタイミングで送られてくるデータ信号ＤＱをメモリコントローラ（ＭＣ）１０１１内のＤＰＳ（Ｗ）のタイミングに乗りかえる。このときのタイムマージンは図示されているように、２５００ｐｓであり、ドメインクロッシングを行うに充分なタイムマージンが確保できることが分る。
【０２９９】
このように、リードデータ信号ＤＱはメモリコントローラ（ＭＣ）１０１１において、チャネル間でオフセット分の時間差が生じるが、ＤＰＳ（Ｒ）からクロック位相へのドメインクロッシングに必要なタイムマージンは充分確保されている。
【０３００】
前述したように、メモリコントローラ１０１１はクロック発生器１０２からのシステムクロックに応答して動作し、第１乃至第３の実施例におけるバッファと同様な動作を行うことができるから、バッファ及びメモリコントローラ１０１１に与えられるグローバルクロック及びシステムクロックを纏めてメインクロックと呼ぶことができる。
【０３０１】
【発明の効果】
本発明では、メモリコントローラと、モジュール上に、メモリ回路と共に、バッファをも搭載しておき、バッファを介して、モジュール上のメモリ回路とのデータ配線を含む配線を行うと共に、データ配線を含む配線をカスケード接続することにより、配線をモジュール毎に分岐する必要がなくなるため、インピーダンスの不整合による反射等を防止でき、高周波において高速で動作できるシステムが得られる。また、本発明によれば、メモリモジュールとバッファ間の伝送速度をバッファとメモリ回路間の伝送速度よりも速くすることにより、メモリコントローラに接続されるモジュールの数を多くすることができ、且つ、メモリ回路の書込、読出速度に依存しないシステムを構成できる。
【０３０２】
本発明の一実施形態では、データ配線だけでなく、クロック及びコマンド・アドレス配線をも、メモリコントローラから各モジュール上のバッファに接続することにより、モジュールに搭載された各メモリ回路とメモリコントローラとの距離をほぼ等しくすることができるため、配線毎に遅延時間が異なることによるタイミングの相違を無くすことができる。また、本発明の他の実施形態によれば、各モジュール毎に複数のバッファを設け、当該バッファをそれぞれモジュール内のメモリ回路に接続することにより、各バッファ及び配線に加わる負荷を分散できる。更に、本発明の別の実施形態によれば、同時に選択されるメモリ回路を複数のモジュールに分散して配置して、各モジュールのバッファを個別にメモリモジュールと配線することにより、バッファの数を増加させることなく、各バッファに加わる負荷を分散できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るメモリシステムを説明するためのブロック図である。
【図２】図１に示されたメモリシステムの実際の構造を説明する概略実体配線図である。
【図３】図１及び図２に示されたメモリシステムの配線をより具体的に説明する断面図である。
【図４】本発明の第２の実施形態に係るメモリシステムを示すブロック図である。
【図５】図４に示されたメモリシステムを示す概略実体配線図である。
【図６】本発明の第３の実施形態に係るメモリシステムを示すブロック図である。
【図７】本発明の第３の実施形態に係るメモリシステムの第１の変形例を示すブロック図である。
【図８】本発明の第３の実施形態に係るメモリシステムの第２の変形例を示すブロック図である。
【図９】本発明の第３の実施形態に係るメモリシステムの第３の変形例を示すブロック図である。
【図１０】本発明の第３の実施形態に係るメモリシステムの第４の変形例を示すブロック図である。
【図１１】本発明の第１乃至第３の実施形態において、メモリコントローラとバッファ間の伝送方式を説明するブロック図である。
【図１２】図１１に示された伝送方式の動作を説明するタイムチャートである。
【図１３】図１１に示された伝送方式の書込時における動作を説明するタイムチャートである。
【図１４】図１１に示された伝送方式の読出時における動作を説明するタイムチャートである。
【図１５】図１１に示された伝送方式のコマンド・アドレス信号に係る動作を説明するタイムチャートである。
【図１６】本発明の第１乃至第３の実施形態に係るメモリシステムに使用されるバッファとＤＲＡＭとの間の伝送方式を説明するブロック図である。
【図１７】（ａ）及び（ｂ）は、それぞれ、図１６の伝送方式における書込及び読出動作を説明するタイムチャートである。
【図１８】図１６及び図１７を参照して説明した伝送方式をより高速化できる本発明の伝送方式を説明するブロック図である。
【図１９】図１８の伝送方式を採用したバッファとＤＲＡＭのドライバー部分の構成を示す回路図である。
【図２０】図１８の伝送方式を採用したバッファとＤＲＡＭのドライバー部分の他の構成例を示す回路図である。
【図２１】（ａ）及び（ｂ）は、それぞれ、図２０の伝送方式を採用した場合における書込及び読出動作を説明するタイムチャートである。
【図２２】図１８の伝送方式における信号のタイミング関係を概略的に説明するタイムチャートである。
【図２３】図１８に示された伝送方式を実現できるＤＲＡＭの構成を説明するブロック図である。
【図２４】図１８に示された伝送方式を実現できるバッファの構成を説明するブロック図である。
【図２５】図２３に示されたＤＲＡＭにおける動作開始時のタイミング関係を説明するタイミングチャートである。
【図２６】図２３に示されたＤＲＡＭにおける通常動作時のタイミング関係を説明するタイミングチャートである。
【図２７】図２４に示されたバッファの読出時におけるタイミング関係を説明するタイムチャートである。
【図２８】本発明に係る伝送方式を実現できるＤＲＡＭの例を示すブロック図である。
【図２９】図２８に示されたＤＲＡＭとの間で信号の送受を行うことができるバッファのブロック図である。
【図３０】図２８に示されたＤＲＡＭの動作を説明するためのタイムチャートである。
【図３１】バッファとＤＲＡＭ間の伝送方式の変形例を説明するブロック図である。
【図３２】図３１に示されたＤＲＡＭの読出時の動作を説明するタイミングチャートである。
【図３３】図３１に示されたＤＲＡＭの書込時における動作を説明するタイミングチャートである。
【図３４】図３１に示されたＤＲＡＭの構成を具体的に説明するブロック図である。
【図３５】図３１に示されたバッファの構成を具体的に説明するブロック図である。
【図３６】図３４及び図３５のＤＲＡＭ及びバッファにおけるタイミング関係を説明するタイミングチャートである。
【図３７】図３４に示されたＤＲＡＭの動作をより具体的に説明するタイミングチャートである。
【図３８】図３５に示されたバッファの動作を説明するタイミングチャートである。
【図３９】図３１に示された伝送方式に適用できるＤＲＡＭの他の例を示すブロック図である。
【図４０】図３９に示されたＤＲＡＭと協働できるバッファの例を示すブロック図である。
【図４１】本発明の実施例に係るメモリモジュールを説明するためのブロック図である。
【図４２】本発明の第１の実施例に係るメモリモジュールに使用されるＤＲＡＭを説明するブロック図である。
【図４３】図４２に示されたＤＲＡＭ内のドメインクロッシング回路を具体的に説明するブロック図である。
【図４４】図４３に示されたＤＲＡＭと共に第１の実施例に係るメモリモジュールを構成するバッファを説明するブロック図である。
【図４５】図４４のバッファ内のドメインクロッシング回路を示すブロック図である。
【図４６】図４２及び４４に示されたメモリシステムに使用されるバッファ及び近端ＤＲＡＭのライト動作を説明するタイミングである。
【図４７】図４２及び４４に示されたメモリシステムに使用されるバッファ及び遠端ＤＲＡＭのライト動作を説明するタイミングである。
【図４８】遠端ＤＲＡＭとバッファ間のリード動作を説明するタイムチャートである。
【図４９】リード動作時におけるバッファの動作を説明するためのタイミングチャートである。
【図５０】近端及び遠端ＤＲＡＭからの読出データを読み出した場合におけるバッファの動作を説明するタイミングチャートである。
【図５１】本発明の第２の実施例に係るメモリシステムに使用されるＤＲＡＭを示すブロック図である。
【図５２】図５１に示されたＤＲＡＭ内で使用されているドメインクロッシング回路の具体的構成を示すブロック図である。
【図５３】図５１に示されたＤＲＡＭと共に、本発明の第２の実施例を構成するバッファを示すブロック図である。
【図５４】図５３に示されたバッファ内で使用されるドメインクロッシング回路の具体的構成を示すブロック図である。
【図５５】第２の実施例におけるバッファと近端ＤＲＡＭとの間のライト動作を説明するタイミングチャートである。
【図５６】第２の実施例におけるバッファと遠端ＤＲＡＭとの間のライト動作を説明するタイミングチャートである。
【図５７】第２の実施例におけるバッファと遠端ＤＲＡＭとの間のリード動作を説明するタイミングチャートである。
【図５８】近端及び遠端ＤＲＡＭからの読出データ信号を処理するバッファの動作を説明するタイミングチャートである。
【図５９】本発明の第３の実施例に係るメモリシステムを説明するブロック図である。
【図６０】図５９に示された実施例に使用されるＤＲＡＭの構成を示すブロック図である。
【図６１】第３の実施例に使用されるバッファの構成を示すブロック図である。
【図６２】第３の実施例における動作を説明するタイミングチャートである。
【図６３】第３の実施例におけるＤＲＡＭ初期化時の動作と通常動作時における動作とを互いに異ならせた場合を説明するタイミングチャートである。
【図６４】本発明の第４の実施例に係るメモリシステムを説明するブロック図である。
【図６５】図６４に示されたメモリシステムにおけるライト動作を説明するタイムチャートである。
【図６６】図６４に示されたメモリシステムにおけるリード動作を説明するタイムチャートである。
【図６７】本発明の第５の実施例に係るメモリシステムを説明するブロック図である。
【図６８】図６７に示されたメモリシステムの第１のＤＱチャネル部分のライト動作を説明するタイムチャートである。
【図６９】第１のＤＱチャネル部分のリード動作を説明するタイムチャートである。
【図７０】図６７に示されたメモリシステムの第２のＤＱチャネル部分のライト動作を説明するタイムチャートである。
【図７１】第２のＤＱチャネル部分のリード動作を説明するタイムチャートである。
【符号の説明】
１００　　　　　　　　　　マザーボード
１０１　　　　　　　　　　メモリコントローラ
１０２　　　　　　　　　　クロック発生器
１０３　　　　　　　　　　モジュール
１０５　　　　　　　　　　バッファ
１１０　　　　　　　　　　ＤＲＡＭ
１１１　　　　　　　　　　データ配線
１１２　　　　　　　　　　コマンド・アドレス配線
１１３　　　　　　　　　　クロック配線
１１１’　　　　　　　　　内部データ配線
１１２’　　　　　　　　　内部コマンド・アドレス配線
１１３’　　　　　　　　　内部クロック配線

Claims (64)

  1. 複数のメモリ回路を搭載したモジュールと、前記複数のメモリ回路を制御するコントローラとを備えたメモリシステムにおいて、前記モジュールには、
    前記コントローラとデータ伝送用のデータ配線によって接続された少なくとも一つのバッファが搭載されており、前記モジュールでは、前記バッファと前記複数のメモリ回路とが内部データ配線によって接続されていることを特徴とするメモリシステム。
  2. 請求項１において、前記モジュールには、前記バッファが複数個配置されており、複数個のバッファはそれぞれ前記データ配線により、前記コントローラと接続されていることを特徴とするメモリシステム。
  3. 請求項１又は２において、前記バッファは、更に、コマンド・アドレス配線及びクロック配線によって、前記コントローラと接続されていることを特徴とするメモリシステム。
  4. 請求項３において、前記バッファは、前記コマンド・アドレス配線及びクロック配線にそれぞれ対応した内部コマンド・アドレス配線及び内部クロック配線により、前記モジュールの各メモリ回路と接続されていることを特徴とするメモリシステム。
  5. 請求項４において、前記内部コマンド・アドレス配線及び前記内部クロック配線は前記モジュールの複数のメモリ回路に共通に使用されることを特徴とするメモリシステム。
  6. 請求項１乃至５のいずれかにおいて、前記メモリ回路は、ＤＲＡＭであり、前記メモリコントローラと前記バッファとの間の前記データ配線には、双方向にデータが送受されることを特徴とするメモリシステム。
  7. 複数のメモリ回路をそれぞれ搭載した複数のモジュールと、前記複数のモジュールの各メモリ回路を制御するコントローラとを備えたメモリシステムにおいて、前記各モジュールには、少なくとも一つのバッファが設けられており、当該各モジュールのバッファは、他のモジュールのバッファ及び／又は前記コントローラとデータ伝送用のデータ配線により接続されていることを特徴とするメモリシステム。
  8. 請求項７において、前記各モジュールのバッファは、他のモジュールのバッファ及び／又は前記コントローラとコマンド・アドレス配線及びクロック配線によって接続されていることを特徴とするメモリシステム。
  9. 請求項７又は８において、前記データ配線は、前記複数のモジュール上のバッファと前記メモリコントローラとをカスケード接続することによってディジーチェーンを構成していることを特徴とするメモリシステム。
  10. 請求項７において、前記複数のモジュールの各バッファは、前記データ配線により、直接、前記メモリコントローラに接続されていることを特徴とするメモリシステム。
  11. 請求項１０において、前記複数のモジュールの各バッファは、更に、コマンド・アドレス配線及びクロック配線によって、直接、前記メモリコントローラに接続されていることを特徴とするメモリシステム。
  12. 請求項１１において、前記データ配線、前記コマンド・アドレス配線、及び前記クロック配線により、直接、前記メモリコントローラに接続された前記モジュールのバッファに対して、データ配線、コマンド・アドレス配線、及びクロック配線によりカスケード接続された他のモジュール上に配列されたバッファとを有することを特徴とするメモリシステム。
  13. 請求項８乃至１２のいずれかにおいて、前記各モジュールの複数のメモリ回路は、複数のランクに区分されており、同一ランクに属する複数モジュールの前記メモリ回路は同時にアクセスの対象となることを特徴とするメモリシステム。
  14. 請求項１２又は１３のいずれかにおいて、前記データ配線上のデータ伝送速度は、前記各モジュール上の前記バッファと各メモリ回路間の内部データ配線上のデータ伝送速度より速いことを特徴とするメモリシステム。
  15. 請求項１４において、前記コマンド・アドレス配線及び前記クロック配線上の伝送速度は、当該コマンド・アドレス配線及びクロック配線にそれぞれ対応して前記バッファと各メモリ回路間の伝送速度よりも速いことを特徴とするメモリシステム。
  16. 請求項１４において、前記データ配線には、複数のモジュールのバッファに対するデータがパケット化されて伝送され、前記バッファではパケット化されたデータを分離することを特徴とするメモリシステム。
  17. 請求項１５において、前記コマンド・アドレス配線及び前記クロック配線は、複数のモジュールのバッファに対するコマンド・アドレス及びクロックがパケット化して伝送され、前記バッファは、前記コマンド・アドレスを分離すると共にクロックを分周する機能を備えていることを特徴とするメモリシステム。
  18. バッファ及び当該バッファに接続されたメモリ回路を搭載したモジュールと、該モジュール上の前記バッファに接続されたメモリコントローラとを備え、前記メモリコントローラと前記バッファとの間の伝送速度は、前記モジュール上の前記バッファと、当該バッファに接続されたメモリ回路との間の伝送速度より速いことを特徴とするメモリシステム。
  19. 請求項１８において、前記バッファを有するモジュールは、複数個配列されており、前記各モジュールのバッファは、前記メモリコントローラに対して、順次、データ配線、コマンド・アドレス配線、及び、クロック配線により、カスケード接続され、更に、各モジュールでは、前記メモリ回路と前記バッファとが内部データ配線、内部コマンド・アドレス配線、及び、内部クロック配線によって接続され、前記データ配線、コマンド・アドレス配線、及び、クロック配線上の伝送速度は、前記内部データ配線、内部コマンド・アドレス配線、及び、内部クロック配線上の伝送速度よりも速いことを特徴とするメモリシステム。
  20. 請求項１９において、前記各モジュールに搭載される前記メモリ回路は、ＤＲＡＭであり、該各モジュール上において、当該モジュールのバッファとＤＲＡＭとの間には、互いに衝突しないタイミングで双方向にデータフェーズ信号が送信されており、前記ＤＲＡＭ及びバッファでは、受信したデータフェーズ信号を基準として、内部クロックを生成し、該内部クロックにしたがって、データの受送信を行うことを特徴とするメモリシステム。
  21. 第１の内部クロックにしたがってデータの受信を行う第１のデバイスと、第２の内部クロックにしたがってデータの受信を行う第２のデバイスとを備え、第１及び第２のデバイスとの間で、双方向にデータの送受を行うデータ伝送方法において、第１及び第２のデバイス間で、同一配線上に、互いに衝突しないタイミングで連続的に第１及び第２のデータフェーズ信号を双方向に送信しておき、第１のデバイスでは、前記第１のデータフェーズ信号のタイミングを参照して、データを第２のデバイスに送信し、他方、第２のデバイスでは、前記第２のデータフェーズ信号のタイミングを参照して、データを第１のデバイスに送信することを特徴とするデータ伝送方法。
  22. 請求項２１において、前記第２のデバイスでは、受信した第１のデータフェーズ信号にしたがって、前記第２の内部クロックを生成し、該第２の内部クロックにしたがって、前記第１のデバイスからのデータを受信する一方、前記第１のデバイスでは、受信した第２のデータフェーズ信号にしたがって、前記第１の内部クロックを生成し、該第１の内部クロックにしたがって、前記第２のデータフェーズ信号を生成すると共に、第２のデバイスからのデータを受信することを特徴とするデータ伝送方法。
  23. 請求項２１又は２２において、前記第１のデバイスでは、双方向に伝送される第１及び第２のデータフェーズ信号のうち、当該第１のデバイスから出力される第１のデータフェーズ信号をサプレスし、他方、前記第２のデバイスでは、双方向に伝送される第１及び第２のデータフェーズ信号のうち、当該第２のデバイスから出力される第２のデータフェーズ信号をサプレスすることを特徴とするデータ伝送方法。
  24. 請求項２１乃至２３のいずれかにおいて、前記第１及び第２のデバイスは、それぞれ、バッファ及びＤＲＡＭであり、前記ＤＲＡＭには外部クロックが与えられており、当該外部クロックと受信した前記第１のデータフェーズ信号とにより、前記第２のクロックを生成することを特徴とするデータ伝送方法。
  25. 請求項２１乃至２３のいずれかにおいて、前記第１及び第２のデバイスは、ＤＬＬを使用して、前記第２及び第１のデータフェーズ信号から第１及び第２の内部クロックを生成することを特徴とするデータ伝送方法。
  26. 第１及び第２のデバイスとの間で、データの送受を行うデータ伝送システムにおいて、第１及び第２のデバイスの送信側は、前記データの送信の際、前記データの送信とは無関係に連続的に、前記データの所定の位相をあらわすデータフェーズ信号を送信する手段を備え、前記第１及び第２のデバイスの受信側は、前記データフェーズ信号に基づいて、前記受信側の内部クロックを再生し、再生された内部クロックにしたがって前記データを受信する手段を備えていることを特徴とするデータ伝送システム。
  27. 第１及び第２のデバイスとの間で、双方向にデータの送受を行うデータ伝送システムにおいて、第１及び第２のデバイスは、それぞれ、前記データの送信の際、前記データの送信とは無関係に連続的に、前記データの所定の位相をあらわすデータフェーズ信号を送信し、当該データフェーズに基づいて、前記データを送信する送信手段を備え、前記第１及び第２のデバイスは、それぞれ、前記データフェーズ信号に基づいて、前記受信側の内部クロックを再生し、再生された内部クロックにしたがって前記データを受信する受信手段を備えていることを特徴とするデータ伝送システム。
  28. 請求項２７において、前記第１及び第２のデバイスは、それぞれ、バッファ及びＤＲＡＭであり、前記バッファの送信手段は、前記データフェーズ信号として、前記ＤＲＡＭに対して、書込データフェーズ信号を出力する手段を有すると共に、前記バッファの受信手段は、前記データフェーズ信号として、前記ＤＲＡＭからの読出データフェーズ信号を受信する手段を有しており、前記ＤＲＡＭの受信手段は、前記書込データフェーズ信号から、前記データ受信用の内部クロックを再生する手段と、当該再生された内部クロックに応じて、前記データを受信する手段とを備え、更に、前記ＤＲＡＭの送信手段は、受信した前記書込データフェーズ信号に依存したタイミングで、前記データフェーズ信号として、読出データフェーズ信号を出力する手段を有していることを特徴とするデータ伝送システム。
  29. 請求項２８において、前記書込データフェーズ信号及び前記読出データフェーズ信号とは互いに異なるタイミングで、双方向に、同一の信号線上に送信されることを特徴とするデータ伝送システム。
  30. 請求項２８において、前記書込データフェーズ信号及び前記読出データフェーズ信号とは互いに異なるタイミングで、双方向に、互いに異なる信号線上に送信されることを特徴とするデータ伝送システム。
  31. 請求項２８乃至３０のいずれかにおいて、前記バッファの前記読出データフェーズ信号受信手段は、バッファ内部クロックと前記読出データフェーズ信号とからデータ受信用バッファ内部クロックを再生する手段を備え、他方、前記ＤＲＡＭの読出データフェーズ信号出力手段は、外部クロックと、受信した前記書込データフェーズ信号とから前記読出データフェーズ信号を出力するＤＲＡＭ内部クロックを再生する手段を有していることを特徴とするデータ伝送システム。
  32. 複数のメモリ回路と、バッファとを備え、前記バッファからコマンド・アドレス信号を前記複数のメモリ回路に送信すると共に、前記バッファと前記複数のメモリ回路との間では、前記コマンド・アドレス信号に伴うデータ信号を送受するメモリモジュールであって、前記複数のメモリ回路及びバッファの少なくとも一方には、前記コマンド・アドレス信号と前記データ信号との間に前記メモリ回路の搭載位置に依存して生じるタイミングスキューを吸収するスキュー吸収手段を含むこと　を特徴とするメモリモジュール。
  33. 請求項３２において、前記メモリ回路はＤＲＡＭであり、前記コマンド・アドレス信号は前記バッファから前記メモリ回路に出力されるバッファクロックに整合して出力されることを特徴とするメモリモジュール。
  34. 請求項３３において、前記スキュー吸収手段は前記複数のメモリ回路及びバッファにそれぞれ設けられていることを特徴とするメモリモジュール。
  35. 請求項３４において、前記データ信号は当該データ信号の位相をあらわすデータフェーズ信号に整合して、前記複数のＤＲＡＭとバッファ間で送受されることを特徴とするメモリモジュール。
  36. 請求項３５において、前記バッファとＤＲＡＭとの間には、互いに衝突しないタイミングで双方向に前記データフェーズ信号が送信されており、前記ＤＲＡＭ及びバッファでは、受信したデータフェーズ信号を基準として、内部クロックを生成し、該内部クロックにしたがって、データの受送信を行うことを特徴とするメモリモジュール。
  37. 請求項３５において、前記バッファとＤＲＡＭとの間には、互いに異なる配線を介して双方向に前記データフェーズ信号が送信されており、前記ＤＲＡＭ及びバッファでは、受信したデータフェーズ信号を基準として、内部クロックを生成し、該内部クロックにしたがって、データの受送信を行うことを特徴とするメモリモジュール。
  38. 請求項３６において、前記ＤＲＡＭには、前記バッファクロックに整合してコマンド・アドレス信号が前記バッファから与えられ、更に、前記データフェーズ信号として前記バッファからライトデータフェーズ信号（ＷＤＰＳ）が与えられ、前記ＤＲＡＭのスキュー吸収手段は前記バッファクロックから前記コマンド・アドレス信号を受信するための複数の位相クロックを生成する手段と、前記ＷＤＰＳからデータ受信用ＤＲＡＭ内部位相クロックを生成する手段と、前記位相クロックに整合して受信されたコマンド・アドレス信号を前記データ受信用ＤＲＡＭ内部位相クロックにドメインクロッシングして、乗せかえる手段を備えていることを特徴とするメモリモジュール。
  39. 請求項３８において、前記ＤＲＡＭは、前記ＷＤＰＳに基づいて、前記データフェーズ信号としてリードデータフェーズ信号（ＲＤＰＳ）を前記バッファに出力し、前記バッファの前記スキュー吸収手段は前記ＤＲＡＭから受信したＲＤＰＳからデータ受信用バッファ内部位相クロックを生成する手段と、前記ＷＤＰＳに基づいてバッファ内部位相クロックを生成する手段と、前記ＲＤＰＳに整合して入力される読出データ信号を前記バッファ内部位相クロックに乗せかえる手段とを含むことを特徴とするメモリモジュール。
  40. 請求項３６において、前記ＤＲＡＭには、前記データフェーズ信号として前記バッファからライトデータフェーズ信号（ＷＤＰＳ）が与えられると共に、前記ＷＤＰＳに整合してデータ信号が入力され、更に、前記ＤＲＡＭのスキュー吸収手段は前記ＷＤＰＳからデータ受信用ＤＲＡＭ内部位相クロックを生成する手段と、前記バッファクロックから複数の位相クロックを生成する手段と、前記データ受信用ＤＲＡＭ内部位相クロックに整合して受信されたデータ信号を前記複数の位相クロックにドメインクロッシングして、乗せかえる手段を備えていることを特徴とするメモリモジュール。
  41. 請求項４０において、前記ＤＲＡＭはバッファクロックに基づいて、リードデータフェーズ信号（ＲＤＰＳ）を出力し、前記バッファの前記スキュー吸収
    手段は前記ＲＤＰＳに基づいてデータ受信用バッファ内部位相クロックを生成する手段と、前記グローバルクロックに基づいてバッファ内部位相クロックを生成する手段と、前記ＤＲＡＭから読み出され、前記データ受信用バッファ内部位相クロックにしたがって受信されたデータ信号を前記バッファ内部位相クロックに乗せかえ、ドメインクロッシングを行う手段を含むことを特徴とするメモリモジュール。
  42. 複数のメモリ回路と、バッファとを備え、前記バッファからコマンド・アドレス信号を前記複数のメモリ回路に送信すると共に、前記バッファと前記複数のメモリ回路との間では、前記コマンド・アドレス信号に伴うデータ信号が送受されるメモリモジュールであって、前記複数のメモリ回路及びバッファとの間では、前記データ信号を前記メモリ回路及びバッファから交互に同一信号線上に伝送されるデータフェーズ信号に整合して送受すると共に、前記バッファは前記メモリ回路及び前記バッファにおける前記データフェーズ信号の送信時間を規定するコントロール信号を出力する手段を備えていることを特徴とするメモリモジュール。
  43. 請求項４２において、前記メモリ回路は前記コントロール信号を受けて、前記データフェーズ信号の送信を制御するコントロール回路を含むことを特徴とするメモリモジュール。
  44. 請求項４２において、前記バッファは内部で発生される前記コントロール信号により、前記データフェーズ信号の前記メモリ回路への送信を制御することを特徴とするメモリモジュール。
  45. 複数のメモリ回路と、メインクロックに応じて前記複数のＤＲＡＭを制御する制御回路とを含み、前記複数のメモリ回路と前記制御回路とは、データ信号を送受する第１の配線と、前記第１の配線とは長さの異なる第２の配線によって接続されているメモリシステムにおいて、
    前記制御回路は前記メインクロックをｎ（ｎは２以上の正整数）分周したクロック信号を得、コマンド・アドレス信号を前記ｎ分周したクロック信号に整合させて前記第２の配線を介して複数のメモリ回路に対して出力すると共に、前記ｎ分周したクロック信号と所定の周波数関係を有し、前記データ信号の位相をあらわすデータ位相信号（ＤＰＳ）を第１の配線を介して出力し、前記複数のメモリ回路は前記第１及び第２の配線間の配線長の差によって生じるタイミングスキューを前記データ位相信号を用いて吸収することを特徴とするメモリシステム。
  46. 請求項４５において、前記メモリ回路はＤＲＡＭであり、前記データ位相信号（ＤＰＳ）は前記メインクロックをｎ分周した周波数を有していることを特徴とするメモリシステム。
  47. 請求項４６において、前記制御回路は前記ＤＲＡＭと共にモジュール上に搭載されたバッファであり、当該バッファには、メモリコントローラからグローバルクロックが前記メインクロックとして供給されることを特徴とするメモリシステム。
  48. 請求項４６において、前記制御回路は前記ＤＲＡＭと前記第１及び第２の配線によって直接接続されたメモリコントローラであり、前記メモリコントローラには、前記メインクロックとしてシステムクロックが与えられることを特徴とするメモリシステム。
  49. 請求項４６において、前記制御回路は前記ｎ分周したクロック信号と共に、前記クロック信号と整合したコマンド・アドレス信号を前記第２の配線を介して、前記ＤＲＡＭに出力し、更に、前記クロック信号と同じ周波数のデータ位相信号を前記第１の配線を介して、前記ＤＲＡＭに出力し、前記ＤＲＡＭは前記クロック信号に整合して、前記制御回路から受信したコマンド・アドレス信号を受信した前記データ位相信号のタイミングに乗せかえることによって、前記タイミングスキューを吸収することを特徴とするメモリシステム。
  50. 請求項４９において、周期内に転送されるコマンド・アドレス信号が最大ｍ回である場合、前記ＤＲＡＭは、各コマンド・アドレス信号を１／ｍ位相毎に、ｎ分周された前記クロック信号のタイミングから生成された内部クロック信号のいずれかにより受信することを特徴とするメモリシステム。
  51. 請求項５０において、前記ＤＲＡＭ１１０は更に前記制御回路から受信した前記データフェーズ信号のタイミングから１／ｍ位相ごとに内部データ位相クロックを生成し、前記内部クロック信号と前記内部データ位相クロックとを対応付けておき、内部コマンド・アドレス信号を前記内部クロック信号から前記内部データ位相クロックのあらかじめ対応付けられた１つに受け渡すことによって、内部コマンド・アドレス信号を生成することを特徴とするメモリシステム。
  52. 請求項５１において、前記制御回路は各ＤＲＡＭに書き込まれるデータ信号をデータフェーズ信号のタイミングに整合して、ＤＲＡＭに送信され、周期内に転送されるデータ信号が最大ｋ回である場合、ＤＲＡＭは前記制御回路より送信されたデータフェーズ信号のタイミングから１／ｋ位相ごとに生成された内部クロック信号のいずれかにしたがって、格納されることを特徴とするメモリシステム。
  53. 請求項５２において、前記ＤＲＡＭからデータ信号を読み出す際、前記ＤＲＡＭは、前記制御回路から与えられたデータ位相信号（ＷＤＰＳ）に基づいて、データ位相信号（ＲＤＰＳ）を生成し、読み出されたデータ信号をＲＤＰＳのタイミングに整合して送信することを特徴とするメモリシステム。
  54. 請求項５３において、前記制御回路は、前記ＤＲＡＭからのＲＤＰＳを受けると、当該ＲＤＰＳのタイミングから１／ｋ位相ごとに生成された内部クロック信号のいずれかにより受信し、当該内部クロック信号と、前記制御回路内で生成されたＷＤＰＳのタイミングから１／ｋ位相ごとに内部生成された内部クロックとを対応付けておき、前記内部クロック信号により受信されたデータ信号を前記内部クロックのあらかじめ対応づけられた１つに受け渡すことにより、内部リードデータ信号を生成することを特徴とするメモリシステム。
  55. 請求項５４において、前記コマンド・アドレス信号は前記ｎ分周したクロック信号の立ち上がり、立下りエッヂに同期して、前記制御回路から送信され、前記ｎ分周したクロック信号の立ち上がり、立下りエッヂに同期してＤＲＡＭに取り込まれることを特徴とするメモリシステム。
  56. 請求項４６において、前記制御回路は前記ｎ分周したクロック信号と共に、前記クロック信号と整合したコマンド・アドレス信号を前記第２の配線を介して、前記ＤＲＡＭに出力し、更に、前記クロック信号と同じ周波数のデータ位相信号を前記第１の配線を介して、前記ＤＲＡＭに出力し、前記ＤＲＡＭは前記クロック信号に整合して、前記制御回路から受信したデータ信号を受信した前記データ位相信号のタイミングに乗せかえることによって、前記タイミングスキューを吸収することを特徴とするメモリシステム。
  57. 請求項５６において、前記ＤＲＡＭ１１０は、前記制御回路から受信した前記データフェーズ信号のタイミングから１／ｍ位相ごとに内部データ位相クロックを生成する手段と、前記ｎ分周されたクロック信号から１／ｍ位相ごとに内部クロックを生成する手段とを備え、前記内部データ位相クロックと前記内部クロックを対応付けておき、内部データ信号を前記内部データ位相クロックから前記内部クロックのあらかじめ対応付けられた１つに受け渡すことによって、内部データ信号を生成することを特徴とするメモリシステム。
  58. 請求項５７において、前記制御回路は各ＤＲＡＭから読み出されたデータ信号をデータフェーズ信号（ＲＤＰＳ）のタイミングに整合して、ＤＲＡＭから受信し、周期内に転送されるデータ信号が最大ｋ回である場合、前記制御回路は前記ＤＲＡＭより送信されたＲＤＰＳのタイミングから１／ｋ位相ごとに生成された内部データ位相クロックと、前記制御回路の内部位相クロックとを対応付けることによって格納することを特徴とするメモリシステム。
  59. 請求項４５において、前記データ位相信号は前記制御回路と前記メモリ回路との間で、同一或いは異なる信号線を介して送受されることを特徴とするメモリシステム。
  60. 請求項４５において、前記複数のＤＲＡＭは単一のモジュール上に搭載されており、前記制御回路は前記複数のＤＲＡＭと実質的に同一の長さの配線長を有する第１の配線によって接続されると共には、前記第１の配線よりも長い配線長を有する第２の配線とによって接続されたメモリコントローラであり、前記メモリコントローラには、前記メインクロックとしてシステムクロックが与えられ、且つ、前記複数のＤＲＡＭに第２の配線を介して前記システムクロックを分周して、ｎ分周されたクロック信号として送信すると共に、前記データ位相信号を前記クロック信号と同一の周波数で送信する構成を備えていることを特徴とするメモリシステム。
  61. 請求項６０において、前記モジュール上の前記複数のＤＲＡＭには、複数のグループに区分されており、各グループにはそれぞれ個別に、前記第２の配線が施されていることを特徴とするメモリシステム。
  62. 請求項６２において、前記第１の配線に送信される前記データ位相信号は前記ｎ分周されたクロック信号の位相に対して先行する位相を備えていることを特徴とするメモリシステム。
  63. 請求項６０において、前記モジュール上の前記複数のＤＲＡＭは複数のグループに区分されると共に、複数のグループには共通の前記第２の配線が施されていることを特徴とするメモリシステム。
  64. 請求項６３において、前記複数のグループに与えられる前記データ位相信号には、互いに異なる位相オフセット値が与えられていることを特徴とするメモリシステム。
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