JP2006338689A - メモリシステム - Google Patents

Abstract

【課題】 複数のモジュール上に、それぞれ複数のDRAMを搭載し、モジュール上の複数のDRAMとの間で、クロック信号、及び、データ信号の送受を行うメモリコントローラを備えたメモリシステムにおいて、クロック信号配線及びデータ信号配線とトポロジーを同じにした場合、DRAMの数の増加に応じて、クロック信号の種類も増加させる必要があり、この結果、クロック信号の周波数が高くなると、放射ノイズの問題が生じる。
【解決手段】 複数のモジュールに、それぞれ複数のDRAMを設け、各DRAMとメモリコントローラ(MC)とをデータ配線及びクロック配線によって接続した構成を有するメモリシステムにおいて、クロック配線は、コマンド・アドレス配線と同様に、各モジュール毎に、専用となるようなトポロジーを備え、他方、データ配線は、各モジュール上の対応するDRAMを接続するトポロジーを備え、このため、クロック／コマンド・アドレス配線は、クロック配線よりも短くなるようなトポロジーを有している。
【選択図】 図１

Description

本発明は、ＤＲＡＭ等の半導体メモリを含むメモリシステム及びその制御方法に関する。

この種のメモリシステムとして、特開２００１−２５６７７２号公報（以下、引用例１と呼ぶ）に記載されたものがある。引用例１では、メモリコントローラMCから各モジュールに供給されたクロック信号は、モジュール上のPLL回路で再生およびバッファリングされてモジュール上の各DRAMに分配される。一方、アドレス及びコマンド信号は各モジュール上のバッファでバッファされて各DRAMに分配され、更に、データ信号はMCより各モジュールのDRAMに並列に供給される。

引用例１では、各モジュール上のデータ配線が、マザーボード上のデータバスに対して分岐を構成しないトポロジーが示されており、これにより、信号の動作周波数をあげることが可能である。

特開２００１−２５６７７２号公報 特願２００１−２３６７５９号

しかしながら、引用例１は、モジュール上の配線構造を開示しているだけで、アドレスコマンド信号及びデータ信号のタイミングと、クロック信号とを同期させることについて、全く記載していない。このため、引用例１から、アドレスコマンド信号、データ信号、及びクロック信号のタイミング関係、並びに、そのタイミング関係を利用して、アドレスコマンド信号及びデータ信号をDRAMとの間で送受信する具体的な構成を類推することはできない。

特に、高周波でメモリシステムを動作させるためには単純な信号品質の改善だけでなく信号送受信時のクロック同期化をタイミングロスなく行うことが重要な問題である。引用例１の場合、アドレス信号、コマンド信号とクロック信号はともにモジュール上でバッファリングされているため、DRAM端での信号タイミングはそれぞれのバッファするデバイス特性に依存して、タイミングのミスマッチが生じる。また、データ信号とクロック信号は信号配線のトポロジーが全く異なり、その結果、信号タイミングも異なるため、DRAM内でいかにデータ信号をクロック信号に整合させて送受信させるかが大きな問題となる。

更に、本発明者は先に特願２００１−２３６７５９号（以下、引用例２と呼ぶ）を出願した。引用例２には、図５９に示されたメモリシステムが記載されており、図示されているように、データ信号を送受するデータ配線１０２₁、１０２_２、１０２３、１０２_４の束ごとに、当該データ配線１０２₁、１０２_２、１０２３、１０２_４の束に対応したクロック信号用配線１０３_１、１０３_２、１０３_３、１０３_４がメモリコントローラMCから各モジュール上のDRAMに接続される構成が示されている。この構成では、データ信号に関する限りこのクロック信号にタイミングを整合させることで受送信時の問題はない。

しかしながら、システム上にデータ信号の束ごとに、クロック信号を生成する必要があり、データ信号の束が多くなると、クロック信号も多くなり、データ信号及びクロック信号の周波数が高周波になると、放射ノイズの問題が生じる恐れがある。

更に、図５９に示されたメモリシステムでは、コマンド信号及びアドレス信号（以下、総称して、コマンド・アドレス信号と呼ぶ）は各モジュールでバッファリングされていないが、分岐を有する配線構成となっているため高周波で動作させることは困難である。また、引用例２には、各モジュールにバッファを設け、当該バッファによりコマンド・アドレス信号をバッファリングする構成も明らかにされているが、クロック信号をデータ信号の束ごとに増加させる必要があるため、前述したように、高周波における放射ノイズの発生は避けられないものと考えられる。

本発明の目的は、高周波においても安定に動作するメモリシステムを提供することである。

本発明の他の目的は、放射ノイズによる影響を考慮する必要の無いトポロジーを有するメモリシステムを提供することである。

本発明の更に他の目的は、データ信号と、コマンド・アドレス信号との配線トポロジーを変化させたメモリシステムを提供することである。

本発明の他の目的は、前述したトポロジーに適したデータ信号及びコマンド・アドレス信号の送受方法を提供することである。

本発明の第１の態様によれば、データ配線、クロック配線、及び、コマンド・アドレス配線によって互いに接続されたデバイスと当該デバイスを制御するコントローラとを備えたシステムにおいて、前記データ配線のトポロジーは、前記クロック配線／前記コマンド・アドレス配線のトポロジーに比較して、前記デバイスと前記コントローラとの間の距離が短くなるようなトポロジーであり、且つ、前記クロック配線及び前記コマンド・アドレス配線は、互いに同じトポロジーであることを特徴とするシステムが得られる。

本発明の第２の態様によれば、第１の態様において、前記デバイスは、複数のモジュールにそれぞれ搭載されたDRAMによって構成され、前記各モジュール上のDRAMには、個別に設けられた前記クロック配線／前記コマンド・アドレス配線が配線されており、他方、前記各モジュール上の互いに対応するDRAMには、共通の前記データ配線に接続されていることを特徴とするシステムが得られる。

本発明の第３の態様によれば、第２の態様において、前記クロック配線／前記コマンド・アドレス配線は、各モジュール近端部から、遠端部まで延び、各モジュール上のDRAMは、当該クロック配線／前記コマンド・アドレス配線に接続されていることを特徴とするシステムが得られる。

本発明の第４の態様によれば、第２の態様において、前記クロック配線／前記コマンド・アドレス配線は、前記各モジュールの中央領域で、２つに分岐された形で前記各モジュール上のDRAMに接続されていることを特徴とするシステムが得られる。

本発明の第５の態様によれば、第２の態様において、前記デバイスは、複数のモジュール内に設けられ、同時に読出及び書込の対象となるランク分けされたDRAMを備え、前記データ配線は複数のランクにおける対応するDRAMに接続されると共に、各ランクのDRAMには、共通のクロック配線・アドレス配線が施されていることを特徴とするシステムが得られる。

本発明の第６の態様によれば、第２〜５の態様のいずれかにおいて、前記コントローラ及び前記各DRAMは、前記データ配線上に出力されるデータ信号のタイミングと、前記クロック配線／前記コマンド・アドレス配線に出力されるクロック信号／コマンドとのタイミングとを整合させるコントローラ側整合手段及びDRAM側整合手段をそれぞれ備えていることを特徴とするシステムが得られる。

本発明の第７の態様によれば、第６の態様において、前記コントローラ側整合手段は、前記データ配線上に、前記データ配線上に、連続反転データ信号を擬似クロック信号として出力する手段と、前記クロック配線にクロック信号を出力する手段と、前記コマンド・アドレス配線に前記クロック信号に整合させてコマンドを出力する手段とを有し、他方、DRAM側整合手段は、前記データ配線を介して与えられる前記擬似クロック信号に応じて、当該DRAM内部のデータクロックを生成する内部データクロック生成手段と、前記クロック配線上のクロック信号に整合して送信されて来るコマンドを前記クロック信号のタイミングから前記DRAM内部のデータクロックに乗せ換える手段とを有していることを特徴とするシステムが得られる。

本発明の第８の態様によれば、第７の態様において、前記メモリコントローラは、更に、前記擬似クロック信号を用いて、前記デバイス及びメモリコントローラにおける位相が保持された後、周期的にサンプリングクロックを発生するサンプリングクロック発生手段を備え、他方、前記デバイスは、前記位相保持後、前記サンプリングクロックにしたがって、以降のデータ信号の位相を調整する位相調整手段を備えていることを特徴とするシステムが得られる。

本発明の第９の態様によれば、第８の態様において、前記サンプリングクロック発生手段は、データ信号のクロック発生頻度及びクロック周波数のいずれかを低下させることによって前記サンプリングクロックを生成する手段、前記サンプリングクロックを前記データ配線に出力する手段とを有していることを特徴とするシステムが得られる。

本発明の第１０の態様によれば、第８の態様において、前記サンプリングクロック発生手段は、データ信号のクロック発生頻度及びクロック周波数のいずれかを低下させることによって前記サンプリングクロックを生成する手段、前記サンプリングクロックをサンプリング専用のデータ配線に出力する手段とを有していることを特徴とするシステムが得られる。

本発明の第１１の態様によれば、第９又は１０の態様において、前記サンプリングクロックを伝送する前記データ配線は複数のデバイスにより共通に使用されることを特徴とするシステムが得られる。

本発明の第１２の態様によれば、第９又は１０の態様において、前記サンプリングクロックを伝送する前記データ線は、前記メモリコントローラと前記デバイスとの間の双方向伝送に使用されることを特徴とするシステムが得られる。

本発明によれば、データ配線に接続されたデバイスを複数のモジュールに分散して配置したシステムにおいて、データ配線とクロック配線／コマンド・アドレス配線とのトポロジーを互いに相違させると共に、クロック配線／コマンド・アドレス配線を各モジュール毎に専用的に配置し、他方、データ配線を複数のモジュール上のデバイスに共通に接続することにより、各モジュール毎にクロック信号を分配すれば良く、クロック信号の数を減少させることができ、クロック信号の周波数を上昇させることができる。

また、本発明では、初期化時に連続反転データ信号の送受によってコントローラ及びデバイスは個別の内部データクロックを設定し、当該内部データクロックによって個別に動作することにより、クロック信号及びデータ信号の遅延時間の相違による影響を除くことができる。更に、周期的にサンプリングを行うことにより、位相の変化による誤動作をも防止できる。

図１を参照して、本発明に係るメモリシステムの構成を概略的に説明する。図示されたメモリシステムは、マザーボード５０上に搭載されたメモリコントローラ（MC）５５と、マザーボード５０にコネクタ（図示せず）を介して立設された第１及び第２のモジュール５１及び５２とを有している。この例の場合、各モジュール５１、５２の表及び裏に、複数のメモリデバイス（ここでは、DRAM）５６が、図示されているように、並列に実装されている。即ち、DRAM５６は、各モジュール５１、５２の長手方向と交叉する方向（即ち、短辺方向）に対して、互いに間隔をおいて並列に配置されている。尚、各モジュール５１、５２の表或いは裏のいずれか一方の面上に、複数のメモリデバイスが配置されている場合にも、本発明は同様に適用できる。

メモリコントローラ（MC）５５は、各モジュール５１、５２上のDRAM５６とデータ配線DAにより接続されている。図示されているように、データ配線DAは、マザーボード５０上の配線と、コネクタからDRAM５６までのモジュール上の配線とを有しており、各モジュール５１、５２上には、モジュール５６配線が施されている。また、図示されたデータ配線DAは、モジュール５１、５２上の表裏に搭載されたDRAM５６を接続する形で終端部５８まで延在している。即ち、データ配線DAはメモリコントローラMC５５と各モジュール５１、５２のDRAM５６との間に、実質的に分岐のないトポロジーで実効配線インピーダンスを整合して接続される。この場合、各モジュール５１、５２は、共通のデータ配線DAにより接続されたDRAM５６を有している。図では、一組のデータ配線DAと、当該データ配線DAに接続されるモジュール５１、５２上のDRAM５６のみを示しているが、他のDRAM５６も同様にデータ配線により接続されている。

図示されたメモリシステムは、クロック配線／コマンド・アドレス配線（以下、第１及び第２のクロック／コマンド・アドレス配線と呼ぶ）６１及び６２を各モジュール５１、５２毎に、個別に有している点で、先に引用した引用文献１及び２と相違している。即ち、第１のクロック／コマンド・アドレス配線６１はモジュール５１に接続され、モジュール５１上のDRAM５６に共通に接続されている。他方、第２のクロック／コマンド・アドレス配線６２はモジュール５２に接続され、モジュール５２のDRAM５６に共通に接続されている。言い換えれば、第１及び第２のクロック／コマンド・アドレス配線６１、６２は、それぞれモジュール５１及び５２における専用配線であり、各モジュール６１、６２上で終端されている点を特徴としている。

この構成では、第１のクロック／コマンド・アドレス配線６１を介して、メモリコントローラ（MC）５５から、モジュール５１にクロック信号及びコマンド・アドレス信号が供給され、他方、第２のクロック／コマンド・アドレス配線６２を介して、メモリコントローラ（MC）５５から、モジュール５２にクロック信号及びコマンド・アドレス信号が供給される。ここで、コマンド・アドレス信号とは、前述したように、コマンド信号及び／又はアドレス信号の意味であり、両者を総称して述べる場合に使用する。

図示されているように、各クロック／コマンド・アドレス配線は、各モジュール５１、５２に対して、実質上、分岐のないトポロジーで配線されており、各DRAM５６に対して実効配線インピーダンスを整合して構成されている。この場合、各DRAM端で各配線を引き込むための分岐は存在するが、この引き込みによる信号品質の劣化は無視できる。更に、コマンド・アドレス信号はクロック信号に整合して生成されるため、各DRAMはクロック信号に同期してコマンド・アドレス信号を受信できる。

この構成では、クロック信号及びコマンド・アドレス信号の各DRAMにおける送受信タイミングは、各DRAMにおけるデータ信号の送受信タイミングと異なっていることを考慮しておく必要がある。このため、後述するように、本発明では、システム初期化時に、連続的に反転を繰り返す連続反転データ信号を擬似クロック信号として、データ配線DAを介してメモリコントローラ（MC）５５と各DRAM５６との間で双方向に伝達する。

この場合、まず、メモリコントローラ（MC）５５から連続反転データ信号を送出し、各DRAM５６内で当該クロック信号をソースにしてデータ位相を保持した後、内部データ位相クロックを生成し、データ配線DAを介してデータ信号の送受信を可能にする。更に、各DRAMの連続反転データ信号を用いて、メモリコントローラ（MC）５５の初期化動作、タイミング整合動作等が行われるが、これらの初期化動作等については後述する。

図１に示された構成では、クロック信号は、メモリシステムに搭載されているモジュールの組数しか必要としない。前述したように、データ信号とコマンド・アドレス信号の各DRAM５６におけるタイミングは異なるが、後述する整合動作によりタイミングの相違の問題は解決される。

図２及び図３を参照すると、図１に示されたメモリシステムのデータ配線DA及び各クロック／コマンド・アドレス配線の等価回路がそれぞれ概略的に示されている。図２に示されているように、データ配線DAは、メモリコントローラ（MC）５５（送受信用アンプだけで特徴付けられている）、モジュール５１及び５２、及び、終端部５８に接続されている。データ配線DAは、メモリコントローラ（MC）５５とモジュール５１間を接続する伝送線と、モジュール５１及び５２内の配線、モジュール５１、５２間の配線、及び、終端抵抗までの配線とを含んでいる。モジュール５１、５２内の配線は、黒丸で示されたビアホールを介してモジュール表裏に設けられたDRAM５６（ここでは、送受信アンプによってあらわされている）に接続された内部配線を含んでいる。また、各モジュール５１、５２は、モジュールコネクタ及び伝送線を介して互いに接続され、更に、メモリコントローラ（MC）５５とモジュール５１、及びモジュール５２と終端部５８も、伝送線によって接続されている。図示された各モジュール５１、５２の表裏に搭載されたDRAM５６も、送受信用アンプによって特徴付けられている。

一方、図３に示すように、クロック／コマンド・アドレス配線は、メモリコントローラMC５５と個別のメモリモジュール５１又は５２とをモジュールコネクタを介して伝送線によって接続すると共に、各モジュール５１又は５２上のDRAM５６とを内部配線によって接続している。各モジュール５１、５２上の表側に配置されたDRAM５６は、直接内部配線に接続され、他方、裏側のDRAM５６は黒丸で示されたビアホールを介して内部配線に接続されている。

図１において、モジュール５１と５２との間の距離が１０ｍｍであり、伝送線として、特性インピーダンスＺ０及び伝送遅れtpdがそれぞれ３４Ω及び７ps/mmである伝送線を使用した場合、メモリコントローラ（MC）５５とモジュール５１との間の配線長１２０ｍｍ、伝送遅延時間は７００psであり、メモリコントローラ（MC）５５とモジュール５２との間の配線長１２０ｍｍ、伝送遅延時間は８４０psであった。

図４を参照して、図１に示された本発明の一実施形態に係るメモリシステムの配線をより具体的に説明する。図４に示されたメモリコントローラ（MC）５５は、クロック発生器６５に接続される一方、図１に示された形式で、クロック／コマンド・アドレス配線６１、６２及びデータ配線DAにより、モジュール５１、５２のDRAM５６と接続されている。図示されているように、各モジュール５１、５２には、複数のDRAM５６が搭載されており、各DRAM５６には、各モジュール５１、５２に接続されるクロック／コマンド・アドレス配線６１、６２の接続点の近傍から、順次、番号が付されている。図４の例の場合、モジュール５１のDRAMには、11〜18の番号が付けられており、他方、モジュール５２のDRAMには、21〜28の番号が付されている。

この関係で、以下では、DRAM全体を総称して指す場合には、参照番号５６を使用し、各モジュール５１、５２のDRAMを特定して説明する場合には、DRAMに付された番号を使用して説明する。

また、図４では、クロック／コマンド・アドレス配線６１、６２が、それぞれ、クロック配線６１ｃ、６２ｃとコマンド・アドレス配線６１ｃａ、６２ｃａとに分けて示されている。図１及び図４からも明らかな通り、これらクロック配線とコマンド・アドレス配線とは互いに同一のトポロジーを有し、データ配線DAとは異なるトポロジーを有している。

メモリコントローラ（MC）５５は、クロック発生器６５からのクロックを受けて、各モジュール５１、５２に対応して設けられたクロック配線６１ｃ、６２ｃを介して、各モジュール５１、５２に対して、クロック信号を供給する。一方、各モジュール５１、５２に対するコマンド・アドレス信号は、メモリコントローラ（MC）５５と各モジュール５１、５２とを個別に接続するコマンド・アドレス配線６１ｃａ及び６２ｃａを介して各モジュール５１、５２に供給されている。

クロック配線６１ｃ及びコマンド・アドレス配線６１ｃａは、モジュール５１に設けられたDRAM11〜18に接続され、モジュール５１上の各DRAM11〜18にクロック信号及びコマンド・アドレス信号を供給する。同様に、クロック配線６２ｃ及びコマンド・アドレス配線６２ｃａは、モジュール５２に設けられたDRAM21〜28に接続され、モジュール５２上のDRAM21〜28にクロック信号及びコマンド・アドレス信号を供給する。更に、データ配線DAは、両モジュール５１、５２上の対応する各DRAMとの間で、８ビット単位で、データ信号の送受を行う。

したがって、この例では、モジュール５１、５２の数に等しいクロック／コマンド・アドレス配線が設けられ、他方、各モジュール５１、５２上のDRAM11〜18、21〜28の数に等しい数のデータ配線DAが設けられている。この構成では、前述したように、コマンド・アドレス信号及びクロック信号は、各モジュール毎にメモリコントローラ（MC）５５から供給され、両者は互いに実質上分岐の無いトポロジーを有する配線を介して、各モジュール５１、５２に供給されている（尚、DRAM５６端子に引き込むための分岐は無視できるものとする）。

したがって、各モジュール５１、５２におけるコマンド・アドレス信号とクロック信号に対する配線インピーダンスは、実質上等しく互いに整合されているから、コマンド・アドレス信号は、クロック信号によって各モジュール５１、５２のDRAM11〜18、21〜28によって受信できる。一方、データ配線DAは、図１において説明したように、各モジュール５１、５２のDRAM11〜18、21〜28に分岐の無いトポロジーで実行配線インピーダンスを整合して接続される。

図示されたメモリシステムでは、前述したように、システム初期化時に疑似クロック信号をデータ配線DAに対して双方向に送受し、各DRAM11〜18、21〜28において内部のクロック信号をソースにしてデータ位相を保持して、内部データ位相クロック信号を生成し、その後、データ信号の送受信を実行する。

この構成によれば、クロック信号はメモリシステム上に搭載されているモジュール５１、５２の数の組しか必要としない。また、データ信号とコマンド・アドレス信号のDRAM11〜18、21〜28におけるタイミングは相違しているが、このタイミングの相違は後述する手法により整合される。

図５を参照すると、本発明の一実施形態に係るメモリシステムの変形例が示されている。図５において、図４と対応する部分には、同一の参照番号及び符号が付されており、図４に示されたメモリシステムとは、各モジュール５１、５２に対するクロック／コマンド・アドレス配線６１、６２が各モジュール５１、５２に搭載されたDRAM11〜18、21〜28の中央部に配置されている点で、相違している。

具体的に説明すると、図５において、モジュール５１に接続されるクロック／コマンド・アドレス配線６１は、メモリコントローラ（MC）５５からモジュール５１の中央位置まで延在し、モジュール５１の中央位置で２つに分岐された後、メモリモジュール５１の当該中央位置に対して左右に配置されたDRAM11〜18、21〜28に接続されている。即ち、クロック／コマンド・アドレス配線６１を構成するクロック信号配線６１ｃ及びコマンド・アドレス信号配線６１ｃａは共にモジュール５１の中央位置において２つに分岐されて、それぞれモジュール５１の中央位置両側に配置されたDRAM11〜18に接続されている。同様に、クロック／コマンド・アドレス配線６２を構成するクロック信号配線６２ｃ及びコマンド・アドレス信号配線６２ｃａも、モジュール５２の中央位置において２つに分岐されて、それぞれモジュール５２の中央位置両側に配置されたDRAM21〜28に接続されている。

図示された例では、コマンド・アドレス信号配線６１ｃａ、６２ｃａ、及び、クロック信号配線６１ｃ、６２ｃは、各モジュール５１、５２の中央位置において２つに分岐されている。このため、分岐された位置の前後でインピーダンスの不整合が生じ、信号の反射等が発生する可能性がある。

このことを考慮して、図示された例では、メモリコントローラ（MC）５５から分岐位置である各モジュール５１、５２の中央位置まで、各信号配線として、特性インピーダンスＺ０の配線を使用すると共に、分岐位置以降の各配線を特性インピーダンス２Ｚ０の配線を使用する。これによって、実効的に配線インピーダンスの整合を取ることができる。

即ち、クロック／コマンド・アドレス信号配線６１、６２を２つに分岐した場合、分岐後の配線を分岐前の配線に対して２倍の特性インピーダンスを有する配線を使用することにより、各配線を分岐しても実効的な配線インピーダンスの整合を取ることができる。尚、データ配線DAは図４と同様であるので、説明を省略する。以上説明したことから、図５に示されたメモリシステムにおいても、図４と同様な効果が得られることは明らかである。

図６を参照すると、本発明の一実施形態における他の変形例に係るメモリシステムは、各モジュール５１、５２に同時に書込、読出が行われる複数のDRAM５６群（ここでは、ランクと呼ぶ）を備えている。図示された例では、モジュール５１はランク１とランク２とを有し、他方、モジュール５２はランク３及び４を備えている。図４と同様に、モジュール５１には、当該モジュール５１固有のクロック信号配線６１ａとコマンド・アドレス信号配線６１ｃａとが接続されており、モジュール５２には、当該モジュール５２固有のクロック信号配線６２ａとコマンド・アドレス信号配線６２ａ、６２ｃａが接続されている。これら信号配線６１ａ、６１ｃａ、６２ａ、６２ｃａは、図４と同様に各モジュール５１、５２の一端から各DRAM５６に配線されている。

以下、モジュール５１のランク１に含まれるDRAM５６には、図４と同様に、DRAM11〜18のように、順番に番号が付けられており、他方、ランク２に含まれるDRAM５６にも、DRAM19、110〜115、116の番号が付されている。同様に、モジュール５２のランク３に含まれるDRAM５６には、DRAM21〜28の番号が付されており、他方、ランク４に含まれるDRAM５６にも、DRAM29、210〜215、216の番号が付されている。これらDRAMのうち、DRAM18、116、28、216は、各モジュール５１、５２上のコマンド・アドレス配線６１ｃａ、６２ｃａ及びクロック配線６１ｃ、６２ｃの導入位置から最も離れた位置、即ち、最遠端に接続されたDRAMであり、DRAM11、19、21、29は、各モジュール５１、５２上のコマンド・アドレス配線６１ｃａ、６２ｃａ及びクロック配線６１ｃ、６２ｃの導入位置に対して最も近い位置（最近端）に接続されたDRAMであるものとする。

この構成では、各ランク１、２、３、４のDRAM１１〜１８、１９〜１１６、２１〜２８、及び、２９〜２１６に対して、データ信号の書込、読出が同時に実行される。

図６に示されたメモリシステムでは、同一ランクにおけるDRAM５６群（即ち、DRAM11〜18：19〜116：21〜28：29〜216）とメモリコントローラ（MC）５５とのデータ配線DAの長さは、実質的に同一である。このため、データ配線DAを介して送受されるデータ信号の到着時間は、ほぼ同時であるが、クロック信号およびクロック信号に整合されて各ランク毎にDRAM群（DRAM11〜18：19〜116：21〜28：29〜216）に、アドレス・コマンド配線を介して、取り込まれるアドレス・コマンド信号の到着時間はデータ信号と異なる。

その上、同一ランク内のDRAM11〜18：19〜116：21〜28：29〜216においても、クロック／コマンド・アドレス信号配線は、メモリコントローラ（MC）５５に対して近端に配置されたDRAM11、19、21、29と、遠端に配置されたDRAM18、116、28、216とでは、信号伝播時間分の差がある。例えば、各ランク内の配線長が８５ｍｍ、特性インピーダンスＺ０が５７Ω、実行伝送遅れtpdeffが１１.８ps/mmである場合、遠端と近端との間では、クロック／コマンド・アドレス信号に１００３psの配線遅延が生じる。

このため、各DRAMにおいては、コマンド・アドレス信号とデータ信号とを対応させる必要があり、メモリコントローラ（MC）５５においてはコマンド・アドレス信号に対応する同一ランクのリードデータを識別する必要がある。したがって、配線トポロジーからは５００MHｚ以上の高周波の動作は可能であるが、上記した配線遅延差を考慮すると、コマンド信号とデータ信号とを整合させることが必要となる。特に、１Gps以上でメモリシステムを動作させる場合には、コマンド信号とデータ信号との間の時間差を整合することが不可欠となる。

本発明は、後述するように、この時間差をDRAM及びメモリコントローラ（MC）５５内で整合させ、高周波(1Gbps以上)における動作を可能にすることを企図している。ここでは、図４、５、及び、６に適用できる時間差を整合する方法について説明する。このための方法としては、種々の方法が考えられるが、以下では、３つの方法を実施例として提案する。

先ず、図４〜６に示された本発明の構成を採用したメモリシステムでは、時間差整合を行うために、各DRAM側においてデータ信号と、クロック信号／コマンド・アドレス信号とのタイミングを整合させる初期化動作（以下、初期化１と呼ぶ）、次に、メモリコントローラ(MC)側において、各DRAMのデータ信号と、クロック信号／コマンド・アドレス信号とのタイミングを識別する初期化動作（以下、初期化２と呼ぶ）、及び、各DRAM側において、どのクロック信号のタイミングでデータ信号が送られて来ているかを識別する初期化動作（以下、初期化３と呼ぶ）が必要である。更に、メモリコントローラ（MC）では、DRAMからデータを読み出す場合には、DRAMからのリードデータのタイミングを識別する初期化動作（以下、初期化4と呼ぶ）も必要になる。

ここでは、まず、本発明の理解を容易にするために、上記した初期化動作が終了した後における通常動作を説明しておく。

図７を参照して、本発明の一実施形態に係るメモリシステムの通常動作の一例を説明する。図示された動作は、図４〜図６に示された複数のモジュール又はランクを有するメモリシステムに同様に適用できるが、ここでは、図４に適用されたものとして、図７の動作を説明する。

DRAM11〜18はモジュール５１に図４に示されたレイアウトで配置されているものとする。本発明に係るメモリシステムのメモリコントローラ（MC）５５は、クロック信号の立ち上がりエッジに信号有効幅の中心が一致するように、コマンド・アドレス信号を整合して発行する（図７のクロック＠MC及び通常コマンド参照）。また、この例では、メモリコントローラ（MC）５５から、データがクロック信号のエッジに整合する形で出力されている（データ＠MC参照）。

メモリコントローラ（MC）５５は１８７５psの周期（即ち、５３３MHzの周波数）でクロック信号を生成し、当該クロック信号はメモリコントローラ（MC）５５近端に配置されたモジュール５１内のDRAM11に、１０５０psだけ遅延して到達し（クロック＠DRAM11参照）、モジュール５１の遠端に位置するDRAM18には２０５３psだけ遅延してクロック信号が到達している（クロック＠DRAM18参照）。

このことは、メモリコントローラ（MC）５５からのクロックはモジュール５１内で、１００３ps（＝２０５３―１０５０ps）だけ遅延されることが判る。

一方、各DRAM11〜18では、後述する初期化動作によりデータ位相を整合させた後、DRAM内部クロック（DRAM内部データ位相クロック＠DRAM参照）を発生している。

この状態で、ライト（書込）データは、メモリコントローラ（MC）５５におけるクロック信号（クロック＠MC）の立ち上がり、立下り両エッジに整合されてメモリコントローラ（MC）５５から発行され（図７のデータ＠MC参照）、DRAM内部データ位相クロック＠DRAM11-18に整合されて、各DRAM11-18に書き込まれる（データ＠DRAM11-18参照）。

他方、リード（読出）データは、各DRAMにおいて、初期化により生成されたデータ位相に整合したDRAM内部クロック（DRAM内部データ位相クロック＠DRAM参照）の立ち上がり、立下り両エッジに整合されてDRAMより発行される（データ＠DRAM参照）。

更に、メモリコントローラ(MC)から、そのクロックに整合して発行されたコマンド信号（通常コマンド）は、DRAM内部において、一旦、各DRAM内部データ位相クロック信号のタイミングで内部コマンドとして取り込まれる。このように、本発明では、各コマンドはデータ位相タイミングに乗せ換えられ、内部コマンド信号が生成される。したがって、DRAM内部動作、特に、DRAMコアアレイの活性化、プリチャージ、データ読出、データ書込タイミングは、内部データ位相のタイミングで行われる。この際、DRAM内部データ位相のタイミングと、MCからのクロックタイミングは、初期化動作によって保持されている。

図４を参照して説明したように、データ位相は、同一モジュールのDRAMでほぼ同じであるため、各DRAMは同一のタイミングで内部動作を行いタイミング整合されたデータをメモリコントローラ（MC）５５に送り返す。メモリコントローラ（MC）５５では、送信するデータ、コマンド・アドレス信号はクロック信号に同期しているため、クロックカウントを監視することにより各DRAM11-18、21〜28等の動作タイミングを容易に管理することが可能となる。

また、メモリコントローラ（MC）５５側では、後述する本発明の手法を用いることにより、クロック信号に整合して発行されたコマンド信号をメモリコントローラ（MC）５５内部で生成されたデータ位相クロックタイミングに乗せ換え、更に、クロック数をカウントすることによりDRAMから送信されたデータを受信することができる。

図８を参照して、本発明の一実施形態に係るメモリシステムの通常動作における他の例を説明する。図示された動作も、図４〜図６に示されたメモリシステムに適用できる。したがって、ここでは、図４を参照して、図８の動作を説明する。図示された例では、各モジュール内の遅延時間（1003ps）を考慮して、メモリコントローラ（MC）５５はクロック信号（クロック＠MC）を当該モジュール内の遅延時間より長い周期（２００６psの周期）で発生させている点で、図７とは異なっている。他の通常コマンド、及び、データ信号は図７と同様に発生されている（クロック＠MC、データ＠MC参照）。

このように、図８に示された例では、モジュール内の遅延時間を考慮して、図７に示されたクロック信号よりもクロック周波数（例えば、１７７ＭＨｚ）の低いクロック信号を使用している。このため、各ランクのDRAMは、当該クロック信号の１周期内で、通常コマンドを受信することができる（クロック＠DRAM11、クロック＠DRAM18参照）。図示された例では、メモリコントローラ（MC）からのクロック信号及び通常コマンドは１０５０及び２０５３ps遅延後、DRAM11及び18でそれぞれ受信される（クロック@DRAM11、クロック@DRAM18参照）が、これら遅延時間は、各クロック信号周期内の遅延時間差しか、各ランクのDRAM11-18のクロック信号間には生じない。このため、各DRAM11-18ではクロック信号周期内における遅延時間だけを考慮して、各DRAM内の内部データ位相クロックを発生し、クロック信号とDRAM内部データ位相クロックとの位相差を保持しておけば良い（DRAM内部データ位相クロック＠DRAM11-18参照）。

このように、各DRAM11〜18では、クロック信号周期内の遅延時間だけを考慮して、内部データ位相クロックを発生し、当該データ位相クロックに整合して内部コマンドを受信できると共に、この内部データ位相クロックに整合してデータの送受も行うことができる（データ＠DRAM11-18）。

換言すれば、DRAM11−18では、図７と同様に、初期化の際に、生成された擬似クロック信号によって得られたクロック信号に応じて、DRAM内部で、内部クロック信号（DRAM内部データ位相クロック＠DRAM参照）を発生し、この内部クロックに整合して、内部コマンド信号を生成すると共に、ライトデータ及びリードデータも内部クロックに同期して書込及び読み出される（データ＠DRAM11-18参照）。尚、図７及び図８については、後で更に詳細に説明する。

前述したように、図７及び図８の動作を実現するためには、初期化動作が必要である。この初期化動作には、メモリコントローラ(MC)からのクロック信号のタイミングで取り込まれたコマンド信号をDRAM内部においてデータ位相タイミングに乗せ換え内部コマンド信号を生成する手段と、DRAMにおいてデータ位相に整合させて発行されたデータ信号をメモリコントローラ（MC）においてコマンド信号と対応付けて受信する手段が設ける必要がある。以下では、これらの手段について主に説明する。

以下の説明では、クロック、データは簡略化のため単信号のように表記するが、実際には、ディファレンシャル信号のためクロックは２本、初期化時のデータ線も２本を使用する。

また、図面で使用されるクロック再生回路およびその機能として要求されるクロックの位相調整、クロック分周、クロック逓倍、および位相シフトは、通常の回路技術を用いて実現できるから、ここでは、詳述しない。

尚、図４〜図６に示された本発明の一実施形態に係るメモリシステムは、いずれも、データ信号を送受信するシステムクロック信号を持っていないことを留意しておく必要がある。代わりに、本発明では、システム初期化時にデータ信号を連続反転させた擬似クロック信号をメモリコントローラ（MC）からDRAMに送信する一方、アドレスコマンド信号と同一トポロジーでDRAMに供給されるクロック信号の位相差を保持することにより、DRAMにおけるデータ信号の送受信のクロック信号をソースクロックとしてDRAM内部で生成する手法により、Dデータ信号の送受信を行っている。

図９及び図１０に示されたタイミングチャートを使用して、図７に示された実施形態に使用される初期化動作、即ち、初期化コマンド発行時における動作を説明する。この場合、メモリコントローラ（MC）は、クロックに整合して初期化コマンドを発行すると共に（クロック＠MC及びコマンド＠MC）、連続的に反転を繰り返すデータ信号（連続反転データ信号）を擬似クロック信号として発行する。

次に、初期化コマンド及び連続反転データ信号を用いて、各DRAM内部データ用クロック位相を設定する段階（以下、初期化１と呼ぶ）を、メモリコントローラ（MC）内部で、各DRAMに対するデータクロックの位相を設定する段階（以下、初期化２と呼ぶ）、及び、各DRAM内部でクロックタイミングからデータクロックタイミングへのコマンドアドレスの受け渡し先を設定する段階（以下、初期化３と呼ぶ）とが実行される。更に、メモリコントローラ(MC)は、読出しコマンドをDRAMに発行した場合、DRAMから読み出されたデータがどの読出しコマンドに対応したデータであるかを識別する段階（以下、初期化４と呼ぶ）を実行する。ここでは、先ず、初期化１について説明する。

図９に示すように、メモリコントローラ（MC）は、クロック信号を発生する（クロック＠MC参照）し、初期化コマンドをその中央位置がクロック信号の立ち上がりエッジと一致するように、即ち、整合するように発生する（コマンド＠MC参照）。メモリコントローラ（MC）５５からのクロック信号及び初期化コマンドは、近端に位置するDRAM11には、1050psの遅延後、DRAM11に与えられ、2053psの遅延後、最遠端に位置するDRAM18に与えられる。各DRAM11〜18に与えられるクロック信号と初期化コマンドの関係は、メモリコントローラ(MC)におけるクロックと初期化コマンドとの関係と同じであり、これは、クロック／コマンド・アドレス信号配線が同様なトポロジーを有しているためである。

一方、図１０に示すように、メモリコントローラ（MC）５５からの連続反転データ信号（データ＠MC）は、クロック／コマンド・アドレス信号配線とは異なるトポロジーを有するデータ配線DAを介して各DRAM11-18に与えられる。この場合、各DRAM11-18には、連続反転信号は、図１０に示すように、殆ど同じ遅延時間（ここでは、902ps）の経過後、DRAM11-18の全てに疑似クロック信号として与えられる。他方、メモリコントローラ（MC）５５からのクロック信号（クロック＠MC）は、互いに異なる遅延時間後、各DRAM11〜18に与えられる（DRAM11には、1050ps後、DRAM18には、2053ps後）ことは前述した通りであり、データ信号とクロック信号／コマンド・アドレス信号との間には、配線の相違による遅延時間差による時間差、即ち、位相差が生じる。

ここで、DRAM18について、データ信号とクロック信号の遅延時間の差について説明すると、当該DRAM18には、902psの遅延時間後、データ信号が到来し、データ信号の到来後、更に1151ps経過後、クロック信号が到来する（クロック＠DRAM18及びデータ＠DRAM18参照）。このことは、クロック信号とデータ信号との間には、1151psに相当する位相差があることを意味している。

DRAM18では、メモリコントローラ（MC）によって発生された連続反転データ信号を受けて、当該受信した連続反転データ信号に整合した内部データ位相クロックを生成する（DRAM内部データ位相クロック＠DRAM18参照）。このことは、初期化１では、MCからのクロック信号よりも、連続反転データ信号を擬似クロック信号として使用することにより、内部データ位相クロックが決定されていることを意味している。

次に、クロック信号（クロック＠MC）は2053psの遅延時間後、DRAM18に受信される。この例では、クロック信号の周期は、1875psであるから、クロック信号の遅延時間の方が，クロック信号の周期よりも長いため、同じクロック周期内で、データ信号の送受が各DRAM11-18内で行われるとは限らない。したがって、この例では、どのクロック信号のタイミングでデータが受信されたかを識別する必要がある。また、連続反転データ信号とクロック信号との位相差を保持しておく必要がある。

これらのことを考慮して、この実施形態では、DRAM内で、連続反転データ信号を利用して内部データ位相クロックを発生させると共に、当該内部データ位相クロックを分周（ここでは、４分周）することにより、各DRAM内におけるデータ信号の内部位相を決定する。

即ち、内部データ位相クロック（DRAM内部データ位相クロック＠DRAM18参照）を４分周して内部データ位相分周クロックを生成する（DRAM内部データ位相分周クロック参照）する一方、４分周された内部データ位相分周クロックを９０°位相遅延させることにより、内部データ位相遅延分周クロックを生成する（DRAM内部データ位相遅延分周クロック参照）。

同時に、上記した内部データ位相分周クロックを基準として、４相の内部データ位相分周クロック（DCLK１〜DCLK４）がDRAM18内部で生成される（DRAM内部データ位相分周4相クロック参照）。これによって、DRAM内部データ用クロック位相が設定される。これらの内部位相分周クロック等は、後述するように、DRAM18内部において、クロック信号とデータ信号との位相差を整合させるのに使用される。

図１１を参照して、上記初期化１後のDRAM内部データ用クロックタイミングについて説明する。ここでは、ライト（書込）動作が行われるものとする。この場合、DRAM内部データ位相分周４相クロック（DCLK１〜DCLK４）が前述した形式で発生される一方、９０°位相遅延され、分周されたDRAM内部データ位相遅延分周クロックから、DRAM内部データ受信用クロックDCLKR及びDRAM内部データ受信用分周４相クロック（DCLKR１〜DCLKR４参照）が生成される。

図１１からも明らかな通り、これら受信用クロックDCLKR、DCLKR１〜DCLKR４はDRAM内部データ位相分周クロックを９０°だけ遅延させた内部データ位相遅延分周クロックに基づいて生成されており、初期化コマンド受信後、メモリコントローラ（MC）５５からのデータ信号はこれら内部データ受信用クロックDCLKRのエッジで書き込まれる。

一方、図１２を参照すると、初期化コマンド受信後のデータ信号の読出タイミングが示されている。図１２に示されているように、内部データ位相分周クロック（DRAM内部データ位相分周クロック参照）を基準として、DRAM内部データ出力用クロックDCLKO、並びに、分周４相クロックDCLKO１〜DCLK４がDRAM18内部で生成され、内部データ出力用クロックDCLKOのエッジで、DRAM18からデータ信号が読み出される（データ＠DRAM18参照）。図１２に示されているように、DRAM内部データ出力用クロックDCLKOは、初期化後、DRAM内部データ位相クロックに基づいて発生され、この内部データ出力用クロックDCLKOにしたがって、DRAM18のデータは読み出され、これらデータは連続反転データ信号として、MCに出力される。

図１３を参照すると、前述した動作を行うDRAMの具体的な構成が示されている。図示されたDRAMは、メモリコントローラ（MC）から連続反転データ信号を擬似クロック信号として受けると共に、クロック信号をも受けるデータ用DLL回路ブロック７１を備え、当該ブロック７１は、内部データ位相分周４相クロックDCLK1/2/3/4、内部データ受信用クロック及び分周４相クロックDCLKR、DCLKR1/2/3/4、内部データ出力用クロック及び分周４相クロックDCLKO、DCLKO1/2/3/4を生成する。更に、DRAMは、クロック信号を受けてDRAM内部コマンドアドレス受信用分周４相クロックCLK0/90/180/270を生成するコマンドアドレス用DLL回路ブロック７２を有している。これらのブロック７１、７２の構成については後述する。

図１３において、データ用DLL回路ブロック７１は、初期化１の場合、データ配線DAを介して連続反転データ信号として与えられる擬似クロック信号からDRAM内部データ位相分周４相クロックDCLK、DCLK1/2/3/4（図１０及び図１１参照）を生成し、クロック比較識別ブロック７３に送る。他方、DRAM内部データ出力用クロック及び分周４相クロックDCLKO、DCLKO1/2/3/4は出力データ切り替え回路７４に与えられ、更に、DRAM内部データ受信用クロックDCLKR、及び、DRAM内部データ位相分周４相クロックDCLKR1/2/3/4は、データレシーバ及び内部データ生成回路７５に与えられる。

一方、コマンドアドレス用DLL回路ブロック７２は、コマンドレシーバ及び内部コマンド信号生成回路７６に対して、DRAM内部コマンドアドレス受信用分周４相クロックCLK0/90/180/270をクロック信号の位相を識別するために出力する。コマンドレシーバ及び内部コマンド信号生成回路７６は、コマンド・アドレス信号及びDRAM内部コマンドアドレス受信用分周４相クロックCLK0/90/180/270と、クロック比較識別ブロック７３から与えられるDCLK0/90/180/270とを受け、両者のタイミングを対応付け、即ち、整合させ、整合したタイミングでDRAM内部コマンド・アドレス信号を生成する。ここで、CLK0/90/180/270及びDCLK0/90/180/270の0/90/180/270は、分周４相クロックの位相をあらわしている。これによって、コマンド・アドレス信号が、どのクロック信号のタイミングで受信されたかが識別される。

更に、コマンドレシーバ及び内部コマンド信号生成回路７６は、受信したコマンド・アドレス信号のタイミングを位相によって識別したコマンドアドレスクロック識別データ信号CLKP0/90/180/270及び初期化タイミング信号を出力する。尚、DRAM内部コマンド・アドレス信号は、DRAMのメモリ部に与えられ、他方、コマンドアドレスクロック識別データ信号CLKP0/90/180/270及び初期化タイミング信号は、クロック比較識別ブロック７３及び初期化信号生成回路７７にそれぞれ与えられる。

クロック比較識別ブロック７３は、DRAM内部データ位相分周４相クロックDCLK1/2/3/4とコマンドアドレスクロック識別データ信号CLKP0/90/180/270とを初期化信号生成回路７７からの初期化信号1/2/3/4を参照して比較し、比較結果であるDRAM内部コマンド整合用４相クロックDCLK0/90/180/270をコマンドレシーバ及び内部コマンド信号生成回路７６に供給する。このDCLK0/90/180/270は、MCからのクロック信号が、連続反転データ信号のどの位相で受信されたかを示している。

このDCLK0/90/180/270に基づいて、コマンドレシーバ及び内部コマンド信号生成回路７６は、DRAM内部コマンド・アドレス信号のタイミングを連続反転データ信号のタイミングとを整合させる。

一方、データレシーバ及び内部データ生成回路７５は、データ信号を受けると、DRAM内部データ受信用クロック及び分周４相クロックDCLKR、DCLKR1/2/3/4にしたがって内部データ信号をメモリ部に格納すると共に、初期化の場合には、受信されたデータ信号の受信タイミングをあらわすDRAM内部データクロック識別信号DCLKP1/2/3/4を出力データ切り替え回路７４に出力する。

出力データ切り替え回路７４は、データの出力か入力かを判定する一方、DRAM内部データクロック識別データ信号DCLKP1/2/3/4、DRAM内部データ出力用クロック及び分周４相クロックDCLKO1/2/3/4、並びに、初期化信号1/2/3/4に応答して動作する。初期化動作の場合、連続反転データ生成回路７８からの初期用連続反転データが出力データとして出力データ切り替え回路７４及び出力回路８０を介してMCに出力され、他方、通常動作の場合には、データの送受信が出力データ切り替え回路７４及び出力回路８０を介して行われる。

図１４及び図１５には、図１３に示されたデータ用DLL回路ブロック７１及びコマンドアドレス用DLL回路ブロック７２がそれぞれ示されている。図１３及び図１４を参照すると、データ用DLL回路ブロック７１は、図１３からも明らかなように、データ信号、初期化信号、及び、クロック信号を受けて、DRAM内部データ出力用クロックDCLKO、その分周４相クロックDCLKO1/2/3/4、DRAM内部データ受信用クロックDCLKR、その分周４相クロックDCLKR1/2/3/4、及び、DRAM内部データ位相分周４相クロックDCLK1/2/3/4とを生成する。

図１４をも参照すると、データ用DLL回路ブロック７１は、データ信号、初期化信号、及びクロック信号を受けて動作するDRAM内部データ位相再生ブロック７１１を有し、データ用DLL回路ブロック７１には、更に、データ受信用クロック生成部７１２、及び、データ出力用クロック生成部７１３が接続されている。

このうち、DRAM内部データ位相再生ブロック７１１は、クロック信号及び初期化信号とを受けてクロックを再生するクロック再生回路と、データ信号と初期化信号との位相を比較して位相判定信号をクロック再生回路に出力する位相判定回路、クロック信号と基準位相クロックとの位相を比較し、位相調整信号をクロック再生回路に出力する位相判定回路とによって構成されている。

DRAM内部データ位相クロック再生ブロック７１１のうち、初期化信号及びデータ信号とを受けて動作する位相判定回路は、初期化信号が初期化１をあらわしている場合、連続反転データ信号の形で与えられるデータ信号を疑似クロック信号と判定して、位相判定信号として当該データ信号の位相をクロック再生回路に送る。

クロック再生回路は、初期化信号が初期化１をあらわしている場合、疑似クロック信号を基準位相クロックとして位相判定回路に供給する一方、当該疑似クロック信号から、DRAM内部データ位相分周クロック、及び、DRAM内部データ位相遅延分周クロックを生成し、データ出力用クロック生成部７１３及びデータ受信用クロック生成部７１２にそれぞれ出力する。更に、図示されたクロック再生回路は、DRAM内部データ位相分周４相クロックDCLK1/2/3/4をクロック比較識別回路７３（図１３）に出力する。一方、初期化動作以外の通常動作の際には、クロック信号及び基準位相クロックを受けて動作する位相判定回路によって、両クロック信号の位相差を検出し、位相調整信号がクロック再生回路に出力される。

データ受信用クロック生成部７１２は、図示されているように、DRAM内部データ位相遅延分周クロックによって動作するクロック再生回路及び位相判定回路と、３つのバッファとによって構成されており、前述したDRAM内部データ受信用クロックDCLKR及びその分周４相クロックDCLKR1/2/3/4をデータレシーバ及び内部データ生成回路７５（図１３）に出力する。

更に、データ出力用クロック生成部７１３は、DRAM内部データ位相分周クロックを受けて動作するクロック再生回路及び位相判定回路と、３つのバッフア、及び出力回路レプリカとによって構成され、DCLKO及びDCLKO1/2/3/4をクロック比較識別回路７３及び出力データ切り替え回路７４にそれぞれ出力する。

この構成では、データ信号は、初期化された後では参照されない。しかしながら、初期化時に保持されたデータ信号とクロック信号との位相差により、DRAM内部データ位相クロック再生ブロック７１１により、内部データ位相クロックが図１６に示すように生成される（DRAM内部データ位相クロック＠DRAM18参照）。

図１６をも参照すると、DRAM内部データ位相クロックをもとに4分周したDRAM内部データ位相４分周クロックDCLK1/2/3/4、および、クロック信号を90°遅延させた位相で4分周したDRAM内部データ位相遅延分周クロックがDRAM内部データ位相クロック再生ブロック７１１で生成され、それぞれデータ出力用クロック生成部７１３、および、データ受信用クロック生成部７１２に供給される。

データ出力用クロック生成部７１３およびデータ受信用クロック生成部７１２では、前述したように、DRAM内部出力用クロックDCLKOおよび受信用クロックDCLKRを生成すると同時に、それらの分周4相クロックDCLKO1/2/3/4及びDCLKR1/2/3/4を生成する。各4相のクロックは入力された分周クロックからそれぞれ90°づつ位相を遅らせて生成される。受送信クロックは、分周クロックを4倍に逓倍して生成される。

また、DRAM内部データ位相分周4相クロックDCLK1/2/3/4が、DRAM内部データ位相クロック再生ブロック７１１からクロック比較識別ブロック７３に供給される。ここで、3つの4相分周クロックが生成されたが、各4相クロックはそれぞれDRAM内部データ位相分周クロックの0を基準に生成されておりそれぞれの0~3が対応付けられる。

次に、図１３及び図１５を参照して、コマンドアドレス用DLL回路ブロック７２を説明する。図１５に示されたコマンドアドレス用DLL回路ブロック７２は、クロック信号を受けて動作するクロック再生回路及び位相判定回路、バッファ、及び、４分周するためのバッファとにより構成され、クロック信号よりDRAM内部コマンドアドレス受信用分周4相クロックCLK0/90/180/270を生成する。

これらの4相クロックCLK0/90/180/270は、コマンド・アドレス信号を受信した後、データ信号から生成されるDRAM内部データ位相クロックのタイミングに乗せ換えるときに乗せ換え先を識別するために生成される。また、分周を行うことによって、乗せ換え時の時間差がクロック周期を超えても対処することができる。

上記した実施形態では、配線遅延(1003ps)に対して、1Gbps以上の動作時に十分マージンをもってタイミングの乗せ変えができるようにするため、4倍周のクロックを用いたが、一般的には、n倍の分周クロックを使用することができる。

図１７を参照して、メモリコントローラ（MC）で行われる次段階の初期化２を説明する。この場合、DRAMから連続反転データがメモリコントローラ（MC）に送信される。図１７のデータ@DRAM18に示されているように、DRAM18からの連続反転データ信号は、DRAM側で初期化1により生成されたDRAM内部データ位相クロック（DRAM内部データ位相クロック＠DRAM18参照）の立ち上がり、立下りエッジに整合されて疑似データ信号として出力され、９０２ps遅延された後、メモリコントローラ（MC）に到達する。

MCでは、この擬似データ信号からDRAM内部と同様に、MC内部データ位相クロックを生成し、MC内部データ位相遅延分周クロック、MC内部データ受信用クロックDCLKMCおよび4相分周クロックDCLKMC1/2/3/4を生成され、DRAMからのデータを受信するためのタイミング整合が行われる。MCの構成については、図２８を参照して後述する。

メモリシステムに複数のランクがある場合にはそれぞれのランク毎にこの初期化を行う必要がある。この場合、MCはランク毎にデータ位相を保持する。これによって、DRAMとMC側におけるクロックタイミングの整合が行われたことになるが、DRAMとMCとのクロックタイミングが整合しても、両者間のデータがどのクロックタイミングで送受されるかを識別する必要がある。

このため、DRAM内部では、前述したクロックタイミングからデータ位相タイミングへの乗せ換え先をきめるための初期化３を行う。

図１８を参照すると、初期化３の際のタイミングチャートが示されている。ここでは、DRAM内部で生成されたクロックおよびデータタイミングをソースとするそれぞれの分周クロック、つまり、コマンドアドレス受信用分周4相クロックとDRAM内部データ位相分周4相クロックの対応づけを行う。このため、MCからアドレス信号の１つ、データ信号の１つに、4分周周期の信号を送信し、DRAMで受信する。

それぞれの立ち上がりタイミングと対応する立ち上がりタイミングとなるそれぞれの分周クロックの１つ同士を対応づけることでクロックタイミングからデータ位相タイミングへの乗せ換えを行う。

ここで、図１８を説明する前に、図１９のタイミングチャートを参照すると、図１９に示すように、データ信号は、MCからクロック信号と同時に送信されると、ランク内の遠端DRAM18ではクロック信号のほうが遅くなってしまう。これはDRAMにおいてデータよりコマンドが遅く与えられることになりDRAM動作が不能となる。

この問題を解決するために、データ配線DAで送信する4分周信号の位相を図１８のデータ@MCに示すように、１クロック遅らせる。即ち、コマンド信号がT1のクロックの立ち上がりで、MCよりDRAMに送信されたとき、DRAMにおいてMCにおけるT2のタイミングのクロックエッジに対応するデータ位相クロックに乗せ換えられる。これによって、DRAM内部クロックタイミングからデータクロックタイミングへのコマンドアドレスの受け渡し先が設定されたことになる。

MCはクロック数をカウントしており、コマンドが実効的に１クロック遅れて、DRAMで実行されることを認識している。即ち、MCでは、アドレスコマンドレーテンシーが１クロックあると認識している。本実施形態では、1クロックとしているがさらに遅延差が大きく遅らせる必要がある場合にはMCにおいてクロック数が大きく設定される。

図２０及び図２１を参照すると、図１３に示されたDRAMのコマンドレシーバ及び内部コマンド信号生成回路７６と、その初期化３における動作波形がそれぞれ示されている。図２０に示されたコマンドレシーバ・内部コマンド信号生成回路７６は、入力端子を介して、コマンド・アドレス信号（An）を受け、DRAM内部コマンド・アドレス信号を出力する。このため、図示された回路は、４つのレシーバ及びラッチ回路と、４つのＤフリップフロップとによって構成されている。

図２１をも併せ参照すると、コマンドレシーバ及び内部コマンド信号生成回路７６に設けられた４つのレシーバ及びラッチ回路には、コマンド・アドレス信号端子（Ａｎ入力端子）を介して、コマンド・アドレス信号が与えられる。ここでは、コマンド・アドレス信号として、アドレス信号Ａｎが与えられているものとする（An＠DRAM18参照）。アドレス信号Anはクロック信号の立ち上がりに整合してMCにより生成され、DRAM18で受信される。この例では、アドレス信号Anとして、”１１００１１”がDRAM18で受信されている（An＠DRAM18参照）。この場合、アドレス信号Anは、連続反転データ信号の形で送信され、受信されている。

一方、図２０に示された4つのレシーバ及びラッチ回路（Ｒ＆Ｌ）には、図１３に示されたコマンドアドレス用DLL回路ブロック７２から、受信されたクロック信号を4分周することによって得られた互いに位相の異なる４相のクロックCLK0/90/180/270も与えられている。したがって、コマンド・アドレス信号は、それぞれ４つのレシーバ及びラッチ回路に４相のクロックCLK0/90/180/270によってラッチされる。この場合、クロックCLK0/90/180/270はDRAM内部コマンドアドレス受信用分周４相クロックであり、DRAM内部におけるコマンドアドレスを受信する位相をあらわしている。

ラッチ結果は、コマンドアドレスクロック識別データ信号CLKP0/90/180/270として、クロック比較識別ブロック７３（図１３）に出力されると共に、当該コマンドレシーバ及び内部コマンド信号生成回路７６内のＤフリップフロップ（ＤＦ／Ｆ）に与えられている。

図２１に示す例では、各レシーバ及びラッチ回路（Ｒ＆Ｌ）において、アドレス信号AnがクロックCLK0/90/180/270によってラッチされ、図示されているように、０１１０のコマンドアドレスクロック識別データ信号CLKP0/90/180/270が４つのレシーバ及びラッチ回路（Ｒ＆Ｌ）から出力される。

Dフリップフロップ（ＤＦ／Ｆ）には、それぞれDRAM内部コマンド整合用４相クロックDCLK0/90/180/270が与えられており、DRAM内部コマンド・アドレス信号は、これらDCLK0/90/180/270にしたがって、DRAM内部に出力される。このことは、Ｄフリップフロップ（ＤＦ／Ｆ）でコマンド・アドレス信号のクロックがデータ信号のクロックに整合されたこと、即ち、DRAM内部コマンド・アドレス信号が、DRAM内部コマンド整合用４相クロックDCLK0/90/180/270のタイミングに乗せ換えられたことを意味している。

一方、図２２を参照すると、図１３に示されたデータレシーバ・内部データ生成回路７５の具体的な回路構成が示されている。図示されているように、データレシーバ・内部データ生成回路７５は、データ信号を受信するデータ入力端子と、DRAM内部データクロック識別データ信号DCLKP1/2/3/4を出力する出力端子を備え、データ入力端子からのデータ信号は、データレシーバに与えられている。

データレシーバは、データ信号をDRAM内部データ受信用クロックDCLKRのタイミングで受信し、受信されたデータ信号は、４つのラッチにより分周４相クロックDCLKR1/2/3/4のタイミングでラッチされる。これら４つのラッチ回路には、分周４相クロックDCLKR1/2/3/4が与えられているから、ラッチされたデータ信号は4分周され、DRAM内部データクロック識別データ信号DCLKP1/2/3/4として生成される。

図２３をも参照すると、DRAM内部データ位相クロックに対して９０°遅延したDRAM内部データ受信用クロックDCLKR、及び、当該クロックDCLKRを４分周した分周４相クロックDCLKR１〜DCLKR４が示されており、これらクロックはデータレシーバ及びラッチ回路に供給される。図示された例では、データ信号として、0000111100001111のデータ列（連続反転データ列）が与えられており、これらのデータ列は、DCLKRの前縁においてデータレシーバで受信され、受信されたデータ信号は、DCLKR１〜DCLKR４のタイミングでラッチ回路にラッチされる。この結果、ラッチ回路からは、図２３に示すように、0011のDRAM内部データクロック識別信号DCLKP１〜DCLKP４が出力される。

このように、コマンドアドレスクロック識別データ信号及び内部データクロック識別データ信号が、図２０及び図２２に示されたコマンドレシーバ・内部コマンド信号生成回路７６及びデータレシーバ・内部データ信号生成回路７５からそれぞれ出力される。

図２４を参照すると、クロック比較識別ブロック７３内に設けられたクロック識別回路９１が示されている。クロック識別回路９１には、前述したDRAM内部データクロック識別データ信号DCLKP1/2/3/4及びコマンドアドレスクロック識別データ信号CLKP0/90/180/270が与えられており、当該クロック識別回路９１は、両識別データ信号の比較を行い、整合切り替え信号P000、P090、P180、P270を出力する。図示されたクロック比較識別回路９１は、DRAM内部データクロック識別データ信号DCLKP1/2/3/4のうち、互いに隣接するDCLKP1/2とコマンドアドレスクロック識別データ信号CLKP0/90/180/270との一致、不一致を排他的論理和回路及びＮＯＲ回路により識別し、識別結果をラッチ回路にラッチする。ラッチ回路は、初期化３を示す初期化信号３にしたがって識別結果を取り出し、整合切り替え信号P000、P090、P180、P270を生成する。図２４では、例えば、CKLP0とDCLKP1とが一致し、更に、CLKP90とDCLKP90とが一致したとき、これらのデータ信号に対応するＮＯＲ回路の出力は論理”１”となり、初期化信号３によってアクティブ状態にあるとき、識別データ比較結果ラッチ回路には、論理”１”が整合切り替え信号P000としてラッチされる。このことは、互いに隣り合うCLKP0及びCLKP90が、同様に互いに隣り合うDCLKP1及びDCLKP2とそれぞれ同一のデータ信号であることを示している。このように、図示されたクロック識別回路９1では、互いに隣接するCLKP0とCLKP90；CLKP90とCLKP180；CLKP180とCLKP270：CLKP270とCLKP0とが、互いに隣接するDCLKP1及びDCLKP2と一致した場合、データ信号とクロック信号とは、その位相で整合させることができる。図２１及び２３の例では、CLKP270とCLKP０とが論理０、他方、DCLKP１及びDCLKP２が論理０であり、このとき、互いに隣接する識別データ信号が一致しているから、整合切り替え信号P270が出力される。

クロック比較識別ブロック７３には、前述したクロック識別回路９１のほかに、図２５に示すような内部コマンド整合用クロック生成回路９２が設けられている。この内部コマンド整合用クロック生成回路９２は、図示されているように、トライステートバッファとバッファ回路とにより構成され、DRAM内部データ位相分周４相クロックDCLK1/2/3/4と整合切り替え信号P000、P090、P180、P270とを受け、整合切り替え信号P000、P090、P180、P270にしたがって、４相クロックDCLK1/2/3/4を切り替え、DRAM内部コマンド整合用４相クロックDCLK0/90/180/270として出力する。前述したように、整合切り替え信号P270が図２４に示すクロック識別回路９1から出力された場合、DCLK2がDCLK0、DCLK3がDCLK90、DCLK4がDCLK180、DCLK4がDCLK270として、それぞれ出力される。これによって、DRAM内部データ位相分周４相クロックDCLK１〜DCLK４は、整合切り替え信号P000〜P270によって、DRAM内部コマンド整合用４相クロックDCLK0〜270に切り替えられる。

切り替えられた内部コマンド整合用４相クロックDCLK0/90/180/270は、内部データ位相クロックに対応しており、図２０に示されたコマンドレシーバ・内部コマンド信号生成回路７６に供給される。この結果、コマンドレシーバ及び内部コマンド信号生成回路７６のＤフリップフロップでは、DCLK0/90/180/270によって、コマンド・アドレス信号の位相タイミングの乗せ換えが行われる。

図２６を参照すると、通常動作時のクロック信号のタイミングで取り込まれたコマンド信号を、DRAM内部においてＤＲＡＭ内部データ位相クロックのタイミングに乗せ換え、内部コマンド信号として生成される手順が示されている。図２６に示すように、MCからクロック(クロック＠MC)にしたがって、出力されたアドレスコマンドCmd/Add（アドレスコマンド＠ＭＣ参照）は、DRAM18に図２６に示すDRAM18のクロック（クロック＠DRAM18）に整合した状態でDRAM18に到達したものとする（アドレスコマンド＠DRAM18参照）。コマンド・信号と共にクロック信号が受信されると、図１３のコマンドアドレス用DLL回路ブロック７２は、受信したクロック信号から分周４相クロックCLK0/90/180/270を生成し、コマンドレシーバ・内部コマンド信号生成回路７６に送出する。

コマンドレシーバ・内部コマンド信号生成回路７６は、この例では、アドレスコマンドCmd/AddをCLK0のタイミングで取り込み、クロック識別データ信号CLKP0をクロック比較識別ブロック７３に送出する。

一方、DRAM内のデータ用DLL回路ブロック７１は、データ用内部データ位相クロックDCLK及びそのデータ位相分周４相クロックDCLK１〜DCLK４を生成している。クロック比較識別ブロック７３は、前述した動作を行うことにより、CLKP０をデータ位相分周４相クロックDCLK1/2/3/4からコマンド整合用４相クロックDCLK270、0、90、180に乗せ換え、コマンドレシーバ・内部コマンド信号生成回路７６に与える。この例では、コマンドレシーバ・内部コマンド信号生成回路７６は、内部アドレスコマンド信号をDCLK２のタイミングからDCLK0のタイミングに乗せ換え、この内部タイミングで内部アドレスコマンドを取り込み、DRAM内部に供給する。

以上の手続きより、DRAM内部で通常のコマンド・アドレス信号（初期化信号等、乗せ換えを行わないコマンドも含む）は、クロック信号に整合して取り込まれる。一方、内部動作コマンドは内部データ位相クロックのタイミングに乗せ換えられて生成される。この例の場合、MCからは、見かけ上、アドレスコマンドレーテンシーを１クロック考慮してクロック数をカウントすれば、DRAMの動作をクロックに同期して把握できる。また、ランク内の並列するDRAMもクロックに関しては、伝播遅延差があるためコマンドの取り込みタイミングがそれぞれ異なるが、データ位相に整合された後は、MCから見た同じクロック位相に整合される。

次に、MCにおけるクロックタイミングとDRAMから送信されるデータ位相タイミングの対応づけを行う。即ち、どの読み出しコマンドに対応したデータが、何時、DRAMからMCに到着するか識別することを可能とする動作を行う。このためのMCにおける初期化動作を前述したように、初期化４と呼ぶ。

この場合、図２７に示すように、上記DRAMでは、DRAM内部データ位相クロックが発生されると共に、当該クロックを分周したDRAM内部データ位相分周４相クロックDCLK１〜DCLK４が生成される。更に、DRAM内部データ出力用分周４相クロックDCLKO1〜DCLKO４がデータ用DLL回路ブロック７１から出力データ切り替え回路７４に与えられている。この状態で、連続反転データ生成回路７８からの連続反転データ（００１１００１１）は、DCLKO1〜DCLKO４に整合して生成されている。即ち、データ位相の識別を行うために与えられた識別データは、今度はDRAMから各4相分周クロックDCLKO1〜DCLKO４のタイミングに対応付けられてMCに対して送信される。図２７の例では、DRAM内部データ出力用分周４相クロックDCLKO1/2/3/4のタイミングでデータ信号（００１１）がDRAM18からデータ配線を介して出力されている（図２７、データ＠DRAM18参照）。

図２８を参照して、前述した初期化２及び４の動作を行うことができるメモリコントローラ（MC）の一例を説明する。図示されているように、MCは、クロック発生器９５からのクロックから、基準クロック及び当該基準クロックの４分周した分周４相基準クロックCKLMC＿0/90/180/270を発生する基準クロック生成回路１００を有している。更に、図示されたMCは、基準クロック生成回路１００からの分周４相基準クロックCKLMC＿0/90/180/270を受けて動作するリードデータ識別信号生成回路１０１、基準クロックを受けて動作するMCデータ受信用クロック生成部１０２、分周基準クロックCKLMCを受けて動作するMCデータ出力用クロック生成部１０３、先行分周基準クロックCLKMCAを受けて動作するMCコマンドアドレス用DLL回路ブロック１０４、及び、MCコマンドアドレス用DLL回路ブロック１０４に接続されたコマンドアドレス発行部１０５を備えている。

更に、図示されたMCは、データレシーバ・内部データ生成回路１０６、クロック比較識別ブロック１０７、クロック識別データ生成回路１０８、初期化信号生成回路１０９、出力データ生成回路１１０、連続反転データ生成回路１１１、出力データ切り替え回路１１２、及び、出力回路１１３を有している。

このうち、MCデータ受信用クロック生成部１０２、MCデータ出力用クロック生成部１０３、及び、MCコマンドアドレスDLL回路ブロック１０４は、それぞれ、図２９、３０、及び、３１に示された構成を有している。

図２８及び図２９を参照すると、MCデータ受信用クロック生成部１０２は、DRAMからのデータ信号、初期化信号生成回路１０９からの初期化信号、及び、基準クロック生成回路１００からの基準クロックとを受け、MC内部データ位相クロックDCLKMC、MC内部データ受信用分周４相クロックDCLKMCR1/2/3/4、MC内部データ受信用クロックDCLKMCR、及び、MC内部データ位相分周４相クロックDCLKMC1/2/3/4を出力する。

このため、MCデータ受信用クロック生成部１０２は、MC内部データ位相クロック再生ブロック１０２１とMC内部クロック生成部１０２２とを備えている。MC内部データ位相クロック再生ブロック１０２１は、図示されているように、クロック再生回路と２つの位相判定回路とによって構成されており、クロック再生回路は、位相判定回路からの位相判定信号及び位相調整信号にしたがって、MC内部データ位相クロックDCLKMC及びMC内部データ位相遅延分周クロックとを出力する。この動作は、図１４を参照して説明したDRAM内部データ位相クロック再生ブロック７１１の動作と実質的に同一であり、初期化の際には、DRAMから受信した連続反転データ信号に基づいて、MC内部データ位相分周４相クロックDCLKMC1/2/3/4、MC内部データ位相遅延分周クロック及びMC内部データ位相クロックDCLKMCを出力する。

MC内部クロック生成部１０２２は、クロック再生回路、位相判定回路、及び３つのバッファにより構成され、MC内部データ位相クロックDCLKMC及びMC内部データ位相遅延分周クロックとから、DRAMの場合と同様に、MC内部データ受信用分周４相クロックDCLKMCR1/2/3/4及びMC内部データ受信用クロックDCLKMCRを送出する。

ここで、MC内部データ受信用クロックDCLKMCR及びMC内部データ受信用分周４相クロックDCLKMCR1/2/3/4はデータレシーバ・内部データ生成回路１０６に出力され、他方、MC内部データ位相クロックDCLKMCはリードデータ識別信号生成回路１０１に与えられる。更に、MC内部データ位相分周４相クロックDCLKMC1/2/3/4はクロック比較識別ブロック１０７に送出されている。

次に、図２８及び３０を参照すると、MCで使用されるMCデータ出力用クロック生成部１０３は、基準クロック生成回路１００からの分周基準クロックCLKMCを受け、MC内部データ出力用クロックCLKMCOを生成する一方、MC内部データ出力用分周４相クロックCLKMCO＿0/90/180/270を出力データ切り替え回路１１２に送出する。このため、図３０に示されたMCデータ出力用クロック生成部１０３は、クロック再生回路、出力回路レプリカ、位相判定回路、及び、３つのバッファによって構成されている。

図２８及び図３１を参照すると、MC内部コマンドアドレス用DLL回路ブロック１０４は、クロック再生回路、位相判定回路、２つのバッファ、及び、出力回路レプリカによって構成されており、先行分周基準クロックCLKMCAからMC内部コマンドアドレス出力用分周４相クロックCLKMCA＿0/90/180/270をコマンドアドレス発行部１０５に出力する。コマンドアドレス発行部１０５は、CLKMCA＿0/90/180/270及びMCクロック識別データ信号を受けて、コマンド・アドレス信号をDRAMに出力する一方、MC内部リードコマンドをリードデータ識別信号生成回路１０１に出力する。

MC内のクロック比較識別ブロック１０７には、図２８に示すように、データ受信用MC内部クロック識別信号、データ出力用MC内部クロック識別データ信号、及び、MC内部データ位相分周４相クロック（DCLKMC1/2/3/4）が、それぞれ、データレシーバ・内部データ生成回路１０６、クロック識別データ生成回路１０８、及び、MCデータ受信用クロック生成部１０２から与えられ、MC内部リードデータ識別用４相クロック（DCLKMC＿0/90/180/270）をリードデータ識別信号生成回路１０１に出力する。

図３２に示されたMCクロック比較識別ブロック１０７は、MCクロック識別回路１０７１及びMC内部リードデータ受信命令生成用４相クロック生成回路１０７２とによって構成されている。MCクロック識別回路１０７１は、図２４に示されたDRAMのクロック識別回路９１と同様な構成を備え、データ受信用MC内部クロック識別信号とデータ出力用MC内部クロック識別データ信号とから、整合切り替え信号MCP000、090、180、270をMC内部リードデータ受信命令生成用4相クロック生成回路１０７２に出力する。MC内部リードデータ受信命令生成用４相クロック生成回路１０７２は図２５に示された構成と同様な構成を備え、MC内部リードデータ識別用４相クロック（DCLKMC＿0/90/180/270）をリードデータ識別信号生成回路１０１に出力する。

図３３を参照すると、リードデータ識別信号生成回路１０１は、コマンドアドレス発行部１０５から与えられるMC内部リードコマンドを分周４相基準クロック（CLKMC＿0/90/180/270）によって動作する第１段のＤフリップフロップでタイミングを調整した後、MCクロック比較識別ブロック１０７からのMC内部リードデータ識別用４相クロック（DCLKMC＿0/90/180/270）によってタイミングを調整する。調整されたリードコマンドはMC内部リードデータ位相クロックDCLKMCによりレイテンシー（例えば、５クロック分のレイテンシー）を調整された後、リードデータ識別信号として、MCの内部回路に出力される。

図２８乃至図３３に示されたMCにおいても、DRAMの場合と実質的に同様な動作が行われ、整合切り替えによって、MC内部リードデータ識別用４相クロックが内部的に生成される一方、MC内部では、分周4相クロックにMCからのデータ送信タイミングに対応させて、既に、識別データが与えられている（MC送信側識別データ参照）。

この結果、MCでは、DRAMからの送信データと比較して、識別データとの対応付けと切換が行われる。切り替えられたデータ位相クロックは図２８及び３３に示されたリードデータ識別信号生成回路１０１に供給され、MC内部リードデータ識別信号が生成される。

また、図３２に示されたMCクロック比較識別ブロック１０７により、通常動作時のクロック信号に同期して発行されたコマンド信号をMC内部に生成されたデータ位相クロックタイミングに乗せ換え、更に、クロック数をカウントすることによりDRAMから送信されたデータを受信する。このためのMCの動作は、DRAMについて説明したのと略同様であるので、ここでは、詳述しない。

以上のようなクロック、コマンドアドレス、データの対応づけを可能とする手段を有することで本発明に係るメモリシステムは論理的矛盾なく整合されて動作させることが可能となる。

図４〜図６に示された本発明の実施形態に係るメモリシステムに適用可能な第２の実施例について説明する。この場合にも、システム初期化時にデータ信号を連続反転させた擬似クロック信号と、アドレスコマンド信号と同一トポロジーでDRAMに供給されるクロック信号の位相差を保持することにより、DRAMにおけるデータ信号の送受信のクロック信号をソースクロックとしてDRAM内部で生成する手法を採用していることは、第１の実施例と同様である。

本発明の第２の実施例は、システム初期化時のデータ信号を連続反転させた擬似クロック信号の周期をあらかじめ4分周した信号として使用すること以外、第１の実施例と同様であるが、第２の実施例によれば、第１の実施例に比較して、DRAMおよびMCにおけるデータ位相分周クロック信号識別の初期化動作を簡略化することができる。

図３４を参照して、第２の実施例に使用されるDRAMの構成を説明する。図１３に示されたDRAMと同一の部分及び信号は同一の参照番号及び符号で示されている。図３４に示されたデータ用DLL回路ブロック７１’は、DRAM内部データ位相分周４相クロック（DCLK1/2/3/4）を出力する点では、図１３と同様である。しかし、図３４のデータ用DLL回路ブロック７１’は、DRAM内部データ出力用クロックDCLKOのほかに、連続反転データ信号を出力データ切り替え回路７４に出力する一方、分周４相クロックを出力していない点、及び、DRAM内部データ受信用クロック(DCLKR)だけを出力して、分周４相クロック（DCLKR1/2/3/4）を出力していない点で、図１３のデータ用DLL回路ブロック７１と相違している。この関係で、データレシーバ・内部データ生成回路７５’は、DRAM内部データクロック識別信号（DCLKP1/2/3/4）を出力していない点、及び、クロック比較識別ブロック７３’にDCLKP1/2/3/4が入力されていない点で、図１３とは異なっている。

この例では、MCから擬似クロック信号としてデータ配線を介して与えられる連続反転データ信号は、前述したように、４分周されているが、クロック信号は、第１の実施例と同様に、クロック信号の遅延時間より短い周期でMCによって発生されている。このため、DRAMでは、連続反転データ信号と、クロック信号を４分周した内部クロックとを対応付けることにより、初期化動作を簡略化できる。この場合、データ位相分周４相クロックの切替を行う必要がある。

上記したデータ位相分周４相クロックの切替を行うクロック比較識別ブロック７３’の構成をより具体的に説明する。図３４に示されているように、クロック比較識別ブロック７３’は、DRAM内部データ位相分周４相クロックDCLK1/2/3/4、コマンドアドレスクロック識別データ信号CLKP０0/90/180/270、及び、初期化1/2/3をあらわす初期化信号1/2/3を受け、DRAM内部コマンド整合用４相クロックDCLK0/90/180/270をコマンドレシーバ・内部コマンド信号生成回路７６に出力する。

図３５をも併せ参照すると、第2の実施例に使用されるデータ用DLL回路ブロック７１’は、分周基準位相クロックを位相判定回路の判定に使用し、DRAM内部データ位相分周４相クロック（DCLK1/2/3/4）のほかに、MCから受信したデータ信号から連続反転データ信号を発生して、MCに返送するDRAM内部データ位相クロック再生ブロック７１１’を有している。また、図１４と同様に、DRAM内部データ位相クロック再生ブロック７１１’はDRAM内部データ位相クロックをデータ出力用クロック生成部７１３’に出力すると共に、DRAM内部データ位相遅延クロックをデータ受信用クロック生成部７１２’に出力する。

図３５に示されたデータ出力用クロック生成部７１３’及びデータ受信用クロック生成部７１２’は分周用バッファを有していない点で、図１４に示された生成部７１３、７１２と相違しており、この関係で、データ出力用クロック生成部７１３’及びデータ受信用クロック生成部７１２’からは、DRAM内部データ出力用クロックDCLKO及びDRAM内部データ受信用クロックDCLKRだけが出力されている。

ここで、図３６及び３７に示されているように、クロック比較識別ブロック７３’は、クロック識別回路９１’及びDRAM内部コマンド整合用クロック生成回路９２’とによって構成され、これらは、図２４及び図２５に示された回路９１及び９２にそれぞれ対応している。

第２の実施例では、クロック信号と整合するようにコマンド・アドレス信号がMCから発生され、これらクロック信号及びコマンド・アドレス信号は同一のトポロジーを有する配線を介してDRAMに与えられている。このことを考慮して、図３４に示されたコマンドレシーバ・内部コマンド信号生成回路７６では、コマンド・アドレス信号が、コマンドアドレス用DLL回路ブロック７２から与えられるDRAM内部コマンドアドレス受信用分周４相クロックCLK0/90/180/270のどのクロックと整合しているかを識別して、コマンドアドレスクロック識別データ信号CLKP0/90/180/270をクロック識別回路９１’に出力する。この例では、互いに隣接する位相に対応した2つのコマンドアドレスクロック識別データ信号CLKP0/90/180/270が論理”１”となって、コマンド・アドレス信号との整合を指示する。

前述したコマンドアドレスクロック識別データ信号CLKP０〜CLKP270を受けて動作する図３６のクロック識別回路９１’は、互いに隣接する2つの位相に対応するコマンドアドレスクロック識別データ信号CLKP０〜CLKP270間のアンドをとる4つのＡＮＤ回路と、ＡＮＤ回路の出力を初期化信号３によってラッチする識別データ比較結果ラッチ回路とを有し、図示されたラッチ回路は4つのラッチによって構成されている。各ラッチ結果は、整合切替信号P000、P090、P180、P270として図３7のDRAM内部コマンド整合用クロック生成回路９２’に出力されている。例えば、CLKP270及びCLKP0が論理”１”の場合、整合切替信号P270が出力される。

図３7に示されたDRAM内部コマンド整合用クロック生成回路９２’は、データ用DLL回路ブロック７１’からのDRAM内部データ位相分周４相クロックDCLK1/2/3/4を前述した整合用切替信号P000、P090、P180、P270により、バッファする４組のトライステートバッファと、トライステートバッファの出力を保持するバッファとを備え、各組のトライステートバッファは、DCLK1/2/3/4に対応して４つのトライステートバッファによって構成されている。この構成において、例えば、DCLK1が論理”１”で、P270が論理”１”のときには、図３7の最下段に配置された組のトライステートバッファの一つ及び当該トライステートバッファに接続されたバッファを介して、DRAM内部コマンド整合用４相クロックDCLK_270が出力される。このことは、DRAM内部データ位相分周４相クロックDCLK1がDRAM内部コマンド整合用4相クロックDCLK_270に乗り換えられたことを意味している。

上記したことからも明らかな通り、この実施例では、図２４に示されたDRAM内部データクロック識別データ信号DCLKPを使用することなく、データ信号用内部クロックをコマンド用内部クロックに乗り換えさせることができ、回路構成及び手順を簡略化できると言う利点がある。このように、クロック識別手続きを要せずに容易にコマンド・アドレス信号のクロックタイミングからデータ位相タイミングへの乗せ換えが行われる。

ここで、DRAM内部データ位相クロック再生部７１１’から出力される連続反転データ信号、即ち、DRAM内部データ信号で送信する擬似クロック信号の立ち上がりエッジは、予め後のアドレスコマンドの分周データ信号に対して、MCにおいて１クロック分遅らせるように設定されているものとする。尚、本実施例では、1クロックとしているが、さらに遅延差が大きく遅らせる必要がある場合にはMCにおいてクロック数が大きく設定される。

DRAM内部データ位相分周4相クロックDCLK1/2/3/4は、既に、MCから受信される連続反転データ信号が４分周して、擬似クロック信号として与えられる関係上、DCLK１が1、DCLK2が１に相当するクロックになっているためクロック識別の手順は必要ない。また、DRAMからMCに送信する擬似クロック信号としての連続反転データ信号はDRAM内部データ位相分周クロックと同位相で送信される。

MCにおいては、DRAMから受信した擬似クロック信号からMC内部データ位相4相クロックが生成されるが、DRAMと同様にクロック識別の必要はなく擬似クロック信号と同位相がDCLKMC_0となる。したがって、この時点でMCにおいてはクロック信号とMC内部に生成されたデータ位相クロックが対応づけられる。このため、クロック信号に整合して発行されたコマンド信号をMC内部に生成されたデータ位相クロックタイミングに乗せ換え、さらにクロック数をカウントすることによりDRAMから送信されたデータを受信することが可能となっている。第２の実施例に使用されるMCの構成は、第１の実施例に使用されるMCの構成からクロック識別データ生成回路、クロック比較識別回路、連続反転データ生成回路を省略したものと同等の構成を有し、その他の構成は、第１の実施例に使用されるMCの構成とほぼ同様であり、更に、後述する第３の実施例のMC（図４２）と構成上同様であるので、ここでは、説明を省略する。

また、第２の実施例では、DRAMにおいてはアドレス信号のみに4分周周期の信号を送信してDRAMで受信し、コマンドアドレスクロック識別データ信号を取り込んでデータ位相分周4相クロックの切替をDRAM内で行っても良く、この構成によっても、第１の実施例のようなMCにおけるデータ位相4相クロックの識別のための初期化手続きは必要なくなる。

図３８を参照して、本発明の第３の実施例に係るDRAMについて先ず説明する。この実施例では、MCから入力された擬似クロックデータ信号をデータ用DLL回路ブロック７１”で分周するのに加え、クロック信号自身も、コマンドアドレス用DLL回路ブロック７２”に分周周期のクロックとして与えられることを特徴としている。この場合、MCから与えられるクロック信号の1クロック周期内に、初期化時における擬似クロックデータ信号以外の通常データ信号がMCとDRAMとの間で、送受されることを前提としている。このことは、1クロック周期内における擬似クロックデータ信号とクロック信号との位相を検出すれば良いことを意味し、結果として、クロック、コマンドアドレス、データの対応づけを更に容易に行うことが可能となる。この構成を採用した場合、通常動作は、図８に示されたような形式で行われる。

また、本実施例においては、MC及びDRAM間で送受されるクロック信号は、MCで既に基準クロックに対して分周されているため、擬似クロックデータ信号の立ち上がりエッヂを前述したようにクロック信号の立ち上がりエッヂに対して1クロック遅らせてDRAMに送信する。尚、この例では、1クロックとしているがさらに遅延差が大きく遅らせる必要がある場合にはMCにおいてクロック数が大きく設定される。

図３８に示されたDRAMには、図３９に示すように、初期化の際、先ず、MCから初期化コマンド（コマンド@MC）がクロックの前縁に整合するように発行される（クロック@MC参照）。ここで、クロックは７５００ｐｓの周期を有し、これらクロックは１０５０ｐｓの遅延後、DRAM11で受信され（クロック@DRAM11、コマンド@DRAM11）、２０５３ｐｓの遅延後、DRAM18で受信される（クロック＠DRAM18、コマンド@DRAM18）。更に、MCは、データ信号も、クロック信号と同じ周期で発生し、初期化の際には、連続反転データ信号をデータ配線を介して、DRAM11〜18に供給する。

図３８のデータ用DLL回路ブロック７１”及びコマンドアドレス用DLL回路ブロック７２”では、連続反転データ信号及びクロック信号を分周することなく、４相のデータ用及びコマンドアドレス用クロックをそれぞれDRAM内部データ位相4相クロックDCLK_0/90/180/270及びDRAM内部コマンドアドレス受信用4相クロックCLK_0/90/180/270を発生し、コマンドレシーバ・内部コマンド信号生成回路７６に供給する。このように、分周を行わないデータ用DLL回路ブロック７１”は、図３５に示された回路によって実現でき、また、コマンドアドレス用DLL回路ブロック７２”も、図３４に示された回路構成によって実現できる。

更に、図示されたデータ用DLL回路ブロック７１”は、DRAM内部データ受信用クロックDCLKR及びDRAM内部データ出力用クロックDCLKOをデータレシーバ・内部データ生成回路７５”及び出力データ切替回路７４にそれぞれ出力する。尚、図示されたDRAMには、連続反転データ信号を生成する回路が設けられていないが、これは、受信した連続反転データ信号を出力データ切替回路７４及び出力回路８０を介してMCに返送するためである。

ここで、図４０をも参照して、図３８に示されたDRAMの初期化１動作を説明する。MCでは、クロック信号をDRAMに出力している（クロック信号@MC）が、１８７５ｐｓのアドレスコマンドレイテンシーを見込んで、１８７５ｐｓ遅延した分周データ基準クロックをも内部で発生している（分周データ基準クロック@MC）。分周データ基準クロックと同時に、MCは連続反転データ信号を擬似クロック信号として、データ配線を介してDRAMに出力する（データ＠MC参照）。

上記したクロック信号は、１０５０ｐｓ及び２０５３ｐｓ経過後、それぞれDRAM11及びDRAM18に与えられる（クロック@DRAM11、クロック@DRAM１８）。ここで、DRAM18について説明すると、当該DRAM18には、２０５３psよりも短い遅延時間後、MCからの連続反転データ信号が擬似クロック信号として供給される（データ@DRAM18）。したがって、DRAM18に受信されたクロック信号と連続反転データ信号との間には、位相差があることは、先に説明した実施例と同様である。

DRAM18で受信されたデータ信号は、データ用DLL回路ブロック７１”を介してMCに返送される。更に、データ用DLL回路ブロック７１”は、受信したデータ信号を基準としてDRAM内部データ位相クロックを発生すると共に、当該内部データ位相クロックを９０°位相遅延したDRAM内部データ位相遅延クロックをも発生する。続いて、データ用DLL回路ブロック７１”は、DRAM内部データ位相クロックを４相に分周してDRAM内部データ位相４相クロックDCLK_0/90/180/270を図４０に示すように発生して、図３８に示されたコマンドレシーバ・内部コマンド発生回路７６に出力する。このように、第３の実施例では、受信されたデータ信号を基準にして、DRAM内部データ位相クロックを発生するだけで位相設定を行うことができるため、DRAM内部における初期化１動作を簡略化できる。

このように、DRAM内部データ用クロックの位相が設定されると、図４１に示すように、DRAM内部データ位相クロック及び内部データ位相遅延クロックを基準として、DRAM内部データ出力用クロックDCLKO及び受信用クロックDCLKRがそれぞれ内部的に発生される。

図４２を参照すると、図３８に示された構成を有するDRAMと結合して使用されるMCの一例が示されている。図４２では、図２８に対応する部分に同一の参照番号が付されており、図４２に示されたMCは、図２８に示されたクロック比較識別ブロック１０７及びクロック識別データ生成回路１０８が設けられていない点で、図２８のMCと構成上相違している。

図４３をも参照して、図４２に示されたMCにおける初期化２動作を説明する。尚、初期化２動作は、MC内部で、リード用の内部データクロック位相を設定するための動作である。図４３に示されているように、MCは、クロック信号の発生後、分周データ基準クロックを生成する一方、連続反転データ信号をDRAMに出力することは図４０を参照して説明した通りである。また、DRAM内部では、連続反転データ信号からDRAM内部データ出力用クロックDCLKOを生成し、当該DCLKOを基準として連続反転データ信号を返送することも前述した通りである。

DRAMで発生された連続反転データ信号は、データ配線により遅延された後、MCに受信される（データ@MC）。MCでは、受信されたデータ信号から内部データクロックをDRAMの場合と同様に発生し、更に、この内部データクロックを遅延させたMC内部データ位相遅延クロックを生成する。図４３に示すように、ＭＣのＭＣデータ受信用クロック生成部１０２は、受信した連続反転データ信号（データ＠ＭＣ）を基準にして、内部データクロックを発生すると共に、当該内部データクロックを４分周して、図４３に示すようなＭＣ内部データ位相４相クロックDCLKMC_0/90/180/270を発生させる一方、MC内部データ位相遅延クロックに基づいてMC内部データ受信用クロックDCLKMCRを発生する。この動作により、DRAMからの読出データ、即ち、リードデータ用の内部データクロックの位相を設定する初期化２がMC内で行われたことになる。

図４２では、MC内部データ位相４相クロックDCLKMC_0/90/180/270及びMC内部データ受信用クロックDCLKMCRは、MCデータ受信用クロック生成部１０２から、リードデータ識別信号生成回路１０１及びデータレシーバ・内部データ生成回路１０６にそれぞれ出力される。

図４２に示されているように、クロック発生器９５からのクロックパルス列は、基準クロック生成回路１００に与えられ、分周された後、図４０に示すようなクロック信号としてDRAMに出力される一方、クロック信号を１クロックパルスだけ遅延され、分周データ基準クロックCLKMCをMCデータ出力用クロック生成部１０３に出力する。図示されたMCデータ出力用クロック生成部１０３は、図４０に示すように、連続反転データ信号を分周データ基準クロックCLKMCの立ち上がりエッジに同期した形で発生する一方、MC内部データ出力用クロックDCLKMCOをも発生し、当該MC内部データ出力用クロックDCLKMCOにしたがって、MCから出力データが出力される。

次に、図４４をも参照して、図３８に示されたDRAMと、図４２に示されたMCとの間におけるコマンド・アドレス信号の送受信動作を説明する。先ず、図４4では、クロック信号（クロック@MC）に整合するように、４つのコマンド・アドレス信号(Cmd／Add)がMCから発行され（アドレスコマンド＠MC）、クロック信号及びCmd／Addは同一のトポロジーを有する配線を通して、ここでは、DRAM18に与えられたものとする。ここで、図４２を参照すると、クロック信号及びCmd／Addの発行の際、基準クロック生成回路１００は、前述したように、分周されたクロック信号を発生すると共に、基準クロックをMCコマンドアドレス用DLL回路ブロック１０４に送出する。MCコマンドアドレス用DLL回路ブロック１０４は、MC内部コマンドアドレス出力用クロックをコマンドアドレス発行部１０５に与え、コマンドアドレス発行部１０５は当該出力用クロックにしたがって、各Cmd／AddをDRAMに出力する。

図４４に示すように、MCからのクロック信号及びCmd／Addは、実質上同一の遅延時間後、DRAM18に供給される（クロック@DRAM18、アドレスコマンド@DRAM18）。ここで、図３８に戻ると、DRAMは、上記したCmd/Addをコマンドレシーバ・内部コマンド信号生成回路７６で受信すると共に、クロック信号をコマンドアドレス用DLL回路ブロック７２”及びデータ用DLL回路ブロック７１”で受信する。

この実施例では、コマンドアドレス用DLL回路ブロック７２”は、受信したクロック信号を基準としてDRAM内部コマンドアドレス受信用４相クロックCLK_0/90/180/270を生成し、コマンドレシーバ・内部コマンド信号生成回路７６に出力する。これらCLK_0/90/180/270の位相は、データ用DLL回路ブロック７１”の内部データ位相4相クロックDCLK_0/90/180/270の位相とは異なっており、両者間の整合を取る必要がある。しかしながら、この実施例の場合、クロック信号及びコマンド・アドレス信号の遅延時間差は、クロック信号の１周期の期間内である。したがって、CLK_0はDCLK_0に対応付けられ、他のDCLK_90/180/270に対応付けられることはない。このことは、他のCLK_90/180/270についても同様である。

図４５をも参照すると、この実施例で使用されるコマンドアドレス・内部コマンド信号生成回路７６は、入力端子(An入力端子)から与えられるコマンド・アドレス信号をCLK_0/90/180/270によってラッチし、コマンドアドレスクロック識別データ信号CLKP0/90/180/270として出力するレシーバ・ラッチ回路と、CLKP0/90/180/270をそれぞれDCLK_0/90/180/270のタイミングで取り出し、DRAM内部コマンド・アドレス信号として出力するＤフリップフロップとによって構成されている。

図４４に戻ると、上記したコマンドレシーバ・内部コマンド信号生成回路７６における各部の波形が示されており、CLK_0/90/180/270のタイミングで、各Cmd/AddはCLKP_0/90/180/270としてラッチされ、次に、DCLK_0/90/180/270のタイミングで、内部アドレスコマンド信号として出力されている。このことは、MCからのコマンド・アドレス信号が、DRAM内部コマンドアドレス受信用4相クロックから、DRAM内部データ位相４相クロックに乗せ換えられたことを意味している。

上述した動作を要約すると、この実施例では、DRAMにおいて、受信したクロック信号からDRAM内部コマンドアドレス受信用4相クロックを生成する。この場合、クロック位相と同じ位相のものがCLK_0となりそれぞれ1/4分周サイクルづつ位相をずらしたものがCLK_90,CLK_180,CLK_270として生成される。一方、DRAM内部データ位相4相クロックも擬似データクロックから生成されるが、データ位相と同位相のクロックがDCLK_0、更に、1/4分サイクルづつ位相をずらしたものが、DCLK_90,DCLK_180,DCLK_270として生成される。この実施例の場合、DRAM内部では、それぞれCLK_0とDCLK_0、CLK_90とDCLK_90、CLK_180とDCLK_180、CLK_270とDCLK_270が対応づけられている。

次に、DRAMは、DRAM内部データ位相クロックDCLK_0とDRAM端において同位相の擬似クロックデータ信号を連続反転データ信号としてMCに送信する。図４1に示されたタイミングチャートにおいては、連続反転データ信号がDRAM内部データ出力用クロックに対して出力データを提供するように変移し、対応するデータを出力することにより内部データ位相クロック信号DCLK_0と同じタイミングおよび位相の擬似クロック信号を送信する。

一方、MCはこの擬似クロック信号を受信することによりMC内部データ受信用クロックおよびMC内部データ位相4相クロックを生成する。また、擬似クロック位相と同位相のクロックがMC内部データ位相4相クロックDCLKMC_0として生成される。この時点で、MCにおいては、クロック信号とMC内部に生成されたデータ位相クロックが対応づけられる。

したがって、MCでは、クロック信号に同期して発行されたコマンド信号をMC内部に生成されたデータ位相クロックタイミングに乗せ換え、さらにクロック数をカウントすることによりDRAMから送信されたデータを受信することが可能となっている。

次に、図４２、図４６、及び図４7を参照して、MCからリードコマンド信号が発行されてから、当該リードコマンド信号に応じたリードデータがMCに出力されるまでの動作を説明する。この場合、MCには、１クロック分のアドレスコマンドレイテンシーが与えられており、他方、DRAMには、５クロック分の内部リードレイテンシーが与えられているものとする。この場合、図４６に示すように、MC内部では、クロック信号を遅延することによって分周基準クロックCLKMCが生成され、これを基準として、分周４相基準クロックCLKMC_0/90180/270が基準クロック生成回路１００によって生成され、リードデータ識別信号生成回路１０１に与えられている。

この状態で、MC内部では、CLKMC_0に整合するように、MC内部リードコマンドがコマンドアドレス発行部１０５からリードデータ識別信号生成回路１０１に供給されている。また、図４２に示すように、リードデータ識別信号生成回路１０１には、MCデータ受信用クロック生成部１０２からMC内部データ位相４相クロックDCLKMC_0/90/180/270及び基準クロック生成部１００から分周4相基準クロックCLKMC_0/90/180/270が与えられている。

リードデータ識別信号生成回路１0１は、図４７に示されているように、それぞれCLKMC_0/90/180/270のタイミングで、MC内部リードコマンドを取り込むＤフリップフロップが備えられ、更に、DCLKMC_0/90/180/270のタイミングで取り出されている。図４６の例では、内部リードコマンドがＣＬＫＭＣ_０のタイミングで取り込まれ、DCLKMC_０のタイミングでレイテンシーカウンターに出力されている。図示されたレイテンシーカウンターは、DCLKMC_０/90/180/270を５クロックだけカウントし、５クロックカウントすると、図４６に示されているように、リードデータ識別信号をアクティブにし、これ以後に受信されるデータをリードデータとして処理する（データ@MC）。

以上説明した本発明に係るメモリシステムの実施例の構成では、データ信号を送受信するデータ信号特有のシステムクロックを持たず、代わりに、DRAMにおけるデータ信号の送受信用クロックは、システム初期化時にデータ信号を連続反転させた擬似クロック信号と、アドレスコマンド信号と同一トポロジーでDRAMに供給されるクロック信号の位相差を保持することにより、クロック信号をソースクロックとしてDRAM内部で生成される。

上記した実施例の場合、データ信号は初期化後、参照されず、初期化時に保持された連続反転データ信号とクロック信号との位相差によりDRAM内部データ位相クロック再生ブロックにより内部データ位相クロックが生成される。したがって、初期化後にメモリシステムの温度条件、電圧などの状態遷移が生じた場合には、再度初期化を行う必要がある。また、ある一定期間の状態遷移を想定して、適当な間隔ごとに初期化をしなおす必要がある。いずれにしろ、想定外の初期化後の状態遷移に対して、問題が発生する。

以下では、上記した位相差が生じた場合における問題を解決する実施例について説明する。

図４８を参照すると、本発明の第４の実施例に係るDRAMに使用されるDRAM内部データ位相クロック再生ブロック７１１aが示されている。図示されたDRAM内部データ位相クロック再生ブロック７１１aは、他の実施例の場合と同様に、DRAMのデータ用DLL回路ブロック７１内に設けられている。この実施例に係るDRAM内部データ位相クロック再生ブロック７１１ａは、カウンタＣＮＴを備え、当該カウンタＣＮＴによりクロック信号をカウントする点で他の実施例におけるDRAM内部データ位相クロック再生ブロック７１１等と異なっている。このように、カウンタCNTでクロック数をカウントすることにより、DRAM内部データ位相クロックを生成するための外部データ信号のサンプリング頻度を変更するができる。

更に、この実施例では、図４８に示されているように、外部データ信号の初期化時のサンプリング端子として機能するデータ端子DQ0,1と、通常動作時のサンプリング端子として機能するデータ端子DQ2,3を切り替える位相判定回路PDａを設けた点でも、他の実施例とは異なっている。尚、ここでは、DRAMに備えられたデータ端子DQ0，1を介して、初期化の際に連続反転データ信号が擬似クロック信号として入力されるものとする。また、図示されたクロック再生回路CKR及び位相判定回路PDｂは、図1４に示されたものと同一であるので、ここでは、説明を省略する。

一方、図４８に示されたDRAM内部データ位相クロック再生ブロック７１１ａと結合して使用されるＭＣの概略構成が図４９に示されている。図４９に示されたＭＣは、図２８と同様に、基準クロック生成回路１００及びＭＣコマンドアドレス用ＤＬＬ回路ブロック１０４を備えている点では、図２８と同様であり、ＭＣコマンドアドレス用ＤＬＬ回路ブロック１０４は、ＭＣ内部コマンドアドレス出力用分周４相クロックをコマンドアドレス発行部１０５ａに供給している。図示されたコマンドアドレス発行部１０５ａは、カウンタを備えている点で、図２８のコマンドアドレス発行部１０５とは相違している。また、カウンタにより、MC内部コマンドアドレスDLL回路ブロック１０４からのMC内部コマンドアドレス出力用分周４相クロックをカウントし、後述するように、サンプリングデータ出力信号、入力切換信号を出力すると共に、サンプリングプリ信号をも出力する。このうち、サンプリングプリ信号は、サンプリング信号生成回路２００に供給されている。

サンプリング信号生成回路２００には、サンプリングプリ信号が入力される一方、基準クロック生成回路１００から分周４相基準クロック（CLKMC_0/90/180/270）、図２８に示されたクロック比較識別ブロック１０７からMC内部リードデータ識別用４相クロック(DCLKMMC_0/90/180/270)、及び、MCデータ受信用クロック生成部１０２からMC内部データ位相クロック(DCLKMC)とが入力されており、これらのクロックに基づいて、サンプリング信号が出力される。

図４９に示されたコマンドアドレス発行部１０５ａからの入力切換信号は、MCデータ受信用クロック生成部１０２（図２８参照）のMC内部データ位相クロック再生ブロック１０２１ａに与えられる（図５０参照）。図５０に示されたMC内部データ位相クロック再生ブロック１０２１ａは、入力切換信号及び図４９に示されたサンプリング信号生成回路２００から与えられるサンプリング信号とを受けて動作する位相判定回路PDMCａ、基準クロック及び基準位相クロックを受けて動作する位相判定回路ＰＤＭＣｂ、及び、クロック再生回路CKRMCとを備えている。このうち、クロック再生回路CKRMC及び位相判定回路PDMCｂとは、図２９に示された回路と同様な動作を行い、クロック再生回路CKRMCは、MC内部データ位相クロックDCLKMC及びMC内部データ位相遅延分周クロックを生成すると共に、MC内部データ位相クロック分周クロックDCLKMC1/2/3/4をクロック比較識別回路１０７に出力する。

次に、図５１を参照して、図４９に示されたサンプリング信号生成回路２００の具体的な構成について説明する。図示されているように、サンプリング信号生成回路２００は、互いに直列に接続された２段のＤフリップフロップを４組備え、第１段目の４組のＤフリップフロップには、コマンドアドレス発行部１０５ａからサンプリングプリ信号が与えられている。第１段目のＤフリップフロップは、基準クロック生成回路１００から与えられる分周４相基準クロック（CLKMC_0/90/180/270）のタイミングによって、サンプリングプリ信号をホールドし、続いて、第２段目のＤフリップフロップは、クロック比較識別回路１０７から与えられるＭＣ内部リードデータ識別用４相クロック（DCLKMC_0/90/180/270）のタイミングで第１段目のＤフリップフロップの出力をホールドする。第２段目のＤフリップフロップの出力は、第３段目のＤフリップフロップによって、ＭＣデータ受信用クロック生成部１０２から与えられるＭＣ内部データ位相クロックＤＣＬＫＭＣのタイミングで取り出され、サンプリング信号として出力される。このことは、コマンドアドレス発行部１０５ａからサンプリングプリ信号が基準クロック生成回路１００のCLKMC_0/90/180/270のタイミングから、MCにおけるデータ信号受信用のデータ位相クロックDCLKMCのタイミングに乗せ換えられていることを意味している。

図４８〜図５１に示されたDRAM及びMCを備えた本発明の第４の実施例に係るメモリシステムの動作を図５２及び図５３のタイミングチャートを参照して説明する。

先ず、図５２を参照すると、MCは、初期化の際、クロック信号をクロック配線に出力し（クロック＠MC）、且つ、連続反転データ信号をデータ配線にデータ端子DQ0に出力しているものとする(DQ0＠MC参照)。この状態で、連続反転データ信号の停止命令が図４９のコマンドアドレス発行部１０５aからクロック信号に整合して出力される（コマンド＠MC参照）。この場合、MC内部では、MC内部データ位相クロックが図５２に示すように発生されている。上記したクロック信号及び連続反転データ信号は、互いに異なるトポロジーを有するクロック配線及びデータ配線をそれぞれ介して、ここでは、DRAM18に供給されている（クロック@DRAM18及びDQ0@DRAM18参照）。一方、連続反転データ信号停止命令は、クロック配線と同じトポロジーを有するコマンド・アドレス配線を介して、DRAM18に与えられている（コマンド@DRAM18）。前述したように、DRAM18では、コマンドよりも先にデータ端子DQ0を通して到来する連続反転データ信号にしたがって、DRAM内部データ位相クロックを発生している。DRAM18は、受信した連続反転データ信号停止命令を内部データ位相クロックに整合させて受信し、内部データ位相クロックを所定数カウント（ここでは、６カウント）した後、データ端子DQ0からの連続反転データ信号を停止する（DQ0@DRAM18参照）。

一方、MC側では、連続反転データ信号停止命令の出力後、クロック信号を８カウントした後、連続反転データ信号の出力を停止すると共に、データ端子DQ0からデータ端子DQ2へ切り替える。この場合、連続反転データ停止命令をDRAMに対して発行すると（コマンド＠MC参照）、ＭＣは、それ以降のDRAMからのサンプリングクロックは前記初期化で設定されたカウンタ値に応じてDRAM,MCで送受信される。

図４９に示されたMCでは、連続反転データ信号停止命令を送出後、コマンドアドレス発行部１０５aのカウンタにより、内部コマンドアドレスクロックのカウントを開始し、カウンタのカウント値が所定の値になった時（ここでは、T(5+256n+64)）、サンプリングプリ信号をサンプリング信号生成回路２００に出力する（図４９）。この結果として、MCでは、入力切換信号により、データ信号のモニタ端子をDQ0,1からDQ2,3に切り替え、DRAM側では、6+256n+64目のクロックに、256クロック毎にサンプリングクロックをDQ2,3に発し、MC側で受信しデータ位相の調整を行う。

一方、DRAM18では、連続反転データ信号停止命令を受信後、DRAM内部データ位相クロックをカウンタCNT（図４８）により、DRAM内部データ位相クロックをカウントしており、所定のカウント値（この例では、T(6+256n+64)）に達すると、サンプリング信号をデータ端子DQ2に出力し、このサンプリング信号は、MCのデータ端子DQ2にタイミング（T(7+256ｎ+64)）で受信される。

MCのサンプリング信号生成回路２００では、図５1を参照して説明したように、当該サンプリングプリ信号をCLKMC_0/90/180/270のタイミングからMC内部データ位相クロックDCLKMCのタイミングに乗せ換え、サンプリング信号（図５２参照）を発生する。データ端子DQ2から与えられたDRAM18からのサンプリング信号（DQ2@MC）と、MC内部で発生されサンプリング信号との位相差に応じたMC内部データ位相クロックが図５２に示すように発生される。

DRAM内のサンプリングデータ出力信号は、図４８に示されたカウンタCNTより生成される。DRAMからのサンプリングクロックのタイミングは、図４９に示されたサンプリングプリ信号を図５１のサンプリング信号生成回路でMC内部データ位相クロックにタイミングを乗せ換え、図５０に示されたＭＣ内部データ位相クロック再生ブロック１０２１ａで位相判定をおこなう。

前述したように、図４８に示されたDRAMの再生ブロック７１１aには、入力切替及びカウンタリセット信号が、MCからコマンドとして与えられており、カウンタCNTはカウンタリセット信号を受けてリセットされ、クロック再生回路CKRからのDRAM内部データ位相分周クロックのカウントを開始する。一方、位相判定回路PDａは、入力切替信号を受けてデータ端子DQ0，１とデータ端子DQ2,3を切り替える。これ以外のクロック再生回路CKR及び位相判定回路PDbの構成は、図１４と同様であるので、説明を省略する。

図４８に示されたDRAM内部データ位相再生ブロック７１１aの動作概略を図５３のタイミングチャートを参照して説明する。まず、初期化時には、データ線DQ0，1に供給される擬似クロック信号により内部データ位相クロックを生成することは、前述した通りである。

MCは、クロック信号（クロック＠MC）をクロック配線を介してDRAMに出力すると共に、位相保持及びカウンタリセット命令（コマンド＠MC参照）をコマンドとしてコマンド配線に出力する。図示された例では、クロック信号T1に整合したタイミングで、コマンドが発生されている。一方、データ端子DQ０，１（この例では、DQ0）には、連続反転データ信号が擬似クロック信号(T1〜T6参照)として出力されている。このうち、クロック信号及びコマンドは、実質的に同一の遅延時間後、DRAM18に受信され（クロック＠DRAM18、コマンド＠DRAM18参照）、他方、擬似クロック信号は、クロック信号及びコマンドよりも早いタイミングでDRAM18に与えられている（DQ0＠DRAM18参照）。MCは、コマンドアドレス発行部１０５ａのカウンタにより、４クロック後にクロック信号のカウントを開始し、２５６クロック後、タイミングT261(5+256)で、データ端子DQ2にサンプリングレシオ設定信号が出力される。ここで、サンプリング設定信号は、初期化後のデータ信号のサンプリング頻度を設定する信号であり、MCによりシステム構成に応じて初期化時にアドレス信号等によりDRAMに設定される。ここでは、256クロック毎にサンプリングするように、設定としている（初期化時は毎クロックないし数クロックの高い頻度でサンプリングし高速にロックインする。）。

図４８に示された再生ブロック７１１ａは、これまでの実施例と同様に、データ線DQ0,1を介して与えられる擬似クロック信号により内部データ位相クロック信号を生成する（図５３、DRAM内部位相クロック参照）。一方、位相保持およびカウンタリセット命令、即ち、初期化終了信号は、図５３の例の場合、DRAM内部データ位相クロックのうち、クロックT2に整合して、DRAM内部コマンドとして受信される。

DRAM内部では、DRAM内部コマンドを受信すると、所定のクロック（この例では、4クロック）後に、入力切替及びカウンタリセット信号をハイレベルにする。この状態で、カウンタCNTがリセットスタートし、クロックのカウントをスタートする一方、データ端子DQ0からデータ端子DQ2に切替が行われる（DQ0@DRAM18、DQ2@DRAM18参照）。

このように、図４８に示されたDRAM内の再生ブロック７１１ａでは、入力切替信号を受けて、データ位相のモニター端子をDQ2,3に切り替えるが、これは続いて、DRAMからMCに対するデータ位相の初期化を行うためにDQ0,1を使用する必要があるためである。このため、図４８に示された位相判定回路PDaは、入力切替信号を受けて、データ端子DQ0,1をデータ端子DQ2,3に切り替えることができるように構成されている。

また、前述したように、カウンタCNTには、サンプリングレシオ設定信号がデータ端子DQ2を介して与えられており（DQ2@DRAM18）、この例では、DRAM内部データ位相クロックT262のタイミングで受信されている。サンプリング設定信号を受けると、DRAM内では、256クロック毎に、サンプリング信号をカウンタCNTから出力し、サンプリングデータ出力信号を出力する。

このように、MCおよびDRAM内のクロックカウントは、同期してカウントアップし、256クロック毎にMCからはDQ2,3にサンプリングクロックが発せられ、DRAMではこのクロックを参照してクロック位相を調整する。データ信号のクロック信号に対する位相が保持されると、データ信号のクロック発生頻度を周期的に落とし、また、クロック再生回路におけるサンプリング頻度も同様に落として、以降のデータ位相の調整を行えばよい。この場合、通常のデータの伝達は、サンプリングクロック間に行われる。

MC側ではMC内部のコマンドアドレス発行部１０５ａ内にカウンタを有し、位相保持およびカウンタリセット命令発行後のクロックをカウントし所定クロック後に、サンプリングクロックデータを発行するようサンプリングデータ出力信号を生成し、サンプリングクロックを発行する。

ここで、各タイミングを64クロックずらしたのは、MCからDRAMに対するサンプリングクロックとDRAMからMCへのサンプリングクロックの間隔を適度にあけるためである。

図５４を参照すると、２ランクのメモリシステムに適用した場合におけるサンプリングクロックが例示されている。図５４では、ランク１のＤＲＡＭは第１スロットに取り付けられているものとし、ランク２のＤＲＡＭは第２スロットに取り付けられているものとする。この場合、第１スロットのＤＲＡＭには、MCからDRAMに対して、サンプリングクロックがタイミングT(6+256ｎ)で出力されると、第1スロットのDRAMでは、T(6+256n+64)のタイミングでサンプリングクロックをMCに出力している。即ち、６４クロックの間隔を空けて、２５６クロック毎に、サンプリングクロックが第1スロットのDRAMデータ端子DQ2，又はDQ3に与えられている（DQ2＠DRAM）。一方、第２のスロットのDRAMは、更に、64クロック間隔を空けて、即ち、T(6+256n+128)のタイミングで、サンプリングクロックをDQ2,3に出力している。このように、データ端子DQ2,3をMCおよび各ランクのDRAMで共有してサンプリングクロック伝達を行う。したがって、図５４に示すように通常動作におけるライト、ないしリードはサンプリングクロックが使用している以外の間の時間に行われる。

図４８〜図５４の例では、単一のサンプリングクロックを参照して、位相調整を行うことについて説明したが、図５５に示すように複数のクロックを使用して、サンプリングするようにしてもよい（DQ2＠MC及びDQ2DRAM18参照）。

上記した実施例では、初期化後にデータ信号の位相のサンプリング頻度を落とし、通常動作時のデータバーストも可能としながらデータ位相調整も常時行うようにし、これによって、メモリシステムの信頼性を向上させることが可能となる。即ち、この実施例では、デバイスであるDRAMで位相保持された後には、メモリコントローラからのデータ信号のクロック発生頻度を周期的に落として、DRAMにおいて以降のデータ位相の調整を行っていることが分かる。

ここで、前述した第4の実施例では、初期化後のサンプリング端子をデータ端子DQ0，1からデータ端子DQ2,3に切り替えている。このため、通常動作時にライトないしリードを行うタイミングがわずかながら制約される。このことを考慮して、初期化後の専用サンプリング端子（データリカバリ端子CDR,CDRB）を設ける実施例を第５の実施例として以下に説明する。

図５６を参照すると、この実施例に係るメモリシステムは、メモリコントローラMCと各DRAMとの間に、データ配線と同じトポロジーでクロックデータリカバリ配線を設けると共に、各DRAMにはクロックリカバリピンCDR/CDRBが備えられている点で、他の実施例とは異なっている。

動作は前述した第５の実施例と同様であるが、専用の信号配線を設けたため、通常動作時のリードライト動作に対する制約はない。また、その分サンプリング頻度も上げることが可能なため信頼性も向上する。

図５７を参照すると、図５６に示された各DRAMは、図４８のデータ端子DQ2，DQ3の代わりに、DRAM内部データ位相クロック再生ブロック７１１ｂにクロックデータリカバリピンCDR/CDRBを設け、このピンCDR/CDRBが位相判定回路に接続されている点以外、図４８と同様である。また、図５８に示されたMCのMC内部データ位相クロック再生ブロック１０２１ｂにも、クロックリカバリピンCDR/CDRBが設けられている点で、図５０とは異なっている。図５７及び５８の動作は、データ端子DQ2，3の代わりにクロックリカバリピンCDR/CDRBを使用すること以外、図４８及び図４９と同様であるので、説明を省略する。したがって、この場合にも、DRAMにおいて位相保持された後には、メモリコントローラから専用のサンプリング用データ線に周波数を落とした擬似クロック信号を伝達し、DRAM側のクロック再生回路では、同様にサンプリング頻度を落としてデータ位相の調整を行っても良いし、専用のサンプリング用データ線にクロック発生頻度を周期的に落とした擬似クロック信号を伝達し、DRAM側では、この擬似クロック信号によりデータ位相の調整を行っても良い。

尚、図５６〜図５８の実施例においても、1クロックのサンプリングの代わりに、複数クロックによってサンプリングする構成を採用してもよい。

図４８〜図５８を参照して説明した実施例では、サンプリングクロックをメモリコントローラからDRAMへ一方向にだけ伝送する伝送線を用いる場合についてのみ説明したが、本発明は、サンプリングクロックを伝送線を複数のDRAMで共有する場合にも適用でき、また、この信号線を単にメモリコントローラからDRAMのサンプリングクロックを伝送するためだけに使用するだけでなく、DRAMからコントローラのデータの伝送にも共有して使用できる。

上記した実施形態及び実施例では、メモリコントローラとDRAMとを含むメモリシステムについてのみ説明したが、コントローラとデバイスとを備え、両者がクロック配線とデータ配線とによって接続されているシステム及びその制御方法としても使用でき、デバイスとしてはDRAMに限定されない。この場合、デバイスは、モジュール上に複数個分散して配置されていることが望ましい。

更に、分周されたクロック及び分周された擬似クロック信号は、初期化動作時のみに、メモリコントローラとDRAMとの間で送受され、初期化動作終了後には、分周されないクロック信号を用いて、データのライト及びリードを行うように、構成しても良い。また、本発明に係るメモリシステムは、高いクロック周波数を有するメモリシステムだけでなく、クロック、コマンド・アドレス信号とデータ信号との時間遅延が問題とならないような低いクロック周波数で動作するメモリシステムにも適用できる。

本発明に係るメモリシステムを概略的に説明するための斜視図である。 図１に示されたメモリシステムにおけるデータ配線の等価回路図である。 図１に示されたメモリシステムにおけるクロック、コマンド・アドレス配線の等価回路図である。 本発明の一実施形態に係るメモリシステムのトポロジーを説明するための概略図である。 本発明の他の実施形態に係るメモリシステムのトポロジーを説明する概略図である。 本発明の更に他の実施形態に係るメモリシステムのトポロジーを説明する概略図である。 図４〜図６に示されたメモリシステムに適用できる本発明の実施例における通常動作を説明するタイミングチャートである。 図４〜図６に示されたメモリシステムに適用できる本発明の他の実施例における通常動作を説明するタイミングチャートである。 本発明の第１の実施例における初期化コマンド発行の際の動作を説明するタイミングチャートである。 本発明の第１の実施例におけるDRAMにおける初期化動作を説明するタイミングチャートである。 本発明の第１の実施例に係るDRAMにおけるライト動作を説明するタイミングチャートである。 本発明の第１の実施例に係るDRAMにおけるリード動作を説明するタイミングチャートである。 本発明の第１の実施例に使用されるDRAMの内部構成を説明するブロック図である。 図１３に示されたDRAMに使用されるデータ用DLL回路ブロックを詳細に説明するブロック図である。 図１３に示されたDRAMに使用されるコマンド・アドレスDLL回路ブロックを詳細に説明するブロック図である。 図１３に示された各種クロックを説明するためのタイミングチャートである。 本発明の第１の実施例に使用されるメモリコントローラ（MC）の動作タイミングを説明するタイミングチャートである。 本発明の第１の実施例におけるDRAMからMCに対するデータの受け渡しを説明するタイミングチャートである。 本発明の第１の実施例におけるデータ用内部クロックを説明するタイミングチャートである。 図１３に示されたDRAM内に用いられるコマンドレシーバ・内部コマンド信号生成回路を示すブロック図である。 図１３に示されたDRAM内におけるコマンド・アドレス受信の際における初期化動作を示すタイミングチャートである。 図１３に示されたデータレシーバ・内部データ生成回路を説明するブロック図である。 図１３におけるデータクロック側における内部動作を説明するタイミングチャートである。 図１３のDRAMに使用されるクロック識別回路を示すブロック図である。 図２４に示されたクロック識別回路の出力信号を使用して動作するDRAM内部コマンド整合用クロック生成回路を示すブロック図である。 図２５の動作を説明するタイミングチャートである。 図１３に示されたDRAMの他の内部動作を説明するタイミングチャートである。 図１３に示されたDRAMと組み合わせて使用されるMCを説明するブロック図である。 図２８に使用されるMCデータ受信用クロック生成部を示すブロック図である。 図２４に使用されるMCデータ出力用クロック生成部を示すブロック図である。 図２４に使用されるMCコマンドアドレス用DLL回路ブロックを示すブロック図である。 図２４に使用されるMCクロック比較識別ブロックを示すブロック図である。 図２４に示されたリードデータ識別信号生成回路を具体的に説明するブロック図である。 本発明に係る第２の実施例に使用されるDRAMを説明するブロック図である。 図３４に示されたデータ用DLL回路ブロックを詳細に説明するブロック図である。 図３４に示されたクロック比較識別ブロックに使用されるクロック識別回路を示すブロック図である。 図３６に示されたクロック識別回路と組み合わせて使用されるDRAM内部コマンド整合用クロック生成回路を示すブロック図である。 本発明の第３の実施例に使用されるDRAMを示すブロック図である。 本発明に係る第３の実施例の初期化動作におけるコマンドとクロックとの関係を示すタイミングチャートである。 本発明の第３の実施例におけるDRAM内の初期化動作を説明するタイミングチャートである。 図４０における初期化動作後のDRAMの動作を説明するタイミングチャートである。 本発明の第３の実施例に使用されるMCの内部構成を説明するブロック図である。 図４２に示されたMCにおける初期化動作を説明するタイミングチャートである。 図４２に示されたDRAMにおけるコマンド・アドレス受信動作を示すタイミングチャートである。 図３８に示されたコマンドレシーバ・内部コマンド信号生成回路を示すブロック図である。 図４２に示されたMCの内部動作を説明するタイミングチャートである。 図４２に示されたリードデータ識別信号生成回路を示すブロック図である。 本発明の第４の実施例に使用されるDRAM内部データ位相クロック再生ブロックを示すブロック図である。 本発明の第４の実施例に使用されるMCの概略構成を示すブロック図である。 本発明の第４の実施例に使用されるMC内部データ位相クロック再生ブロックを示すブロック図である。 図４９に示されたサンプリング信号生成回路を示すブロック図である。 本発明の第４の実施例に係るメモリシステムの初期化動作を説明するタイミングチャートである。 本発明の第４の実施例におけるサンプリングタイミングを説明するタイミングチャートである。 本発明の第４の実施例におけるサンプリングクロックとリード、ライトデータとの関係を示すタイミングチャートである。 本発明の第４の実施例の変形例を説明するタイミングチャートである。 本発明の第５の実施例に係るメモリシステムを示すブロック図である。 図５６に使用されるDRAMの構成を示すブロック図である。 図５６に使用されるMCの構成を示すブロック図である。 本発明者が先に提案したメモリシステムの構成を示すブロック図である。

符号の説明

５０ メモリシステム
５１、５２ モジュール
５５ メモリコントローラ(MC)
５６ DRAM
５８ 終端器
６１、６２ クロック／コマンド・アドレス配線
ＤＡ データ配線

Claims (12)

1. データ配線、クロック配線、及び、コマンド・アドレス配線によって互いに接続されたデバイスと当該デバイスを制御するコントローラとを備えたシステムにおいて、前記データ配線のトポロジーは、前記クロック配線／前記コマンド・アドレス配線のトポロジーに比較して、前記デバイスと前記コントローラとの間の距離が短くなるようなトポロジーであり、且つ、前記クロック配線及び前記コマンド・アドレス配線は、互いに同じトポロジーであることを特徴とするメモリシステム。
2. 請求項１において、前記デバイスは、複数のモジュールにそれぞれ搭載されたDRAMによって構成され、前記各モジュール上のDRAMには、個別に設けられた前記クロック配線／前記コマンド・アドレス配線が配線されており、他方、前記各モジュール上の互いに対応するDRAMには、共通の前記データ配線に接続されていることを特徴とするメモリシステム。
3. 請求項２において、前記クロック配線／前記コマンド・アドレス配線は、各モジュール近端部から、遠端部まで延び、各モジュール上のDRAMは、当該クロック配線／前記コマンド・アドレス配線に接続されていることを特徴とするメモリシステム。
4. 請求項２において、前記クロック配線／前記コマンド・アドレス配線は、前記各モジュールの中央領域で、２つに分岐された形で前記各モジュール上のDRAMに接続されていることを特徴とするメモリシステム。
5. 請求項２において、前記デバイスは、複数のモジュール内に設けられ、同時に読出及び書込の対象となるランク分けされたDRAMを備え、前記データ配線は複数のランクにおける対応するDRAMに接続されると共に、各ランクのDRAMには、共通のクロック配線・アドレス配線が施されていることを特徴とするメモリシステム。
6. 請求項２〜５のいずれかにおいて、前記コントローラ及び前記各DRAMは、前記データ配線上に出力されるデータ信号のタイミングと、前記クロック配線／前記コマンド・アドレス配線に出力されるクロック信号／コマンドとのタイミングとを整合させるコントローラ側整合手段及びDRAM側整合手段をそれぞれ備えていることを特徴とするメモリシステム。
7. 請求項６において、前記コントローラ側整合手段は、前記データ配線上に、前記データ配線上に、連続反転データ信号を擬似クロック信号として出力する手段と、前記クロック配線にクロック信号を出力する手段と、前記コマンド・アドレス配線に前記クロック信号に整合させてコマンドを出力する手段とを有し、他方、DRAM側整合手段は、前記データ配線を介して与えられる前記擬似クロック信号に応じて、当該DRAM内部のデータクロックを生成する内部データクロック生成手段と、前記クロック配線上のクロック信号に整合して送信されて来るコマンドを前記クロック信号のタイミングから前記DRAM内部のデータクロックに乗せ換える手段とを有していることを特徴とするメモリシステム。
8. 請求項７において、前記メモリコントローラは、更に、前記擬似クロック信号を用いて、前記デバイス及びメモリコントローラにおける位相が保持された後、周期的にサンプリングクロックを発生するサンプリングクロック発生手段を備え、他方、前記デバイスは、前記位相保持後、前記サンプリングクロックにしたがって、以降のデータ信号の位相を調整する位相調整手段を備えていることを特徴とするメモリシステム。
9. 請求項８において、前記サンプリングクロック発生手段は、データ信号のクロック発生頻度及びクロック周波数のいずれかを低下させることによって前記サンプリングクロックを生成する手段、前記サンプリングクロックを前記データ配線に出力する手段とを有していることを特徴とするメモリシステム。
10. 請求項８において、前記サンプリングクロック発生手段は、データ信号のクロック発生頻度及びクロック周波数のいずれかを低下させることによって前記サンプリングクロックを生成する手段、前記サンプリングクロックをサンプリング専用のデータ配線に出力する手段とを有していることを特徴とするメモリシステム。
11. 請求項９又は１０において、前記サンプリングクロックを伝送する前記データ配線は複数のデバイスにより共通に使用されることを特徴とするメモリシステム。
12. 請求項９又は１０において、前記サンプリングクロックを伝送する前記データ線は、前記メモリコントローラと前記デバイスとの間の双方向伝送に使用されることを特徴とするメモリシステム。

Images