KR100995663B1 - 반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법 - Google Patents

반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법 Download PDF

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Abstract

본 발명은 복수개의 제어신호의 활성화에 응답하여 복수개의 데이터를 래치하여 데이터 라인으로 출력하도록 구성된 복수개의 래치; 및 상기 복수개의 래치 중에서 일부의 래치를 통해 상기 복수개의 데이터 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 나머지 데이터에 비해 앞선 타이밍에 래치되도록 하기 위해 서로 다른 타이밍에 활성화되는 상기 복수개의 제어신호를 생성하도록 구성된 제어부를 구비한다.
시퀀셜 모드/인터리브 모드/래치

Description

반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법{SEMICONDUCTOR APPARATUS, DATA WRITE CIRCUIT OF SEMICONDUCTOR APPARATUS AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법에 관한 것이다.
도 1은 종래의 기술에 따른 반도체 장치의 데이터 라이트 회로의 회로도이다.
종래의 기술에 따른 반도체 집적회로의 데이터 라이트 회로는 도 1에 도시된 바와 같이, 제 1 내지 제 4 다중화기(11 ~ 14), 제 1 내지 제 4 래치(15 ~ 18) 및 제 1 내지 제 4 드라이버(19 ~ 22)를 구비한다.
상기 제 1 내지 제 4 다중화기(11 ~ 14)는 데이터 스트로브 신호(DQS)의 라이징 엣지(Rising Edge)와 폴링 엣지(Falling Edge) 각각에 동기된 신호에 따라 정렬된 데이터(D0 ~ D3)를 제어신호(SOSEB<0:3>, SSEL<0:3>)에 따라 선택하여 출력하도록 구성된다.
상기 제 1 내지 제 4 래치(15 ~ 18)는 상기 제 1 내지 제 4 다중화기(11 ~ 14)의 출력신호(DINR0, DINF0, DINR1, DINF1)를 데이터 클럭 신호(DCLK)에 따라 래치하도록 구성된다.
상기 제 1 내지 제 4 드라이버(19 ~ 22)는 상기 제 1 내지 제 4 래치(15 ~ 18)의 출력신호를 드라이빙하여 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)으로 전송하도록 구성된다.
도 2는 도 1에 따른 데이터 라이트 회로의 동작 타이밍도이다.
상술한 종래기술에 따른 데이터 라이트 회로는 도 2에 도시된 바와 같이, 상기 제 1 내지 제 4 다중화기(11 ~ 14)의 출력신호(DINR0, DINF0, DINR1, DINF1)가 데이터 클럭(DCLK)에 따라 동시에 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)에 실리게 된다.
도 2는 4개의 데이터가 해당 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)에 실리는 예를 든 것일 뿐, 실제로는 그 이상의 글로벌 입출력 라인들 예를 들어, DDR2의 경우 64개, DDR3의 경우 128개의 글로벌 데이터 라인이 존재하며, 이들 각각을 통해 동시에 데이터가 실리게 된다.
반도체 장치의 크기가 작아질수록 전체 면적에 대한 글로벌 데이터 라인의 비율이 점점 높아지게 되어 글로벌 데이터 라인의 폭이 좁아지게 되고, 결국 인접한 글로벌 데이터 라인과의 거리가 줄어들게 된다.
많은 수의 데이터가 동시에 글로벌 입출력 라인에 실리게 되는 경우, 인접한 글로벌 입출력 라인들에 실린 데이터가 서로 다른 논리 레벨을 갖는 경우도 증가하게 된다.
이와 같이 인접한 글로벌 입출력 라인들의 데이터가 반대의 논리 레벨을 갖는 경우, 데이터간의 커플링 이펙트(Coupling Effect)로 인해 발생된 기생 커패시턴스 증가로 인하여 데이터 전송 지연을 초래하고, 결국 반도체 장치의 전송 특성을 저하시킴은 물론이고 반도체 장치의 동작 오류를 초래할 수 있는 문제점이 있다.
본 발명은 인접한 글로벌 입출력 라인에 실린 데이터간의 커플링 이펙트를 최소화할 수 있도록 한 반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 장치의 데이터 라이트 회로는 복수개의 제어신호의 활성화에 응답하여 복수개의 데이터를 래치하여 데이터 라인으로 출력하도록 구성된 복수개의 래치; 및 상기 복수개의 래치 중에서 일부의 래치를 통해 상기 복수개의 데이터 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 나머지 데이터에 비해 앞선 타이밍에 래치되도록 하기 위해 서로 다른 타이밍에 활성화되는 상기 복수개의 제어신호를 생성하도록 구성된 제어부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 장치의 데이터 라이트 회로는 복수개의 제어신호에 응답하여 복수개의 데이터 중에서 일부의 데이터를 나머지 데이터에 비해 앞선 타이밍에 래치하도록 구성된 복수개의 래치; 및 상기 복수개의 래치 중에서 상기 일부의 데이터가 입력되는 일부의 래치를 판단하여, 상기 일부의 래치에 입력되는 제어신호를 나머지 제어신호에 비해 앞선 타이밍에 활성화시키도록 구성된 제어부를 구비함을 다른 특징으로 한다.
본 발명에 따른 반도체 장치의 데이터 라이트 회로 제어 방법은 복수개의 래치를 구비하는 반도체 장치의 데이터 라이트 회로 제어 방법으로서, 상기 복수개의 래치 중에서 상대적으로 앞선 타이밍에 입력된 데이터를 입력 받는 래치를 판단하는 단계; 및 상기 복수개의 래치 중에서 상기 상대적으로 앞선 타이밍에 입력된 데이터를 입력 받는 래치를 나머지 래치에 비해 앞선 타이밍에 활성화시키는 단계를 구비함을 특징으로 한다.
본 발명에 따른 반도체 장치의 데이터 라이트 회로 제어 방법은 복수개의 래치를 구비하는 반도체 장치의 데이터 라이트 회로 제어 방법으로서, 순차적으로 입력된 복수개의 데이터를 데이터 전송 모드에 따라 다른 순서로 정렬시켜 정렬 데이터를 생성하는 단계; 및 상기 정렬 데이터 중에서 상대적으로 앞선 타이밍에 입력된 데이터를 나머지 데이터에 비해 앞선 타이밍에 래치하는 단계를 구비함을 다른 특징으로 한다.
본 발명에 따른 반도체 장치는 복수개의 제어신호의 활성화에 응답하여 복수개의 데이터를 래치하도록 구성된 복수개의 래치; 상기 복수개의 래치 중에서 일부의 래치를 통해 상기 복수개의 데이터 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 나머지 데이터에 비해 앞선 타이밍에 래치되도록 하기 위해 서로 다른 타이밍에 활성화되는 상기 복수개의 제어신호를 생성하도록 구성된 제어부; 및 상기 복수개의 래치에 래치된 데이터를 드라이빙하여 글로벌 입출력 라인으로 전송하도록 구성된 복수개의 드라이버를 구비함을 특징으로 한다.
본 발명에 따른 반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법은 커플링 이펙트를 최소화하여 데이터 전송 속도 저하를 방지할 수 있다. 따 라서 안정적인 데이터 전송이 가능하므로 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 장치의 데이터 라이트 회로의 회로도이다.
본 발명에 따른 반도체 장치의 데이터 라이트 회로는 도 3에 도시된 바와 같이, 제 1 내지 제 4 다중화기(110 ~ 140), 제 1 내지 제 4 래치(150 ~ 180), 제 1 내지 제 4 드라이버(190 ~ 220) 및 제어부(300)를 구비한다.
상기 제 1 내지 제 4 다중화기(110 ~ 140)는 데이터 스트로브 신호(DQS)의 라이징 엣지(Rising Edge)와 폴링 엣지(Falling Edge) 각각에 동기된 신호에 따라 정렬된 데이터(D0 ~ D3)를 제 1 선택신호(SOSEB<0:3>) 및 제 2 선택신호(SSEL<0:3>)에 따라 선택하여 출력하도록 구성된다.
상기 제 1 선택신호(SOSEB<0:3>)는 라이트 또는 리드 명령에 따라 입력되는어드레스 중에서 하위 어드레스(A0, A1)를 디코딩한 신호로서, 상기 정렬된 데이터(D0 ~ D3)와 상기 정렬된 데이터(D0 ~ D3)가 기록되어야 할 메모리 영역(예를 들어, 뱅크의 쿼터 블록(Quarter block))을 정의하는 신호이다.
상기 제 2 선택신호(SSEL<0:3>)는 모드 레지스터 셋(Mode Register Set)에 설정된 신호로서, 데이터 전송 방식(sequential/interleave)에 따라 상기 정렬된 데이터(D0 ~ D3)와 상기 정렬된 데이터(D0 ~ D3)가 기록되어야 할 메모리 영역을 정의하는 신호이다.
상기 제 1 내지 제 4 래치(150 ~ 180)는 상기 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)를 복수개의 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3) 각각에 따라 래치하도록 구성된다.
상기 제 1 내지 제 4 드라이버(190 ~ 220)는 상기 제 1 내지 제 4 래치(150 ~ 180)의 출력신호를 드라이빙하여 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)으로 전송하도록 구성된다.
상기 제어부(300)는 어드레스 신호(A<0:1>), 데이터 클럭 신호(DCLK), 리셋 신호(RST) 및 데이터 전송 모드 신호(SEQ)에 따라 상기 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3)를 생성하도록 구성된다.
상기 데이터 전송 모드 신호(SEQ)는 반도체 장치의 데이터 전송 모드 즉, 시퀀셜 모드(Sequential Mode)와 인터리브 모드(Interleave Mode) 중에서 하나를 정의하기 위한 신호이다. 상기 데이터 전송 모드 신호(SEQ)가 각각 하이 레벨과 로우 레벨인 경우, 반도체 장치의 데이터 전송 모드를 시퀀셜 모드와 인터리브 모드로 정의할 수 있다.
도 4는 도 3의 제어부의 내부 구성을 나타낸 회로도이다.
상기 제어부(300)는 도 4에 도시된 바와 같이, 분주부(310) 및 제어신호 생성부(320)를 구비한다.
상기 분주부(310)는 데이터 클럭 신호(DCLK)를 기설정된 분주비로 분주하여 데이터 클럭 분주 신호(DCLKCNT)를 생성하고, 리셋 신호(RST)에 따라 상기 데이터 클럭 분주 신호(DCLKCNT)를 초기화시키도록 구성된다.
상기 분주부(310)는 데이터 클럭 신호(DCLK)를 2분주한 데이터 클럭 분주 신호(DCLKCNT)를 생성하도록 구성한 예로서, 복수개의 인버터(IV1, IV2) 및 복수개의 트리 스테이트 인버터(TSIV1 ~ TSIV3)로 구성할 수 있다.
상기 제어신호 생성부(320)는 상기 제 1 내지 제 4 다중화기(110 ~ 140) 중에서 앞선 타이밍에 입력된 데이터(D0, D1)를 선택한 다중화기의 출력신호(예를 들어, DINR0, DINF0)와 늦은 타이밍에 입력된 데이터(D2, D3)를 선택한 다중화기의 출력신호(예를 들어, DINR1, DINF1)가 정해진 시차를 두고 제 1 내지 제 4 래치(150 ~ 180)를 통해 래치되도록 하기 위한 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3)를 생성하도록 구성할 수 있다.
상기 도 4에 도시된 제어신호 생성부(320)는 앞선 타이밍에 입력된 데이터(D0, D1)를 선택한 다중화기의 출력신호(예를 들어, DINR0, DINF0)가 늦은 타이밍에 입력된 데이터(D2, D3)를 선택한 다중화기의 출력신호(예를 들어, DINR1, DINF1)에 비해 빠른 타이밍에 제 1 내지 제 4 래치(150 ~ 180)를 통해 래치되도록 하기 위한 상기 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3)를 생성할 수 있도록 한 회로 구성 실시예이다. 상기 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)에 해당하는 데이터(D0 ~ D3)는 데이터 전송 모드(시퀀셜 모드/인터리브 모드) 및 어드레스 신호(A<0:1>)에 따라 달라질 수 있다.
즉, 시퀀셜 모드(SEQ =‘1’)에서 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)는 어드레스 신호(A<0:1>)가 ‘00’인 경우 D0, D1, D2, D3이고, 어드레스 신호(A<0:1>)가 ‘01’인 경우 D1, D2, D3, D0이며, 어드레스 신호(A<0:1>)가 ‘10’인 경우 D2, D3, D0, D1이고, 어드레스 신호(A<0:1>)가 ‘11’인 경우 D3, D0, D1, D2가 될 수 있다.
한편, 인터리브 모드(SEQ =‘0’)에서 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)는 어드레스 신호(A<0:1>)가 ‘00’인 경우 D0, D1, D2, D3이고, 어드레스 신호(A<0:1>)가 ‘01’인 경우 D1, D0, D2, D3이며, 어드레스 신호(A<0:1>)가 ‘10’인 경우 D2, D3, D0, D1이고, 어드레스 신호(A<0:1>)가 ‘11’인 경우 D3, D2, D1, D0이 될 수 있다.
예를 들어, 시퀀셜 모드(SEQ =‘1’)에서 어드레스 신호(A<0:1>)가 ‘00’인 경우, 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)는 D0, D1, D2, D3이다. 따라서 본 발명은 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)를 래치 타이밍 제어신호(DCLK_Q2, DCLK_Q3)에 비해 빠른 타이밍에 활성화시킴으로써 제 1 래치(150) 및 제 2 래치(160)가 제 3 래치(170) 및 제 4 래치(180)에 비해 빠르게 입력 데이터를 래치할 수 있도록 상기 제어신호 생성부(320)를 구성할 수 있다.
이때 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)에 해당하는 데이터(D0 ~ D3)의 배열은 상술한 바와 같이, 데이터 전송 모드 신호(SEQ)와 어드레스 신호(A<0:1>)를 통해 알 수 있다.
따라서 제어신호 생성부(320)는 데이터 전송 모드 신호(SEQ), 어드레스 신호(A<0:1>) 및 데이터 클럭 신호(DCLK)를 논리 소자들을 이용하여 조합함으로써 데 이터(D0 ~ D3)의 배열에 따라 활성화 타이밍이 다른 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3)를 생성하도록 구현할 수 있다. 상기 제어신호 생성부(320)는 XNOR 게이트(XNOR11), 복수개의 앤드 게이트(AND11 ~ AND15), 노어 게이트(NOR11), 오어 게이트(OR11), 복수개의 인버터(IV11 ~ IV16) 및 복수개의 패스 게이트(PG11 ~ PG18)로 구성할 수 있다.
이와 같이 구성된 본 발명에 따른 데이터 라이트 회로의 동작을 설명하면 다음과 같다.
도 5는 도 3의 데이터 라이트 회로의 시퀀셜 모드에 따른 동작 타이밍도로서, 어드레스 신호(A<0> = 0, A<1> = 0)가 입력된 경우이다.
시퀀셜 모드(SEQ = 1)이고, 어드레스 신호(A<0> = 0, A<1> = 0)가 입력된 경우이므로 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)는 D0, D1, D2, D3이다.
도 4의 제어신호 생성부(320)는 어드레스 신호(A<0> = 0, A<1> = 0)가 입력되었으므로 오어 게이트(OR11)에서 하이 레벨 신호를 출력하여, 패스 게이트(PG11, PG13, PG16, PG18)들이 턴 온 된다.
앤드 게이트(AND12, AND13)는 전원 전압(VDD)과 데이터 클럭 신호(DCLK)를 논리곱하여 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)를 생성한다.
앤드 게이트(AND14, AND15)는 데이터 클럭 분주 신호(DCLKCNT)와 데이터 클럭 신호(DCLK)를 논리곱하여 래치 타이밍 제어신호(DCLK_Q2, DCLK_Q3)를 생성한다.
따라서 도 5와 같이, 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)가 래치 타이 밍 제어신호(DCLK_Q2, DCLK_Q3)에 비해 먼저 활성화되어 출력된다.
도 3의 제 1 내지 제 4 래치(150 ~ 180)는 상기 도 5와 같은 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3)에 따라 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)를 래치하여 출력한다.
제 1 내지 제 4 드라이버(190 ~ 220)는 상기 제 1 내지 제 4 래치(150 ~ 180)의 출력 신호를 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)에 출력한다.
상기 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)을 통해 전송된 데이터는 데이터 라이트에 관련된 회로 블록(미 도시)을 통해 해당 메모리 영역에 기록된다.
도 6은 도 3의 데이터 라이트 회로의 시퀀셜 모드에 따른 동작 타이밍도로서, 어드레스 신호(A<0> = 0, A<1> = 1)가 입력된 경우이다.
시퀀셜 모드(SEQ = 1)이고, 어드레스 신호(A<0> = 0, A<1> = 1)가 입력된 경우이므로 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)는 D2, D3, D0, D1이다.
도 4의 제어신호 생성부(320)는 어드레스 신호(A<0> = 0, A<1> = 1)가 입력되었으므로 오어 게이트(OR11)에서 로우 레벨 신호를 출력하여, 패스 게이트(PG12, PG14, PG15, PG17)들이 턴 온 된다.
앤드 게이트(AND12, AND13)는 데이터 클럭 분주 신호(DCLKCNT)와 데이터 클럭 신호(DCLK)를 논리곱하여 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)를 생성한다.
앤드 게이트(AND14, AND15)는 전원 전압(VDD)과 데이터 클럭 신호(DCLK)를 논리곱하여 래치 타이밍 제어신호(DCLK_Q2, DCLK_Q3)를 생성한다.
따라서 도 6과 같이, 래치 타이밍 제어신호(DCLK_Q2, DCLK_Q3)가 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)에 비해 먼저 활성화되어 출력된다.
도 3의 제 1 내지 제 4 래치(150 ~ 180)는 상기 도 5와 같은 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3)에 따라 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)를 래치하여 출력한다.
제 1 내지 제 4 드라이버(190 ~ 220)는 상기 제 1 내지 제 4 래치(150 ~ 180)의 출력 신호를 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)에 출력한다.
상기 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)을 통해 전송된 데이터는 데이터 라이트에 관련된 회로 블록(미 도시)을 통해 해당 메모리 영역에 기록된다.
도 7은 도 3의 데이터 라이트 회로의 인터리브 모드에 따른 동작 타이밍도로서, 어드레스 신호(A<0> = 1, A<1> = 0)가 입력된 경우이다.
인터리브 모드(SEQ = 0)이고, 어드레스 신호(A<0> = 1, A<1> = 0)가 입력되었으므로 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)는 D1, D0, D2, D3이다.
도 4의 제어신호 생성부(320)는 어드레스 신호(A<0> = 1, A<1> = 0)가 입력되었으므로 오어 게이트(OR11)에서 하이 레벨 신호를 출력하여, 패스 게이트(PG11, PG13, PG16, PG18)들이 턴 온 된다.
앤드 게이트(AND12, AND13)는 전원 전압(VDD)과 데이터 클럭 신호(DCLK)를 논리곱하여 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)를 생성한다.
앤드 게이트(AND14, AND15)는 데이터 클럭 분주 신호(DCLKCNT)와 데이터 클 럭 신호(DCLK)를 논리곱하여 래치 타이밍 제어신호(DCLK_Q2, DCLK_Q3)를 생성한다.
따라서 도 7과 같이, 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)가 래치 타이밍 제어신호(DCLK_Q2, DCLK_Q3)에 비해 먼저 활성화되어 출력된다.
도 3의 제 1 내지 제 4 래치(150 ~ 180)는 상기 도 7과 같은 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3)에 따라 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)를 래치하여 출력한다.
제 1 내지 제 4 드라이버(190 ~ 220)는 상기 제 1 내지 제 4 래치(150 ~ 180)의 출력 신호를 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)에 출력한다.
상기 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)을 통해 전송된 데이터는 데이터 라이트에 관련된 회로 블록(미 도시)을 통해 해당 메모리 영역에 기록된다.
도 8은 도 3의 데이터 라이트 회로의 인터리브 모드에 따른 동작 타이밍도로서, 어드레스 신호(A<0> = 0, A<1> = 1)가 입력된 경우이다.
인터리브 모드(SEQ = 0)이고, 어드레스 신호(A<0> = 0, A<1> = 1)가 입력되었으므로 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)는 D2, D3, D0, D1이다.
도 4의 제어신호 생성부(320)는 어드레스 신호(A<0> = 0, A<1> = 1)가 입력되었으므로 오어 게이트(OR11)에서 로우 레벨 신호를 출력하여, 패스 게이트(PG12, PG14, PG15, PG17)들이 턴 온 된다.
앤드 게이트(AND12, AND13)는 데이터 클럭 분주 신호(DCLKCNT)와 데이터 클럭 신호(DCLK)를 논리곱하여 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)를 생성한다.
앤드 게이트(AND14, AND15)는 전원 전압(VDD)과 데이터 클럭 신호(DCLK)를 논리곱하여 래치 타이밍 제어신호(DCLK_Q2, DCLK_Q3)를 생성한다.
따라서 도 8과 같이, 래치 타이밍 제어신호(DCLK_Q2, DCLK_Q3)가 래치 타이밍 제어신호(DCLK_Q0, DCLK_Q1)에 비해 먼저 활성화되어 출력된다.
도 3의 제 1 내지 제 4 래치(150 ~ 180)는 상기 도 8과 같은 래치 타이밍 제어신호(DCLK_Q0 ~ DCLK_Q3)에 따라 제 1 내지 제 4 다중화기(110 ~ 140)의 출력신호(DINR0, DINF0, DINR1, DINF1)를 래치하여 출력한다.
제 1 내지 제 4 드라이버(190 ~ 220)는 상기 제 1 내지 제 4 래치(150 ~ 180)의 출력 신호를 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)에 출력한다.
상기 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)을 통해 전송된 데이터는 데이터 라이트에 관련된 회로 블록(미 도시)을 통해 해당 메모리 영역에 기록된다.
상술한 바와 같이, 본 발명에 따른 데이터 라이트 회로 및 그 제어 방법은 시퀀셜 모드 및 인터리브 모드에 따라 데이터의 배열이 달라지더라도 앞선 타이밍에 입력된 데이터를 늦은 타이밍에 입력된 데이터에 비해 빠른 타이밍에 래치하여 글로벌 입출력 라인(GIO_Q0 ~ GIO_Q3)에 출력할 수 있으므로 인접한 글로벌 입출력 라인에 실린 데이터간의 커플링 이펙트를 최소화할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 장치의 데이터 라이트 회로의 회로도,
도 2는 도 1의 데이터 라이트 회로의 동작 타이밍도,
도 3은 본 발명에 따른 반도체 장치의 데이터 라이트 회로의 회로도,
도 4는 도 3의 제어부의 내부 구성을 나타낸 회로도,
도 5 내지 도 8은 도 3의 데이터 라이트 회로의 시퀀셜 모드/인터리브 모드에 따른 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110 ~ 140: 제 1 내지 제 4 다중화기
150 ~ 180: 제 1 내지 제 4 래치
190 ~ 220: 제 1 내지 제 4 드라이버
300: 제어부 310: 분주부
320: 제어신호 생성부

Claims (23)

  1. 복수개의 제어신호의 활성화에 응답하여 복수개의 데이터를 래치하여 데이터 라인으로 출력하도록 구성된 복수개의 래치; 및
    상기 복수개의 래치 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 입력되는 일부의 래치에 입력되는 제어신호가 나머지 제어신호에 비해 빠른 타이밍에 활성화되도록 상기 복수개의 제어신호를 생성하도록 구성된 제어부를 포함하며,
    상기 제어부는 데이터 전송 모드 신호와 어드레스 신호에 응답하여 상기 복수개의 래치 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 입력되는 일부의 래치를 판단하도록 구성되는 반도체 장치의 데이터 라이트 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제어부는
    상기 데이터 전송 모드 신호와 상기 어드레스 신호 및 데이터 클럭 신호를 이용하여 상기 복수개의 제어신호를 생성하도록 구성되는 반도체 장치의 데이터 라이트 회로.
  5. 제 1 항에 있어서,
    상기 제어부는
    데이터 클럭 신호를 정해진 분주비로 분주하여 데이터 클럭 분주 신호를 생성하도록 구성된 분주부, 및
    상기 어드레스 신호와 상기 데이터 전송 모드 신호의 조합에 따라 상기 데이터 클럭 신호 또는 상기 데이터 클럭 분주 신호와 상기 데이터 클럭 신호를 조합한 신호를 선택하여 상기 복수개의 제어신호를 생성하도록 구성된 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 라이트 회로.
  6. 어드레스 신호와 모드 레지스트 셋 신호 중 적어도 하나에 따라 복수개의 데이터의 배열 순서를 변경하도록 구성된 다중화부;
    복수개의 제어신호의 활성화에 응답하여 상기 다중화부에서 출력된 복수개의 데이터를 래치하여 데이터 라인으로 출력하도록 구성된 복수개의 래치; 및
    상기 복수개의 래치 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 입력되는 일부의 래치에 입력되는 제어신호가 나머지 제어신호에 비해 빠른 타이밍에 활성화되도록 상기 복수개의 제어신호를 생성하도록 구성된 제어부를 포함하며,
    상기 제어부는 데이터 전송 모드 신호와 상기 어드레스 신호에 응답하여 상기 복수개의 래치 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 입력되는 일부의 래치를 판단하도록 구성되는 반도체 장치의 데이터 라이트 회로.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 제어부는
    상기 데이터 전송 모드 신호와 상기 어드레스 신호 및 데이터 클럭 신호를 이용하여 상기 복수개의 제어신호를 생성하도록 구성되는 반도체 장치의 데이터 라이트 회로.
  10. 제 6 항에 있어서,
    상기 제어부는
    데이터 클럭 신호를 정해진 분주비로 분주하여 데이터 클럭 분주 신호를 생성하도록 구성된 분주부, 및
    상기 어드레스 신호와 상기 데이터 전송 모드 신호의 조합에 따라 상기 데이터 클럭 신호 또는 상기 데이터 클럭 분주 신호와 상기 데이터 클럭 신호를 조합한 신호를 선택하여 상기 복수개의 제어신호를 생성하도록 구성된 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 라이트 회로.
  11. 복수개의 래치를 구비하는 반도체 장치의 데이터 라이트 회로 제어 방법으로서,
    데이터 전송 모드 신호와 어드레스 신호에 응답하여 상기 복수개의 래치 중에서 상대적으로 앞선 타이밍에 입력된 데이터를 입력 받는 래치를 판단하는 단계; 및
    상기 복수개의 래치 중에서 상기 상대적으로 앞선 타이밍에 입력된 데이터를 입력 받는 래치를 나머지 래치에 비해 앞선 타이밍에 활성화시키는 단계를 구비하는 반도체 장치의 데이터 라이트 회로 제어 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 데이터 전송 모드 신호는 시퀀셜 모드(Sequential Mode)와 인터리브 모드(Interleave Mode)를 구분하는 신호인 반도체 장치의 데이터 라이트 회로 제어 방법.
  14. 제 11 항에 있어서,
    상기 상대적으로 앞선 타이밍에 입력된 데이터를 입력 받는 래치를 나머지 래치에 비해 앞선 타이밍에 활성화시키는 단계는
    상기 상대적으로 앞선 타이밍에 입력된 데이터를 입력 받는 래치를 데이터 클럭 신호에 따라 활성화시키고,
    나머지 래치를 상기 데이터 클럭 신호를 기설정된 분주비로 분주한 데이터 클럭 분주 신호에 따라 활성화시켜 이루어짐을 특징으로 하는 반도체 장치의 데이터 라이트 회로 제어 방법.
  15. 복수개의 래치를 구비하는 반도체 장치의 데이터 라이트 회로 제어 방법으로서,
    순차적으로 입력된 복수개의 데이터를 데이터 전송 모드에 따라 다른 순서로 정렬시켜 정렬 데이터를 생성하는 단계; 및
    데이터 전송 모드 신호와 어드레스 신호에 응답하여 상기 정렬 데이터 중에서 상대적으로 앞선 타이밍에 입력된 데이터를 판단하고, 상기 앞선 타이밍에 입력된 데이터를 나머지 데이터에 비해 앞선 타이밍에 래치하는 단계를 구비하는 반도체 장치의 데이터 라이트 회로 제어 방법.
  16. 제 15 항에 있어서,
    상기 데이터 전송 모드 신호는 시퀀셜 모드(Sequential Mode)와 인터리브 모드(Interleave Mode)를 구분하는 신호인 반도체 장치의 데이터 라이트 회로 제어 방법.
  17. 삭제
  18. 제 15 항에 있어서,
    상기 정렬 데이터 중에서 상대적으로 앞선 타이밍에 입력된 데이터를 나머지 데이터에 비해 앞선 타이밍에 래치하는 단계는
    상기 상대적으로 앞선 타이밍에 입력된 데이터를 데이터 클럭 신호에 따라 래치하고,
    나머지 데이터를 상기 데이터 클럭 신호를 기설정된 분주비로 분주한 데이터 클럭 분주 신호에 따라 래치하여 이루어짐을 특징으로 하는 반도체 장치의 데이터 라이트 회로 제어 방법.
  19. 복수개의 제어신호의 활성화에 응답하여 복수개의 데이터를 래치하도록 구성된 복수개의 래치;
    상기 복수개의 래치 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 입력되는 일부의 래치에 입력되는 제어신호가 나머지 제어신호에 비해 빠른 타이밍에 활성화되도록 상기 복수개의 제어신호를 생성하도록 구성된 제어부; 및
    상기 복수개의 래치에 래치된 데이터를 드라이빙하여 글로벌 입출력 라인으로 전송하도록 구성된 복수개의 드라이버를 포함하며,
    상기 제어부는 데이터 전송 모드 신호와 어드레스 신호에 응답하여 상기 복수개의 래치 중에서 상대적으로 빠른 타이밍에 입력된 일부의 데이터가 입력되는 일부의 래치를 판단하도록 구성되는 반도체 장치.
  20. 제 19 항에 있어서,
    어드레스 신호와 모드 레지스트 셋 신호 중 적어도 하나에 따라 상기 복수개의 데이터의 배열 순서를 변경하도록 구성된 다중화부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  21. 삭제
  22. 제 19 항에 있어서,
    상기 제어부는
    상기 데이터 전송 모드 신호와 상기 어드레스 신호 중 적어도 하나와 데이터 클럭 신호를 이용하여 상기 복수개의 제어신호를 생성하도록 구성됨을 특징으로 하는 반도체 장치.
  23. 제 19 항에 있어서,
    상기 제어부는
    데이터 클럭 신호를 정해진 분주비로 분주하여 데이터 클럭 분주 신호를 생성하도록 구성된 분주부, 및
    상기 어드레스 신호와 상기 데이터 전송 모드 신호의 조합에 따라 상기 데이터 클럭 신호 또는 상기 데이터 클럭 분주 신호와 상기 데이터 클럭 신호를 조합한 신호를 선택하여 상기 복수개의 제어신호를 생성하도록 구성된 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
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