KR20100000639A - 라이트 제어 회로를 포함하는 반도체 집적 회로 - Google Patents

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Abstract

라이트 제어 회로를 포함하는 반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 라이트시, 데이터 입력 스트로브 신호에 응답하여 래치된 입력 데이터를, 테스트 모드 신호에 따라 소정 시간 지연시켜 제공하는 라이트 제어 회로를 포함한다.
Figure P1020080060211
라이트, 데이터 입력 스트로브 신호, 지연 소자

Description

라이트 제어 회로를 포함하는 반도체 집적 회로{Semiconductor Integrated Circuit Having Write Controlling Circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 라이트 제어 회로를 포함하는 반도체 집적 회로에 관한 것이다.
최근 고속 동작의SDRAM(Synchronous Dynamic Random Access Memory)으로서, 데이터의 입력 및 출력이 외부 클럭 신호의 라이징 에지(rising edge) 및 폴링 에지(falling edge) 모두에 동기되는 DDR(Double Data Rate) 메모리를 사용하는 추세이다.
이러한 DDR 메모리는 외부에서 입력되는 직렬화된 데이터 입력 신호들을 병렬화하고, 데이터 입력 스트로브 신호를 이용하여 스트로빙(Strobing)함으로써 메모리 셀에 입력하는 방법을 사용하고 있다.
한편, 외부 데이터가 메모리 셀에 입력되는 라이트 마진을 확보하기 위해, 충분히 안정된 시간 후에 메모리 셀에 입력되도록 해야 한다. 그리하여, 병렬화된 데이터가 로딩되는 글로벌 라인마다 각각의 지연 소자를 구비하여, 소정의 지연 시간 후, 메모리 셀에 입력되도록 한다. 이에 따라, 병렬화된 데이터가 글로벌 라인 으로 입력되는 경로마다 지연 소자를 구비하여야 하므로, 데이터 입출력 핀 수가 증가할수록 글로벌 라인과 연결된 지연 소자의 수도 증가한다. 이로써, 데이터 입력시 동작 전류의 소모가 크며, 지연 소자를 구비함으로써 면적의 효율은 저하된다.
본 발명의 기술적 과제는 라이트시 입력 데이터의 지연 시간을 제어하는 라이트 제어 회로를 포함하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 라이트시, 데이터 입력 스트로브 신호에 응답하여 래치된 입력 데이터를, 테스트 모드 신호에 따라 소정 시간 지연시켜 제공하는 라이트 제어 회로를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 라이트시, 데이터 입력 스트로브 신호를 이용하여 데이터 입력 스트로브 지연 신호를 생성하고, 상기 데이터 입력 스트로브 지연 신호로 입력 데이터의 전달 시간을 제어함으로써 메모리 셀 어레이로의 라이트 타이밍을 프로그래머블하게 제어하는 라이트 제어 회로를 포함한다.
본 발명의 일 실시예에 따르면 각 글로벌 라인마다 지연 소자를 구비하지 않고서도 라이트 마진을 확보하는 것이 가능하다. 또한, 각 글로벌 라인마다 지연 소자를 독립적으로 구비하는 종래 기술과는 달리, 공통의 데이터 입력 스트로브 지연 신호에 의해 전달 지연 시간을 제어하므로 데이터의 유효 윈도우 확보가 용이하다.
더 나아가, 테스트 모드 신호에 의해 지연 시간의 가감을 간단히 조절하므 로, 회로의 큰 변경없이 라이트 타이밍의 제어를 유연하게(flexibly) 대처할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 개념적인 블록도이다.
반도체 집적 회로는 라이트 제어 회로(100) 및 메모리 셀 어레이(200)를 포함한다.
본 발명의 일 실시예에 따른 라이트 제어 회로(100)는 데이터 입력 스트로브 신호(din_stb) 및 데이터 입력 스트로브 지연 신호(Algn_din_stb)를 수신하여 안정적인 시간 후에 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)를 메모리 셀 어레이(200)에 제공할 수 있다. 이 때, 본 발명의 일 실시예에 따르면, 라이트 제어 회로(100)가 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 제어됨으로써, 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)를 소정의 지연 시간 후, 메모리 셀 어레이(200)에 입력되도록 한다. 이로써, 각각의 데이터 입출력 핀과 연결된 글로벌 라인마다 개별의 지연 소자를 구비하는 종래 기술과는 달리, 데이터 입력 스트로브 신호(din_stb)의 지연 시간을 조절한 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 의해 제어함으로써, 글로벌 라인마다 지연 소자를 구비할 필요가 없다.
이러한 라이트 제어 회로(100)는 제 1 내지 제 4 데이터 정렬부(110-140) 및 데이터 입력 스트로브 지연 신호 생성부(150)를 포함한다.
라이트 제어 회로(100)와 메모리 셀 어레이(200) 사이에 각각의 제 1 내지 제 4 데이터 정렬부(110-140)에 대응되는 글로벌 라인이 연결되어 있다. 그리하여, 이 글로벌 라인을 통해, 지연된 병렬 데이터(Algn_gio_ev0, Algn_gio_od0, Algn_gio_ev1, Algn_gio_od1)를 전송할 수 있다. 이때, 지연된 병렬 데이터(Algn_gio_ev0, Algn_gio_od0, Algn_gio_ev1, Algn_gio_od1)는 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 의해 지연시간이 조절되어 메모리 셀 어레이(200)에 제공됨으로써 라이트 마진이 확보된다.
여기서, 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)는 DDR 회로에 있어서, 클럭의 라이징(rising) 및 폴링 에지(falling edge)에 동기되어 입력되는 직렬 데이터를 병렬화시킨 데이터로서 예시한다. 즉, 병렬 데이터는 이미 잘 알려진 바와 같이, 직렬 데이터를 각각 래치 회로를 이용하여 병렬화하는 것이므로, 당업자라면 이해 가능한 내용이므로 이에 대한 설명은 생략하기로 한다. 예컨대, BL(Burst Length)이 4일 때, 클럭의 두 주기동안 4개의 데이터가 입력되며, 그 데이터가 병렬화된 데이터로서 제공될 수 있으면 가능하다.
그리하여, 여기서의 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)는, 라이트 명령어 활성화 후, 클럭의 첫번째 라이징 클럭에 동기되어 입력된 데이터, 첫번째 폴링 클럭에 동기되어 입력된 데이터, 클럭의 두번째 라이징 클럭에 동기되어 입력된 데이터, 두번째 폴링 클럭에 동기되어 입력된 데이터가 병렬화된 것을 의미한다.
따라서, BL 4에 대응되어 제 1 내지 제 4 데이터 정렬부(110-140)로서 예시한 것이므로, 데이터 정렬부의 수는 4개로 제한되지 않음은 물론이다.
한편, 본 발명의 일 실시예에 따른 데이터 입력 스트로브 지연 신호 생성부(150)는 테스트 모드 신호(TM<0:n>) 및 데이터 입력 스트로브 신호(din_stb)에 응답하여 데이터 입력 스트로브 지연 신호(Algn_din_stb)를 생성한다. 이에 대한 자세한 설명은 후술하기로 한다.
도 2는 도 1에 따른 제 1 데이터 정렬부(110)의 상세한 회로도이다.
도 2를 참조하면, 제 1 데이터 정렬부(110)는 제 1래치부(112), 구동부(114), 제 2 래치부(115), 제 3 래치부(116) 및 전송부(118)를 포함한다.
제 1 래치부(112)는 데이터 입력 스트로브 신호(din_stb)에 응답하여 제 1 병렬 데이터(Algn_dinr0)를 구동부(114)에 제공한다.
데이터 입력 스트로브 신호(din_stb)는 DDR 회로로부터 출력되는 데이터들의 정확한 타이밍을 반도체 메모리 장치 외부의 중앙 처리 장치(CPU)나 메모리 컨트롤러(memory controller)에 알리고, 각 반도체 메모리 장치들간의 타임 스큐(time skew)를 최소화하기 위해 데이터의 입출력 동작을 제어하는 통상의 스트로브 신호이다.
본 발명에서는, 데이터 입력 스트로브 신호(din_stb)는 라이트 모드시, 활성화된 라이트 명령어에 의해 소정 시간 후에 활성화되는 신호로 예시한다.
따라서, 제 1 래치부(112)는 데이터 입력 스트로브 신호(din_stb)가 활성화 될 때, 제 1 병렬 데이터(Algn_dinr0)의 레벨에 따라 제 1 및 제 2 래치 신호(latb, lat)를 구동부(114)에 제공한다. 제 1 래치부(112)는 로우 레벨의 제 1 병렬 데이터(Algn_dinr0)이면 로우 레벨의 제 1 래치 신호(lat)를, 하이 레벨의 제 1 병렬 데이터(Algn_dinr0)이면 하이 레벨의 제 2 래치 신호(latb)를 제공한다. 그리하여, 제 1 래치부(112)는 활성화된 데이터 입력 스트로브 신호(din_stb)에 응답하여 제 1 병렬 데이터(Algn_dinr0)를 래치한다. 즉, 라이트 모드시 데이터가 모두 입력되고 나면, 데이터 입력 스트로브 신호(din_stb)가 활성화되어 수신된 데이터를 메모리 셀 어레이(도 1의 200 참조)에 입력되도록 글로벌 라인으로 로딩할 준비를 함을 알 수 있다.
구동부(114)는 풀업 소자(PU) 및 풀다운 소자(PD)를 포함한다.
구동부(114)는 수신된 제 1 및 제 2 래치 신호(latb, lat)의 레벨에 따라 하이 레벨 또는 로우 레벨을 노드 a에 제공한다.
풀업 소자(PU)는 PMOS 트랜지스터로 예시하기로 한다. 풀업 소자(PU)는 외부 공급 전압(VDD)을 인가받는 소스, 제 1 래치 신호(latb)를 수신하는 게이트, 노드 a와 연결된 드레인을 포함한다. 풀다운 소자(PD)는 NMOS 트랜지스터로 예시하기로 한다. 풀다운 소자(PD)는 접지 전압(VSS)을 인가받는 소스, 제 2 래치 신호(lat)를 수신하는 게이트, 노드 a와 연결된 드레인을 포함한다.
제 2 래치부(115)는 노드 a의 출력 신호를 반전 래치하여 노드 b에 제공한다.
제 2 래치부(115)는 래치타입으로 연결된 제 1 및 제 2 인버터(IV1, IV2)를 포함한다. 이에 따라, 노드 b의 신호 레벨은 제 1 병렬 데이터(Algn_dinr0)의 신호 레벨과 실질적으로 동등한 레벨이다. 즉, 노드 b의 신호는 버퍼링된 제 1 병렬 데이터(Algn_dinr0)이다.
한편, 전송부(118)는 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 응답하여 제 1 병렬 데이터(Algn_dinr0)를 글로벌 라인(미도시)으로 로딩시킬 수 있다.
전송부(118)는 전송 게이트(TR)를 포함한다. 전송 게이트(TR)는 활성화된 하이 레벨의 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 응답하여 턴온됨으로써, 제 2 래치부(115)의 신호를 노드 c에 전달할 수 있다.
제 3 래치부(116)는 제 2 래치부(115)의 구성과 동작 원리가 동일하므로 상세한 설명은 생략하기로 한다.
제 3 래치부(116)는 노드 c의 레벨을 반전하여 제 6 인버터(IV6)에 제공한다.
그리하여, 제 1 병렬 데이터(Algn_dinr0)는 데이터 입력 스트로브 신호(din_stb)에 응답하여 1차 래치된 후, 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 응답하여 2 차 래치된 후 데이터 전송 경로, 예컨대 글로벌 라인으로 제 1 지연된 병렬 데이터(Algn_gio_ev0)로서 제공될 수 있다.
다시 말하면, 제 1 병렬 데이터(Algn_dinr0)는 데이터 입력 스트로브 신호(din_stb)에 의해 전송되나, 데이터 입력 스트로브 지연 신호(Algn_din_stb)가 활성화될 때까지는 계속 래치된다. 즉, 제 1 병렬 데이터(Algn_dinr0)는 데이터 입력 스트로브 신호(din_stb)에 의해 래치된 시점보다 소정 시간 지연되어 메모리 셀 어레이(도 1의 200 참조)에 입력될 수 있다.
그리하여, 글로벌 라인의 전송 경로마다 지연 소자를 구비하여 데이터를 전송하는 종래 기술과 달리, 본 발명의 일 실시예에 따르면 제 1 병렬 데이터(Algn_dinr0)를 메모리 셀 어레이(도 1의 200 참조)에 입력되는 타이밍을 입력 지연용 신호인 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 의해 제어한다. 이로써, 본 발명의 일 실시예에 따르면, 글로벌 라인마다 지연 소자를 구비하지 않고서도 라이트 마진을 확보할 수 있다.
바꾸어 설명하면, 데이터 입력의 기준이 되는 데이터 입력 스트로브 신호(din_stb)보다 지연된 신호를 생성하고, 이 신호를 이용하여 라이트 타이밍을 제어한다. 데이터 입력 스트로브 신호(din_stb)보다 지연된 신호를 생성하는 하나의 회로부만 구비하면 되므로 종래에 비해 면적 효율이 향상된다. 또한, 종래에는 각 글로벌 라인마다 지연 소자를 구비하여 데이터의 라이트 타이밍을 각각 제어하므로, 지연 소자의 PVT 특성에 따라 데이터의 전달 지연 특성이 달라질 수 있었다. 그리하여, 데이터의 유효 윈도우가 작을 수 있었다. 하지만, 본 발명의 일 실시예에 따르면 동일한 하나의 신호(데이터 입력 스트로브 지연 신호)로써 각 데이터의 라이트 타이밍을 제어하므로, 데이터의 유효 윈도우 확보에 유리하다.
다음의 도 3을 참조하여, 데이터 입력 스트로브 지연 신호(Algn_din_stb)의 생성에 관해 자세히 설명하기로 한다.
도 3은 도 1에 따른 데이터 입력 스트로브 지연 신호 생성부(150)의 상세한 회로도이다.
도 3을 참조하면, 데이터 입력 스트로브 지연 신호 생성부(150)는 테스트 모드 신호(TM<0:n>) 및 데이터 입력 스트로브 신호(din_stb)에 응답하여 데이터 입력 스트로브 지연 신호(Algn_din_stb)를 생성한다.
여기서, 테스트 모드 신호(TM<0:n>)는 예컨대 MRS(Mode Register Set)를 이용하여 외부에서 입력되는 신호로 예시하기로 한다. 또한, 다수의 테스트 모드 신호(TM<0:n>)중 어느 하나만 활성화되는 것으로 예시한다.
본 발명의 일 실시예에 따른 데이터 입력 스트로브 지연 신호 생성부(150)는 다수개의 지연부(152, 154, 156..)를 포함한다.
데이터 입력 스트로브 지연 신호 생성부(150)는 테스트 모드 신호(TM<0:n>)에 응답하여 데이터 입력 스트로브 신호(din_stb)의 지연 시간을 조절할 수 있다. 그리하여, 테스트 모드 신호(TM<0:n>)에 따라 메모리 셀 어레이(도 1의 200 참조)에 라이트될 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)의 전송 지연 시간을 결정할 수 있다.
각각의 지연부(152, 154, 156..)는 각각의 단위 지연기(152_a, 154_a, 156_a..)를 포함한다.
중복되는 설명을 생략하기로 하며, 제 1 지연부(152)에 대해 자세히 설명하기로 한다.
제 1 지연부(152)는 단위 지연기(152_a) 및 조합 게이트(NAND)를 포함한다.
조합 게이트(NAND)는 제 1 테스트 모드 신호(TM<0>) 및 데이터 입력 스트로브 신호(din_stb)를 낸드 조합한다.
그리하여, 조합 게이트(NAND)는 활성화된 데이터 입력 스트로브 신호(din_stb)와 활성화된 제 1 테스트 모드 신호(TM<0>)를 수신하면 로우 레벨을 제공한다. 만약, 활성화된 데이터 입력 스트로브 신호(din_stb)와 비활성화된 제 1 테스트 모드 신호(TM<0>)를 수신하면 하이 레벨을 제공한다.
단위 지연기(152_a)는 수신된 신호를 반전하여 다음 스테이지의 지연부(154)에 제공하도록 한다.
단위 지연기(152_a)는 도시하지 않았으나, 통상의 코스 지연기(coarse delayer)와 같이 직렬로 연결된 낸드 게이트 및 인버터를 포함할 수 있다.
그리하여, 직렬로 연결된 각각의 단위 지연기(152_a, 154_a, 156_a..)의 입력 단자에 로우 레벨을 수신하면 지연 소자를 경유하며 지연 시간을 증가시키고, 하이 레벨을 수신하면 지연 소자를 그대로 통과시키는 것과 같은 효과를 나타낸다.
따라서, 각각의 지연부(152, 154, 156..)의 동작은 결국, 테스트 모드 신호(TM<0:n>) 중 활성화된 테스트 모드 신호(TM<i>)를 수신한 해당 지연부부터 활성화된다. 그리하여, 이로부터 지연 시간이 증가되는 것으로 설정되어, 데이터 입력 스트로브 신호(din_stb)보다 그 지연 시간만큼 지연된 데이터 입력 스트로브 지연 신호(Algn_din_stb)를 생성할 수 있다.
제 3 테스트 모드 신호(TM<2>)가 활성화되는 경우를 예로 들어, 자세한 동작 설명을 하기로 한다.
그리하여, 제 1 및 제 2 테스트 모드 신호(TM<0,1>)는 로우 레벨이므로, 조합 게이트(NAND)의 낸드 동작에 따라 제 1 및 제 2 지연부(152, 154)의 입력 단 자(in)에는 하이 레벨이 수신된다. 따라서, 제 1 및 제 2 지연부(152, 154)는 지연 소자를 경유하지 않고 그대로 통과(pass)하고, 제 3 지연부(156)부터 지연 시간이 설정될 수 있다(화살표 방향 참조). 따라서, 제 3 테스트 모드 신호(TM2>)가 활성화되면, 데이터 입력 스트로브 신호(din_stb)는 제 3 지연부(156)부터 단위 지연기(156_a)를 경유하면서 소정 시간 지연된 데이터 입력 스트로브 지연 신호(Algn_din_stb)를 제공한다.
여기서, 활성화된 테스트 모드 신호(TM<i>)는 라이트 마진을 감안하여 제공될 수 있다. 따라서, 활성화된 테스트 모드 신호(TM<i>)는 회로의 동작 상황에 따라 얼마든지 지연 시간의 가감 조정이 가능하다. 즉, 데이터 입력 스트로브 지연 신호(Algn_din_stb)의 활성화 타이밍은 프로그래머블(programmable)하다.
이와 같이, 본 발명의 일 실시예에 따르면 메모리 셀 어레이(도 1의 200 참조)에 데이터를 입력 시키는 지연된 스트로브 신호, 즉 데이터 입력 스트로브 지연 신호(Algn_din_stb)를 생성함으로써, 라이트되는 병렬 데이터의 전송 시간을 제어할 수 있다. 이로써, 라이트 마진을 확보하기 위해 데이터 입출력 핀과 글로벌 라인의 경로마다 지연 회로를 구비하지 않아도 되므로 회로의 면적 효율을 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작을 나타낸 타이밍도이다.
설명의 편의상, DDR 방식의 반도체 집적 회로에 있어서, BL(Burst Length)이 4인 경우로 예시한다.
도 1 내지 도 4를 참조하여, 반도체 집적 회로의 동작을 설명하기로 하면, 라이트 명령어(WT)가 활성화되면, 이에 따라 외부 클럭(EXT_CLK)의 라이징 에지 및 폴링 에지에 동기되어 외부 데이터 입출력 핀(DQ)으로부터 직렬의 데이터(EV0, OD0, EV1, OD1)가 제공된다.
시간 t0-t1구간을 보면, 마지막 데이터(OD1)까지 입력되고 나면 이를 병렬화하여 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)를 제공한다.
시간 t1-t2구간을 보면, 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)를 내부 메모리 셀 어레이(도 1의 200 참조)에 입력하기 위한 기준 신호로써 데이터 입력 스트로브 신호(din_stb)가 생성된다. 데이터 입력 스트로브 신호(din_stb)는 외부 클럭의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)를 이용하여 생성될 수 있는데, 여기서는 폴링 에지에 동기되어 생성되는 것으로 예시하였다. 생성된 데이터 입력 스트로브 신호(din_stb)에 의해 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)를 래치할 수 있다.
한편, 시간 t2-t3구간을 보면, 데이터 입력 스트로브 신호(din_stb)보다 지연된 데이터 입력 스트로브 지연 신호(Algn_din_stb)가 생성됨을 알 수 있다. 즉, 적절한 지연 시간을 고려하여 테스트 모드 신호(TM<0:n>)를 인가하면, 이러한 테스트 모드 신호(TM<0:n>)에 응답하여 데이터 입력 스트로브 신호(din_stb)보다 소정 시간 지연되어 데이터 입력 스트로브 지연 신호(Algn_din_stb)가 생성된다.
그리하여, 시간 t3-t4 구간에서와 같이, 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 동기되어 지연된 병렬 데이터(Algn_gio_ev0, Algn_gio_od0, Algn_gio_ev1, Algn_gio_od1)를 글로벌 라인에 제공할 수 있다. 즉, 전술한 바와 같이, 라이트 제어 회로(도 1의 100 참조)는 데이터 입력 스트로브 지연 신호(Algn_din_stb)가 활성화되기 전까지 병렬 데이터(Algn_dinr0, Algn_dinf0, Algn_dinr1, Algn_dinf1)를 래치하다가, 데이터 입력 스트로브 지연 신호(Algn_din_stb)가 활성화되면 비로소 지연된 병렬 데이터(Algn_gio_ev0, Algn_gio_od0, Algn_gio_ev1, Algn_gio_od1)를 글로벌 라인에 로딩한다.
이와 같이, 본 발명의 일 실시예에 따르면, 병렬화된 데이터를 내부 메모리 셀 어레이(200)에 안정적으로 라이트 마진을 확보하면서 입력되도록 스트로브 신호를 소정 시간 지연시키고, 이를 이용하여 지연 시간을 제어한다.
따라서, 각 글로벌 라인마다 지연 소자를 구비하지 않고서도 라이트 마진을 확보하는 것이 가능하다. 또한, 각 글로벌 라인마다 지연 소자를 독립적으로 구비하는 것과는 달리, 공통의 데이터 입력 스트로브 지연 신호(Algn_din_stb)에 의해 전달 지연 시간을 제어하므로 데이터의 유효 윈도우 확보가 용이하다.
더 나아가, 테스트 모드 신호(TM<0:n>)에 의해 지연 시간의 가감을 간단히 조절하므로, 회로의 큰 변경없이 라이트 타이밍의 제어를 유연하게(flexibly) 대처할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 라이트 제어 회로를 포함하는 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 제 1 데이터 정렬부의 회로도,
도 3은 도 1에 따른 데이터 입력 스트로브 지연 신호 생성부의 회로도, 및
도 4는 도 1에 따른 반도체 집적 회로의 동작 특성을 나타낸 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 라이트 제어 회로 110 : 제 1 데이터 정렬부
120 : 제 2 데이터 정렬부 130 : 제 3 데이터 정렬부
140 : 제 4 데이터 정렬부
150 : 데이터 입력 스트로브 지연 신호 생성부

Claims (11)

  1. 라이트시 활성화되는 데이터 입력 스트로브 신호 및 상기 데이터 입력 스트로브 신호보다 지연된 신호에 응답하여 입력 데이터를 글로벌 라인에 로딩하는 복수의 데이터 정렬부; 및
    상기 데이터 입력 스트로브 신호 및 테스트 모드 신호에 응답하여, 상기 데이터 입력 스트로브 신호보다 지연된 신호를 제공하는 데이터 입력 스트로브 지연 신호 생성부를 포함하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 복수의 데이터 정렬부 각각은,
    상기 데이터 입력 스트로브 신호에 응답하여 상기 입력 데이터를 래치하는 제 1 래치부;
    상기 제 1 래치부의 출력 신호에 응답하여 구동되는 구동부;
    상기 구동부의 출력 신호를 래치하는 제 2 래치부; 및
    상기 데이터 입력 스트로브 신호보다 지연된 신호에 응답하여 턴온됨으로써 상기 제 2 래치부의 출력 신호를 상기 글로벌 라인으로 로딩하는 전송부를 포함하는 반도체 집적 회로.
  3. 제 1항에 있어서,
    상기 데이터 입력 스트로브 지연 신호 생성부는,
    상기 테스트 모드 신호 및 상기 데이터 입력 스트로브 신호에 응답하여 상기 데이터 입력 스트로브 신호보다 지연된 신호를 제공하는 복수의 지연부를 포함하는 반도체 집적 회로.
  4. 제 3항에 있어서,
    상기 복수의 지연부 각각은,
    상기 테스트 모드 신호 및 상기 데이터 입력 스트로브 신호를 조합 출력하는 조합 게이트; 및
    상기 조합 게이트의 출력 신호에 응답하여 구동되는 지연 소자를 구비하는 단위 지연기를 포함하는 반도체 집적 회로.
  5. 제 4항에 있어서,
    상기 데이터 입력 스트로브 지연 신호 생성부는 활성화된 상기 테스트 모드 신호를 수신한 해당 단위 지연기부터 지연 시간을 증가시키도록 제어하는 반도체 집적 회로.
  6. 라이트시, 데이터 입력 스트로브 신호에 응답하여 래치된 입력 데이터를, 프로그래머블한 테스트 모드 신호에 따라 소정 시간 지연시켜 제공하는 데이터 입력 제어부를 포함하는 반도체 집적 회로.
  7. 제 6항에 있어서,
    상기 데이터 입력 제어부는,
    라이트시 활성화되는 상기 데이터 입력 스트로브 신호 및 상기 데이터 입력 스트로브 지연 신호에 응답하여 상기 입력 데이터를 글로벌 라인에 로딩하는 복수의 데이터 정렬부; 및
    상기 데이터 입력 스트로브 신호 및 상기 테스트 모드 신호에 응답하여, 상기 데이터 입력 스트로브 지연 신호를 제공하는 데이터 입력 스트로브 지연 신호 생성부를 포함하는 반도체 집적 회로.
  8. 제 7항에 있어서,
    상기 복수의 데이터 정렬부 각각은,
    상기 데이터 입력 스트로브 신호에 응답하여 상기 입력 데이터를 래치하는 제 1 래치부;
    상기 제 1 래치부의 출력 신호에 응답하여 구동되는 구동부;
    상기 구동부의 출력 신호를 반전 래치하는 제 2 래치부; 및
    상기 데이터 입력 스트로브 지연 신호에 응답하여 턴온됨으로써 상기 제 2 래치부의 출력 신호를 상기 글로벌 라인으로 로딩하는 전송부를 포함하는 반도체 집적 회로.
  9. 제 7항에 있어서,
    상기 데이터 입력 스트로브 지연 신호 생성부는,
    상기 테스트 모드 신호 및 상기 데이터 입력 스트로브 신호에 응답하여 상기 데이터 입력 스트로브 지연 신호를 제공하는 복수의 지연부를 포함하는 반도체 집적 회로.
  10. 제 9항에 있어서,
    상기 복수의 지연부 각각은,
    상기 테스트 모드 신호 및 상기 데이터 입력 스트로브 신호를 조합 출력하는 조합 게이트; 및
    상기 조합 게이트의 출력 신호에 응답하여 구동되는 지연 소자를 구비하는 단위 지연기를 포함하는 반도체 집적 회로.
  11. 제 10항에 있어서,
    상기 데이터 입력 스트로브 지연 신호 생성부는 활성화된 상기 테스트 모드 신호를 수신한 해당 단위 지연기부터 지연 시간을 증가시키도록 제어하는 반도체 집적 회로.
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