KR20140019941A - 반도체 장치의 데이터 출력 회로 - Google Patents

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Abstract

본 발명의 실시예는 리드 동작 관련 타이밍 마진을 반도체 장치의 특성에 맞도록 자체 조정할 수 있도록 한 반도체 장치의 데이터 출력 회로에 관한 것으로, 뱅크 선택 신호에 응답하여 패턴 데이터를 생성하도록 구성된 패턴 데이터 생성부;
상기 뱅크 선택 신호에 응답하여 생성한 소스 신호를 지연 제어신호에 상응하는 지연 시간만큼 지연시키도록 구성된 가변 지연부; 상기 가변 지연부의 출력 신호에 응답하여 패턴 제어신호를 생성하도록 구성된 패턴 제어신호 생성부; 및 상기 패턴 데이터와 상기 패턴 제어신호의 위상에 응답하여 상기 지연 제어신호를 생성하도록 구성된 지연시간 제어 블록을 포함한다.

Description

반도체 장치의 데이터 출력 회로{DATA OUTPUT CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 데이터 출력 회로에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리 장치는 리드(Read) 명령이 입력되면 해당 메모리 셀에 저장된 데이터를 글로벌 라인(GIO) 등의 경로를 통해 파이프 래치(Pipe Latch)로 전송한다.
파이프 래치는 전송된 데이터를 제어 신호(PINB)에 응답하여 입력 받고 정렬함으로써 출력 데이터를 생성한다.
이때 데이터 출력이 안정적으로 이루어지기 위해서는 전송되는 데이터와 입력 제어 신호가 정해진 타이밍 마진(timing margin)을 가져야 한다.
도 1은 종래의 기술에 따른 반도체 장치의 데이터 출력 회로(1)의 블록도이다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 장치의 데이터 출력 회로(1)는 신호 생성 블록(10), 리드 데이터 경로 블록(20) 및 제어신호 경로 블록(30)을 포함한다.
신호 생성 블록(10)은 복수의 지연기(DLY0 ~ DLY2)를 포함한다.
신호 생성 블록(10)은 라이트 플래그 신호(WTS)가 비 활성화된 경우 즉, 리드 동작에서 뱅크 선택 신호(AYP)를 지연시켜 스위칭 신호(IOSTBP), 글로벌 라인 인에이블 신호(GIOEN) 및 소스 신호(PINSTB0)를 생성한다.
이때 라이트 플래그 신호(WTS)는 라이트 동작이 이루어지는 동안 활성화 상태(예를 들어, 하이 레벨)를 유지하는 신호이다.
뱅크 선택 신호(AYP)는 뱅크 어드레스 정보를 포함하는 신호이다.
리드 데이터 경로 블록(20)은 글로벌 라인(GIO), 복수의 드라이버(21) 및 파이프 래치(23)를 포함한다.
드라이버(21)는 스위칭 신호(IOSTBP) 및 글로벌 라인 인에이블 신호(GIOEN)에 응답하여 메모리 셀(도시 생략)에 저장된 데이터를 구동하여 데이터 라인들(LIO, BIO)을 통해 글로벌 라인(GIO)으로 전송한다.
파이프 래치(23)는 글로벌 라인(GIO)으로 통해 전송되는 데이터(이하, GIO 데이터)를 제어 신호(PINB<0:k>)에 응답하여 입력 받아 정렬한 후, 신호(POUT<0:k>)에 응답하여 리드 데이터(DO)를 생성한다.
리드 데이터(DO)는 출력 드라이버(도시 생략)를 통해 패드(DQ)(도시 생략)로 출력된다.
제어신호 경로 블록(30)은 조합부(31), 지연부(32), 펄스 폭 조정부(33) 및 신호 생성부(34)을 포함한다.
조합부(31)는 소스 신호(PINSTB0)와 다른 메모리 뱅크에서 출력된 소스 신호들(PINSTB1 ~ PINSTBi)를 조합하여 출력한다.
지연부(32)는 조합부(31)의 출력 신호의 지연시간을 테스트 모드 또는 옵션 등에 따라 기 설정된 시간만큼 조정하여 출력한다.
펄스 폭 조정부(33)는 지연부(32)의 출력 신호의 펄스 폭을 테스트 모드 또는 옵션 등에 따라 기 설정된 값만큼 조정하여 출력한다.
신호 생성부(34)는 펄스 폭 조정부(33)의 출력 신호를 입력 받아 제어 신호(PINB<0:k>)를 생성한다.
상술한 종래 기술에 따르면, 정상 동작의 경우 GIO 데이터와 소스 신호(PINSTB0)는 동일한 메모리 뱅크(Bank)에서 생성된다.
따라서 GIO vs PIN 마진 즉, GIO 데이터와 소스 신호(PINSTB0)의 타이밍 마진(timing margin)은 일정해야 한다.
그러나 GIO 데이터와 소스 신호(PINSTB0)는 각각 긴 RC 라인과 다단의 로직 회로 블록을 경유하므로 PVT(Process, Voltage or/and Temperature)에 따른 마진 변동이 심할 수 있다.
또한 GIO 데이터의 경우, 병렬 라인의 수가 많아 커플링(Coupling) 효과 등과 같이 물리적/전기적 마진 변수가 존재하게 된다.
GIO vs PIN 마진(이하, 마진)은 시뮬레이션 대비 실제 구현 회로 사이의 차이가 심하기 때문에 설계자가 선택하기 힘들다.
만일 동작의 안정성을 위해 마진을 크게 설정하면, tAA(어드레스 억세스 타임)와 같은 비동기 파라미터의 특성에 손해를 주며, tAA 특성 개선을 위해 마진을 적게 설정하면 동작 패일(Fail)을 초래할 수 있다.
본 발명의 실시예는 리드 동작 관련 타이밍 마진을 반도체 장치의 특성에 맞도록 자체 조정할 수 있도록 한 반도체 장치의 데이터 출력 회로를 제공한다.
본 발명의 실시예는 뱅크 선택 신호에 응답하여 패턴 데이터를 생성하도록 구성된 패턴 데이터 생성부; 상기 뱅크 선택 신호에 응답하여 생성한 소스 신호를 지연 제어신호에 상응하는 지연 시간만큼 지연시키도록 구성된 가변 지연부; 상기 가변 지연부의 출력 신호에 응답하여 패턴 제어신호를 생성하도록 구성된 패턴 제어신호 생성부; 및 상기 패턴 데이터와 상기 패턴 제어신호의 위상에 응답하여 상기 지연 제어신호를 생성하도록 구성된 지연시간 제어 블록을 포함할 수 있다.
본 발명의 실시예는 마진 조정 인에이블 신호 및 뱅크 선택 신호에 응답하여 생성한 패턴 데이터를 글로벌 라인을 통해 전송하도록 구성된 패턴 데이터 생성부; 상기 뱅크 선택 신호에 응답하여 생성한 소스 신호를 지연 제어신호에 상응하는 지연 시간만큼 지연시키도록 구성된 가변 지연부; 상기 마진 조정 인에이블 신호 및 상기 가변 지연부의 출력 신호에 응답하여 패턴 제어신호를 생성하도록 구성된 패턴 제어신호 생성부; 및 기 마진 조정 인에이블 신호에 응답하여 상기 패턴 데이터 및 상기 패턴 제어신호의 위상을 비교함으로써 상기 지연 제어신호를 생성하도록 구성된 지연시간 제어 블록을 포함할 수 있다.
본 발명의 실시예는 PVT 변동에 상관없이 안정적으로 데이터를 출력할 수 있다.
도 1은 종래의 기술에 따른 반도체 장치의 데이터 출력 회로(1)의 블록도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로(100)의 블록도,
도 3은 도 2의 제 1 신호 생성 블록(200), 리드 데이터 경로 블록(20) 및 제어신호 경로 블록(400)의 내부 구성을 나타낸 회로도,
도 4는 도 2의 지연시간 제어 블록(500)의 내부 구성을 나타낸 회로도,
도 5는 도 2의 제 2 신호 생성 블록(600)의 내부 구성을 나타낸 회로도,
도 6은 본 발명의 실시예에 따른 데이터 출력 동작을 설명하기 위한 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로(100)의 블록도이고, 도 3은 도 2의 제 1 신호 생성 블록(200), 리드 데이터 경로 블록(20) 및 출력 제어신호 경로 블록(400)의 내부 구성을 나타낸 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로(100)는 제 1 신호 생성 블록(200), 리드 데이터 경로 블록(20), 제어신호 경로 블록(400), 지연시간 제어 블록(500) 및 제 2 신호 생성 블록(600)을 포함한다.
도 3에 도시된 바와 같이, 제 1 신호 생성 블록(200)은 복수의 지연기(DLY0 ~ DLY2) 및 패턴 생성부(GIO_TPH_GEN)(210)를 포함한다.
복수의 지연기(DLY0 ~ DLY2)는 라이트 플래그 신호(WTS)가 비 활성화된 경우 즉, 리드 동작에서 뱅크 선택 신호(AYP)를 지연시켜 복수의 스위칭 신호(IOSTBP, PINST), 글로벌 라인 인에이블 신호(GIOEN) 및 소스 신호(PINSTB0)를 생성한다.
이때 라이트 플래그 신호(WTS)는 라이트 동작이 이루어지는 동안 활성화 상태(예를 들어, 하이 레벨)를 유지하는 신호이다.
뱅크 선택 신호(AYP)는 뱅크 어드레스 정보를 포함하는 신호이다.
패턴 생성부(210)는 마진 조정 인에이블 신호(PIN_TUNEN)가 활성화되면, 글로벌 라인 인에이블 신호(GIOEN)에 응답하여 패턴 데이터(GIO_TPH)를 생성한다.
패턴 생성부(210)는 패턴 데이터(GIO_TPH)를 초기에는 로직 로우에서 로직 하이로 천이시키는 타입으로 생성하도록 구성될 수 있다.
이때 현재 마진 조정 동작이 이루어지는 글로벌 라인(GIO)와 인접한 글로벌 라인의 경우에는 데이터가 반대로 천이하도록 한다.
예를 들어, 1번 GIO의 패턴 데이터가 로우-하이-로우와 같이 천이가 이루어지면, 이와 인접한 2번 GIO의 데이터는 하이-로우-하이와 같이 천이가 이루어지도록 한다.
패턴 생성부(210)는 마진 조정 인에이블 신호(PIN_TUNEN)가 활성화되면 스위칭 신호(IOSTBP)를 비활성화 시킨다.
리드 데이터 경로 블록(20)은 글로벌 라인(GIO), 복수의 드라이버(21) 및 파이프 래치(23)를 포함한다.
드라이버(21)는 스위칭 신호(IOSTBP, PINST)에 응답하여 메모리 셀(도시 생략)에 저장된 데이터 또는 패턴 데이터(GIO_TPH)를 구동하여 데이터 라인들(LIO, BIO)을 통해 글로벌 라인(GIO)으로 전송한다.
이때 스위칭 신호(PINST)는 글로벌 라인 인에이블 신호(GIOEN)와 동일한 타이밍 및 위상을 가질 수 있다.
드라이버(21)는 스위칭 신호(IOSTBP)가 활성화된 경우, 메모리 셀에 저장된 데이터를 구동하여 데이터 라인들(LIO, BIO)을 통해 글로벌 라인(GIO)으로 전송한다.
드라이버(21)는 스위칭 신호(IOSTBP)가 비 활성화된 경우, 패턴 데이터(GIO_TPH)를 구동하여 데이터 라인들(LIO, BIO)을 통해 글로벌 라인(GIO)으로 전송한다.
파이프 래치(23)는 글로벌 라인(GIO)을 통해 전송되는 데이터(이하, GIO 데이터)를 제어 신호(PINB<0:k>)에 응답하여 입력 받아 정렬한 후, 신호(POUT<0:k>)에 응답하여 리드 데이터(DO)를 생성한다.
리드 데이터(DO)는 출력 드라이버(도시 생략)를 통해 패드(DQ)(도시 생략)로 출력된다.
제어신호 경로 블록(400)은 조합부(31), 지연부(32), 펄스 폭 조정부(33), 가변 지연부(410), 패턴 제어신호 생성부(420) 및 신호 생성부(34)를 포함한다.
조합부(31)는 소스 신호(PINSTB0)와 다른 메모리 뱅크에서 출력된 소스 신호들(PINSTB1 ~ PINSTBi)를 조합하여 출력한다.
지연부(32)는 조합부(31)의 출력 신호의 지연시간을 테스트 모드 또는 옵션 등에 따라 기 설정된 시간만큼 조정하여 출력한다.
펄스 폭 조정부(33)는 지연부(32)의 출력 신호의 펄스 폭을 테스트 모드 또는 옵션 등에 따라 기 설정된 값만큼 조정하여 출력한다.
가변 지연부(410)는 설정 값만큼의 마진 조정이 이루어진 소스 신호(PINSTB0) 즉, 펄스 폭 조정부(33)의 출력 신호(PINPULSE)를 지연 제어신호(DLY<0:7>)에 응답하여 가변된 지연 시간만큼 지연시켜 출력한다.
패턴 제어신호 생성부(420)는 마진 조정 인에이블 신호(PIN_TUNEN)가 활성화되면 가변 지연부(410)의 출력 신호에 응답하여 제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL)를 생성한다.
이때 제 1 패턴 제어신호(PIN_TUN_LTH)는 low-to-high 천이할 때의 패턴 데이터(GIO_TPH)와 비교하기 위한 신호이고, 제 2 패턴 제어신호(PIN_TUN_HTL)는 high-to-low 천이할 때의 패턴 데이터(GIO_TPH)와 비교하기 위한 신호이다.
제 1 패턴 제어신호(PIN_TUN_LTH)와 제 2 패턴 제어신호(PIN_TUN_HTL)는 각각 가변 지연부(410)의 출력 신호의 펄스 순번(even/odd)에 따라 생성된다.
예를 들어, 홀수 번째 가변 지연부(410)의 출력 신호들에 대하여 제 1 패턴 제어신호(PIN_TUN_LTH) 또는 제 2 패턴 제어신호(PIN_TUN_HTL)가 생성될 수 있다.
마찬가지로 짝수 번째 가변 지연부(410)의 출력 신호들에 대하여 제 2 패턴 제어신호(PIN_TUN_HTL) 또는 제 1 패턴 제어신호(PIN_TUN_LTH)가 생성될 수 있다.
패턴 제어신호 생성부(420)는 마진 조정 인에이블 신호(PIN_TUNEN)가 비 활성화되면 가변 지연부(410)의 출력 신호와 상관없이 제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL)를 비 활성화시킨다.
패턴 제어신호 생성부(420)는 리셋 신호(RSTB)에 의해 초기화된다.
패턴 제어신호 생성부(420)는 딜레이 옵션(DLY OPT), T 플립플롭(TFF), 트랜지스터, 복수의 인버터 및 복수의 낸드 게이트로 구성할 수 있다.
신호 생성부(430)는 가변 지연부(410)의 출력 신호에 응답하여 제어 신호(PINB<0:k>)를 생성한다.
신호 생성부(430)는 마진 조정 인에이블 신호(PIN_TUNEN)가 활성화되면 제어 신호(PINB<0:k>)를 비 활성화시킨다.
도 4는 도 2의 지연시간 제어 블록(500)의 내부 구성을 나타낸 회로도이다.
지연시간 제어 블록(500)은 글로벌 라인(GIO)을 통해 전송되는 패턴 데이터(GIO_TPH)와 제어신호 경로 블록(400)을 경유한 제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL)의 위상 검출 결과에 응답하여 지연 제어신호(DLY<0:7>)를 생성하도록 구성된다.
도 4에 도시된 바와 같이, 지연시간 제어 블록(500)은 검출부(510), 카운터(530) 및 디코더(540)를 포함한다.
검출부(510)는 마진 조정 인에이블 신호(PIN_TUNEN)가 활성화되면, 글로벌 라인(GIO)을 통해 전송되는 패턴 데이터(GIO_TPH)와 제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL)에 응답하여 검출신호(PIN_DLY_INC)를 생성한다.
검출부(510)는 복수의 지연기(DLY), 복수의 래치(SR_LATCH), 복수의 플립플롭(DFF), 복수의 로직 게이트 및 복수의 트랜지스터로 구성할 수 있다.
검출부(510)는 리셋 신호(RSTB)에 의해 초기화된다.
카운터(530)는 검출신호(PIN_DLY_INC)를 카운트하여 예비 지연 제어신호(DLY_PRE<0:2>)를 생성한다.
카운터(530)는 리셋 신호(RSTB)에 의해 초기화된다.
디코더(540)는 예비 지연 제어신호(DLY_PRE<0:2>)를 디코딩하여 지연 제어신호(DLY<0:7>)를 생성한다.
도 5는 도 2의 제 2 신호 생성 블록(600)의 내부 구성을 나타낸 회로도이다.
도 5에 도시된 바와 같이, 제 2 신호 생성 블록(600)은 복수의 지연기(DLY), 래치(SR_LATCH), 복수의 플립플롭(DFF), 복수의 로직 게이트 및 로직 블록(610)를 포함한다.
제 2 신호 생성 블록(600)은 리셋 신호(RSTB)에 의해 초기화된 후 설정 시간(예를 들어, 2tCK) 이후에 마진 조정 인에이블 신호(PIN_TUNEN)를 활성화시키도록 구성된다.
제 2 신호 생성 블록(600)은 마진 조정 인에이블 신호(PIN_TUNEN)가 활성화되고 설정 시간(예를 들어, 1tCK) 이후에 예비 신호(CASPRD_PIN)를 생성한다.
로직 블록(610)에서 예비 신호(CASPRD_PIN)에 응답하여 뱅크 선택 신호(AYP)를 활성화시킨다.
제 2 신호 생성 블록(600)은 제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL) 및 도 4의 검출부(510)의 내부 신호(PD_LTH, PD_HTL)에 응답하여 소스 리셋 신호(RSTB_CASPRD_PIN) 신호를 활성화시킴으로써 예비 신호(CASPRD_PIN)가 재 활성화되도록 한다.
도 6은 본 발명의 실시예에 따른 데이터 출력 동작을 설명하기 위한 파형도이다.
도 2 내지 도 6을 참조하여 본 발명의 실시예에 따른 데이터 출력 동작을 설명하면 다음과 같다.
반도체 장치의 초기화 과정 즉, 리셋 신호(RSTB)가 활성화되고 설정 시간 후(예를 들어, 2tCK), 제 2 신호 생성 블록(600)에 의해 마진 조정 인에이블 신호(PIN_TUNEN)가 활성화된다.
이어서 제 2 신호 생성 블록(600)에 의해 마진 조정 인에이블 신호(PIN_TUNEN)가 활성화되고 설정 시간 후(예를 들어, 1tCK) 설정 펄스 폭(예를 들어, 1tCK)을 갖는 예비 신호(CASPRD_PIN)가 생성된다.
예비 신호(CASPRD_PIN)가 생성됨에 따라 선택된 메모리 뱅크에 해당하는 뱅크 선택 신호(AYP<i>)가 생성된다.
뱅크 선택 신호(AYP<i>)가 글로벌 라인 인에이블 신호(GIOEN)를 생성하고, 글로벌 라인 인에이블 신호(GIOEN)에 의해 패턴 데이터(GIO_TPH)의 토글링(Toggling)이 이루어진다.
이때 패턴 데이터(GIO_TPH)는 기본적으로 로직 로우에서 로직 하이로 천이하며, 글로벌 라인 인에이블 신호(GIOEN)가 발생할 때마다 천이하게 된다.
한편, 뱅크 선택 신호(AYP<i>)에 의해 소스 신호(PINSTB0)가 생성된다.
소스 신호(PINSTB0)는 가변 지연부(410)를 통해 지연된 후 패턴 제어신호 생성부(420)에 의해 제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL)로서 생성된다.
이때 제 1 패턴 제어신호(PIN_TUN_LTH)는 low-to-high 천이할 때의 패턴 데이터(GIO_TPH)와 비교하기 위한 신호이고, 제 2 패턴 제어신호(PIN_TUN_HTL)는 high-to-low 천이할 때의 패턴 데이터(GIO_TPH)와 비교하기 위한 신호이다.
제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL)의 위상과 패턴 데이터(GIO_TPH) 즉, 글로벌 라인(GIO)의 천이 타이밍의 위상을 비교한다.
결국, 제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL)의 위상과 글로벌 라인(GIO)의 천이 타이밍의 위상을 비교함으로써, 제어 신호(PINB<0:k>)의 활성화 타이밍이 글로벌 라인(GIO)의 천이 타이밍에 비해 빠른지 여부를 판단할 수 있다.
따라서 제어 신호(PINB<0:k>)의 활성화 타이밍이 글로벌 라인(GIO)의 천이 타이밍에 비해 빠른 경우, 검출신호(PIN_DLY_INC)를 생성한다.
검출신호(PIN_DLY_INC)가 생성될 때마다 지연 제어신호(DLY<0:7>)가 지연시간을 증가시키는 값으로 변하게 되고, 그에 따라 도 3의 가변 지연부(410)의 지연 시간이 증가한다.
제 1 및 제 2 패턴 제어신호(PIN_TUN_LTH, PIN_TUN_HTL)의 위상이 글로벌 라인(GIO)의 천이 타이밍의 위상에 비해 늦어질 때까지 상술한 과정을 반복한다.
본 발명의 실시예는 상술한 마진 조정 동작을 반도체 장치의 초기화 과정에서 수행할 수 있으므로 PVT 변동에 상관없이 GIO vs PIN 마진을 최적 수준으로 조정할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 뱅크 선택 신호에 응답하여 패턴 데이터를 생성하도록 구성된 패턴 데이터 생성부;
    상기 뱅크 선택 신호에 응답하여 생성한 소스 신호를 지연 제어신호에 상응하는 지연 시간만큼 지연시키도록 구성된 가변 지연부;
    상기 가변 지연부의 출력 신호에 응답하여 패턴 제어신호를 생성하도록 구성된 패턴 제어신호 생성부; 및
    상기 패턴 데이터와 상기 패턴 제어신호의 위상에 응답하여 상기 지연 제어신호를 생성하도록 구성된 지연시간 제어 블록을 포함하는 반도체 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    입력 제어신호에 응답하여 글로벌 라인을 통해 전송된 데이터를 입력 받아 정렬하도록 구성된 파이프 래치를 더 포함하는 반도체 장치의 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 가변 지연부의 출력 신호에 응답하여 상기 입력 제어신호를 생성하도록 구성된 신호 생성부를 더 포함하는 반도체 장치의 데이터 출력 회로.
  4. 제 1 항에 있어서,
    스위칭 신호에 응답하여 상기 패턴 데이터를 글로벌 라인으로 전송하도록 구성된 드라이버를 더 포함하는 반도체 장치의 데이터 출력 회로.
  5. 제 1 항에 있어서,
    상기 패턴 제어신호 생성부는
    상기 가변 지연부의 출력 신호의 펄스의 순번에 따라 제 1 패턴 제어신호와 제 2 패턴 제어신호를 구분하여 생성하도록 구성되는 반도체 장치의 데이터 출력 회로.
  6. 제 1 항에 있어서,
    상기 지연시간 제어 블록은
    상기 패턴 데이터와 상기 패턴 제어신호의 위상 비교 결과에 응답하여 검출신호를 생성하도록 구성된 검출부,
    상기 검출신호를 카운트하여 예비 지연 제어신호를 생성하도록 구성된 카운터, 및
    상기 예비 지연 제어신호를 디코딩하여 상기 지연 제어신호를 생성하도록 구성된 디코더를 포함하는 반도체 장치의 데이터 출력 회로.
  7. 마진 조정 인에이블 신호 및 뱅크 선택 신호에 응답하여 생성한 패턴 데이터를 글로벌 라인을 통해 전송하도록 구성된 패턴 데이터 생성부;
    상기 뱅크 선택 신호에 응답하여 생성한 소스 신호를 지연 제어신호에 상응하는 지연 시간만큼 지연시키도록 구성된 가변 지연부;
    상기 마진 조정 인에이블 신호 및 상기 가변 지연부의 출력 신호에 응답하여 패턴 제어신호를 생성하도록 구성된 패턴 제어신호 생성부; 및
    상기 마진 조정 인에이블 신호에 응답하여 상기 패턴 데이터 및 상기 패턴 제어신호의 위상을 비교함으로써 상기 지연 제어신호를 생성하도록 구성된 지연시간 제어 블록을 포함하는 반도체 장치의 데이터 출력 회로.
  8. 제 7 항에 있어서,
    상기 패턴 데이터를 입력 제어신호에 응답하여 입력 받아 정렬함으로써 리드 데이터를 생성하도록 구성된 파이프 래치를 더 포함하는 반도체 장치의 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 가변 지연부의 출력 신호에 응답하여 상기 입력 제어신호를 생성하도록 구성된 신호 생성부를 더 포함하는 반도체 장치의 데이터 출력 회로.
  10. 제 7 항에 있어서,
    스위칭 신호의 활성화에 응답하여 상기 패턴 데이터를 상기 글로벌 라인으로 전송하도록 구성된 드라이버를 더 포함하는 반도체 장치의 데이터 출력 회로.
  11. 제 10 항에 있어서,
    상기 패턴 데이터 생성부는
    상기 마진 조정 인에이블 신호가 활성화된 경우, 상기 스위칭 신호를 비 활성화시키도록 구성되는 반도체 장치의 데이터 출력 회로.
  12. 제 7 항에 있어서,
    상기 패턴 데이터 생성부는
    상기 뱅크 선택 신호에 응답하여 상기 패턴 데이터를 천이시키도록 구성되는 반도체 장치의 데이터 출력 회로.
  13. 제 7 항에 있어서,
    상기 패턴 제어신호 생성부는
    상기 가변 지연부의 출력 신호의 펄스의 순번에 따라 제 1 패턴 제어신호와 제 2 패턴 제어신호를 구분하여 생성하도록 구성되는 반도체 장치의 데이터 출력 회로.
  14. 제 12 항에 있어서,
    상기 패턴 제어신호 생성부는
    상기 가변 지연부의 출력 신호의 펄스의 순번에 따라 상기 패턴 데이터의 로우 투 하이 천이(low-to-high transition)에 대응되는 제 1 패턴 제어신호와 상기 패턴 데이터의 하이 투 로우 천이(high-to-low transition)에 대응되는 제 2 패턴 제어신호를 구분하여 생성하도록 구성되는 반도체 장치의 데이터 출력 회로.
  15. 제 7 항에 있어서,
    상기 지연시간 제어 블록은
    상기 패턴 데이터와 상기 패턴 제어신호의 위상 비교 결과에 응답하여 검출신호를 생성하도록 구성된 검출부,
    상기 검출신호를 카운트하여 예비 지연 제어신호를 생성하도록 구성된 카운터, 및
    상기 예비 지연 제어신호를 디코딩하여 상기 지연 제어신호를 생성하도록 구성된 디코더를 포함하는 반도체 장치의 데이터 출력 회로.
  16. 제 7 항에 있어서,
    리셋 신호에 응답하여 상기 마진 조정 인에이블 신호를 생성하도록 구성된 회로 블록을 더 포함하는 반도체 장치의 데이터 출력 회로.
  17. 제 16 항에 있어서,
    상기 회로 블록은
    상기 뱅크 선택 신호를 생성하기 위한 예비 신호를 상기 마진 조정 인에이블 신호에 응답하여 생성하도록 구성되는 반도체 장치의 데이터 출력 회로.
  18. 제 17 항에 있어서,
    상기 회로 블록은
    상기 패턴 제어신호에 응답하여 상기 예비 신호를 재 활성화시키도록 구성되는 반도체 장치의 데이터 출력 회로.
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