TW201837727A - 儲存裝置 - Google Patents

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侯冠宇
傅子瑜
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宏碁股份有限公司
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Abstract

本發明係提供一種儲存裝置，包括：一非揮發性記憶體；一第一控制器；以及一第二控制器；其中該第一控制器及該第二控制器係分別控制該非揮發性記憶體中之至少一非揮發性記憶體區塊；其中該儲存裝置與一主控端之間係具有一預定傳輸頻寬以進行資料傳輸，且該第一控制器及該第二控制器係分別以一半之該預定傳輸頻寬與該主控端進行資料傳輸。

Description

儲存裝置
本發明係有關於電腦系統，特別是有關於利用雙控制器平行運用以分享傳輸頻寬的一種儲存裝置。
隨著技術發展，在電腦系統中之儲存裝置的傳輸速度也愈來愈快，例如固態硬碟(Solid-state Disk)即為可進行快速資料存取的非揮發性記憶體。近年來，由各電腦廠商已訂定了非揮發性記憶體之傳輸標準，例如進階主機控制器介面(Advanced Host Controller Interface，AHCI)及快捷非揮發性記憶體(Non-volatile Memory Express，NVMe)等等。上述兩種標準階為在儲存裝置與作業系統端的包含指令集、快閃記憶體存取控制、暫存器傳輸級(Register Transfer Level)、及驅動程式層等介面標準。
更進一步而言，NVME是一種改善傳統AHCI的新型儲存裝置控制器，其能改善系統資源的使用，例如使用系統多核心下達指令、減下不必要的暫存器控制等等。第3圖係顯示傳統電腦系統之方塊圖。如第3圖所示，傳統的電腦系統300中之主控端(即中央處理器310及平台控制集線器)與儲存裝置330之間在進行高速資料傳輸時，例如可透過PCIe Gen 3x4之介 面。然而，PCIe Gen 3x4之傳輸介面需要四通道，故在傳統儲存裝置330中之控制器331需要用五核心之控制器才能實現PCIe Gen 3x4之規格的高資料傳輸速度。然而，五核心之控制器之成本相當昂貴，這也導致傳統儲存裝置330之價格提高。
因此，需要一種儲存裝置可在不影響傳輸速度的情況下得以降低儲存裝置之成本。
本發明係提供一種儲存裝置，包括：一非揮發性記憶體；一第一控制器；以及一第二控制器；其中該第一控制器及該第二控制器係分別控制該非揮發性記憶體中之至少一非揮發性記憶體區塊；其中該儲存裝置與一主控端之間係具有一預定傳輸頻寬以進行資料傳輸，且該第一控制器及該第二控制器係分別以一半之該預定傳輸頻寬與該主控端進行資料傳輸。
100‧‧‧電腦系統
110‧‧‧中央處理器
120‧‧‧平台控制集線器
121A‧‧‧傳輸埠
121B‧‧‧傳輸埠
122-125‧‧‧通道
130‧‧‧儲存裝置
131A、131B‧‧‧控制器
132A-132B、133A-133B‧‧‧非揮發性記憶體
134‧‧‧內部匯流排
300‧‧‧電腦系統
310‧‧‧中央處理器
320‧‧‧平台控制集線器
321A‧‧‧傳輸埠
322-325‧‧‧通道
330‧‧‧儲存裝置
331‧‧‧控制器
332A-332B、333A-333B‧‧‧非揮發性記憶體
第1圖係顯示依據本發明一實施例中之電腦系統之方塊圖。
第2A圖係顯示依據本發明另一實施例中之電腦系統之方塊圖。
第2B圖係顯示依據本發明又一實施例中之電腦系統之方塊圖。
第3圖係顯示傳統電腦系統之方塊圖。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第1圖係顯示依據本發明一實施例中之電腦系統之方塊圖。在一實施例中，電腦系統100包括一中央處理器110、一平台控制集線器(Platform Control Hub、PCH)120、及一儲存裝置130。其中，中央處理器110及平台控制集線器120係可稱為一主控端(host)。儲存裝置130係包括控制器131A及131B，其中控制器131A及131B係支援NVMe標準，用以分別控制非揮發性記憶體132A-133A、及非揮發性記憶體132B-133B之存取。非揮發性記憶體132A、132B、133A、及133B例如是NAND快閃記憶體，但本發明並不限於此。在一些實施例中，非揮發性記憶體132A、132B、133A、及133B係為一非揮發性記憶體中所分割出來之不同非揮發性記憶體區塊，且本發明並不限制在非揮發性記憶體中之非揮發性記憶體區塊之數量。在一些實施例中，控制器131A及131B例如可為一應用導向積體電路(Application-Specific Integrated Circuit、ASIC)或具有類似功能之電路，但本發明並不限於此。
另外，平台控制集線器120及儲存裝置130之間係以PCIe匯流排做為溝通橋樑，例如是兩組PCIe Gen 3x2之通道，其中第一組PCIe Gen 3x2通道包括通道122及123，第二組PCIe Gen 3x2通道包括通道124及125。在一實施例中，控制器131A及131B均為一雙核(dual-core)控制器，用以分別控制第一 組及第二組PCIe Gen 3x2通道之資料傳輸。需了解的是，因為第一組及第二組PCIe Gen 3x2通道均分別包括兩條平行的資料通道(例如通道122及123、通道124及125)，故需至少兩個運算核心以同時處理來自兩條平行資料通道的存取指令及資料。
更進一步而言，平台控制集線器120係透過傳輸埠121A及通道122~123與控制器131A連接以進行資料傳輸。平台控制集線器120係透過傳輸埠121B及通道124~125與控制器131B連接以進行資料傳輸。在一些實施例中，傳輸埠121A及121B亦可稱為根連接埠(root port)，其可由平台控制集線台120動態地進行劃分，以分別連接至控制器131A及131B。
在一實施例中，控制器131A及131B係可分別以PCIe Gen3x2之傳輸速度將資料分別透過傳輸埠121A及121B傳送至平台控制集線器120，且平台控制集線器120係可利用獨立磁碟備援陣列(Redundant Array of Independent Disks)中之Raid 0(區塊延展)之組態，將來自控制器131A及131B之雙通道的資料一併組合，藉以讓儲存裝置130與平台控制集線器120之間達到PCIe Gen 3x4之四通道傳輸速度。
表1係繪示在PCIe 3.0中之腳位定義：
在表1中所定義之腳位係可參考PCIe 3.0之腳位定義，其細節於此不再贅述。
舉例來說，當一個支援PCIe NVME之固態硬碟，會需要4組的TX/RX(傳送/接收)訊號線(共佔16個腳位)、一組參考時脈(REFCLK)訊號線(佔兩個腳位)等等。其中4組TX/RX訊號線可支援同時四組輸入/輸出的差動訊號傳輸。若平台控 制集線器120支援PCIe Gen 3x4之規格，則需要同時使用四組通道(例如通道122~125)才能達到此傳輸速度。若而，在傳統技術中，在儲存裝置中需要使用五核心之記憶體控制器進行平行運作及資料整合才能達到PCIe Gen 3x4之傳輸速度。然而，五核心之記憶體控制器之價格相當昂貴，也造成儲存裝置之價格也會提高。本發明中之儲存裝置130係可利用兩個雙核心之控制器，分別以PCIe Gen 3x2之傳輸速度，並配合使用獨立磁碟備援陣列RAID 0之技術，將個別雙核心之控制器的PCIe Gen 3x2之傳輸通道的資料組合以將整體的資料傳輸速度提昇至PCIe Gen 3x4的資料傳輸速度。此外，兩個雙核心之控制器之成本相較於單一顆五核心之控制器，其成本仍然較為便宜，有利於降低儲存裝置130之成本。
請再參考表1，在一實施例中，因控制器131A及131B與平台控制集線器之間均是採用雙通道的方式進行資料傳輸。因為控制器131A及131B仍然採用PCIe 3.0之規格，故需要再額外定義一組腳位供平台控制集線器之韌體(firmware)來偵測儲存裝置130是否為雙控制晶片的模組。舉例來說，在表1中之腳位69原先定義為PEDET，其係用以偵測儲存裝置是NVMe裝置(例如腳位為N/C)或是SATA裝置(例如腳位為接地GND)。因為儲存裝置130使用了兩個控制器，並需要讓平台控制集線器之韌體(firmware)偵測儲存裝置130為雙控制晶片的模組，故需要另外定義一組偵測腳位，以供平台控制集線器之韌體進行偵測，例如可在腳位67增設偵測腳位。若腳位67為接地GND，則表示儲存裝置130具有雙控制器，若腳位67為N/C， 則表示儲存裝置130不具有雙控制器。
此外，當儲存裝置130同時使用控制器131A及131B時，若控制器131A使用PCIe 3.0原本腳位定義的參考時脈信號(Reference Clock、REFCLK)、重置信號(PE Reset、PERST)、喚醒信號(PE Wake、PEWAKE)及時脈請求信號(Clock Request、CLKREQ)。控制器131B亦需要接上相應的參考時脈信號(Reference Clock)、重置信號(PE Reset)、喚醒信號(PE Wake)、及時脈請求信號(Clock Request)，故需要使用額外的腳位，例如在腳位40、42、44、及48分別定義為PERST、CLKREQ、PEWAKE、及REFCLK等信號。更進一步而言，平台控制集線器120係分別提供第一組時脈及控制信號(例如REFCLK、PERST、PEWAKE、CLKREQ等等)及第二組時脈及控制信號至控制器131A及131B。
在上述實施例中，在增加了新的腳位定義後之PCIe 3.0腳位例如表2所示：
因此，平台控制集線器120即可偵測到兩個獨立的PCIe Gen 3x2的NVMe儲存裝置。平台控制集線器120係可藉由Intel Rapid Storage Technology(RST)驅動程式，將所偵測到的兩個PCIe Gen 3x2的NVMe儲存裝置設定為獨立磁碟備援陣列中之Raid 0(區塊延展)組態，其傳輸頻寬即可由原本的單顆儲存裝置的2000MB/sec提升至4000MB/sec，此即與單顆PCIe Genx4之NVMe儲存裝置具有相同的傳輸頻寬。更進一步而言，當中央處理器110透過平台控制集線器120欲寫入資料至儲存裝置130時，平台控制集線器120即以RAID 0之組態將資料分配 至控制器131A及131B所控制之非揮發性記憶體區塊。同樣地，當中央處理器110透過平台控制集線器120欲從儲存裝置130讀取資料時，控制器131A及131B所分別傳送至平台控制集線器120之資料則需透過RAID 0之技術進行組合，藉以達到高速傳輸之目的。
第2A圖係顯示依據本發明另一實施例中之電腦系統之方塊圖。第2A圖之電腦系統100之架構係類似於第1圖，其差別在於若第2A圖中之平台控制集線器120之傳輸介面(例如M.2介面)僅支援單埠(Single Port)的PCIe Gen 3x2或Gen 3x4，則本發明中之儲存裝置130僅能回報第一組控制器(例如控制器131A)至平台控制集線器120。在此實施例中，控制器131A係控制非揮發性記憶體132A及133A，故儲存裝置130中會有一半容量之非揮發性記憶體(例如非揮發性記憶體132B及133B)無法使用。此時，平台控制集線器120不會偵測腳位67，這也表示新增的REFCLK等信號(如腳位40~48)亦無法提供至儲存裝置130。換言之，在此實施例中，若平台控制集線器120偵測到儲存裝置130支援雙控制器，第二控制器(例如控制器131B)之模組亦無法透過PCIe匯流排與平台控制集線器進行連接。
第2B圖係顯示依據本發明又一實施例中之電腦系統之方塊圖。第2A圖之電腦系統100之架構係類似於第1圖，其差別在於若第2A圖中之平台控制集線器120之傳輸介面(例如M.2介面)僅支援單埠(Single Port)的PCIe Gen 3x2或Gen 3x4。在第2A圖之實施例中，本發明中之儲存裝置130僅能回報第一組控制器(例如控制器131A)至平台控制集線器120。然而，在 第2B圖之實施例中，當平台控制集線器120透過腳位67偵測到儲存裝置130係具有雙控制器，但平台控制集線器120僅支援單埠的情況時，平台控制集線器120係通知控制器131A啟用內部匯流排134之機制。舉例來說，控制器131A及131B係可透過內部匯流排134進行溝通及資料傳輸，即控制器131A及131B之結構單元會透過內部匯流排134相連接，控制器131再將存取控制器131B之資料以PCIe次函式(sub-function)之形式回報至平台控制集線器120。故平台控制集線器120仍然可以透過儲存裝置130中之內部匯流排134以取得控制器131B之控制權，並不會因為其傳輸介面的限制而導致無法控制儲存裝置130中之另一個控制器(控制器131B)。
綜上所述，本發明係提供一種儲存裝置，其可以一預定傳輸頻寬(例如PCIe Gen 3x4)與一主控端進行資料傳輸。該儲存裝置係包括一第一控制器及一第二控制器，可分別以一半的該預定傳輸頻寬(例如PCIe Gen 3x2)與該主控端進行資料傳輸。第一控制器及第二控制器係為雙核心控制器，可分別以雙通道與主控端連接，且主控端係將第一控制器及第二控制器所分別控制之該儲存裝置中之子儲存裝置設定為獨立磁碟備援陣列之組態0。因此，主控端可將來自兩組雙通道之資料組合，以達成資料加速，即符合預定傳輸頻寬。此外，本發明之儲存裝置係採用兩個雙核心控制器，相較於傳統使用五核心控制器且成本昂貴之儲存裝置，本發明可大幅降低儲存裝置之成本。
本發明雖以較佳實施例揭露如上，然其並非用以 限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種儲存裝置，包括：一非揮發性記憶體；一第一控制器；以及一第二控制器；其中該第一控制器及該第二控制器係分別控制該非揮發性記憶體中之至少一非揮發性記憶體區塊；其中該儲存裝置與一主控端之間係具有一預定傳輸頻寬以進行資料傳輸，且該第一控制器及該第二控制器係分別以一半之該預定傳輸頻寬與該主控端進行資料傳輸。
  2. 如申請專利範圍第1項所述之儲存裝置，其中該儲存裝置與該主控端之間係包括複數條傳輸通道。
  3. 如申請專利範圍第2項所述之儲存裝置，其中該第一控制器及該第二控制器係分別利用一半之該複數條傳輸通道以一半之該預定傳輸頻寬與該主控端進行資料傳輸。
  4. 如申請專利範圍第3項所述之儲存裝置，其中該儲存裝置與該主控端之間之該預定傳輸頻寬係支援PCIe Gen 3x4之標準，且該第一控制器及該第二控制器與該主控端之間之一半之該預定傳輸頻寬係支援PCIe Gen 3x2之標準。
  5. 如申請專利範圍第1項所述之儲存裝置，其中該主控端係包括一中央處理器及一平台控制集線器，且該平台控制集線器係透過一第一傳輸埠及一第二傳輸埠分別與該第一控制器及該第二控制器相連接，且該第一控制器及該第二控制器係分別為一雙核心(dual-core)控制器。
  6. 如申請專利範圍第5項所述之儲存裝置，其中該平台控制集線器係偵測該儲存裝置支援該第一控制器及該第二控制器，且將該儲存裝置中由該第一控制器及該第二控制器所分別控制之子儲存裝置設定為獨立磁碟備援陣列之組態0。
  7. 如申請專利範圍第5項所述之儲存裝置，其中該平台控制集線器係分別提供一第一組時脈及控制信號及一第二組時脈及控制信號至該第一控制器及該第二控制器。
  8. 如申請專利範圍第1項所述之儲存裝置，其中該主控端係包括一中央處理器及一平台控制集線器，且該平台控制集線器係透過一傳輸埠與該第一控制器相連接。
  9. 如申請專利範圍第8項所述之儲存裝置，其中該第一控制器及該第二控制器之間係包括一內部匯流排，用以進行該第一控制器及該第二控制器之間的資料傳輸。
  10. 如申請專利範圍第9項所述之儲存裝置，其中該第一控制器係將該第二控制器以PCIe之子函式(sub-function)回報至該平台控制集線器，藉以讓該平台控制集線器透過該內部匯流排以控制該第二控制器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110175092A (zh) * 2019-04-30 2019-08-27 杭州电子科技大学 一种基于PCIe的多接口存储设备
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