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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft einen Speicherbaustein und ein Speichersystem
mit einem Speicherbaustein und einem Speicherkontrollbaustein mit
hoher Datenübertragungsrate
und geringer Leistungsaufnahme.
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Beschreibung des Stands der Technik
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Speichervorrichtungen
mit einer Vielzahl von Speicherzellen, die selektiv adressierbar
sind (RAM = Random Access Memory = Speicher mit wahlfreiem Zugriff)
werden heutzutage in vielen stationären und tragbaren Einrichtungen
verwendet, um Informationen zu speichern und wieder auszulesen.
Gegenwärtige
Speicherbausteine, die eine hohe Datenübertragungsrate erlauben, werden
für die
jeweiligen Umgebungsbedingungen optimiert. Der Fokus liegt bei diesen
Speicherbausteinen darauf, eine hohe Signalintegrität über einen
festgelegten Kanal, bzw. eine Leiterplatte zu gewährleisten.
Bei hohen Datenübertragungsraten
weisen diese Speicherbausteine eine hohe Leistungsaufnahme auf.
Außerdem
werden zur Erzielung hoher Datenübertragungsraten sehr
breite Datenschnittstellen benötigt.
Herkömmliche
Speicherbausteine sind daher nicht gut für Anwendungen geeignet, bei
denen es auf eine geringe Leistungsaufnahme ankommt. Insbesondere
sind die bestehenden Speicherbausteine nicht für mobile und tragbare Geräte optimiert.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Aufgabe
der Erfindung ist es, einen Speicherbaustein, ein Speichersystem
mit einem Speicherbaustein und einem Speicherkontrollbaustein, sowie
ein Verfahren zum Betreiben eines Speichersystems bereitzustellen,
die eine hohe Datenübertragungsrate
bei niedriger Leistungsaufnahme gestatten.
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Diese
Aufgabe wird gelöst
durch einen Speicherbaustein gemäß Anspruch
1, ein Speichersystem gemäß Anspruch
16 und ein Verfahren gemäß Anspruch
21. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den
abhängigen
Ansprüchen
angegeben.
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In
einer Ausführungsform
betrifft die Erfindung einen Speicherbaustein, der eine Takterzeugereinrichtung
aufweist, die zur Erzeugung eines Lese-Taktsignals ausgebildet ist,
wobei die Takterzeugereinrichtung mit einem ersten Taktsignal-Anschluss
verbunden ist, der zum Senden des Lese-Taktsignals ausgebildet ist, und die
Takterzeugereinrichtung mit Datensignal-Anschlüssen verbunden ist, die zum
Senden von Datensignalen ausgebildet sind, wobei der Speicherbaustein
dazu ausgebildet ist, die Datensignale phasen- und frequenzrichtig (source-synchron)
in Bezug auf das Lese-Taktsignal zu
senden.
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In
einer Ausführungsform
der Erfindung ist der Speicherbaustein dazu ausgebildet, Datensignale
mit steigenden und fallenden Flanken des Lese-Taktsignals zu übertragen.
Vorteilhafterweise wird dadurch die doppelte Datenübertragungsrate
bei gleicher Taktfrequenz erzielt.
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In
einer weiteren Ausführungsform
betrifft die Erfindung ein Speichersystem mit einem ersten Speicherbaustein
und einem Speicherkontrollbaustein, der einen ersten Taktsignal-Anschluss aufweist,
der mit dem ersten Taktsignal-Anschluss des Speicherbausteins verbunden
und zum Empfangen des von dem Speicherbaustein gesendeten Lese-Taktsignals
ausgebildet ist, Datensignal-Anschlüsse aufweist, die mit den Datensignal-Anschlüssen des
Speicherbausteins verbunden und zum Empfangen der von dem Speicherbaustein
gesendeten Datensignale ausgebildet sind, wobei die Speicherkontrollschaltung
ausgebildet ist, die Datensignale synchron zum empfangenen Lese-Taktsignal abzutasten.
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Vorteilhafterweise
weisen das Lese-Taktsignal und das Datensignal erfindungsgemäß nach dem Empfangen
durch den Speicherkontrollbaustein eine hohe Synchronität zueinander
auf. Dadurch kann der Speicherkontrollbaustein die durch den Speicherbaustein
ausgesandten Daten mit nur sehr geringer Bitfehlerrate aus dem Datensignal
rekonstruieren.
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In
einer weiteren Ausführungsform
der Erfindung sind die Datensignal-Leitungen zwischen Speicherkontrollbaustein
und Speicherbaustein bidirektional ausgelegt. Vorteilhafterweise
reduziert sich dadurch die Anzahl notwendiger Datensignal-Anschlüsse und
-leitungen.
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In
einer anderen Ausführungsform
der Erfindung sind die Datensignal-Leitungen zwischen Speicherkontrollbaustein
und Speicherbaustein unidirektional ausgelegt. Vorteilhafterweise
sind dadurch gleichzeitige Lese- und Schreibzugriffe auf den Speicherbaustein
möglich.
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In
einer weiteren Ausführungsform
betrifft die Erfindung ein Verfahren zum Durchführen eines Lesezugriffs in
einem Speichersystem mit einem Speicherbaustein und einem Speicherkontrollbaustein,
das folgende Schritte umfasst: Senden eines ersten Taktsignals vom
Speicherkontrollbaustein zum Speicherbaustein; Aufbereiten des ersten
Taktsignals zu einem Lese-Taktsignal durch den Speicherbaustein;
Senden des Lese-Taktsignals vom Speicherbaustein zum Speicherkontrollbaustein; Senden
eines Datensignals, das frequenz- und phasensynchron zum Lese-Taktsignal
ist, vom Speicherbaustein zum Speicherkontrollbaustein.
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KURZE BESCHREIBUNG DER FIGUREN
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Um
ein detaillierteres Verständnis
der oben beschriebenen Merkmale der vorliegenden Erfindung zu ermöglichen,
wird im Folgenden eine genauere Beschreibung der oben kurz zusammengefassten Erfindung
unter Bezugnahme auf Ausführungsformen,
von denen einige in den beigefügten
Zeichnungen dargestellt sind, angegeben. Es wird jedoch darauf hingewiesen,
dass die beigefügten
Zeichnungen lediglich typische Ausführungsformen der Erfindung zeigen
und daher ihren Umfang nicht einschränken, da die Erfindung andere,
ebenso wirksame Ausführungsformen
zulassen kann.
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1 zeigt
ein Speichersystem mit zwei Speicherbausteinen, einem Speicherkontrollbaustein,
bidirektionalen Datenschnittstellen und einem als Fly-By-Bus ausgeführten Kommando-
und Adressbus.
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2 zeigt
eine schematische Darstellung der Taktverarbeitung in einem erfindungsgemäßen Speicherbaustein.
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3 zeigt
ein Speichersystem mit zwei Speicherbausteinen, einem Speicherkontrollbaustein,
unidirektionalen Datenschnittstellen und einem als Fly-By-Bus ausgeführten Kommando-
und Adressbus.
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4 zeigt
ein Speichersystem mit zwei Speicherbausteinen, einem Speicherkontrollbaustein,
unidirektionalen Datenschnittstellen und einem Kommando- und Adressbus
mit Repeater-Funktionalität.
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5 zeigt
eine schematische Darstellung der Taktverarbeitung in einem erfindungsgemäßen Speicherbaustein.
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6 zeigt
eine schematische Darstellung einer Repeater-Funktionalität in einem erfindungsgemäßen Speicherbaustein.
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7 zeigt
ein Speichersystem mit zwei Speicherbausteinen, einem Speicherkontrollbaustein,
bidirektionalen Datenschnittstellen und einem Kommando- und Adressbus
mit Repeater-Funktionalität.
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DETAILLIERTE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Mehrere
Ausgestaltungen der vorliegenden Erfindung werden nun unter Bezugnahme
auf die beigefügten
Zeichnungen erläutert,
wobei sich gleiche Bezugszeichen auf gleiche Elemente beziehen.
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Die
vorliegende Erfindung kann in Hinblick auf verschiedene funktionale
Bauelemente beschrieben werden. Es wird darauf hingewiesen, dass
verschiedene Bauelemente in geeigneter Weise mit anderen Bauelementen
innerhalb beispielhafter Schaltungen gekoppelt oder verbunden sein
können,
und dass solche Verbindungen und Kopplungen durch direktes Verbinden
zwischen Bauelementen und durch Verbinden mittels anderer dazwischen
angebrachter Bauelemente und Vorrichtungen realisiert werden können.
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1 zeigt
eine schematische Darstellung eines Speichersystems 100 mit
einem Speicherkontrollbaustein MCH, einem ersten Speicherbaustein DRAM1
und einem zweiten Speicherbaustein DRAM2. Der Speicherkontrollbaustein
MCH weist einen Taktsignal-Anschluss 101 auf, der dazu
vorgesehen ist ein Referenz-Taktsignal RefCLK auszugeben. Der erste
und der zweite Speicherbaustein DRAM1, DRAM2 weisen je einen Taktsignal-Anschluss 201 auf,
der dazu vorgesehen ist, das Referenz-Taktsignal RefCLK zu empfangen.
Der Taktsignal-Anschluss 101 des
Speicherkontrollbausteins MCH ist über eine Signalleitung mit
den Taktsignal-Anschlüssen 201 des
ersten und des zweiten Speicherbausteins DRAM1, DRAM2 verbunden.
Die Signalleitung ist dabei als so genannter Fly-By-Bus ausgeführt, also
als Signalschiene, von der der erste und der zweite Speicherbaustein
DRAM1, DRAM2 das Referenz-Taktsignal RefCLK abgreifen.
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Der
Speicherkontrollbaustein MCH weist einen Kommando- und Adresssignal-Anschluss 102 auf,
der dazu vorgesehen ist, ein Kommando- und Adresssignal C/A auszugeben.
Der erste und der zweite Speicherbaustein DRAM1, DRAM2 weisen je einen
Kommando- und Adresssignal-Anschluss 202 auf, der dazu
vorgesehen ist, das Kommando- und Adresssignal C/A zu empfangen.
Der Kommando- und Adresssignal-Anschluss 102 des Speicherkontrollbausteins
MCH ist über
eine Mehrzahl von als Fly-By-Bus ausgeführte Signalleitungen mit den Kommando-
und Adresssignal-Anschlüssen 202 des ersten
und des zweiten Speicherbausteins DRAM1, DRAM2 verbunden. Diese Signalleitungen
sind somit als Signalschiene ausgeführt, von der der erste und der
zweite Speicherbaustein DRAM1, DRAM2 das Kommando- und Adresssignal
C/A abgreifen. Die Mehrzahl von Kommando- und Adresssignal-Leitungen
kann beispielsweise 12 einzelne Signalleitungen umfassen. Es ist
jedoch auch eine andere Anzahl von Signalleitungen möglich. Es
können
auch eine oder mehrere Signalleitungen dazu vorgesehen sein, ein invertiertes
Kommando- und Adresssignal auf den anderen Kommando- und Adresssignal-Leitungen
zu kennzeichnen.
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Der
Speicherkontrollbaustein MCH kann über den Kommando- und Adresssignal-Anschluss 102 Kommandos
und Adressen in Form eines Kommando- und Adresssignals C/A an die
angeschlossenen Speicherbausteine DRAM1, DRAM2 übertragen. Der Speicherkontrollbaustein
MCH kann das Kommando- und Adresssignal dazu beispielsweise frequenz-
und phasensynchron (source-synchron) in Bezug auf das Referenz-Taktsignal
RefCLK über
den Kommando- und Adresssignal-Anschluss 102 ausgeben.
In anderen Ausführungsformen
der Erfindung kann der Speicherkontrollbaustein MCH das Kommando-
und Adresssignal C/A jedoch auch frequenz- und phasensynchron zu
einem anderen Taktsignal ausgeben.
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Die
Speicherbausteine DRAM1, DRAM2 tasten das empfangene Kommando- und
Adresssignal C/A frequenz- und phasensynchron in Bezug auf das empfangene
Referenz-Taktsignal RefCLK ab. Falls der Speicherkontrollbaustein
MCH dazu vorgesehen ist, das Kommando- und Adresssignal C/A frequenz- und
phasensynchron zu einem anderen Taktsignal als dem Referenz-Taktsignal RefCLK
auszugeben, so tasten die Speicherbausteine DRAM1, DRAM2 das empfangene
Kommando- und Adresssignal C/A frequenz- und phasensynchron in Bezug
auf dieses andere Taktsignal ab. Auf diese Weise können die Speicherbausteine DRAM1,
DRAM2 aus dem empfangenen Kommando- und Adresssignal C/A die vom Speicherkontrollbaustein
MCH ausgesandten Kommandos und Adressen zurückgewinnen.
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Die
vom Speicherkontrollbaustein MCH an die Speicherbausteine DRAM1,
DRAM2 übertragenen
Adressen und Kommandos können
die Speicherbausteine DRAM1, DRAM2 beispielsweise anweisen, einen
Lesevorgang von einer bestimmten Speicheradresse zu initiieren.
Die vom Speicherkontrollbaustein MCH zu den Speicherbausteinen DRAM1,
DRAM2 übertragenen
Kommandos und Adressen können
die Speicherbausteine DRAM1, DRAM2 beispielsweise auch anweisen,
einen Schreibvorgang an eine bestimmte Speicheradresse zu beginnen.
Der Speicherkontrollbaustein MCH kann auch beliebige andere Kommandos
und Adressen an die Speicherbausteine DRAM1, DRAM2 übertragen.
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Der
Speicherkontrollbaustein MCH weist einen Taktsignal-Anschluss 111 auf,
der dazu vorgesehen ist, ein Lese-Taktsignal RCK zu empfangen. Der erste
Speicherbaustein DRAM1 weist einen Taktsignal-Anschluss 211 auf,
der dazu vorgesehen ist, ein Lese-Taktsignal RCK auszugeben, und
der über
eine Signalleitung mit dem Taktsignal-Anschluss 111 des Speicherkontrollbausteins
MCH verbunden ist.
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Der
Speicherkontrollbaustein MCH weist weiter einen Taktsignal-Anschluss 112 auf,
der dazu dient, ein Schreib-Taktsignal
WCK auszugeben. Der erste Speicherbaustein DRAM1 weist einen Taktsignal-Anschluss 212 auf,
der über
eine Signalleitung mit dem Taktsignal-Anschluss 112 des
Speicherkontrollbausteins MCH verbunden ist, und dazu dient, das
durch den Speicherkontrollbaustein MCH ausgegebene Schreib-Taktsignal
WCK zu empfangen.
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Der
Speicherkontrollbaustein MCH weist einen Datensignal-Anschluss 113 auf,
der zum Senden und Empfangen von Datensignalen DQ vorgesehen ist.
Der Datensignal-Anschluss 113 des Speicherkontrollbausteins
MCH ist über
eine Mehrzahl von Datensignal-Leitungen mit einem Datensignal-Anschluss 213 des
ersten Speicherbausteins DRAM1 verbunden. Der Datensignal-Anschluss 213 des
ersten Speicherbausteins DRAM1 dient zum Senden und Empfangen von
Datensignalen DQ. Die Datensignal-Anschlüsse 113, 213 sowie
die Datensignal-Leitungen
sind bidirektional ausgelegt und erlauben eine Übertragung von Daten sowohl
von dem Speicherkontrollbaustein MCH zum ersten Speicherbaustein
DRAM1, als auch vom ersten Speicherbaustein DRAM1 zum Speicherkontrollbaustein
MCH.
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Die
Mehrzahl von Datensignal-Leitungen kann beispielsweise eine Anzahl
einzelner Datensignal-Leitungen umfassen, die ein Vielfaches von
acht ist. Beispielsweise kann die Mehrzahl von Datensignal-Leitungen 32 einzelne
Datensignal-Leitungen umfassen. Es kann jedoch auch eine beliebige
andere Anzahl an Datensignal-Leitungen vorgesehen sein. Es können auch
eine oder mehrere Signalleitungen dazu vorgesehen sein, ein invertiertes
Datensignal auf den anderen Datensignal-Leitungen zu kennzeichnen.
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Der
Speicherkontrollbaustein MCH weist einen weiteren Taktsignal-Anschluss 121 zum
Empfangen eines Lese-Taktsignals RCK auf. Außerdem weist der Speicherkontrollbaustein
MCH einen weiteren Taktsignal-Anschluss 122 zum Senden
eines Schreib-Taktsignals WCK auf. Außerdem weist der Speicherkontrollbaustein
MCH einen weiteren Datensignal-Anschluss 123 zum
Senden und Empfangen von Datensignalen DQ auf. Die Taktsignal-Anschlüsse 121, 122 des Speicherkontrollbausteins MCH
entsprechen in ihrer Funktion den Taktsignal-Anschlüssen 111, 112 des
Speicherkontrollbausteins MCH. Der Datensignal-Anschluss 123 entspricht
in seiner Funktion dem Datensignal-Anschluss 113.
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Die
Anschlüsse 121, 122, 123 des
Speicherkontrollbausteins MCH sind mit Anschlüssen 211, 212, 213 des
zweiten Speicherbausteins DRAM2 verbunden. Die Anschlüsse 211, 212, 213 des
zweiten Speicherbausteins DRAM2 entsprechen den Anschlüssen 211, 212, 213 des
ersten Speicherbausteins DRAM1. Über
den Taktsignal-Anschluss 121 kann der Speicherkontrollbaustein
MCH ein durch den zweiten Speicherbaustein DRAM2 ausgesendetes Lese-Taktsignal
RCK empfangen. Über
den Taktsignal-Anschluss 212 kann der zweite Speicherbaustein
DRAM2 ein von dem Speicherkontrollbaustein MCH über den Taktsignal-Anschluss 122 ausgesendetes
Schreib-Taktsignal
WCK empfangen. Über
die bidirektionalen Datensignal-Anschlüsse 123, 213,
die über
eine Mehrzahl bidirektionaler Datensignal-Leitungen miteinander
verbunden sind, können
Datensignale DQ vom Speicherkontrollbaustein MCH zum zweiten Speicherbaustein
DRAM2, sowie vom zweiten Speicherbaustein DRAM2 zum Speicherkontrollbaustein
MCH gesendet werden.
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Das
in 1 schematisch dargestellte Speichersystem 100 kann
zusätzlich
zu den ersten und zweiten Speicherbausteinen DRAM1, DRAM2 weitere
Speicherbausteine umfassen. In diesem Fall weist die Speicherkontrollschaltung
MCH für
jeden weiteren Speicherbaustein einen zusätzlichen Taktsignal-Anschluss zum Empfangen
eines Lese-Taktsignals RCK auf, der mit dem Taktsignal-Anschluss 211 des
zusätzlichen
Speicherbausteins verbunden ist. Außerdem weist die Speicherkontrollschaltung
MCH für
jeden weiteren Speicherbaustein einen zusätzlichen Taktsignal-Anschluss
zum Senden eines Schreib-Taktsignals WCK auf, der mit dem Taktsignal-Anschluss 212 des
zusätzlichen
Speicherbausteins verbunden ist. Außerdem weist der Speicherkontrollbaustein
MCH für
jeden zusätzlichen Speicherbaustein
einen weiteren Datensignal-Anschluss zum Senden und Empfangen von
Datensignalen DQ auf, der über
eine Mehrzahl von Datensignalleitungen mit dem Datensignal-Anschluss 213 des zusätzlichen
Speicherbausteins verbunden ist. Weiterhin ist der Taktsignal-Anschluss 201 jedes
zusätzlichen
Speicherbausteins zum Empfangen eines Referenz-Taktsignals RefCLK über die
als Fly-By-Bus ausgeführte
Taktsignal-Leitung mit dem Taktsignal-Anschluss 101 des
Speicherkontrollbausteins MCH verbunden. Außerdem ist der Kommando- und Adresssignal-Anschluss 202 jedes
weiteren Speicherbausteins über
die als Fly-By-Bus ausgeführten
Kommando- und Adresssignal-Leitungen mit dem Kommando- und Adresssignal-Anschluss 102 des
Speicherkontrollbausteins MCH verbunden. Das in 1 schematisch
gezeigte Speichersystem 100 kann beispielsweise acht Speicherbausteine
umfassen. Es ist aber auch eine beliebige andere Anzahl von Speicherbausteinen
möglich.
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Um
Daten im ersten Speicherbaustein DRAM1 abzulegen, müssen diese
in einem Schreibvorgang vom Speicherkontrollbaustein MCH zum ersten
Speicherbaustein DRAM1 übertragen
werden. Hierzu gibt der Speicherkontrollbaustein MCH die zu schreibenden
Daten als Datensignal DQ über
den Datensignal-Anschluss 113 auf
die Mehrzahl von Datensignal-Leitungen aus. Der Speicherkontrollbaustein
MCH gibt die zu schreibenden Daten dabei frequenz- und phasensynchron
(source-synchron) in Bezug auf das Schreib-Taktsignal WCK über den
Datensignal-Anschluss 113 aus.
Parallel dazu gibt der Speicherkontrollbaustein MCH das Schreib-Taktsignal
WCK über
den Taktsignal-Anschluss 112 aus. Der erste Speicherbaustein
DRAM1 empfängt
das vom Speicherkontrollbaustein MCH ausgesandte Schreib-Taktsignal
WCK über
den Taktsignal-Anschluss 212.
Gleichzeitig empfängt
der erste Speicherbaustein DRAM1 das durch den Speicherkontrollbaustein
MCH ausgesandte Datensignal DQ über
seinen Datensignal-Anschluss 213.
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Der
erste Speicherbaustein DRAM1 tastet das empfangene Datensignal DQ
frequenz- und phasensynchron (source-synchron) zu dem empfangenen
Schreib-Taktsignal WCK ab. Der Speicherkontrollbaustein MCH hat
das Datensignal DQ zuvor frequenz- und phasensynchron zum Schreib-Taktsignal WCK
erzeugt. Das Datensignal DQ und das Schreib-Taktsignal WCK sind
beide vom Speicherkontrollbaustein MCH zum ersten Speicherbaustein DRAM1 übertragen
worden. Daher weisen das Schreib-Taktsignal WCK und das Datensignal
DQ auch nach dem Empfangen durch den ersten Speicherbaustein DRAM1
noch eine hohe Synchronität
zueinander auf. Dadurch ist es für
den ersten Speicherbaustein DRAM1 möglich, die in die Speicherzellen
des ersten Speicherbausteins DRAM1 zu schreibenden Daten mit sehr
geringer Fehlerrate wieder aus dem Datensignal DQ zu rekonstruieren.
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Falls
Daten in den zweiten Speicherbaustein DRAM2 geschrieben werden sollen,
so müssen
diese vom Speicherkontrollbaustein MCH zum zweiten Speicherbaustein
DRAM2 übertragen
werden. Dazu gibt der Speicherkontrollbaustein MCH die im zweiten
Speicherbaustein DRAM2 abzulegenden Daten frequenz- und phasensynchron
im Bezug auf das Schreibtakt-Signal WCK über den Datensignal-Anschluss 123 aus.
Zusätzlich
gibt der Speicherkontrollbaustein MCH das Schreibtakt-Signal WCK über den Taktsignal-Anschluss 122 aus.
Der zweite Speicherbaustein DRAM2 empfängt das vom Speicherkontrollbaustein
MCH ausgegebene Taktsignal WCK über
den Taktsignal-Anschluss 212. Zusätzlich empfängt der zweite Speicherbaustein
DRAM2 das durch den Speicherkontrollbaustein MCH ausgegebene Datensignal
DQ über
den Datensignalanschluss 213 und tastet das Datensignal
DQ frequenz- und phasensynchron in Bezug auf das Schreibtakt-Signal WCK
ab. Dadurch kann der zweite Speicherbaustein DRAM2 die im zweiten
Speicherbaustein DRAM2 abzulegenden Daten mit geringer Bitfehlerrate
aus dem Datensignal DQ rekonstruieren.
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Um
während
eines Lesevorgangs Daten vom ersten Speicherbaustein DRAM1 zum Speicherkontrollbaustein
MCH zu übertragen,
gibt der erste Speicherbaustein DRAM1 die zu übertragenden Daten frequenz-
und phasensynchron in Bezug auf das Lese-Taktsignal RCK über den
Datensignal-Anschluss 213 auf die angeschlossenen Datensignal-Leitungen
aus. Zusätzlich
gibt der erste Speicherbaustein DRAM1 das Lese-Taktsignal RCK über den
Taktsignal-Anschluss 211 aus. Der Speicherkontrollbaustein
MCH empfängt
das vom ersten Speicherbaustein DRAM1 ausgesandte Lese-Taktsignal
RCK über
den Taktsignal-Anschluss 111. Außerdem empfängt der Speicherkontrollbaustein
MCH das vom ersten Speicherbaustein DRAM1 ausgesandte Datensignal
DQ über
den Datensignal-Anschluss 113.
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Der
Speicherkontrollbaustein MCH tastet das empfangene Datensignal DQ
frequenz- und phasensynchron zu dem empfangenen Lese-Taktsignal RCK
ab. Der erste Speicherbaustein DRAM1 hat das Datensignal DQ zuvor
frequenz- und phasensynchron
zum Lese-Taktsignal RCK erzeugt. Das Datensignal DQ und das Lese-Taktsignal
RCK haben sind beide vom ersten Speicherbaustein DRAM1 zum Speicherkontrollbaustein
MCH übertragen
worden. Daher weisen das Lese-Taktsignal RCK und das Datensignal
DQ auch nach dem Empfangen durch den Speicherkontrollbaustein MCH
noch eine hohe Synchronität
zueinander auf. Dadurch kann der Speicherkontrollbaustein MCH die
durch den ersten Speicherbaustein DRAM1 ausgesandten Daten mit nur
sehr geringer Bitfehlerrate aus dem Datensignal DQ rekonstruieren.
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Um
während
eines Lesezugriffs Daten vom zweiten Speicherbaustein DRAM2 zum
Speicherkontrollbaustein MCH zu übertragen,
muss der zweite Speicherbaustein DRAM2 die zu übertragenden Daten frequenz-
und phasensynchron zum Lese-Taktsignal
RCK über
seinen Datensignal-Anschluss 213 als Datensignal DQ ausgeben.
Zusätzlich
gibt der zweite Speicherbaustein DRAM2 das Lese-Taktsignal RCK über seinen
Taktsignal-Anschluss 211 aus. Der Speicherkontrollbaustein
MCH empfängt
das vom zweiten Speicherbaustein DRAM2 ausgegebene Lese-Taktsignal
RCK über
seinen Taktsignal-Anschluss 122.
Zusätzlich
empfängt
der Speicherkontrollbaustein MCH das vom zweiten Speicherbaustein DRAM2
ausgegebene Datensignal DQ über
seinen Datensignal-Anschluss 123.
Der Speicherkontrollbaustein MCH tastet das empfangenen Datensignal DQ
frequenz- und phasensynchron zum empfangenen Lese-Taktsignal RCK
ab und kann dadurch die vom zweiten Speicherbaustein DRAM2 übertragenen
Daten mit sehr geringer Fehlerrate wiederherstellen.
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In
der beschriebenen Ausführungsform
sind die Datensignal-Anschlüsse 113, 123 des
Speicherkontrollbausteins MCH, die Datensignal-Anschlüsse 213 der
Speicherbausteine DRAM1, DRAM2 und die zwischen den jeweiligen Datensignal-Anschlüssen befindliche
Mehrzahl von Datensignal-Leitungen bidirektional ausgelegt. Dies
bedeutet, dass dieselben Datensignal-Anschlüsse und Datensignal-Leitungen sowohl
zur Übertragung
von Daten in Richtung vom Speicherkontrollbaustein MCH zu einem
der Speicherbausteine DRAM1, DRAM2, wie auch in Richtung von einem
der Speicherbausteine DRAM1, DRAM2 zum Speicherkontrollbaustein
MCH vorgesehen und ausgelegt sind. Vorteilhafterweise benötigt das
erfindungsgemäße Speichersystem 100 dadurch
nur eine geringe Anzahl von Datensignal-Leitungen zwischen dem Speicherkontrollbaustein
MCH und den Speicherbausteinen DRAM1, DRAM2.
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Im
Lesefall geben die Speicherbausteine DRAM1, DRAM2 die zum Speicherkontrollbaustein MCH
zu übertragenden
Daten frequenz- und
phasenrichtig (source-synchron) in Bezug auf das Lese-Taktsignal RCK aus.
Zusätzlich
geben die Speicherbausteine DRAM1, DRAM2 das Lese-Taktsignal RCK
aus. Die Speicherbausteine DRAM1, DRAM2 können das Lese-Taktsignal RCK
aus dem empfangenen Schreib-Taktsignal WCK oder aus dem empfangenen
Referenz-Taktsignal RefCLK erzeugen. Dies ist in 2 schematisch
dargestellt.
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2 zeigt
eine schematische Darstellung eines Ausschnitts eines erfindungsgemäßen Speicherbausteins
DRAM. Der Speicherbaustein DRAM weist einen ersten Taktsignal-Anschluss 212 auf, über den
der Speicherbaustein DRAM ein Schreib-Taktsignal WCK empfangen kann. Außerdem weist
der Speicherbaustein DRAM einen zweiten Taktsignal-Anschluss 201 auf, über den
der Speicherbaustein DRAM ein Referenz-Taktsignal RefCLK empfangen kann. Das
empfangene Schreib-Taktsignal
WCK wird zu einer ersten Takterzeugereinrichtung CSU1 geführt. Die
erste Takterzeugereinrichtung CSU1 ist dazu vorgesehen, das Schreib-Taktsignal
WCK aufzubereiten. Zusätzlich kann
die Takterzeugereinrichtung CSU1 ein dem Schreib-Taktsignal WCK überlagertes
Rauschsignal herausfiltern. Die Takterzeugereinrichtung CSU1 kann
dazu beispielsweise als phasengekoppelter Regelkreis (PLL) ausgelegt
sein. Die Takterzeugereinrichtung CSU1 kann auch als verzögerungsgekoppelter
Regelkreis (DLL) ausgelegt sein. Die Takterzeugereinrichtung CSU1
kann auch eine Filterschaltung umfassen. Die Takterzeugereinrichtung
CSU1 kann auch andere Baugruppen umfassen, die der Fachmann als
für eine
Aufbereitung des der Takterzeugereinrichtung CSU1 zugeführten Schreib-Taktsignals
WCK geeignet erachtet.
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Das
von der ersten Takterzeugereinrichtung CSU1 aufbereitete Taktsignal
wird an einen ersten Multiplexer MUX1 übergeben. Mit Hilfe des ersten Multiplexers
MUX1 kann entweder das von der Takterzeugereinrichtung CSU1 aufbereitete
Taktsignal oder das über
den Taktsignal-Anschluss 212 empfangene, nicht-aufbereitete, Schreib-Taktsignal
WCK ausgewählt
werden. Das nicht-aufbereitete Taktsignal WCK kann ausgewählt werden,
falls bereits das nicht-aufbereitete Taktsignal WCK eine ausreichende Signalqualität besitzt.
Das von der ersten Takterzeugereinrichtung CSU1 aufbereitete Taktsignal
wird ausgewählt,
falls das nicht-aufbereitete Taktsignal WCK keine ausreichende Signalqualität besitzt.
In einer vereinfachten Ausführungsform
der Erfindung wird immer das von der ersten Takterzeugereinrichtung
CSU1 aufbereitete Taktsignal verwendet. In dieser Ausführungsform
kann der ersten Multiplexer MUX1 entfallen. In einer anderen vereinfachten
Ausführungsform
der Erfindung wird immer das nicht-aufbereitete Taktsignal WCK verwendet.
In dieser Ausführungsform
können
die erste Takterzeugereinrichtung CSU1 und der erste Multiplexer
MUX1 entfallen.
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Das
durch den ersten Multiplexer MUX1 ausgegebene Taktsignal wird nun
an eine Daten-Empfangseinrichtung Rx übergeben. In der Daten-Empfangseinrichtung
Rx des Speicherbausteins DRAM wird das aufbereitete Schreib-Taktsignal
WCK verwendet, um ein über
den Datensignal-Anschluss 213 der Speicherzelle DRAM empfangenes
Datensignal DQ frequenz- und phasensynchron abzutasten.
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Über den
Taktsignal-Anschluss 201 kann die Speicherzelle DRAM ein
Referenz-Taktsignal RefCLK empfangen. Die Speicherzelle DRAM leitet
das empfangene Referenz-Taktsignal RefCLK an eine zweite Takterzeugereinrichtung
CSU2. Die zweite Takterzeugereinrichtung CSU2 bereitet das ihr zugeführte Referenz-Taktsignal
RefCLK auf. Außerdem kann
die zweite Takterzeugereinrichtung CSU2 ein dem Referenz-Taktsignal
RefCLK überlagertes Rauschsignal
herausfiltern. Außerdem
kann die zweite Takterzeugereinrichtung CSU2 dazu eingerichtet sein,
die Frequenz des ihr zugeführten
Referenz-Taktsignals RefCLK zu erhöhen, beispielsweise um einen
ganzzahligen Faktor zu vervielfachen. Die zweite Takterzeugereinrichtung
CSU2 kann als phasengekoppelter Regelkreis (PLL), als verzögerungsgekoppelter
Regelkreis (DLL) oder als Filterschaltung ausgeführt sein. Die zweite Takterzeugereinrichtung
CSU2 kann auch andere Komponenten aufweisen, die der Fachmann für eine Aufbereitung
des Referenz-Taktsignals RefCLK verwenden würde.
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Die
zweite Takterzeugereinrichtung CSU2 übergibt das aufbereitete Taktsignal
einem zweiten Multiplexer MUX2. Der zweite Multiplexer MUX2 erlaubt
es, entweder das nicht-aufbereitete, über den Taktsignal-Anschluss 201 empfangene
Referenz-Taktsignal RefCLK, oder das von der zweiten Takterzeugereinrichtung
CSU2 aufbereitete Taktsignal auszuwählen. In vereinfachten Ausführungsformen
der Erfindung kann der Auswahlmultiplexer MUX2 entfallen. Weiterhin
können
in einer vereinfachten Ausführungsform
der Erfindung die zweite Takterzeugereinrichtung CSU2 und der Multiplexer MUX2
entfallen.
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Das
mittels des ersten Multiplexers MUX1 ausgewählte Taktsignal und das mittels
des zweiten Multiplexers MUX2 ausgewählte Taktsignal werden einem
dritten Multiplexer MUX3 zugeführt.
Dem dritten Multiplexer MUX3 wird somit auf einer Seite entweder
das unveränderte
Schreib-Taktsignal WCK oder das aufbereitete Schreib-Taktsignal
zugeführt. Dem
dritten Multiplexer MUX3 wird auf der zweiten Seite entweder das
nicht-aufbereitete Referenz-Taktsignal RefCLK oder das aufbereitete
Referenz-Taktsignal zugeführt.
Der dritte Multiplexer MUX3 gestattet es, eines der beiden ihm zugeführten Taktsignale auszuwählen. Das
mittels des dritten Multiplexers MUX3 ausgewählte Taktsignal wird in nachfolgenden Schaltungsteilen
des Speicherbausteins DRAM als Lese-Taktsignal RCK verwendet. Dazu übergibt
der dritte Multiplexer MUX3 das von ihm ausgewählte Lese-Taktsignal RCK an
eine Daten-Sendeeinrichtung Tx. In der Daten-Sendeeinrichtung Tx werden die im Lesefall
vom Speicherbaustein DRAM zum Speicherkontrollbaustein MCH zu übertragenen
Daten frequenz- und phasenrichtig zum Lese-Taktsignal RCK über den Datensignal-Anschluss 213 des
Speicherbausteins DRAM ausgegeben. Parallel dazu gibt die Daten-Sendeeinrichtung
Tx das Lese-Taktsignal RCK über
den Taktsignal-Anschluss 211 des Speicherbausteins DRAM
aus.
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2 zeigt
somit, dass der Speicherbaustein DRAM das Lese-Taktsignal RCK entweder aus dem empfangenen
Schreib-Taktsignal
WCK oder aus dem empfangenen Referenz-Taktsignal RefCLK ableiten
kann. Das Schreib-Taktsignal WCK hat die gleiche Frequenz wie das
zu erzeugende Lese-Taktsignal RCK. Daher muss die erste Takterzeugereinrichtung
CSU1 keine Frequenzvervielfachung durchführen, um aus dem Schreib-Taktsignal WCK das
Lese-Taktsignal RCK zu erzeugen. Allerdings weist das Schreib-Taktsignal
eine relativ hohe Frequenz auf, deren Handhabung aufwändig ist.
Das Referenz-Taktsignal
RefCLK kann eine niedrigere Frequenz als das zu erzeugende Lese-Taktsignal
RCK aufweisen. In diesem Fall muss die zweite Takterzeugereinrichtung
CSU2 eine Frequenzvervielfachung des Referenz-Taktsignals RefCLK
durchführen.
Dies erfordert eine aufwändigere
zweite Takterzeugereinrichtung CSU2 mit erhöhter Leistungsaufnahme. Allerdings
ist das Referenz-Taktsignal wegen seiner geringeren Frequenz leichter
zu handhaben. Die Frequenz des Schreib-Taktsignals WCK kann beispielsweise
zwei GHz betragen. Die Frequenz des Lese-Taktsignals kann dann ebenfalls
zwei GHz betragen. Zwischen Speicherbaustein DRAM und Speicherkontrollbaustein
MCH können
dann beispielsweise vier Gb/s Daten pro Datensignal-Leitung übertragen
werden. In einer anderen Ausführungsform der
Erfindung können
acht Gb/s Daten pro Datensignal-Leitung übertragen werden. Die Frequenz
des Referenz-Taktsignals RefCLK kann beispielsweise ein GHz betragen.
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In
einer vereinfachten Ausführungsform
der Erfindung wird das Lese-Taktsignal RCK stets aus dem Schreib-Taktsignal
WCK erzeugt. In einer anderen vereinfachten Ausführungsform der Erfindung wird
das Lese-Taktsignal RCK immer aus dem Referenz-Taktsignal RefCLK
erzeugt. In diesen Ausführungsformen
kann der dritte Multiplexer MUX3 entfallen.
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In 3 ist
eine weitere Ausführungsform
eines erfindungsgemäßen Speichersystems 100 dargestellt.
Das Speichersystem 100 umfasst einen Speicherkontrollbaustein
MCH und eine Mehrzahl von Speicherbausteinen, von denen zwei Speicherbausteine
DRAM1, DRAM2 dargestellt sind. Im Unterschied zur in 1 dargestellten
Ausführungsform weist
der Speicherkontrollbaustein MCH in der in 3 gezeigten
Ausführungsform
zwei Datensignal-Anschlüsse 114, 115 auf.
Der Datensignal-Anschluss 114 ist zum Empfang eines Lese-Datensignals
RDQ vorgesehen. Der Datensignal-Anschluss 115 des Speicherkontrollbausteins
MCH ist zum Senden eines Schreib-Datensignals WDQ vorgesehen. Der
erste Speicherbaustein DRAM1 weist ebenfalls zwei Datensignal-Anschlüsse 214, 215 auf.
Der Datensignal-Anschluss 214 des Speicherbausteins DRAM1
ist zum Senden eines Lese-Datensignals RDQ
vorgesehen. Der Datensignal-Anschluss 215 des Speicherbausteins
DRAM1 ist zum Empfangen eines Schreib-Datensignals WDQ vorgesehen. Der Datensignal-Anschluss 214 ist über eine
Mehrzahl von Datensignal-Leitungen mit dem Datensignal-Anschluss 114 des
Speicherkontrollbausteins MCH verbunden. Der Datensignal-Anschluss 215 des Speicherbausteins
DRAM1 ist über
eine weitere Mehrzahl von Datensignal-Leitungen mit dem Datensignal-Anschluss 115 des
Speicherkontrollbausteins MCH verbunden. In dieser Ausführungsform
der Erfindung sind die Datensignal-Anschlüsse 114, 115 des
Speicherkontrollbausteins MCH, die Datensignal-Anschlüsse 214, 215 des
Speicherbausteins DRAM1 und die Mehrzahl von Datensignal-Leitungen
unidirektional ausgeführt,
also lediglich zur Übertragung
von Daten in eine festgelegte Richtung vorgesehen. Der Datensignal-Anschluss 114 des
Speicherkontrollbausteins MCH, der Datensignal-Anschluss 214 des
ersten Speicherbausteins DRAM1 und die dazwischen liegenden Datensignal-Leitungen
sind zur Übertragung
eines Lese-Datensignals RDQ vom ersten Speicherbaustein DRAM1 zum Speicherkontrollbaustein
MCH vorgesehen. Der Datensignal-Anschluss 115 des
Speicherkontrollbausteins MCH, der Datensignal-Anschluss 215 des
ersten Speicherbausteins DRAM1 und die dazwischen liegenden Datensignal-Leitungen
sind zur Übertragung
eines Schreib-Datensignals WDQ vom Speicherkontrollbaustein MCH
zum ersten Speicherbaustein DRAM1 vorgesehen.
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Durch
die unidirektionale Auslegung der Datensignal-Anschlüsse und Datensignal-Leitungen
ist in dieser Ausführungsform
des Speichersystems 100 eine gleichzeitige Übertragung
eines Schreib-Datensignals WDQ vom Speicherkontrollbaustein MCH zum
ersten Speicherbaustein DRAM1 und eines Lese-Datensignals RDQ vom
ersten Speicherbaustein DRAM1 zum Speicherkontrollbaustein MCH möglich. Entsprechend
ist in dieser Ausführungsform
auch eine gleichzeitige Übertragung
von Lese- und Schreib-Datensignalen RDQ, WQD zwischen Speicherkontrollbaustein
MCH und zweitem Speicherbaustein DRAM2 möglich. Allerdings ist in dieser Ausführungsform
eine höhere
Anzahl von Datensignal-Leitungen notwendig.
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Der
erste Speicherbaustein DRAM1 gibt das Lese-Datensignal RDQ frequenz-
und phasensynchron zum Lese-Taktsignal RCK über den Datensignal-Anschluss 214 aus.
Außerdem
gibt der erste Speicherbaustein das Lese-Taktsignal RCK über den Taktsignal-Anschluss 211 aus.
Der Speicherkontrollbaustein MCH empfängt das Lese-Taktsignal über den
Taktsignal-Anschluss 111. Außerdem empfängt der Speicherkontrollbaustein
MCH das Lese-Datensignal
RDQ über
den Datensignal-Anschluss 114. Der Speicherkontrollbaustein
MCH tastet das empfangene Lese-Datensignal
RDQ frequenz- und phasensynchron zum empfangenen Lese-Taktsignal RCK
ab und kann dadurch die vom ersten Speicherbaustein DRAM1 ausgesandten
Daten rekonstruieren.
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Der
Speicherkontrollbaustein MCH gibt das Schreib-Datensignal WDQ frequenz-
und phasensynchron zum Schreib-Taktsignal WCK über den Datensignal-Anschluss 115 aus.
Außerdem
gibt der Speicherkontrollbaustein MCH das Schreib-Taktsignal WCK über den
Taktsignal-Anschluss 112 aus. Der erste Speicherbaustein
DRAM1 empfängt
das Schreib-Taktsignal WCK über
den Taktsignal-Anschluss 212. Außerdem empfängt der erste Speicherbaustein
DRAM1 das Schreib-Datensignal WDQ über den Datensignal-Anschluss 215.
Der erste Speicherbaustein DRAM1 tastet das empfangene Schreib-Datensignal
WDQ frequenz- und phasensynchron zum empfangenen Schreib-Taktsignal WCK
ab, um die vom Speicherkontrollbaustein MCH übertragenen Daten zu rekonstruieren.
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Der
Speicherbaustein DRAM2 weist ebenfalls zwei Datensignal-Anschlüsse 214, 215 auf,
die mit zwei weiteren Datensignal-Anschlüssen 124, 125 des
Speicherkontrollbausteins MCH verbunden sind. Die Datenübertragung
zwischen Speicherkontrollbaustein MCH und zweitem Speicherbaustein DRAM2
erfolgt analog zur oben beschriebenen Datenübertragung zwischen Speicherkontrollbaustein MCH
und erstem Speicherbaustein DRAM1.
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In 4 ist
eine weitere Ausführungsform
eines erfindungsgemäßen Speichersystems 100 dargestellt.
Das Speichersystem 100 umfasst einen Speicherkontrollbaustein
MCH und eine Mehrzahl von Speicherbausteinen, von denen zwei Speicherbausteine
DRAM1, DRAM2 dargestellt sind. Wie in der in 3 gezeigten
Ausführungsform
sind die Speicherbausteine DRAM1, DRAM2 über unidirektionale Datensignal-Anschlüsse und
Datensignal-Leitungen mit dem Speicherkontrollbaustein MCH verbunden.
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Im
Unterschied zu den Ausführungsbeispielen
der 1 und 3 sind die Taktsignal-Leitung zur Übertragung
des Referenz-Taktsignals
RefCLK und die mehreren Kommando- und Adresssignal-Leitungen zur Übertragung
des Kommando- und Adresssignals C/A in 4 nicht
als Fly-By-Bus ausgeführt.
Der Speicherkontrollbaustein MCH weist einen Taktsignal-Anschluss 101 auf,
der zum Ausgeben des Referenz-Taktsignals RefCLK vorgesehen ist.
Der Taktsignal-Anschluss 101 des Speicherkontrollbausteins
MCH ist über
eine Taktsignal-Leitung mit
einem Taktsignal-Anschluss 201 des ersten Speicherbausteins
DRAM1 verbunden. Der ersten Speicherbaustein DRAM1 empfängt das
vom Speicherkontrollbaustein MCH ausgegebene Referenz-Taktsignal
RefCLK über
den Taktsignal-Anschluss 201. Der erste Speicherbaustein
DRAM1 bereitet das empfangene Referenz-Taktsignal RefCLK auf und gibt es anschließend über einen
weiteren Taktsignal-Anschluss 203 wieder aus. Der Taktsignal-Anschluss 203 des
ersten Speicherbausteins DRAM1 ist über eine weitere Taktsignal-Leitung
mit einem Taktsignal-Anschluss 201 des
zweiten Speicherbausteins DRAM2 verbunden. Der zweite Speicherbaustein
DRAM2 empfängt
das vom ersten Speicherbaustein DRAM1 ausgegebene Referenz-Taktsignal
RefCLK über
seinen Taktsignal-Anschluss 201. Anschließend bereitet
der zweite Speicherbaustein DRAM2 das über seinen Taktsignal-Anschluss 201 empfangene
Referenz-Taktsignal RefCLK auf und gibt es über einen weiteren Taktsignal-Anschluss 203 wieder
aus. Falls das Speichersystem 100 weitere Speicherbausteine
umfasst, so wird das vom zweiten Speicherbaustein DRAM2 über seinen
Taktsignal-Anschluss 203 ausgegebene Referenz-Taktsignal RefCLK
nun dem nächsten Speicherbaustein
des Speichersystems 100 zugeführt. Das Referenz-Taktsignal
RefCLK wird also in Form einer Kette von einem Speicherbaustein
zum nächsten
weitergereicht.
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Jeder
der Speicherbausteine des Speichersystems 100 bereitet
das Referenz-Taktsignal RefCLK zwischen dem Empfang über den
Taktsignal-Anschluss 201 und der Weitergabe über den Taktsignal-Anschluss 203 auf.
Dies ist schematisch in 5 dargestellt. Neben den bereits
aus 2 bekannten Elementen des in 5 dargestellten
Taktbaums, die zur Erzeugung des Lese-Taktsignals RCK aus dem Schreib-Taktsignal
WCK oder dem Referenz-Taktsignal RefCLK dienen, ist zusätzlich die Aufbereitung
des Referenz-Taktsignals RefCLK zur Ausgabe über den Taktsignal-Anschluss 203 schematisch
dargestellt. Jeder Speicherbaustein DRAM leitet das über den
Taktsignal-Anschluss 201 empfangene Referenz-Taktsignal
RefCLK über
eine Taktaufbereitungseinrichtung AMP. Die Taktaufbereitungseinrichtung
AMP kann beispielsweise einen Verstärker umfassen. Die Taktaufbereitungseinrichtung
AMP kann auch andere Baugruppen umfassen, die von einem Fachmann
als zur Aufbereitung des Referenz-Taktsignals RefCLK geeignet erachtet
werden. Anschließend
führt der
Speicherbaustein DRAM das durch die Taktaufbereitungseinrichtung
AMP aufbereitete Referenz-Taktsignal RefCLK zu seinem Taktsignal-Anschluss 203,
um es an den nächsten Speicherbaustein
DRAM in der Kette des Speichersystems 100 zu übergeben.
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In
der Ausführungsform
der 4 wird das Kommando- und Adresssignal C/A ebenfalls
in Form einer Kette von einem Speicherbaustein zum nächsten übergeben.
Der Speicherkontrollbaustein MCH gibt das Kommando- und Adresssignal
C/A über
den Kommando- und Adresssignal-Anschluss 102 auf eine
Mehrzahl von Kommando- und Adresssignal-Leitungen aus. Der erste
Speicherbaustein DRAM1 empfängt
das vom Speicherkontrollbaustein MCH ausgegebene Kommando- und Adresssignal C/A über seinen
Kommando- und Adresssignal-Anschluss 202. Der erste Speicherbaustein
DRAM1 bereitet das empfangene Kommando- und Adresssignal C/A auf
und gibt es anschließend über einen zweiten
Kommando- und Adresssignal-Anschluss 204 aus, von wo es
zu einem Kommando- und Adresssignal-Anschluss 202 des
zweiten Speicherbausteins DRAM2 weitergeleitet wird. Der zweite Speicherbaustein
DRAM2 bereitet das empfangene Kommando- und Adresssignal C/A wiederum
auf und leitet es über
seinen zweiten Kommando- und Adresssignal-Anschluss 204 an
den nächsten Speicherbaustein
in der Kette der Speicherbausteine des Speichersystems 100 weiter.
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Die
zwischen dem Empfang des Kommando- und Adresssignals C/A und seiner
Weiterleitung an den nachfolgenden Speicherbaustein von jedem der
Speicherbausteine des Speichersystems 100 vorgenommene
Aufbereitung des Kommando- und Adresssignals
C/A ist schematisch in 6 dargestellt. Der Speicherbaustein
DRAM empfängt
das Kommando- und Adresssignal C/A über den Kommando- und Adresssignal-Anschluss 202 und
leitet es an einen Repeater 300 weiter. Der Repeater 300 bereitet
das Kommando- und Adresssignal C/A auf und leitet es an den Kommando-
und Adresssignal-Anschluss 204 weiter, von wo das Kommando- und
Adresssignal C/A an den nächsten
Speicherbaustein DRAM übergeben
wird. Zur Umsetzung des Repeaters 300 zur Aufbereitung
des Kommando- und Adresssignals C/A sind dem Fachmann verschiedene
Möglichkeiten
geläufig.
Der Repeater 300 kann das Kommando- und Adresssignal C/A beispielsweise
mittels Flipflops aufgenerieren, ohne es zwischenzuspeichern. Der
Repeater 300 kann das Kommando- und Adresssignal C/A aber
auch in einer FIFO-Warteschlange (first in first out) zwischenspeichern.
Es ist auch möglich,
den Repeater 300 transparent mittels eines Verstärkers auszuführen. In
der einfachsten Variante umfasst der Repeater 300 lediglich
ein Leitungsstück.
Dem Fachmann sind zusätzlich
weitere Möglichkeiten
bekannt, dass Kommando- und
Adresssignal C/A aufzubereiten.
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Die
in 4 dargestellte Ausführungsform des Speichersystems 100 mit
kettenartiger Weitergabe des Referenz-Taktsignals RefCLK und des
Kommando- und Adresssignals C/A von einem Speicherbaustein zum nächsten erlaubt
eine hohe Taktfrequenz des Referenz-Taktsignals RefCLK und eine hohe
Datenübertragungsrate
des Kommando- und Adresssignals C/A. Bei der in 1 und 3 gezeigten
Variante des Speichersystems 100 mit als Fly-By-Bus ausgeführten Signalschienen,
von denen die einzelnen Speicherbausteine das Referenz-Taktsignal
RefCLK und das Kommando- und Adresssignal C/A abgreifen, führt eine
Erhöhung
der Zahl von angeschlossenen Speicherbausteinen zu einer Erhöhung der
elektrischen Last an der Referenz-Taktsignal-Leitung und den Kommando- und Adresssignal-Leitungen.
Diese Zunahme der elektrischen Last begrenzt die maximal mögliche Frequenz
und Datenübertragungsrate.
Die in 4 dargestellte Ausführungsform des Speichersystems 100 mit
kettenartiger Weitergabe des Referenz-Taktsignals RefCLK und des
Kommando- und Adresssignals C/A von einem Speicherbaustein zum nächsten hingegen
erlaubt eine höhere
Taktfrequenz des Referenz-Taktsignals RefCLK und eine höhere Datenübertragungsrate
des Kommando- und Adresssignals C/A, unabhängig von der Zahl der angeschlossenen
Speicherbausteine. Das Referenz-Taktsignal kann beispielsweise eine
Frequenz von 500 MHz aufweisen.
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7 zeigt
eine weitere Ausführungsform
eines erfindungsgemäßen Speichersystems 100 aus einem
Speicherkontrollbaustein MCH und einer Mehrzahl von Speicherbausteinen
DRAM1, DRAM2. Wie im Ausführungsbeispiel
aus 4 werden in dieser Ausführungsform das Referenz-Taktsignal RefCLK
und das Kommando- und Adresssignal C/A in einer Kette von einem
Speicherbaustein zum nächsten übertragen.
Außerdem
sind in dieser Ausführungsform
die Datensignal-Anschlüsse
des Speicherkontrollbausteins MCH und der Speicherbausteine DRAM1,
DRAM2, sowie die Datensignal-Leitungen
bidirektional wie im Ausführungsbeispiel
aus 1 ausgeführt.
Die Funktionsweise des in 7 dargestellten
Speichersystems 100 folgt der Beschreibung der Ausführungsbeispiele
der 1 und 4 analog.
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In
einer weiteren, nicht dargestellten, Ausführungsform ist die Taktsignal-Leitung
zur Übertragung
des Referenz-Taktsignals
RefCLK als Fly-By-Bus wie in 1 ausgeführt, die
Kommando- und Adresssignal-Leitungen zur Übertragung des Kommando- und
Adresssignals C/A jedoch als Kette von einem Speicherbaustein zum
nächsten
wie in 4.
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In
einer weiteren, ebenfalls nicht dargestellten, Ausführungsform
sind die Kommando- und Adresssignal-Leitungen zur Übertragung
des Kommando- und Adresssignals C/A als Fly-By-Bus wie im Ausführungsbeispiel von 1 ausgeführt, während die
Taktsignal-Leitung zur Übertragung
des Referenz-Taktsignals
RefCLK eine Kette von einem Speicherbaustein zum nächsten wie
im Ausführungsbeispiel
aus 4 bildet.
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In
weiteren, nicht dargestellten, Ausführungsformen der Erfindung
sind die Speicherbausteine DRAM in zwei oder mehr Gruppen unterteilt.
Der Speicherkontrollbaustein MCH weist in dieser Ausführungsform
mehrere Taktsignal-Anschlüsse
zur Ausgabe des Referenz-Taktsignals RefCLK und/oder mehrere Kommando-
und Adresssignal-Anschlüsse zur
Ausgabe des Kommando- und Adresssignal C/A auf. Die Anzahl der Taktsignal-Anschlüsse und/oder Kommando-
und Adresssignal-Anschlüsse entspricht der
Anzahl von Gruppen von Speicherbausteinen. Jede Gruppe von Speicherbausteinen
ist als Kette und/oder über
einen Fly-By-Bus mit einem eigenen Taktsignal-Anschluss und/oder
Kommando- und Adresssignal-Anschluss
des Speicherkontrollbausteins MCH verbunden. Die einzelnen Gruppen
von Speicherbausteinen sind somit parallel zueinander am Speicherkontrollbaustein
MCH angeordnet.
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Dem
Fachmann erschließen
sich weitere nahe liegende Kombinationen der der Erfindung zugrunde
liegenden Ideen, die von der Erfindung ebenfalls abgedeckt sind.