DE102004036893B4

DE102004036893B4 - Getakteter Halbleiterspeicherbaustein und zugehöriges Speichermodul

Info

Publication number: DE102004036893B4
Application number: DE102004036893A
Authority: DE
Inventors: Kye-Hyun Kyung
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-07-21
Filing date: 2004-07-20
Publication date: 2011-02-17
Anticipated expiration: 2024-07-21
Also published as: US20070076517A1; US7170818B2; JP4660129B2; JP2005044494A; CN1577612A; CN100585727C; USRE45366E1; USRE45378E1; US7457192B2; KR100626375B1; USRE44064E1; DE102004036893A1; US20050047246A1; KR20050010704A

Abstract

Halbleiterspeicherbaustein zum Eingeben und Ausgeben von Daten (DQ) mit einer Präambel (Pre), wobei er ein extern zugeführtes freilaufendes Taktsignal und einen in Reaktion auf das externe Taktsignal zugeführten Datenlesebefehl empfängt und die Daten (DQ) mit einer Präambel (Pre) in Reaktion auf das Taktsignal ausgibt, wobei die Präambel (Pre) zu einem Kopfteil der ausgegebenen Daten (DQ) hinzugefügt wird und einen Beginn der Daten (DQ) anzeigt und wobei der Halbleiterspeicherbaustein einen Präambeldetektor (1100) aufweist, der die Präambel (Pre) und den Beginn der Daten (DQ) detektiert.

Description

Die Erfindung betrifft einen Halbleiterspeicherbaustein und ein zugehöriges Speichermodul.
Im Allgemeinen empfangen synchrone Halbleiterspeicherbausteine Daten in Synchronisation mit einem externen Systemtakt bzw. Taktsignal und geben Daten in Synchronisation mit dem externen Taktsignal aus. Synchrone dynamische Halbleiterspeicherbausteine mit wahlfreiem Zugriff werden in solche mit einfacher Datenrate, abgekürzt SDR-SDRAM, und solche mit doppelter Datenrate klassifiziert, abgekürzt DDR-SDRAM.
Während der SDR-SDRAM in Synchronisation mit ansteigenden oder abfallenden Flanken arbeitet, arbeitet der DDR-SDRAM in Synchronisation mit den ansteigenden und den abfallenden Flanken. Entsprechend ist die Betriebsfrequenz des DDR-SDRAM doppelt so hoch wie die des SDR-SDRAM bezogen auf die gleiche Systemtaktfrequenz. Da das DDR-SDRAM Daten mit einer hohen Frequenz überträgt, wird ein Datenabtastsignal DS benutzt, um solche hochfrequenten Daten zwischenzuspeichern.
Das Datenabtastsignal DS wird von einer Datenquelle erzeugt, wenn Daten ausgegeben werden. Das bedeutet, dass wenn Daten von einer Mastereinheit, wie einem Chipsatz oder einer Hub-Einheit, in einen DDR-SDRAM eingegeben werden, das Datenabtastsignal DS durch die Mastereinheit erzeugt und gemeinsam mit den Daten in den DDR-SDRAM eingegeben wird. Im Gegensatz dazu wird, wenn Daten vom DDR-SDRAM ausgegeben werden, das Datenabtastsignal DS vom DDR-SDRAM erzeugt und mit den Daten an die Mastereinheit ausgegeben. Die Seite, welche Daten empfängt, erkennt die Eingabe von Daten durch das Datenabtastsignal DS. Das bedeutet, dass das Datenabtastsignal DS die Rolle eines Synchronisationstaktsignals für den Halbleiterspeicherbaustein übernimmt, um Daten zu erkennen.
Ein solches Datenabtastsignal DS behält einen Zustand mit hoher Impedanz, der zwischen einem hohen Pegel und einem niedrigen Pegel liegt, bevor die Daten von der Datenquelle ausgegeben werden. Das Datenabtastsignal DS wird vor Ablauf eines Taktzyklus ab dem Zeitpunkt, zu dem Daten ausgegeben werden, auf einen niedrigen Pegel geändert. Das Datenabtastsignal DS wird gemäß der Veränderung eines Datenfensters umgeschaltet. Nach der vollständigen Datenausgabe kehrt das Datenabtastsignal DS in den Zustand mit hoher Impedanz zurück.
1 zeigt einen herkömmlichen Halbleiterspeicherbaustein, der ein Datenabtastsignal zum Empfangen und Ausgeben von Daten benutzt. Wie aus 1 ersichtlich ist, empfängt der herkömmliche Halbleiterspeicherbaustein ein Befehls-/Adressensignal CAm von einer Mastereinheit in Reaktion auf ein extern eingegebenes Systemtaktsignal CLKm und empfängt Daten DQ von der Mastereinheit bzw. gibt Daten DQ an die Mastereinheit aus, wobei das von der Datenquelle erzeugte Datenabtastsignal DS verwendet wird.
2 zeigt ein Zeitablaufdiagramm der genannten Signale, wenn Daten in den herkömmlichen Speicherbaustein aus 1 eingegeben werden, das heißt, wenn der herkömmliche Halbleiterspeicherbaustein aus 1 einen Schreibbefehl „Write” empfängt. 3 zeigt ein Zeitablaufdiagramm der Signale, wenn der herkömmliche Halbleiterspeicherbaustein aus 1 einen Lesebefehl „Read” empfängt.
Wie aus den 2 und 3 ersichtlich ist, empfängt der herkömmliche Halbleiterspeicherbaustein Daten Q0 bis Q3 in Synchronisation mit der Mitte des von der Mastereinheit eingegebenen Datenabtastsignals DS, wenn er den Schreibbefehl Write empfängt. Empfängt der herkömmliche Halbleiterspeicherbaustein den Lesebefehl Read, dann gibt er das von ihm erzeugte Datenabtastsignal DS und die Daten Q0 bis Q3 in Synchronisation mit einer Flanke des Datenabtastsignals DS aus. Da ein solcher herkömmlicher Halbleiterspeicherbaustein jedoch keine sehr große Aufbau- und Haltezeittoleranz hat, wenn Daten empfangen und ausgegeben werden, stellt dies eine Begrenzung für Dateneingabe-/Datenausgabevorgänge eines Speichers dar, der mit hoher Geschwindigkeit arbeiten soll.
4 zeigt ein Speichermodul, das aus herkömmlichen Halbleiterspeicherbausteinen gemäß 1 aufgebaut ist, insbesondere ein Ausführungsbeispiel eines Speichermoduls, das für eine Stichleitungs-Busstruktur geeignet ist.
Hierbei ist, wie in 5A veranschaulicht, die Stichleitungs-Busstruktur eine Struktur, in der Speicher 502 und 506, welche in Speichermodulen 500 und 504 enthalten sind, mit einer Verbindungsleitung 508 auf einer Platine als eine Verbindungsstruktur zur Kommunikation zwischen den Speichermodulen verbunden sind. Andererseits ist eine in 5B dargestellte Busstruktur vom kurzen Durchschleifungstyp (SLT-Typ) eine Struktur, in der eine Verbindungsleitung 518 zwischen Speichermodulen 510 und 514 über Speicher 512 und 516 der Speichermodule 510 und 514 geführt ist. Allgemein ist der Stichleitungsbus für Hochfrequenzvorgänge mit einer Frequenz von 667 MHz oder höher nicht geeignet. Im Gegensatz dazu ist die SLT-Busstruktur eine Struktur, die auch für Hochfrequenzvorgänge mit einer Frequenz von 667 MHz oder höher geeignet ist.
Wie aus 4 ersichtlich ist, umfasst das herkömmliche Speichermodul 400 eine Mehrzahl von Speichern 100 und ein Register bzw. einen Phasenregelkreis (PLL) 402, welches/welcher die Speicher 100 mit einem Systemtaktsignal CLKm und einem extern eingegebenen Befehls-/Adressensignal CAm versorgt und einen PLL-Schaltkreis zur Synchronisierung der Signale umfasst. Datenleitungen zum Eingeben und Ausgeben von Daten DQ und Signalleitungen zum Eingeben und Ausgeben des Datenabtastsignals DS sind mit den Speichern 100 verbunden. Da ein Pfad zur Versorgung der Speicher 100 mit dem Systemtaktsignal CLKm und ein Pfad des Datenabtastsignals DS jedoch voneinander verschieden sind und das Datenabtastsignal DS individuell jedem der Speicher 100 zugeführt wird, ist der Pfad des Datenabtastsignals vergleichsweise kurz. Anderseits hat das Systemtaktsignal CLKm einen vergleichsweise langen Pfad, über den es von Speichern 406 und 408 benachbart zum Register/PLL 402 bis zu Speichern 404 und 410 versorgt wird, die am weitesten vom Register/PLL 402 entfernt sind. Entsprechend kann, wenn die Betriebsfrequenz ansteigt, eine Zeitverschiebung durch die Zeitverzögerung des Systemtaktsignals verursacht werden, mit dem die Speicher des Speichermoduls versorgt werden.
Die Offenlegungsschrift EP 1 304 841 A1 offenbart ein Verfahren und System zur Datenübertragung, bei denen zwei Module, z. B. Speichermodule, über einen Datenbus in Verbindung stehen, der zwischen einem Zustand hoher Impedanz und einem Datenausgabezustand selektiv umschaltbar ist, wobei das eine Modul zur Datenübertragung vor dem Senden gültiger Daten zunächst ein Dummy-Datenpaket als Präambel abgibt, nachdem der Datenbus vom Zustand hoher Impedanz in den Datenausgabezustand umgeschaltet wurde, und das zweite Modul befähigt wird, das Dummy-Datenpaket aus der übertragenen Datensequenz zu entfernen und die gültigen Daten zu extrahieren. Damit soll eine störende Verkürzung im Signalverlauf eines ersten gültigen Datenpakets bzw. eine störende Größenreduktion eines differenziellen Pulssignals für die Daten vermieden werden, wozu das Dummy-Datensignal auf einen bestimmten hohen oder niedrigen Signalpegel festgelegt wird. Der Datentransfer erfolgt gesteuert von Befehls-/Adress- bzw. Datenabtastsignalen.
Die Patentschrift US 6.222.792 B1 offenbart einen Halbleiterspeicherbaustein, bei dem zur Datenübertragung ebenfalls von einem Präambelpfad Gebrauch gemacht wird, um Spezifikationen eines synchronen dynamischen Speichers mit wahlfreiem Zugriff vom Doppeldatenraten-Typ (DDR-SDRAM) besser einhalten zu können, gemäß denen Daten an ansteigenden und abfallenden Flanken eines Taktsignals ausgegeben werden und ein entsprechender Datenausgang zwangsweise auf niedrigen Pegel gesetzt wird, bevor aufgrund eines Lesebefehls die Ausgabe erster gültiger Daten startet.
Es ist Aufgabe der Erfindung, einen Halbleiterspeicherbaustein zur Verfügung zu stellen, der die genannten Schwierigkeiten des Standes der Technik ganz oder teilweise vermeidet, und ein zugehöriges Speichermodul anzugeben.
Die Erfindung löst diese Aufgabe durch einen Halbleiterspeicherbaustein mit den Merkmalen des Patentanspruchs 1 und durch ein Speichermodul mit den Merkmalen des Patentanspruchs 18.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Um die oben genannten Schwierigkeiten zu vermeiden, synchronisiert ein erfindungsgemäßer Halbleiterspeicherbaustein das Empfangen und Ausgeben von Daten mit einem freilaufenden Taktsignal anstatt mit einem Datenabtastsignal, wobei die ausgegebenen Daten eine Präambel bzw. einen Vorspann umfassen, die/der den Datenbeginn anzeigt.
Eine erfindungsgemäße Ausführungsform umfasst einen Halbleiterspeicherbaustein, der einen extern eingegebenen Datenlesebefehl und ein extern eingegebenes Adressensignal in Reaktion auf ein vorbestimmtes, extern zugeführtes Taktsignal empfängt und Daten in Reaktion auf das Taktsignal ausgibt, die eine Präambel umfassen.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Blockdiagramm eines herkömmlichen Halbleiterspeicherbausteins, der ein Datenabtastsignal zum Datenempfang und zur Datenausgabe benutzt,
2 ein Zeitablaufdiagramm von Signalen, wenn der herkömmliche Halbleiterspeicherbaustein aus 1 einen Schreibbefehl empfängt,
3 ein Zeitablaufdiagramm von Signalen, wenn der herkömmliche Halbleiterspeicherbaustein aus 1 einen Lesebefehl empfängt,
4 ein Blockschaltbild eines Speichermoduls, das herkömmliche Halbleiterspeicherbausteine gemäß 1 umfasst,
5A eine schematische Darstellung einer Stichleitungs-Busstruktur zwischen Speichermodulen,
5B eine schematische Darstellung einer SLT-Busstruktur zwischen Speichermodulen,
6 ein Blockdiagramm eines erfindungsgemäßen Halbleiterspeicherbausteins, der Dateneingabe-/Datenausgabevorgänge synchronisiert mit einem freilaufenden Taktsignal ausführt,
7 ein detailliertes Blockschaltbild eines Ausführungsbeispiels des erfindungsgemäßen Halbleiterspeicherbausteins aus 6,
8 ein Zeitablaufdiagramm von Signalen, wenn der erfindungsgemäße Halbleiterspeicherbaustein Daten liest,
9A bis 9E jeweilige Zeitablaufdiagramme von Signalen zur Veranschaulichung von Ausführungsbeispielen für die erfindungsgemäß benutzte Präambel,
10A ein Zeitablaufdiagramm von Signalen, wenn Daten ohne Präambel in den erfindungsgemäßen Halbleiterspeicherbaustein geschrieben werden,
10B ein Zeitablaufdiagramm von Signalen, wenn Daten mit Präambel in den erfindungsgemäßen Halbleiterspeicherbaustein geschrieben werden,
11 ein Blockschaltbild eines Ausführungsbeispiels einer Dateneingabeeinheit zum Zwischenspeichern von Daten mit Präambel,
12 ein Blockschaltbild einer Schaltung zum Zwischenspeichern von Daten mit einer Präambel der Form von 9E,
13 ein Zeitablaufdiagramm für einen Auswahlvorgang eines Synchronisationstaktsignals zum Detektieren einer Präambel und Zwischenspeichern von Daten in der Schaltung aus 12,
14A ein Blockschaltbild eines Ausführungsbeispiels eines Speichermoduls, das für eine Stichleitungsbus-Busstruktur unter Benutzung erfindungsgemäßer Halbleiterspeicherbausteine geeignet ist,
14B ein Blockschaltbild eines Ausführungsbeispiels eines Speichermoduls, das für eine SLT-Busstruktur unter Benutzung erfindungsgemäßer Halbleiterspeicherbausteine geeignet ist,
15 ein Blockschaltbild eines anderen Ausführungsbeispiels eines Speichermoduls unter Benutzung erfindungsgemäßer Halbleiterspeicherbausteine, speziell eines Speichermoduls mit einer Hub-Einheit,
16A ein Blockschaltbild einer Variante des Ausführungsbeispiels aus 15 ohne ein dortiges Taktsignal CA_CLK und
16B ein Blockschaltbild einer Variante des Ausführungsbeispiels aus 15 ohne ein dortiges Taktsignal Data_CLK.
6 zeigt einen erfindungsgemäßen Halbleiterspeicherbaustein 600, in den Daten synchronisiert mit einem freilaufenden Taktsignal eingegeben oder ausgegeben werden. Dazu empfängt der Halbleiterspeicherbaustein 600 ein externes Befehls-/Adressensignal CA unter Benutzung eines ersten externen Taktsignals CA_CLK und führt Eingabe-/Ausgabevorgänge von Daten DQ unter Benutzung eines zweiten externen Taktsignals Data_CLK aus, wenn ein Datenschreib- oder Datenlesebefehl Write oder Read angelegt wird.
7 zeigt ein detailliertes Blockschaltbild eines Ausführungsbeispiels des erfindungsgemäßen Halbleiterspeicherbausteins aus 6. Wie aus 7 ersichtlich ist, überträgt eine Befehls-/Adresseneingabeeinheit (CA-Eingabeeinheit) 700 das externe Befehls-/Adressensignal CA ins Innere des Speicherbausteins 600 in Synchronisation mit einem vorbestimmten internen Taktsignal CAi_Clk, das von einem internen Taktgenerator 702 eingegeben wird.
Der interne Taktgenerator 702 erzeugt eine Mehrzahl von internen Taktsignalen in Reaktion auf das Befehls-/Adressentaktsignal CA_CLK und das externe Datentaktsignal Data_CLK. Insbesondere erzeugt der interne Taktgenerator 702 das interne Befehls-/Adressentaktsignal CAi_clk in Reaktion auf das extern angelegte Taktsignal CA_CLK und erzeugt ein internes Dateneingabetaktsignal Din_clk zum Eingeben von Daten gemäß einem vorbestimmten Steuersignal Ctr1, das von einer Steuerschaltung 704 in Reaktion auf das Signal Data_CLK eingegeben wird, oder erzeugt ein internes Datenausgabetaktsignal Dout_clk zum Ausgeben von Daten. Das bedeutet, dass wenn ein Schreibbefehl Write von extern über die Befehls-/Adresseneingabeeinheit 700 eingegeben wird, der interne Taktgenerator 702 das Taktsignal Din_clk zum Eingeben von Daten erzeugt. Wird ein Lesebefehl Read von extern über die Befehls-/Adresseneingabeeinheit 700 eingegeben, dann erzeugt der interne Taktgenerator 702 das Signal Dout_clk zum Ausgeben von Daten. Das Signal Din_clk kann eine Mehrzahl von Taktsignalen mit unterschiedlichen Phasen umfassen, unter der Bedingung, dass die Eingabedaten eine Präambel umfassen.
Die Steuerschaltung 704 erzeugt das Steuersignal Ctr1 und ein Steuersignal Ctr2 zum Steuern von Lese- oder Schreibvorgängen des Speicherbausteins gemäß dem Befehls-/Adressensignal CA, das von der Befehls-/Adresseneingabeeinheit 700 zugeführt wird, und überträgt ein Adressensignal ADDR zu einer Speicherzelle 712. Die Steuerschaltung 704 umfasst ein Modusregister zum Setzen und Steuern von verschiedenen Betriebsoptionen des Speichers.
Eine Datenverarbeitungseinheit 710 versorgt einen Pfad zum Eingeben bzw. Ausgeben von Daten zwischen der Speicherzelle 712 und einer Dateneingabeeinheit 706 bzw. einer Datenausgabeeinheit 708 gemäß dem Betriebssteuersignal Ctr2, das von der Steuerschaltung 704 eingegeben wird. Die Datenverarbeitungseinheit 710 kann den Beginn und das Ende der Daten detektieren, wenn Daten eingegeben werden, die Informationen über CAS-Latenz und Bündeldatenlänge BL und keine Präambel umfassen.
Die Datenausgabeeinheit 708 überträgt Daten, die von der Datenverarbeitungseinheit 710 eingegeben werden, nach außen in Synchronisation mit dem Signal Dout_clk, wenn Daten gelesen werden. 8 zeigt ein Zeitablaufdiagramm von Signalen, wenn der erfindungsgemäße Halbleiterspeicherbaustein Daten liest. Wie aus 8 ersichtlich ist, empfängt der erfindungsgemäße Halbleiterspeicherbaustein den Lesebefehl Read und das Befehlssignal CA von außen in Synchronisation mit dem Signal CAi_clk, wenn Daten gelesen werden, und gibt Daten nach außen in Synchronisation mit dem Signal Dout_clk aus. Ein Präambelteil Pre zeigt den Beginn der Daten an und ist an den Kopfteil der Daten angefügt. Hierfür umfasst die Datenausgabeeinheit 708 einen nicht dargestellten Präambelgenerator, der eine Präambel erzeugt, die den Datenbeginn anzeigt, und die Präambel an den Kopfteil der ausgegebenen Daten anfügt.
Die 9A bis 9E zeigen jeweils Ausführungsbeispiele für erfindungsgemäß verwendbare Präambeln. Wie aus den 9A bis 9E ersichtlich ist, kann die Präambel auf verschiedene Arten implementiert werden.
In einem Ausführungsbeispiel kann die Präambel mit dem gleichen Pegel an den Kopfteil von über alle Datenleitungen ausgegebenen Daten angefügt werden. Das bedeutet, wie aus 9A ersichtlich ist, dass die Präambel mit einem hohen Pegel an den Kopfteil von über alle Datenleitungen ausgegebenen Daten angefügt wird. Alternativ kann die Präambel, wie aus 9B ersichtlich ist, mit einem niedrigen Pegel an den Kopfteil von über alle Datenleitungen ausgegebenen Daten angefügt werden.
In anderen Ausführungsformen können Präambeln mit verschiedenen Pegeln an die Kopfteile von über benachbarte Datenleitungen ausgegebenen Daten angefügt werden. Das bedeutet, wie aus den 9C und 9D ersichtlich ist, dass die Datenleitungen in gerade und ungerade Datenleitungen klassifiziert werden und die Präambeln mit unterschiedlichen Pegeln an die geraden bzw. ungeraden Datenleitungen angelegt werden. Ebenso können, wie aus 9E ersichtlich ist, die Datenleitungen in vier Gruppen klassifiziert werden, nämlich in eine (4n)-te Datenleitung, eine (4n + 1)-te Datenleitung, eine (4n + 2)-te Datenleitung und eine (4n + 3)-te Datenleitung, wobei n = 0, 1, 2, ..., und an jede Gruppe Präambeln mit unterschiedlichen Pegeln angelegt werden.
Für einen Baustein, der Daten empfängt, an die eine Präambel angefügt ist, ist eine Schaltung zum Detektieren der Präambel und zum Zwischenspeichern der Daten erforderlich. Die Konfiguration einer solchen Schaltung ist vom Typ der Präambel abhängig.
Die Dateneingabeeinheit 706 überträgt von extern eingegebene Daten zur Datenverarbeitungseinheit 710 in Synchronisation mit dem Signal Din_clk. 10A zeigt ein Zeitablaufdiagramm von Signalen, wenn Daten ohne Präambel in den erfindungsgemäßen Halbleiterspeicherbaustein geschrieben werden. Wie aus 10A ersichtlich ist, empfängt der erfindungsgemäße Halbleiterspeicherbaustein den Schreibbefehl Write, der ein Befehlssignal CA von außen in Synchronisation mit dem Signal CAi_clk ist, wenn Daten geschrieben werden, und empfängt Daten von extern in Synchronisation mit dem Signal Din_clk. In diesem Fall kann der Beginn und das Ende der Daten durch Benutzen von Informationen über die CAS-Latenz CL und die Bündellänge BL gefunden werden. Die CAS-Latenz CL ist definiert als die Anzahl an Takten zwischen einer Befehlseingabe und einer Dateneingabe. Die Bündellänge BL ist definiert als Länge der eingegebenen Daten. Als Referenz betreffen die in 10A dargestellten Daten den Fall, dass die CAS-Latenz gleich zwei (CL = 2) und die Bündellänge gleich vier (BL = 4) sind. Ist jedoch eine Präambel an die von extern eingegebenen Daten angefügt, dann sollte eine Schaltung zum Zwischenspeichern der Daten, an welche die Präambel angefügt ist, im Halbleiterspeicherbaustein implementiert sein. Das gleiche gilt für eine externe Mastereinheit zum Empfangen von Daten mit Präambel und für Prozessoren.
10B zeigt ein Zeitablaufdiagramm von Signalen, wenn Daten mit Präambel in den erfindungsgemäßen Halbleiterspeicherbaustein geschrieben werden. 11 zeigt ein Blockschaltbild eines Ausführungsbeispiels einer Dateneingabeeinheit zum Zwischenspeichern von Daten mit Präambel gemäß der Erfindung. Wie aus 11 ersichtlich ist, umfasst die Schaltung zum Zwischenspeichern der Daten mit Präambel einen Präambeldetektor 1100, der eine Präambel der Daten DQ, die von extern eingegeben werden, und den Datenbeginn detektiert, eine Taktsignalauswahlschaltung 1102 zum Auswählen eines Taktsignals P_sel das geeignet ist, eingegebene Daten zwischenzuspeichern, aus einer Mehrzahl von internen Taktsignalen P_MP mit unterschiedlichen Phasenbeziehungen, die vom internen Taktgenerator 702 eingegeben werden, und einen Dateneingabepuffer 1104 zum Zwischenspeichern der eingegebenen Daten DQ in Synchronisation mit dem Taktsignal P_sel, das von der Auswahlschaltung 1102 eingegeben wird.
12 zeigt ein Beispiel einer Schaltung zum Zwischenspeichern von Daten mit Präambel gemäß 9E. 13 zeigt ein Zeitablaufdiagramm für den Auswahlvorgang eines Synchronisationstaktsignals zum Detektieren einer Präambel und zum Zwischenspeichern von Daten in der Schaltung aus 12. Wie aus den 12 und 13 ersichtlich ist, ist eine Ausgabe eines ersten Verstärkers 1204 auf einem hohen Pegel in einer ersten in 13 dargestellten Periode und beide Ausgabesignale des ersten und eines zweiten Verstärkers 1204, 1206 sind auf einem hohen Pegel, wenn die in 9E dargestellte Präambel an die Verstärker 1204 und 1206 angelegt wird, die Bestandteile einer Präambeldaten-Zwischenspeicherschaltung aus 12 sind.
Ist das Ausgabesignal des ersten Verstärkers 1204 während der ersten Periode auf einem hohen Pegel, dann dient es dazu, den Dateneingabepuffer 1104 über die Zwischenspeicherschaltung 1200 mit einem Taktsignal zu versorgen. Taktsignale P₀, P₄₅, P₉₀, P₃₁₅ mit verschiedenen Phasenbeziehungen werden in eine Taktsignaleingabestufe CK von Flip-Flops im Präambeldetektor 1100 eingegeben. Hierbei haben die eingegebenen Taktsignale P₀ bis P₃₁₅ gegenseitig jeweils eine Phasendifferenz von 45°, wie aus 12 ersichtlich ist.
Ist die Ausgabe des zweiten Verstärkers 1206 während der zweiten Periode auf einem hohen Pegel, dann wird ein Signal mit einem hohen Pegel in die Eingabestufe der Flip-Flops des Präambeldetektors 1100 eingegeben. Signale Q₀ bis Q₃₁₅ werden sequentiell gemäß den Taktsignalen P₀ bis P₃₁₅ mit den verschiedenen Phasenbeziehungen ausgegeben. Wie aus 13 ersichtlich ist, ist P₂₂₅ das Taktsignal, welches in der zweiten Periode als erstes einen hohen Pegel annimmt, und der Präambeldetektor 1100 gibt als erstes ein Signal Q₂₂₅ über das Flip-Flop aus, das dieses Taktsignal P₂₂₅ empfängt.
Die Taktsignalauswahlschaltung 1102 detektiert die Phase des ersten Signals Q₂₂₅, das vom Präambeldetektor 1100 eingegeben wird, wählt das Taktsignal P₁₃₅ aus, welches dem ersten Signal Q₂₂₅ in der Phase um 90° vorauseilt, und legt das Taktsignal P₁₃₅ an den Dateneingabepuffer 1104 an. Der Dateneingabepuffer 1104 puffert die eingegebenen Daten DQ0 bis DQ3 in Synchronisation mit dem Taktsignal P_sel = P₁₃₅ und speichert die zwischengespeicherten Daten in der Speicherzelle 712. Hierbei wird ein Taktsignal ausgewählt, das um 90° in der Phase vorauseilt, um das Taktsignal in der Mitte der gültigen Datenzeit zu wechseln, wenn Daten zwischengespeichert werden, wie aus 13 ersichtlich ist.
Sind die Daten vollständig eingegeben, dann legt eine Bündelendeschaltung 1202 ein Signal, welches das Datenende anzeigt, an die Zwischenspeicherschaltung 1200 an, und die Zwischenspeicherschaltung 1200 setzt die Flip-Flops des Dateneingabepuffers 1104 zurück.
Die oben beschriebene Schaltung zum Zwischenspeichern einer Präambel kann auf die gleiche Weise nicht nur in einem Halbleiterspeicherbaustein, sondern auch in anderen Bausteinen implementiert werden, die Daten mit einer Präambel empfangen. Die Schaltungskonfiguration kann abhängig vom Präambeltyp implementiert werden.
In dem oben beschriebenen Ausführungsbeispiel werden zwei separate Taktsignale CA_CLK und Data_CLK eingegeben, um ein Befehls-/Adressensignal und Daten von extern zu empfangen. Ist der Phasenunterschied zwischen den beiden Taktsignalen CA_CLK und Data_CLK jedoch klein, beispielsweise kleiner oder gleich 0,5 tCK, wobei tCK eine Periode des Systemtaktes repräsentiert, dann kann die Eingabe eines Befehls-/Adressensignals und das Empfangen und Ausgeben von Daten nur mit einem der beiden Taktsignale erfolgen. Hierbei kann irgendeines der beiden Taktsignale durch Setzen eines Modusregistersatzes (MRS) ausgewählt werden, der in der Steuerschaltung 704 des Halbleiterspeicherbausteins enthalten ist. Wie oben ausgeführt, kann die Anzahl an Leitungen zum Zuführen eines Taktsignals beim Aufbau eines Speichermoduls reduziert werden, wenn nur eines der beiden Taktsignale benutzt wird. Insbesondere da nur ein Taktsignal benutzt wird, kann die Leitungsanzahl, wenn das Speichermodul unter Verwendung der Hub-Einheit ausgeführt ist, reduziert werden, so dass die Dicke des Speichermoduls deutlich reduziert wird.
14A zeigt ein Ausführungsbeispiel eines Speichermoduls 1400, das für eine Stichleitungs-Busstruktur unter Benutzung des erfindungsgemäßen Halbleiterspeicherbausteintyps geeignet ist.
14B zeigt ein Ausführungsbeispiel eines Speichermoduls, das für eine SLT-Busstruktur unter Benutzung des erfindungsgemäßen Halbleiterspeicherbausteintyps geeignet ist. Wie aus den 14A und 14B ersichtlich ist, sind Leitungen für das Datentaktsignal Data_CLK, das ein freilaufendes Taktsignal ist, anstatt für ein Datenabtastsignal für jeden der im Speichermodul 1400 angeordneten Speicher 600 vorhanden. Eine Register/PLL-Schaltung 1402 kann bei Bedarf auf einem anderen Chipsatz statt auf dem Speichermodul 1400 implementiert werden. In diesem Fall kann auf die Register/PLL-Schaltung 1402 im Speichermodul 1400 verzichtet werden. Wird nur eines der beiden Taktsignale Data_CLK bzw. CA_CLK benutzt, dann kann auf die entsprechende Leitung für das andere Taktsignal Data_CLK bzw. CA_CLK verzichtet werden.
15 zeigt ein anderes Ausführungsbeispiel eines Speichermoduls unter Benutzung des erfindungsgemäßen Halbleiterspeicherbausteintyps, speziell ein Ausführungsbeispiel eines Speichermoduls mit einer Hub-Einheit 1500. Wie aus 15 ersichtlich ist, ist das Speichermodul 1502, das die Hub-Einheit 1500 umfasst, mit der Umgebung über einen Kanal CH verbunden, und Kommunikationen mit der Umgebung können nur über den mit der Hub-Einheit 1500 verbundenen Kanal CH durchgeführt werden. Das bedeutet, dass alle Halbleiterspeicherbausteine auf dem Speichermodul 1502 verschiedene Taktsignale und Daten von außen über die Hub-Einheit 1500 empfangen, die mit dem Kanal CH verbunden ist, und Daten ausgeben können.
Wie oben ausgeführt, gehen alle Leitungen, da ein Speichermodul mit Hub-Einheit mit einer Steuerschaltung oder einem anderen Speichermodul über die Hub-Einheit auf dem Speichermodul kommuniziert, zur Hub-Einheit. Entsprechend kann das Speichermodul dicker sein, in Abhängigkeit von der Anzahl der Leitungen. In diesem Fall kann, wie oben ausgeführt ist, die Anzahl der auf dem Speichermodul angeordneten Leitungen reduziert werden und die Dicke des Speichermoduls kann durch die Benutzung von nur einem der beiden Taktsignale CA_CLK oder Data_CLK reduziert werden.
16A zeigt ein Blockschaltbild eines Ausführungsbeispiels eines Speichermoduls, wenn auf das Taktsignal CA_CLK verzichtet und das Taktsignal Data_CLK benutzt wird. 16B zeigt ein Blockschaltbild eines Ausführungsbeispiels eines Speichermoduls, wenn auf das Taktsignal Data_CLK verzichtet und das Taktsignal CA_CLK benutzt wird. Wie aus 16A ersichtlich ist, kann, wenn nur das Taktsignal Data_CLK benutzt wird, auf die zwei Leitungen zur Zuführung des Taktsignals CA_CLK verzichtet werden. Wird nur das Taktsignal CA_CLK benutzt, dann können die zehn Leitungen zur Zuführung des Taktsignals Data_CLK reduziert werden.
Wie oben ausgeführt ist, stellt der erfindungsgemäße Halbleiterspeicherbaustein eine stabile Datenaufbau- und Haltezeittoleranz auch bei hohen Frequenzen zur Verfügung. Zeitverschiebungen, die durch Zeitverzögerungen verursacht werden, können bei der Implementierung eines Speichermoduls weitestgehend verhindert werden. Die Anzahl von Leitungen, die benutzt werden, um ein Taktsignal zur Verfügung zu stellen, kann bei der Implementierung eines Speichermoduls reduziert werden, so dass die Dicke des Speichermoduls wesentlich reduziert werden kann.

Claims

Halbleiterspeicherbaustein zum Eingeben und Ausgeben von Daten (DQ) mit einer Präambel (Pre), wobei er ein extern zugeführtes freilaufendes Taktsignal und einen in Reaktion auf das externe Taktsignal zugeführten Datenlesebefehl empfängt und die Daten (DQ) mit einer Präambel (Pre) in Reaktion auf das Taktsignal ausgibt, wobei die Präambel (Pre) zu einem Kopfteil der ausgegebenen Daten (DQ) hinzugefügt wird und einen Beginn der Daten (DQ) anzeigt und wobei der Halbleiterspeicherbaustein einen Präambeldetektor (1100) aufweist, der die Präambel (Pre) und den Beginn der Daten (DQ) detektiert.
Halbleiterspeicherbaustein nach Anspruch 1, gekennzeichnet durch – eine Steuerlogik (714) zum Erzeugen einer Mehrzahl von internen Taktsignalen in Reaktion auf das externe Taktsignal, zum Empfangen eines extern zugeführten Befehls-/Adressensignals (CA) synchronisiert mit den internen Taktsignalen und zum Ausgeben eines Adressensignals (ADDR), um Daten (DQ) ein- und auszugeben, und eines vorgegebenen Steuersignals (Ctr1), – eine Speicherzelle (712) zum Speichern von Daten in Reaktion auf das Adressensignal (ADDR) und das Steuersignal (Ctr1) und zum Ausgeben der gespeicherten Daten (DQ) und – eine Dateneingabe-/Datenausgabeeinheit (716) zum Hinzufügen der Präambel (Pre) zu den aus der Speicherzelle (712) ausgegebenen Daten (DQ) und Ausgeben der Daten (DQ) mit der hinzugeführten Präambel (Pre) in Reaktion auf das Steuersignal (Ctr1) und eines der internen Taktsignale und zum Speichern der empfangenen Daten in der Speicherzelle (712).
Halbleiterspeicherbaustein nach Anspruch 2, dadurch gekennzeichnet, dass das externe Taktsignal ein erstes Taktsignal (CA_CLK) und ein zweites Taktsignal (Data_CLK) umfasst, die voneinander verschieden sind, ein erstes internes Taktsignal (CAi_clk) zum Synchronisieren des Befehls-/Adressensignals (CA) in Reaktion auf das erste Taktsignal (CA_CLK) erzeugt wird und ein zweites internes Taktsignal (Din_clk) und ein drittes internes Taktsignal (Dout_clk), die Synchronisationssignale für die Eingabe/Ausgabe von Daten (DQ) sind, in Reaktion auf das zweite Taktsignal (Data_CLK) und das Steuersignal (Ctr1) erzeugt werden.
Halbleiterspeicherbaustein nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Dateneingabe-/Datenausgabeeinheit (716) den Präambelgenerator (1100) umfasst, der die Präambel (Pre) an die ausgegebenen Daten (DQ) anfügt.
Halbleiterspeicherbaustein nach Anspruch 1, gekennzeichnet durch – eine Speicherzelle (712) zum Speichern von Daten, – einen internen Taktgenerator (702) zum Erzeugen eines ersten internen Taktsignals (CAi_clk) in Reaktion auf ein extern zugeführtes erstes Taktsignal (CA_CLK) und zum Erzeugen eines zweiten internen Taktsignals (Din_clk) oder eines dritten internen Taktsignals (Dout_clk) in Reaktion auf ein vorbestimmtes Steuersignal (Ctr1) und ein extern zugeführtes zweites Taktsignal (Data_CLK), – eine Befehls-/Adresseneingabeeinheit (700) zum Übertragen eines extern zugeführten Befehls-/Adressensignals (CA) ins Innere des Halbleiterspeicherbausteins in Synchronisation mit dem ersten internen Taktsignal (CAi_clk), – eine Steuerschaltung (704) zum Ausgeben einer Mehrzahl von Steuersignalen und eines Adressensignals (ADDR) in Reaktion auf das Befehls-/Adressensignal (CA), um den Betrieb des Halbleiterspeicherbausteins zu steuern, – eine Dateneingabeeinheit (706) zum Empfangen von Daten (DQ) synchronisiert mit dem zweiten internen Taktsignal (Din_clk), – eine Datenausgabeeinheit (708) zum Ausgeben von Daten (DQ) mit einer Präambel (Pre) synchronisiert mit dem dritten internen Taktsignal (Dout_clk) und – eine Datenverarbeitungseinheit (710) zum Speichern von Daten (DQ), die über die Dateneingabeeinheit (706) eingegeben werden, in der Speicherzelle (712) gemäß den Steuersignalen der Steuereinheit (704) oder zum Übertragen der Daten (DQ) aus der Speicherzelle (712) zu der Datenausgabeeinheit (708), wobei die Präambel (Pre) zu einem Kopfteil der ausgegebenen Daten (DQ) hinzugefügt wird und den Beginn der Daten (DQ) anzeigt.
Halbleiterspeicherbaustein nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die zu jeder Datenausgabe (DQ) über die Datenleitungen hinzugefügte Präambel (Pre) den gleichen Pegel hat.
Halbleiterspeicherbaustein nach Anspruch 6, dadurch gekennzeichnet, dass der Pegel ein hoher Pegel ist.
Halbleiterspeicherbaustein nach Anspruch 6, dadurch gekennzeichnet, dass der Pegel ein niedriger Pegel ist.
Halbleiterspeicherbaustein nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die zu den Datenausgaben über benachbarte der mehreren Datenleitungen hinzugefügten Präambeln (Pre) verschiedene Pegel haben.
Halbleiterspeicherbaustein nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass die ersten bis dritten internen Taktsignale nur durch Benutzung des ersten Taktsignals (CA_CLK) erzeugt werden.
Halbleiterspeicherbaustein nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass die ersten bis dritten internen Taktsignal nur durch Benutzung des zweiten Taktsignals (Data_CLK) erzeugt werden.
Halbleiterspeicherbaustein nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass wenn Daten (DQ) mit Präambel (Pre) von außerhalb zugeführt werden, der Halbleiterspeicherbaustein die in der zugeführten Dateneinheit enthaltene Präambel (Pre) detektiert, um die Eingabedaten zwischenzuspeichern.
Halbleiterspeicherbaustein nach Anspruch 12, dadurch gekennzeichnet, dass – die Dateneingabeeinheit (706) einen Dateneingabepuffer (1104) zum Eingeben von Eingabedaten (DQ) in die Dateneingabeeinheit (706) in Synchronisation mit dem zweiten internen Taktsignal (Din_clk) gemäß einem Präambeldetektorsignal (Q_p) vom Präambeldetektor (1100) umfasst und – der Präambeldetektor (1100) die zugeführten Daten (DQ) zwischenspeichert, welche die Präambel (Pre) enthalten.
Halbleiterspeicherbaustein nach Anspruch 1, gekennzeichnet durch – eine Speicherzelle (712) zum Speichern von Daten (DQ) über eine Mehrzahl von Datenleitungen, – einen internen Taktgenerator (702) zum Erzeugen eines internen Befehls-/Adressentaktsignals (CAi_clk) in Reaktion auf ein extern zugeführtes erstes Taktsignal (CA_CLK) und zum Erzeugen einer Mehrzahl von internen Taktsignalen (P_MP) in Reaktion auf ein vorbestimmtes Steuersignal (Ctr1) und ein extern zugeführtes zweites Taktsignal (Data_CLK), – eine Befehls-/Adresseneingabeeinheit (700) zum Übertragen eines extern zugeführtes Befehls-/Adressensignals (CA) ins Innere des Halbleiterspeicherbausteins in Synchronisation mit dem internen Befehls-/Adressentaktsignal (CAi_clk), – eine Steuerschaltung (704) zum Ausgeben einer Mehrzahl von Steuersignalen und eines Adressensignals (ADDR) in Reaktion auf das Befehls-/Adressensignal (CA), um den Betrieb des Halbleiterspeicherbaustein zu steuern, – eine Dateneingabeeinheit (706) zum Empfangen von Daten (DQ) mit der Präambel synchronisiert mit irgendeinem der Mehrzahl von internen Taktsignalen, – eine Datenausgabeeinheit (708) zum Ausgeben von Daten (DQ) mit der Präambel synchronisiert mit irgendeinem der internen Taktsignale (P_MP), wobei die Datenausgabeeinheit (708) einen Präambelgenerator umfasst, und – eine Datenverarbeitungseinheit (710) zum Speichern von Daten (DQ), die über die Dateneingabeeinheit (706) in die Speicherzelle (712) eingegeben werden, gemäß einem der Steuersignale (P_MP) der Steuereinheit (704) oder zum Übertragen der Daten (DQ) aus der Speicherzelle (712) zu der Datenausgabeeinheit (708).
Halbleiterspeicherbaustein nach Anspruch 14, dadurch gekennzeichnet, dass die Dateneingabeeinheit (706) folgende Komponenten umfasst: – der Präambeldetektor (1100), – eine Taktsignalauswahlschaltung (1102) zum Empfangen der Mehrzahl von internen Taktsignalen (P_MP) und zum Auswählen und Ausgeben eines (P_sel) der Mehrzahl von internen Taktsignalen (P_MP) in Reaktion auf ein Präambeldetektorsignal (Q_p) des Präambeldetektors (1100) und – einen Dateneingabepuffer (1104) zum Empfangen zugeführter Daten (DQ) in Synchronisation mit dem von der Taktsignalauswahlschaltung (1102) ausgewählten internen Taktsignal (P_sel).
Halbleiterspeicherbaustein nach Anspruch 15, dadurch gekennzeichnet, dass die Mehrzahl von internen Taktsignalen (P_MP) unterschiedliche Phasenlagen zueinander haben.
Halbleiterspeicherbaustein nach Anspruch 16, dadurch gekennzeichnet, dass die Mehrzahl von internen Taktsignalen (P_MP) jeweils einen Phasenunterschied von 45° haben.
Speichermodul mit – einer Mehrzahl von Halbleiterspeicherbausteinen (600) zum Empfangen eines Befehls-/Adressensignals (CA) und zum Empfangen und Ausgeben von Daten (DQ) in Reaktion auf ein zweites zugeführtes freilaufendes Taktsignal (Data_CLK), – einer Datenleitung, die mit der Mehrzahl von Halbleiterspeicherbausteinen verbunden ist, als Pfad zum Empfangen und Ausgeben von Daten (DQ), – einer Befehls-/Adressenleitung als Pfad zum Übertragen des Befehls-/Adressensignals (CA) über die Halbleiterspeicherbausteine (600) und – einer Taktsignalleitung als Pfad zur Zuführung des Taktsignals zu den Halbleiterspeicherbausteinen (600), – wobei über die Datenleitung ausgegebene Daten (DQ) eine Präambel (Pre) enthalten, welche den Datenbeginn anzeigt, und ein Präambeldetektor (1100) vorgesehen ist, der die Präambel und den Datenbeginn detektiert.
Speichermodul nach Anspruch 18, dadurch gekennzeichnet, dass das Befehls-/Adressensignal (CA) in Reaktion auf ein extern zugeführtes erstes Taktsignal (CA_CLK) empfangen wird und Daten (DQ) in Reaktion auf das zweite Taktsignal (Data_CLK) empfangen und ausgegeben werden, wobei eine erste Taktsignalleitung als Pfad zur Versorgung der Halbleiterspeicherbausteine (600) mit dem ersten Taktsignal und eine zweite Taktsignalleitung als Pfad zur Versorgung der Halbleiterspeicherbausteine (600) mit dem zweiten Taktsignal vorgesehen sind.
Speichermodul nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass die über die Datenleitung zugeführten Daten (DQ) eine Präambel (Pre) umfassen, welche den Datenbeginn anzeigt.
Speichermodul nach einem der Ansprüche 18 bis 20, gekennzeichnet durch eine Registerschaltung, welche einen Phasenregelkreis umfasst.
Speichermodul nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass das Speichermodul eine Stichleitungs-Busstruktur umfasst.
Speichermodul nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet, dass das Speichermodul eine Busstruktur vom kurzen Durchschleifungstyp umfasst.
Speichermodul nach Anspruch 18, gekennzeichnet durch – einen Kanal (CH) zum Verbinden des Speichermoduls nach außen und – eine mit dem Kanal (CH) verbundene Hub-Einheit (1500), die das zweite Taktsignal (Data_CLK) und das Befehls-/Adressensignal (CA) überträgt, die über den Kanal (CH) von außen den Halbleiterspeicherbausteinen (600) zugeführt werden, und die es den Halbleiterspeicherbausteinen (600) ermöglicht, Daten (DQ) von außen zu empfangen und nach außen auszugeben, – wobei die Datenleitung mit der Hub-Einheit (1500) verbunden ist und die Befehls-/Adressenleitung einen Pfad zum Übertragen des Befehls-/Adressensignals (CA) von der Hub-Einheit (1500) über die Halbleiterspeicherbausteine (600) bildet.
Speichermodul nach einem der Ansprüche 18 bis 24, dadurch gekennzeichnet, dass die Taktsignalleitung unabhängig mit jedem der Mehrzahl von Halbleiterspeicherbausteinen (600) verbunden ist.
Speichermodul nach Anspruch 18 bis 24, dadurch gekennzeichnet, dass die Taktsignalleitung über alle der Mehrzahl von Halbleiterspeicherbausteinen (600) verbunden ist.
Speichermodul nach einem der Ansprüche 24 bis 26, dadurch gekennzeichnet, dass die Hub-Einheit (1500) ein erstes Taktsignal und ein zweites Taktsignal überträgt und eine erste Taktsignalleitung als ein Pfad, um die Halbleiterspeicherbausteine (600) mit dem ersten Taktsignal zu versorgen, und eine zweite Taktsignalleitung als ein Pfad vorgesehen sind, um die Halbleiterspeicherbausteine (600) mit dem zweiten Taktsignal zu versorgen.
Speichermodul nach einem der Ansprüche 24 bis 27, dadurch gekennzeichnet, dass die über den Kanal (CH) von außen zugeführten Daten eine Präambel umfassen, welche den Datenbeginn anzeigt.
Speichermodul nach einem der Ansprüche 19 bis 23, 27 und 28, dadurch gekennzeichnet, dass die erste Taktsignalleitung über alle der Mehrzahl von Halbleiterspeicherbausteinen (600) verbunden ist.
Speichermodul nach einem der Ansprüche 19 bis 29, dadurch gekennzeichnet, dass die zweite Taktsignalleitung unabhängig mit jedem der Mehrzahl von Halbleiterspeicherbausteinen (600) verbunden ist.