KR101997147B1 - 반도체 시스템 - Google Patents
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Abstract
컨트롤러 및 단일의 입출력 핀을 통해 상기 컨트롤러와 상호 작용을 수행하는 반도체 장치를 구비하는 반도체 시스템에 있어서, 상기 단일의 입출력 핀을 통해 입력되는 제 1 신호를 입력받아 구동 전압을 생성하고, 상기 구동 전압이 상기 일정 전압 이상이 되면, 스타트업 신호를 생성하는 셀프 전원 생성부; 상기 스타트업 신호에 응답하여, 상기 단일의 입출력 핀을 통해 입력되는 제 2 신호의 펄스폭을 감지하고, 상기 펄스폭에 따라 커맨드 및 데이터를 구분하여 생성하는 스테이트 머신부; 및 상기 커맨드에 따라 상기 데이터를 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀을 통해 출력하는 데이터 출력부를 포함하는 반도체 장치가 제공된다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 단일의 포트를 이용한 컨트롤러와 반도체 장치 간의 전원 제어 및 데이터 처리 방법에 관한 것이다.
일반적으로, 하나의 입출력 단자 쌍을 가지고 있는 메모리를 단일 포트 메모리라 하고, 두 개 이상의 입출력 단자 쌍들을 가지고 있는 메모리를 다중 포트 메모리라 한다. 단일 포트 메모리는 하나의 입출력 단자만을 가지고 있기 때문에 한 번에 하나의 데이터 억세스가 가능하나, 다중 포트 메모리는 여러 개의 입출력 단자들을 가지고 있기 때문에 동시에 여러 개의 데이터 억세스가 가능하다.
하지만, 다중 포트 메모리의 경우, 다수개의 포트와 패드가 구비됨으로 인하여 칩의 크기 및 모양에 제한을 가지게 된다. 뿐만 아니라 기존 메모리가 바이오칩(Bio-Chip) 등 다양한 분야에 응용하는데 있어 어려움을 가질 수 밖에 없다. 예를 들면, 심장 깊숙히 칩을 넣어주어야 할 경우 컨트롤러가 매우 큰 부피를 차지한다면 컨트롤러와 메모리 장치를 분리하여 작은 메모리 칩만 심장 가까이 넣어주고 전원 공급 및 컨트롤러를 담당하는 부분은 인체 외부에 장착하게 될 것이다. 이때 메모리 장치와 외부 컨트롤러 및 배터리간 연결을 위하여 많은 포트와 패드들이 장착 되어야 하므로 환자는 불편함을 느낄 수 밖에 없다.
한편, 메모리 장치와 컨트롤러 간의 무선 통신이 대안으로 제시되었으나, RF 통신 등의 무선 통신의 경우, 해킹의 위험성이 있으며, 또한, 안테나 및 그에 따른 신호처리 장치가 추가로 구비되어야 하여 설계가 복잡해진다는 단점이 있다.
따라서, 다양한 분야에서 활용 가능한 단일 포트 메모리의 필요성이 증가하고 있다.
본 발명은 컨트롤러와 메모리 장치 간의 다수의 포트 및/또는 패드 수를 감소하여 하나의 포트로 필요한 신호를 주고 받아 데이터를 처리할 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 시스템은, 컨트롤러 및 단일의 입출력 핀을 통해 상기 컨트롤러와 상호 작용을 수행하는 반도체 장치를 구비하는 반도체 시스템에 있어서, 상기 반도체 장치는, 상기 단일의 입출력 핀을 통해 입력되는 제 1 신호를 입력받아 구동 전압을 생성하고, 상기 구동 전압이 상기 일정 전압 이상이 되면, 스타트업 신호를 생성하는 셀프 전원 생성부; 상기 스타트업 신호에 응답하여, 상기 단일의 입출력 핀을 통해 입력되는 제 2 신호의 펄스폭을 감지하고, 상기 펄스폭에 따라 커맨드 및 데이터를 구분하여 생성하는 스테이트 머신부; 및 상기 커맨드에 따라 상기 데이터를 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀을 통해 출력하는 데이터 출력부를 구비한다.
본 발명의 실시예에 따른 반도체 시스템의 구동 방법은, 컨트롤러 및 단일의 입출력 핀을 통해 상기 컨트롤러와 상호 작용을 수행하는 반도체 장치를 구비하는 반도체 시스템에 있어서, 상기 단일의 입출력 핀을 통해 상기 컨트롤러로부터 입력되는 제 1 신호를 상기 반도체 장치가 입력받아 구동 전압을 생성하는 단계; 상기 구동 전압이 일정 레벨에 도달하면, 상기 반도체 장치가 상기 컨트롤러로부터 입력되는 제 2 신호의 펄스폭에 따라 커맨드 및 데이터를 구분하여 생성하는 단계; 및 상기 반도체 장치가 상기 커맨드에 따라 상기 데이터를 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀으로 출력하는 단계를 구비한다.
본 발명은 컨트롤러와 메모리 장치 간의 다수의 포트 및/또는 패드 수를 감소하여 하나의 포트로 필요한 신호를 주고 받아 데이터를 처리하도록 함으로써 칩을 다양한 응용분야에 접목시키고 확대시킬 수 있다는 효과를 가진다. 예를 들면, 하나의 패드로 동작되므로 특정 패턴을 필요로 하지 않아 신용카드의 앞면 뿐만 아니라 에지 등에도 삽입이 가능하며, 열쇠와 같은 굴곡이 심한 부분에도 칩의 삽입이 가능할 것이다. 자동차나 집에 부착된 열쇠인식 장치는 오직 나만의 열쇠 내에 존재하는 칩에만 반응하므로 단순한 열쇠의 복제가 불가능할 것이다. 또한, 바이오 산업 분야에 있어서도, 인체 내부에 칩을 삽입하고 외부에서 신호를 주어야 하는 경우 인체 외부에 하나의 패드만을 부착함으로써 원활한 데이터 교환을 가능케 하므로 환자에게 보다 편리함을 추구하고 응용산업의 보편화에 기여한다.
또한, 본 발명은 RF 통신과 같이 무선통신을 사용하지 않으므로 해킹의 위험성에 노출되지 않으며 안테나를 추가로 넣어주지 않아도 되기 때문에 설계가 용이해지고, 간편해진다는 효과를 가진다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 2 는 도 1 의 셀프 전원 생성부의 내부 구성도이다.
도 3 은 도 2 의 스타트업 신호 생성부의 내부 구성도이다.
도 4a 는 도 1 의 스테이트 머신부의 내부 구성도이다.
도 4b 은 도 4a 의 리드 리셋 신호를 생성하는 리드 리셋 신호 생성부의 내부 구성도이다.
도 5 는 도 4a 의 제 1 펄스폭 검출부의 내부 구성도이다.
도 6 은 도 1 의 메모리부의 내부 구성도이다.
도 7 은 도 1 의 전류 레벨 신호 출력부의 내부 구성도이다.
도 8 는 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
도 2 는 도 1 의 셀프 전원 생성부의 내부 구성도이다.
도 3 은 도 2 의 스타트업 신호 생성부의 내부 구성도이다.
도 4a 는 도 1 의 스테이트 머신부의 내부 구성도이다.
도 4b 은 도 4a 의 리드 리셋 신호를 생성하는 리드 리셋 신호 생성부의 내부 구성도이다.
도 5 는 도 4a 의 제 1 펄스폭 검출부의 내부 구성도이다.
도 6 은 도 1 의 메모리부의 내부 구성도이다.
도 7 은 도 1 의 전류 레벨 신호 출력부의 내부 구성도이다.
도 8 는 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 1 을 참조하면, 본 발명의 실시예에 따른 반도체 시스템은 컨트롤러(100), 반도체 장치(200) 및 단일의 입출력 핀(300)을 포함한다.
상기 반도체 장치(200)는 상기 단일의 입출력 핀(300)을 통해 상기 컨트롤러(100)로부터 제 1 신호를 입력받아 구동 전압 VDD을 생성하고, 상기 구동 전압 VDD이 일정 레벨에 도달하면, 상기 컨트롤러(100)부터 상기 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호의 펄스폭에 따라 내부에서 사용되는 커맨드 WT, RD, PCG 및 데이터 DATA_IN를 생성하고, 상기 커맨드 WT, RD, PCG에 따라 상기 데이터 DATA_IN를 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀(300)을 통해 상기 컨트롤러(100)로 출력한다. 상기 컨트롤러(100)는 상기 반도체 장치(200)로부터 입력되는 상기 제 3 신호의 전류 레벨의 변화를 감지하여 데이터를 복원한다.
보다 자세하게, 상기 반도체 장치(200)는 셀프 전원 생성부(220), 스테이트 머신부(240) 및 데이터 출력부(260)을 포함한다. 상기 셀프 전원 생성부(220)는 상기 단일의 입출력 핀(300)을 통해 입력되는 상기 제 1 신호를 입력받아 상기 구동 전압 VDD을 생성한다. 상기 스테이트 머신부(240)는 상기 단일의 입출력 핀(300)을 통해 입력되는 상기 제 2 신호의 펄스폭을 감지하고, 상기 펄스폭에 따라 상기 커맨드 WT, RD, PCG 및 데이터 DATA_IN를 구분하여 생성한다. 상기 데이터 출력부(260)는 상기 커맨드 RD, WT에 따라 상기 데이터 DATA_IN를 상기 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀(300)을 통해 출력한다.
또한, 본 발명의 일 실시예에 따르면, 상기 셀프 전원 생성부(220)는 상기 구동 전압 VDD이 일정 전압 이상으로 충전되면, 스타트업 신호 START_UP를 활성화하여 출력할 수 있다. 또한, 상기 셀프 전원 생성부(220)는 상기 스타트업 신호 START_UP에 따라 상기 단일의 입출력 핀(300)과 연결 혹은 차단될 수 있다. 예를 들어, 상기 셀프 전원 생성부(220)는, 상기 스타트업 신호 START_UP가 활성화되면, 상기 단일의 입출력 핀(300)과의 연결을 차단하여 구동 전압 VDD의 생성을 중단하고, 상기 스타트업 신호 START_UP가 비활성화되면, 상기 단일의 입출력 핀(300)과 연결되어 구동 전압 VDD의 생성을 다시 재개할 수 있다.
상기 스테이트 머신부(240)는 상기 스타트업 신호 START_UP에 따라 인에이블된다. 상기 스테이트 머신부(240)는 상기 구동 전압 VDD이 일정 전압 이상으로 충전될 때 활성화되는 상기 스타트업 신호 START_UP에 따라 인에이블된 후에, 상기 구동 전압 VDD을 공급받아 상기 단일의 입출력 핀(300)을 통해 입력되는 상기 제 2 신호의 펄스폭을 감지하고, 상기 펄스폭에 따라 상기 커맨드 WT, RD, PCG 및 데이터 DATA_IN를 구분하여 생성한다. 참고로, 상기 커맨드 WT, RD, PCG는 라이트 동작 시 활성화되는 라이트 커맨드 WT, 리드 동작 시 활성화되는 리드 커맨드 RD 및 리셋 신호로 이용되는 프리챠지 커맨드 PCG를 포함한다.
상기 데이터 출력부(260)는 메모리부(262) 및 전류 레벨 신호 출력부(264)를 포함한다. 상기 메모리부(262)는 상기 라이트 커맨드 WT에 따라 상기 데이터 DATA_IN의 토글링 횟수를 카운팅한 값을 멀티-비트 Q0, Q1, ..., QN로 저장한다. 상기 전류 레벨 신호 출력부(264)는 상기 리드 커맨드 RD 및 멀티-비트 Q0, Q1, ..., QN에 따라 상기 전류 레벨의 제 3 신호를 상기 단일의 입출력 핀(300)을 통해 출력한다.
상기 컨트롤러(100)는 송신부(120), 수신부(140) 및 프로세서(160)를 포함한다. 상기 송신부(120)는 상기 프로세서(160)로부터 전달되는 상기 제 1 신호 및 제 2 신호를 드라이빙하여 상기 단일의 입출력 핀(300)으로 출력한다. 상기 수신부(120)는 상기 단일의 입출력 핀(300)으로 입력되는 상기 전류 레벨의 제 3 신호를 입력받아 프로세서(160)로 전달한다. 상기 프로세서(160)는 상기 송신부(120)로 구동 전압 VDD를 생성하기 위한 제 1 신호와, 커맨드 WT, RD, PCG 및 데이터 DATA_IN를 생성하기 위한 제 2 신호를 출력하고, 상기 수신부(120)로부터 입력되는 상기 제 3 신호의 전류 레벨의 변화를 감지하여 데이터를 복원한다. 상기 프로세서(160)는 상기 단일의 입출력 핀(300)를 통해 입력되는 신호의 전류 레벨의 변화를 감지하는 커런트 센서를 포함할 수 있다.
도 2 는 도 1 의 셀프 전원 생성부(220)의 내부 구성도이다.
도 2 를 참조하면, 셀프 전원 생성부(220)는 구동 전압 생성부(24), 스타트업 신호 생성부(26) 및 차단부(22)를 포함한다. 상기 구동 전압 생성부(24)는 상기 단일의 입출력 핀(300)으로 상기 제 1 신호를 입력받아, 구동 전압 VDD을 생성한다. 상기 스타트업 신호 생성부(26)는 상기 구동 전압 VDD이 일정 전압 이상이 되면, 스타트업 신호 START_UP를 생성한다. 상기 차단부(22)는 상기 스타트업 신호 START_UP의 활성화에 응답하여 상기 단일의 입출력 (300)핀과의 연결을 차단하여, 컨트롤러(도 1 의 100)로부터 제 1 신호가 전달되는 것을 방지한다.
보다 상세하게, 상기 구동 전압 생성부(24)는 다이오드 연결된 제 1 및 제 2 NMOS 트랜지스터 N1, N2와 캐패시터 C1를 포함한다. 상기 제 1 신호는 구동 전압 VDD를 생성하기 위한 신호로, VDD + 2*Vth에 해당하는 전압 레벨을 가지는 제 1 신호가 상기 컨트롤러(100)로부터 상기 단일의 입출력 핀(300)를 통해 반도체 장치(200)에 공급될 때, 상기 제 1 및 제 2 NMOS 트랜지스터 N1, N2를 거쳐, 상기 캐패시터 C1에 구동 전압(VDD) 레벨로 충전(charging)된다. 상기 구동 전압 VDD은 제 1 및 제 2 NMOS 트랜지스터 N1, N2와 캐패시터 C1의 공통 노드인 제 1 노드 ND1에서 출력될 수 있다.
상기 스타트업 신호 생성부(26)는 상기 제 1 노드 ND1의 신호를 입력받아 스타트업 신호 START_UP를 출력한다. 즉, 상기 스타트업 신호 생성부(26)는 상기 제 1 노드 ND1의 신호가 구동 전압(VDD) 레벨에 도달하였을 때 스타트업 신호 START_UP를 로직 하이 레벨로 활성화하여 출력한다.
상기 차단부(22)는 상기 단일의 입출력 핀(300)과 상기 구동 전압 생성부(24) 사이에 연결되며, 게이트로 스타트업 신호 START_UP를 입력받는 PMOS 트랜지스터 P1을 포함한다. 본 발명에 일실시예에서, 상기 차단부(22)는 상기 스타트업 신호 START_UP에 따라 상기 단일의 입출력 핀(300)과 상기 구동 전압 생성부(24)을 연결 혹은 차단할 수 있다. 따라서, 상기 차단부(22)는, 상기 스타트업 신호 START_UP가 활성화되면, 상기 단일의 입출력 핀(300)과 상기 구동 전압 생성부(24)의 연결을 차단하여 구동 전압 VDD의 생성을 중단하고, 상기 스타트업 신호 START_UP가 비활성화되면, 상기 단일의 입출력 핀(300)과 상기 구동 전압 생성부(24)을 연결시켜 구동 전압 VDD의 생성을 다시 재개할 수 있다. 아울러, 컨트롤러(도 1 의 100)는 상기 단일의 입출력 핀(300)를 통해 입력되는 신호의 전류 레벨의 변화를 커런트 센서 등으로 통해 감지하여, 상기 단일의 입출력 핀(300)과 상기 구동 전압 생성부(24)의 연결이 차단된 경우, 상기 제 1 신호의 전달을 중단할 수 있다.
상기와 같이, 본 발명의 셀프 전원 생성부(220)는 외부 컨트롤러로부터 신호를 입력받아 스스로 구동 전압 VDD을 생성할 수 있다. 또한, 필요한 구동 전압 VDD이 생성된 이후에는, 외부 컨트롤러와의 연결을 차단하여 구동 전압 VDD 챠징을 방지할 수 있다. 따라서, 불필요한 전류 소모를 줄일 수 있다.
도 3 은 도 2 의 스타트업 신호 생성부(26)의 내부 구성도이다.
도 3 을 참조하면, 스타트업 신호 생성부(26)는 신호 구동부(32) 및 신호 출력부(34)를 포함한다. 상기 신호 구동부(32)는 구동 전압(VDD)단과 접지 전압단 사이에 직렬 연결되어, 접지 전압 및 제 1 노드 ND1의 신호를 게이트로 각각 입력받는 PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N3를 포함한다. 상기 신호 출력부(34)는 인버터 래치로 구현될 수 있으며, 상기 신호 구동부(32)의 출력을 래치하여 스타트업 신호 START_UP로 출력한다.
상기와 같이, 본 발명의 스타트업 신호 생성부(26)는 제 1 노드 ND1의 신호에 따라 스타트업 신호 START_UP를 출력한다. 예를 들어, 제 1 노드 ND1의 신호가 필요한 구동 전압 VDD 보다 작은 경우, NMOS 트랜지스터 N3는 턴오프되어, 신호 구동부(32)는 로직 하이 레벨의 신호를 출력하고, 신호 출력부(34)는 상기 신호 구동부(32)의 출력을 인버팅-래치하여 로직 로우 레벨로 비활성화된 스타트업 신호 START_UP를 출력한다. 반면, 제 1 노드 ND1의 신호가 필요한 구동 전압(VDD) 레벨 만큼 충전된 경우, NMOS 트랜지스터 N3는 턴온되어, 신호 구동부(32)는 로직 로우 레벨의 신호를 출력하고, 신호 출력부(34)는 로직 하이 레벨로 활성화된 스타트업 신호 START_UP를 출력한다.
도 4a 는 도 1 의 스테이트 머신부(240)의 내부 구성도이다.
도 4a 를 참조하면, 스테이트 머신부(240)는 제 1 내지 제 4 펄스폭 검출부(43, 44, 45, 46) 및 고유 신호 출력부(48)을 포함한다. 상기 제 1 내지 제 4 펄스폭 검출부(43, 44, 45, 46)는 각각 스타트업 신호 START_UP에 따라 활성화되며, 설정된 펄스폭 보다 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호의 펄스폭이 큰 경우 해당 출력 신호를 활성화한다. 상기 고유 신호 출력부(48)는 상기 다수의 펄스폭 검출부(43, 44, 45, 46)의 출력 신호에 따라, 해당하는 커맨드 WT, RD, PCG 및 데이터 DATA_IN를 구분하여 출력한다.
본 발명의 일실시예에서, 상기 제 1 내지 제 4 펄스폭 검출부(43, 44, 45, 46) 중, 제 1 펄스폭 검출부(43)는 설정된 펄스폭이 1 ns 일 수 있다. 이 경우, 제 1 펄스폭 검출부(43)는 설정된 펄스폭 1 ns 보다 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호의 펄스폭이 큰 경우 제 1 출력 신호 OUT1를 활성화한다. 제 2 펄스폭 검출부(44)는 설정된 펄스폭이 10 ns 일 수 있다. 이 경우, 제 2 펄스폭 검출부(44)는 설정된 펄스폭 10 ns 보다 제 2 신호의 펄스폭이 큰 경우 제 2 출력 신호 OUT2를 활성화한다. 제 3 펄스폭 검출부(45)는 설정된 펄스폭이 100 ns 일 수 있다. 이 경우, 제 3 펄스폭 검출부(45)는 설정된 펄스폭 100 ns 보다 제 2 신호의 펄스폭이 큰 경우 제 3 출력 신호 OUT3를 활성화한다. 제 4 펄스폭 검출부(46)는 설정된 펄스폭이 300 ns 일 수 있다. 이 경우, 제 4 펄스폭 검출부(46)는 설정된 펄스폭 300 ns 보다 제 2 신호의 펄스폭이 큰 경우 제 4 출력 신호 OUT4를 활성화한다.
상기 고유 신호 출력부(48)는 판별부(48A) 및 출력부(48B)를 포함한다. 상기 판별부(48A)는 상기 제 1 내지 제 4 출력 신호 OUT1, OUT2, OUT3, OUT4를 입력받아 해당하는 커맨드 WT, RD, PCG 및 데이터 DATA_IN를 구분하여 생성한다. 상기 출력부(48B)는 상기 판별부(48A)의 출력을 래치하여 출력한다.
상기 판별부(48A)는 상기 제 1 내지 제 4 출력 신호 OUT1, OUT2, OUT3, OUT4를 각각 입력받는 제 1 내지 제 4 로직부 AND1, AND2, AND3, AND4를 포함한다. 상기 제 1 내지 제 4 로직부 AND1, AND2, AND3, AND4는 앤드(AND) 게이트를 포함할 수 있다. 바람직하게, 상기 제 1 내지 제 4 로직부 AND1, AND2, AND3, AND4는 상기 제 1 내지 제 4 출력 신호 OUT1, OUT2, OUT3, OUT4 중 연속된 두 개의 출력 신호를 입력받는 앤드(AND) 게이트를 포함할 수 있다. 보다 상세하게, 상기 제 1 로직부 AND1는 제 1 출력 신호 OUT1 및 제 2 출력 신호 OUT2의 반전된 신호를 앤드 연산한다. 상기 제 2 로직부 AND2는 제 2 출력 신호 OUT2 및 제 3 출력 신호 OUT3의 반전된 신호를 앤드 연산한다. 상기 제 3 로직부 AND3는 제 3 출력 신호 OUT3 및 제 4 출력 신호 OUT4의 반전된 신호를 앤드 연산한다. 상기 제 4 로직부 AND2는 제 3 출력 신호 OUT3 및 제 4 출력 신호 OUT4를 앤드 연산한다.
상기 출력부(48B)는 상기 제 1 로직부 AND1의 출력을 데이터 DATA_IN로 출력하고, 상기 제 2 내지 제 4 로직부 AND2, AND3, AND4의 출력을 각각 래치하여 커맨드 WT, RD, PCG로 출력한다. 상기 출력부(48B)는 구동 전압 VDD을 입력 단자(D)로, 상기 제 2 및 제 3 로직부 AND2, AND3의 출력을 각각 클럭 단자(CLK)로 입력받는 제 1 및 제 2 플립플롭 DFF1, DFF2과, 프리챠지 신호 생성부(48B_1)로 구현될 수 있다.
보다 상세하게, 상기 제 1 플립플롭 DFF1은 구동 전압 VDD을 입력 단자(D)로, 상기 제 2 로직부 AND2의 출력을 클럭 단자(CLK)로, 프리챠지 커맨드 PCG를 리셋 단자(RST)로 각각 입력받아, 라이트 커맨드 WT를 출력한다. 또한, 상기 제 2 플립플롭 DFF2은 구동 전압 VDD을 입력 단자(D)로, 상기 제 3 로직부 AND3의 출력을 클럭 단자(CLK)로, 리드 리셋 신호 RD_RST를 리셋 단자(RST)로 각각 입력받아, 리드 커맨드 RD를 출력한다. 상기 프리챠지 신호 생성부(48B_1)는 상기 제 4 로직부 AND4의 출력을 버퍼링하여 프리챠지 커맨드 PCG로 출력한다. 이 때, 상기 제 1 플립플롭 DFF1의 리셋 신호로 상기 프리챠지 커맨드 PCG가 이용되고, 상기 제 2 플립플롭 DFF2의 리셋 신호로 리드 리셋 신호 RD_RST가 이용된다. 상기 리드 리셋 신호 RD_RST는 상기 리드 커맨드 RD 또는 상기 프리챠지 커맨드 PCG에 응답하여 활성화되는 신호이다.
리드 동작 시에는, 리드-위드-오토-프리챠지(Read-with-auto-precharge) 동작이 기본적으로 수행된다. 따라서, 본 발명의 일 실시예에서는, 상기 리드 커맨드 RD가 활성화 되어 단일의 입출력 핀(300)을 통해 데이터를 독출한 후, 일정 시간이 경과하면 상기 제 2 플립플롭 DFF2을 리셋시켜 상기 리드 커맨드 RD를 초기화한다.
또한, 리드 동작 시에는, 상기 단일의 입출력 핀(300)을 통해 데이터를 독출하면서 구동 전압(VDD)의 전압 레벨이 해당되는 데이타 레벨만큼 강하된다. 이러한 전압 강하가 스테이트 머신부의 입력값에 영향을 끼쳐 불필요한 커맨드 신호를 생성하지 않도록 리드 동작 시에는 스테이트 머신부가 상기 단일의 입출력 핀(300)을 통해 입력되는 신호를 입력받지 않도록 마스킹한다. 이를 위해, 도 4a 와 같이, 데이터 마스킹부(49)가 구비될 수 있다. 데이터 마스킹부(49)는 상기 단일의 입출력 핀(300)을 통해 입력되는 신호와, 상기 리드 커맨드 RD의 반전 신호를 입력받는 앤드 게이트 AND5를 포함할 수 있다.
상기와 같이, 본 발명의 스테이트 머신부(240)는 상기 구동 전압 VDD이 일정 전압 이상으로 충전될 때 활성화되는 상기 스타트업 신호 START_UP에 따라 인에이블된 후에, 상기 구동 전압 VDD을 공급받아 상기 단일의 입출력 핀(300)을 통해 입력되는 상기 제 2 신호의 펄스폭을 감지하고, 상기 펄스폭에 따라 상기 커맨드 WT, RD, PCG 및 데이터 DATA_IN를 구분하여 생성한다. 따라서, 상기 셀프 전원 생성부(220)의 구동 전압 VDD 충전 동작과의 충돌이 발생하지 않는다. 또한, 리드 동작 시에는, 스테이트 머신부가 상기 단일의 입출력 핀(300)을 통해 입력되는 신호를 입력받지 않도록 마스킹함으로써 불필요한 커맨드가 생성되지 않도록 방지한다.
도 4b 은 도 4a 의 리드 리셋 신호 RD_RST를 생성하는 리드 리셋 신호 생성부의 내부 구성도이다.
도 4b 를 참조하면, 리드 리셋 신호 생성부(42)는 지연부(42_1), 펄스 생성부(42_2) 및 논리 연산부 (42_3)을 포함한다. 상기 지연부(42_1)는 상기 리드 커맨드 RD를 입력받아 일정 시간 지연시켜 지연 신호 DLY_RD를 생성한다. 상기 펄스 생성부(42_2)는 상기 지연 신호 DLY_RD를 입력받아 일정 구간 활성화되는 펄스 형태의 펄스 신호 PLS_RD를 생성한다. 상기 논리 연산부 (42_3)는 상기 펄스 신호 PLS_RD 혹은 상기 프리챠지 커맨드 PCG가 활성화될 때 리드 리셋 신호 RD_RST를 활성화시켜 출력한다. 참고로, 상기 논리 연산부 (42_3)는 오아 게이트 OR1를 포함할 수 있다. 상기 펄스 생성부(42_2)는 공지의 구성을 가지므로 구성 설명은 생략한다.
도 5 는 도 4a 의 제 1 펄스폭 검출부(43)의 내부 구성도이다.
도 5 를 참조하면, 제 1 펄스폭 검출부(43)는 비활성상태 전달부(57), 활성상태 전달부(58) 및 래치부(59)를 포함한다. 상기 비활성상태 전달부(57)는 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호가 로직 하이 레벨로 비활성화되었을 때, 이를 상기 래치부(59)로 전달한다. 상기 활성상태 전달부(58)는 제 2 신호가 로직 로우 레벨로 활성화되었을 때, 제 2 신호의 펄스폭이 설정된 펄스폭 보다 큰 경우에만 이를 상기 래치부(59)로 전달한다. 상기 래치부(59)는 상기 비활성상태 전달부(57) 및 활성상태 전달부(58)에서 전달되는 신호를 래치하여 제 1 출력 신호 OUT1로 출력한다.
상기 비활성상태 전달부(57)는 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호를 입력받고, 제 2 신호에 따라 제어되는 제 1 트랜스퍼 게이트 TG1를 포함할 수 있다. 상기 래치부(59)는 인버터 래치를 포함할 수 있다. 상기 활성상태 전달부(58)는 제어신호 생성부(58_1) 및 전달부(58_2)를 포함한다. 상기 제어신호 생성부(58_1)는 스타트업 신호 START_UP에 따라 활성화되며, 제 2 신호의 펄스폭이 설정된 펄스폭 보다 큰 경우 제어 신호 CON를 활성화한다. 상기 전달부(58_2)는 상기 제어 신호 CON에 따라 제어되는 제 2 트랜스퍼 게이트 TG2를 포함할 수 있다. 따라서, 상기 활성상태 전달부(58)는 제 2 신호가 로직 로우 레벨로 활성화되었을 때, 제 2 신호의 펄스폭이 설정된 펄스폭 보다 큰 경우에만 상기 제 2 신호를 상기 래치부(59)로 전달하고, 래치부(59)는 이를 반전-래치하여 로직 하이 레벨로 활성화된 제 1 출력 신호 OUT1를 출력한다.
보다 자세하게, 상기 제어신호 생성부(58_1)는 필터부(52), 버퍼부(56) 및 인에이블부(54)를 포함한다. 상기 필터부(52)는 설정된 펄스폭 보다 상기 제 2 신호의 펄스폭이 큰 경우에 상기 제 2 신호를 필터링하여 출력한다. 상기 버퍼부(56)는 상기 필터부(52)의 출력을 버퍼링하여 제어 신호 CON로 출력한다. 상기 인에이블부(54)는 상기 스타트업 신호 START_UP에 따라 상기 필터부(52)를 활성화시킨다.
상기 필터부(52)는 제 1 내지 제 4 가변저항부 VR1, VR2, VR3, VR4, 제 1 및 제 2 PMOS 트랜지스터 P3, P4 및 제 1 및 제 2 NMOS 트랜지스터 N4, N5를 포함한다. 상기 제 1 가변저항부 VR1, 제 1 PMOS 트랜지스터 P3, 제 1 NMOS 트랜지스터 N4 및 제 2 가변저항부 VR2는 구동 전압(VDD)단과 제 2 노드 ND2 사이에 직렬 연결되어 있으며, 상기 제 1 PMOS 트랜지스터 P3 및 제 1 NMOS 트랜지스터 N4는 게이트로 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호를 입력받는다. 상기 제 3 가변저항부 VR3, 제 2 PMOS 트랜지스터 P4, 제 2 NMOS 트랜지스터 N5 및 제 4 가변저항부 VR4는 구동 전압(VDD)단과 제 2 노드 ND2 사이에 직렬 연결되어 있으며, 상기 제 2 PMOS 트랜지스터 P4 및 제 2 NMOS 트랜지스터 N5는 게이트로 상기 제 1 PMOS 트랜지스터 P3 및 제 1 NMOS 트랜지스터 N5의 공통 노드인 제 3 노드 ND3의 신호를 입력받는다. 상기 제 1 내지 제 4 가변저항부 VR1, VR2, VR3, VR4의 저항값은 고유의 펄스폭에 따라 조정될 수 있다. 예를 들어, 제 1 펄스폭 검출부(43)에 설정된 펄스폭은 1 ns 으로 상기 제 1 내지 제 4 가변저항부 VR1, VR2, VR3, VR4의 저항값은 입력되는 제 2 신호의 펄스폭이 1 ns 보다 큰 경우 제 1 출력 신호 OUT1를 활성화하도록 설정될 수 있다.
상기 버퍼부(56)는 직렬 연결된 두 개의 인버터 INV1, INV2를 포함하며, 상기 필터부(52)의 출력을 버퍼링하여 제어 신호 CON를 출력한다.
상기 인에이블부(54)는 상기 제 2 노드 ND2와 접지전압단 사이에 연결되어, 게이트로 스타트업 신호 START_UP를 입력받는 NMOS 트랜지스터 N6를 포함한다.
참고로, 제 1 내지 제 4 펄스폭 검출부(43, 44, 45. 46)는 상기 필터부(52) 내의 제 1 내지 제 4 가변저항부 VR1, VR2, VR3, VR4에 설정되는 저항값이 다르다는 점을 제외하고는 동일한 구조를 가지므로 나머지 설명은 생략하기로 한다.
상기와 같이, 제 1 내지 제 4 펄스폭 검출부(43, 44, 45, 46)는 스타트업 신호 START_UP에 따라 활성화되며, 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호의 펄스폭이 설정된 펄스폭 보다 큰 경우 해당 출력 신호를 활성화한다. 또한, 래치 형태의 회로를 구비함으로써 제 1 내지 제 4 펄스폭 검출부(43, 44, 45, 46)는 가변 저항값이 다름으로 인해 발행할 수 있는 글리치 형태의 노이즈 발생을 방지할 수 있다.
도 6 은 도 1 의 데이터 출력부(260)의 메모리부(262)의 내부 구성도이다.
도 6 을 참조하며, 메모리부(262)는 라이트 커맨드 WT에 따라 인에이블되며 입력되는 데이터 DATA_IN의 토글링 횟수를 카운트하고, 카운팅한 값을 멀티-비트 Q0, Q1, ..., QN로 출력하는 멀티-비트 카운터를 포함한다.
상기 멀티-비트 카운터는 직렬 연결된 다수개의 D-플립플랍 62, 64, 66으로 구성될 수 있다. 상기 다수 개의 D-플립플랍 62, 64, 66 중 제일 앞단에 위치한 D-플립플랍 62은 상기 라이트 커맨드 WT에 따라 인에이블되며, 자신의 출력의 반전 신호를 입력 단자(D)로 입력받고, 상기 데이터 DATA_IN를 클럭 단자(CLK)로 입력받는다. 나머지 뒷단의 D-플립플랍 64, 66은 상기 라이트 커맨드 WT에 따라 인에이블되며, 자신의 출력의 반전 신호를 입력 단자(D)로 입력받고, 앞단의 출력을 클럭 단자(CLK)로 입력받는다. 예를 들어, 5 ns의 데이터 DATA_IN가 3번 토글링 하여 입력되는 경우, 상기 다수 개의 다수개의 D-플립플랍 62, 64, 66은 이를 2진수 형태 '0...011' 로 저장하였다가 멀티-비트 Q0, Q1, ..., QN로 출력한다.
상기와 같이, 본 발명의 메모리부(262)는 라이트 모드 시 라이트 커맨드 WT에 따라 상기 데이터의 토글링 횟수를 카운팅한 값을 멀티-비트 Q0, Q1, ..., QN로 저장한다.
도 7 은 도 1 의 데이터 출력부(260)의 전류 레벨 신호 출력부(264)의 내부 구성도이다.
도 7 을 참조하며, 전류 레벨 신호 출력부(264)는 다수의 트랜지스터 N7, N8, N9 및 바이어스부 N10를 포함한다. 상기 다수의 트랜지스터 N7, N8, N9는 단일의 입출력 핀(300)과 제 4 노드 ND4 사이에 병렬 연결되며, 상기 메모리부(262)로부터 출력되는 멀티-비트 Q0, Q1, ..., QN 중 해당 비트를 게이트로 각각 입력받아 상기 전류 레벨의 제 3 신호로 출력한다. 상기 바이어스부 N10는 리드 커맨드 RD에 따라 상기 제 4 노드 ND4로 바이어스 전압을 공급한다.
상기 다수의 트랜지스터 N7, N8, N9는, 각각 서로 다른 크기를 가질 수 있다. 바람직하게는, 상기 다수의 트랜지스터 N7, N8, N9는, 사이즈가 각각 두배씩 커지도록 설계될 수 있다. 따라서, 상기 다수의 트랜지스터 N7, N8, N9는 멀티-비트 Q0, Q1, ..., QN 중 해당하는 비트가 로직 하이 레벨인 경우 턴온되어, 단일의 입출력 핀(300)으로 흐르는 전류량을 변화시켜 출력한다.
상기와 같이, 본 발명의 전류 레벨 신호 출력부(264)는 리드 모드 시, 리드 커맨드 RD에 따라 멀티-비트 Q0, Q1, ..., QN를 전류 레벨의 제 3 신호로 변환하여 단일의 입출력 핀(300)을 통해 출력한다.
도 8 은 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기로 한다.
도 8 을 참조하면, 먼저, VDD + 2*Vth에 해당하는 전압 레벨을 가지는 제 1 신호가 컨트롤러(100)로부터 단일의 입출력 핀(300)를 통해 반도체 장치(200)에 공급된다. 이 때, 스타트업 신호 START_UP는 로직 로우 레벨로 비활성화되어 있으므로, 셀프 전원 생성부(220)의 차단부(22)는 턴온되어 상기 단일의 입출력 핀(300)과 구동 전압 생성부(24)를 연결하고, 이에 따라 제 1 및 제 2 NMOS 트랜지스터 N1, N2를 거쳐, 상기 캐패시터 C1에 구동 전압 VDD이 충전(charging)되어 제 1 노드 ND1에서 출력된다. 이후, 스타트업 신호 생성부(26)는 상기 제 1 노드 ND1의 신호를 입력받아 스타트업 신호 START_UP를 로직 하이 레벨로 활성화 시켜 출력하고, 이에 따라, 상기 차단부(22)는 상기 단일의 입출력 핀(300)과 상기 구동 전압 생성부(24)의 연결을 차단하여 상기 구동 전압 VDD의 생성을 중단한다. 아울러, 컨트롤러(도 1 의 100)는 상기 단일의 입출력 핀(300)를 통해 입력되는 신호의 전류 레벨의 변화를 커런트 센서 등으로 통해 감지하여, 상기 단일의 입출력 핀(300)과 상기 구동 전압 생성부(24)의 연결이 차단된 경우, 상기 전압 생성을 위한 제 1 신호의 전달을 중단하고, 이후, 신호 생성을 위한 제 2 신호를 전달할 수 있다.
이후, 상기 반도체 장치(200)의 스테이트 머신부(240)는 상기 스타트업 신호 START_UP에 응답하여 활성화 되어, 상기 컨트롤러(100)부터 입력되는 제 2 신호의 펄스폭에 따라 내부에서 사용되는 커맨드 WT, RD, PCG 및 데이터 DATA_IN를 구분하여 생성한다. 이 때, 리드 커맨드 RD는 로직 로우 레벨로 비활성화 되어 있으므로, 상기 스테이트 머신부(240)의 데이터 마스킹(49)는 상기 컨트롤러(100)부터 상기 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호를 마스킹하지 않고 그대로 전달한다.
이하, 설명의 편리성을 위해, 상기 스테이트 머신부(240)의 제 1 펄스폭 검출부(43)의 설정된 펄스폭은 1 ns, 제 2 펄스폭 검출부(44)의 설정된 펄스폭은 10 ns, 제 3 펄스폭 검출부(45)의 설정된 펄스폭은 100 ns, 제 4 펄스폭 검출부(46)의 설정된 펄스폭은 300 ns 라고 가정한다.
먼저, 펄스폭 50 ns 의 라이트 커맨드 WT가 입력되고, 이 후, 각각 펄스폭 5 ns의 데이터 DATA_IN가 연속적으로 입력되는 라이트 동작 수행 후, 펄스폭 400 ns의 프리챠지 커맨드 PCG 입력되는 제 1 동작을 설명한다.
상기 제 1 동작 시에, 상기 스테이트 머신부(240)의 제 1 펄스폭 검출부(43)는 설정된 펄스폭 1 ns 보다 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호의 펄스폭이 큰 경우 제 1 출력 신호 OUT1를 활성화한다. 따라서, 상기 제 1 출력 신호 OUT1는 입력되는 제 2 신호가 반전된 레벨을 가진다. 상기 제 2 펄스폭 검출부(44)는 설정된 펄스폭 10 ns 보다 상기 제 2 신호의 펄스폭이 큰 경우 제 2 출력 신호 OUT2를 활성화한다. 따라서, 상기 제 2 출력 신호 OUT2는 데이터 DATA_IN를 제외한 제 2 신호가 반전된 레벨을 가진다. 상기 제 3 펄스폭 검출부(45)는 설정된 펄스폭 100 ns 보다 상기 제 2 신호의 펄스폭이 큰 경우 제 3 출력 신호 OUT3를 활성화한다. 따라서, 상기 제 3 출력 신호 OUT3는 데이터 DATA_IN 및 라이트 커맨드 WT를 제외한 제 2 신호가 반전된 레벨을 가진다. 상기 제 4 펄스폭 검출부(46)는 설정된 펄스폭 300 ns 보다 상기 제 2 신호의 펄스폭이 큰 경우 제 4 출력 신호 OUT4를 활성화한다. 따라서, 상기 제 4 출력 신호 OUT4는 제 3 출력 신호 OUT3과 동일한 레벨, 즉, 데이터 DATA_IN 및 라이트 커맨드 WT를 제외한 제 2 신호가 반전된 레벨을 가진다.
상기 스테이트 머신부(240)의 고유 신호 출력부(48)는 상기 다수의 펄스폭 검출부(43, 44, 45, 46)의 제 1 내지 제 4 출력 신호 OUT1, OUT2, OUT3, OUT4에 따라, 라이트 커맨드 WT,데이터 DATA_IN 및 프리챠지 커맨드 PCG를 순차적으로 활성화시킨다.
이에 따라,데이터 출력부(260)의 메모리부(262)는 상기 라이트 커맨드 WT에 따라 상기 데이터 DATA_IN의 토글링 횟수를 카운팅한 값을 멀티-비트 Q0, Q1, ..., QN로 저장한다. 이후, 프리챠지 커맨드 PCG의 활성화에 따라 상기 라이트 커맨드 WT가 로직 로우 레벨로 초기화된다.
다음으로, 펄스폭 200 ns 의 리드 커맨드 RD가 입력되고, 이후, 리드 동작이 수행되어 전류 레벨의 제 3 신호가 독출되는 제 2 동작을 설명한다.
상기 제 2 동작 시, 상기 스테이트 머신부(240)의 제 1 내지 제 4 펄스폭 검출부(43, 44, 45, 46)는 단일의 입출력 핀(300)을 통해 입력되는 제 2 신호의 펄스폭을 검출하여 제 1 내지 제 4 출력 신호 OUT1, OUT2, OUT3, OUT4를 생성한다. 이 때, 제 1 내지 제 3 펄스폭 검출부(43, 44, 45)는 입력되는 제 2 신호가 반전된 레벨을 가지는 제 1 내지 제 3 출력 신호 OUT1, OUT2, OUT3를 출력하고, 제 4 펄스폭 검출부(46)는 리드 커맨드 RD를 제외한 제 2 신호가 반전된 레벨을 가지는 제 4 출력 신호 OUT4를 출력한다.
상기 스테이트 머신부(240)의 고유 신호 출력부(48)는 상기 다수의 펄스폭 검출부(43, 44, 45, 46)의 제 1 내지 제 4 출력 신호 OUT1, OUT2, OUT3, OUT4에 따라, 리드 커맨드 RD를 활성화시킨다. 상기 활성화된 리드 커맨드 RD에 따라, 데이터 출력부(260)의 전류 레벨 신호 출력부(264)는 메모리부(262)에 저장된 멀티-비트 Q0, Q1, ..., QN를 상기 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀(300)을 통해 출력한다. 이후, 일정 시간이 경과하면, 리드 리셋 신호 RD_RST를 활성화시켜 상기 리드 커맨드 RD를 초기화한다.
컨트롤러(100)의 수신부(120)는 상기 단일의 입출력 핀(300)으로 입력되는 상기 전류 레벨의 제 3 신호를 입력받아 프로세서(160)으로 전달하고, 상기 프로세서(160)는 상기 제 3 신호의 전류 레벨의 변화를 감지하여 데이터를 복원한다.
한편, 리드 동작 시에는, 상기 리드 커맨드 RD가 로직 하이 레벨로 활성화되어, 상기 데이터 마스킹부(49)가 단일의 입출력 핀(300)을 통해 입력되는 상기 제 2 신호의 입력을 마스킹한다. 따라서, 불필요한 커맨드 신호를 생성을 방지할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 컨트롤러와 메모리 장치 간에 단일의 입출력 핀을 이용하여 외부 컨트롤러로부터 신호를 입력받아 스스로 구동 전압 VDD을 생성하고, 구동 전압 VDD이 일정 전압 이상으로 충전된 후에, 단일의 입출력 핀을 통해 입력되는 신호의 펄스폭에 따라 커맨드 및 데이터를 구분하여 생성하고, 상기 커맨드에 따라 상기 데이터를 전류 레벨의 제 3 신호로 변환하여 출력함으로써 다수의 포트 및/또는 패드 수를 감소하여 면적을 감소시킬 수 있다는 장점이 있다.
또한, 단일의 입출력 핀을 이용하여 외부 컨트롤러로부터 신호를 입력받아 스스로 구동 전압 VDD을 생성하고, 필요한 구동 전압 VDD이 생성된 이후에는, 외부 컨트롤러와의 연결을 차단함으로써 불필요한 전류 소모를 줄일 수 있다는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 컨트롤러 120: 송신부
140: 수신부 160: 프로세서
200: 반도체 장치 220: 셀프 전원 생성부
240: 스테이트 머신부 260: 데이터 출력부
262: 메모리부 264: 전류 레벨 신호 출력부
140: 수신부 160: 프로세서
200: 반도체 장치 220: 셀프 전원 생성부
240: 스테이트 머신부 260: 데이터 출력부
262: 메모리부 264: 전류 레벨 신호 출력부
Claims (20)
- 컨트롤러 및 단일의 입출력 핀을 통해 상기 컨트롤러와 상호 작용을 수행하는 반도체 장치를 구비하는 반도체 시스템에 있어서,
상기 반도체 장치는,
상기 단일의 입출력 핀을 통해 입력되는 제 1 신호를 입력받아 구동 전압을 생성하고, 상기 구동 전압이 일정 전압 이상이 되면, 스타트업 신호를 생성하는 셀프 전원 생성부;
상기 스타트업 신호에 응답하여, 상기 단일의 입출력 핀을 통해 입력되는 제 2 신호의 펄스폭을 감지하고, 상기 제 2 신호의 펄스폭에 따라 커맨드 및 데이터를 구분하여 생성하는 스테이트 머신부; 및
상기 커맨드에 따라 상기 데이터를 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀을 통해 출력하는 데이터 출력부
를 포함하는 반도체 시스템.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 셀프 전원 생성부는,
상기 스타트업 신호에 응답하여 상기 단일의 입출력 핀과의 연결을 차단하는 반도체 시스템. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 스테이트 머신은,
상기 스타트업 신호에 따라 인에이블되는 반도체 시스템.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 셀프 전원 생성부는,
상기 제 1 신호를 입력받아 상기 구동 전압을 생성하는 구동 전압 생성부;
상기 구동 전압이 일정 전압 이상으로 충전되면, 상기 스테이트 머신부를 인에이블시키기 위한 스타트업 신호를 생성하는 스타트업 신호 생성부; 및
상기 스타트업 신호에 응답하여 상기 단일의 입출력 핀과 구동 전압 생성부의 연결을 차단하여, 상기 컨트롤러로부터 제 1 신호가 전달되는 것을 방지하는 차단부
를 포함하는 반도체 시스템.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 컨트롤러는,
상기 단일의 입출력 핀과의 연결이 차단되었음을 감지하여 상기 제 1 신호의 송신을 중지하는 커런트 센서를 포함하는 반도체 시스템.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 스테이트 머신부는,
상기 스타트업 신호에 따라 활성화되며, 각각 설정된 펄스폭 보다 상기 단일의 입출력 핀을 통해 입력되는 제 2 신호의 펄스폭이 큰 경우 해당 출력 신호를 활성화하는 다수의 펄스폭 검출부; 및
상기 다수의 펄스폭 검출부의 출력 신호에 따라, 해당하는 커맨드 및 데이터를 구분하여 출력하는 고유 신호 출력부
를 포함하는 반도체 시스템.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 각 펄스폭 검출부는,
상기 제 2 신호가 비활성화되었을 때, 상기 제 2 신호를 전달하는 비활성상태 전달부;
상기 제 2 신호가 활성화되었을 때, 상기 제 2 신호의 펄스폭이 설정된 펄스폭 보다 큰 경우에만 상기 제 2 신호를 전달하는 활성상태 전달부; 및
상기 비활성상태 전달부 혹은 상기 활성상태 전달부의 출력을 래치하여 출력하는 래치부
를 포함하는 반도체 시스템.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 활성상태 전달부는,
상기 제 2 신호의 펄스폭이 설정된 펄스폭 보다 큰 경우 제어 신호를 활성화하는 제어신호 생성부; 및
상기 제어 신호에 따라 상기 제 2 신호를 전달하는 전달부
를 포함하는 반도체 시스템.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 고유 신호 출력부는,
상기 다수의 펄스폭 검출부의 출력을 입력받아 상기 커맨드 및 데이터를 판별하는 판별부; 및
상기 판별부의 출력을 래치하여 출력하는 출력부
를 포함하는 반도체 시스템.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 스테이트 머신부는,
리드 동작 시, 상기 제 2 신호가 상기 다수의 펄스폭 검출부에 전달되지 않도록 마스킹하는 데이터 마스킹부
를 더 포함하는 반도체 시스템.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 데이터 출력부는,
상기 커맨드에 따라 상기 데이터의 토글링 횟수를 카운팅한 값을 멀티-비트로 저장하는 메모리부; 및
상기 커맨드 및 멀티-비트에 따라 상기 전류 레벨의 제 3 신호를 상기 단일의 입출력 핀을 통해 출력하는 전류 레벨 신호 출력부
를 더 포함하는 반도체 시스템.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 전류 레벨 신호 출력부는,
상기 단일의 입출력 핀과 제 1 노드 사이에 각각 병렬 연결되며, 상기 메모리부로부터 출력되는 멀티-비트 중 해당 비트를 게이트로 각각 입력받아 상기 제 3 신호의 전류 레벨을 조절하여 출력하는 다수의 트랜지스터; 및
상기 커맨드에 따라 상기 제 1 노드로 바이어스 전압을 공급하기 위한 바이어스부
를 포함하는 반도체 시스템.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 메모리부는,
멀티-비트 카운터를 포함하는 반도체 시스템.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 컨트롤러는 입력되는 상기 제 3 신호의 전류 레벨의 변화를 감지하여 데이터를 복원하는 것을 포함하는 반도체 시스템.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 컨트롤러는,
상기 제 1 신호 및 제 2 신호를 드라이빙하여 상기 단일의 입출력 핀으로 출력하는 송신부;
상기 단일의 입출력 핀으로 입력되는 상기 전류 레벨의 제 3 신호를 입력받는 수신부; 및
상기 송신부로 제 1 신호 및 제 2 신호를 출력하고, 상기 수신부로부터 입력되는 제 3 신호의 전류 레벨의 변화를 감지하여 데이터를 복원하는 프로세서
를 포함하는 반도체 시스템.
- 컨트롤러 및 단일의 입출력 핀을 통해 상기 컨트롤러와 상호 작용을 수행하는 반도체 장치를 구비하는 반도체 시스템의 구동 방법에 있어서,
상기 단일의 입출력 핀을 통해 상기 컨트롤러로부터 입력되는 제 1 신호를 상기 반도체 장치가 입력받아 구동 전압을 생성하는 단계;
상기 구동 전압이 일정 레벨에 도달하면, 상기 반도체 장치가 상기 컨트롤러로부터 입력되는 제 2 신호의 펄스폭에 따라 커맨드 및 데이터를 구분하여 생성하는 단계; 및
상기 반도체 장치가 상기 커맨드에 따라 상기 데이터를 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀으로 출력하는 단계
를 포함하는 반도체 시스템의 구동 방법.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 컨트롤러가 입력되는 상기 제 3 신호의 전류 레벨의 변화를 감지하여 데이터를 복원하는 단계
를 더 포함하는 반도체 시스템의 구동 방법.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 반도체 장치는, 상기 구동 전압이 일정 레벨에 도달하면, 상기 단일의 입출력 핀과의 연결을 차단하여, 상기 컨트롤러로부터 제 1 신호가 전달되는 것을 방지하고,
상기 컨트롤러는, 상기 단일의 입출력 핀과의 연결이 차단되었음을 감지하여 제 1 신호의 송신을 중지하는 반도체 시스템의 구동 방법.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 반도체 장치가 상기 컨트롤러로부터 입력되는 제 2 신호의 펄스폭에 따라 커맨드 및 데이터를 구분하여 생성하는 단계는,
설정된 펄스폭 보다 상기 단일의 입출력 핀을 통해 입력되는 제 2 신호의 펄스폭이 큰 경우 감지 신호를 활성화하는 단계;
상기 감지 신호를 입력받아 상기 커맨드 및 데이터를 판별하는 단계; 및
상기 판별 결과를 래치하여 출력하는 단계
를 포함하는 반도체 시스템의 구동 방법.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 반도체 장치가 상기 커맨드에 따라 상기 데이터를 전류 레벨의 제 3 신호로 변환하여 상기 단일의 입출력 핀으로 출력하는 단계는,
라이트 동작 시, 상기 커맨드에 따라 상기 데이터의 토글링 횟수를 카운팅한 값을 멀티-비트로 저장하는 단계; 및
리드 동작 시, 상기 커맨드 및 멀티-비트에 따라 상기 전류 레벨의 제 3 신호를 상기 단일의 입출력 핀으로 출력하는 단계
를 포함하는 반도체 시스템의 구동 방법.
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|---|---|---|---|
| KR1020130075442A KR101997147B1 (ko) | 2013-06-28 | 2013-06-28 | 반도체 시스템 |
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|---|---|---|---|
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