CN114185420A - 用于掉电模式的稳定控制的半导体器件 - Google Patents

Abstract

本申请公开了用于掉电模式的稳定控制的半导体器件。半导体器件包括：第一缓冲电路，其被配置为响应于第一选择信号而在掉电模式下接收芯片选择信号；第二缓冲电路，其被配置为响应于第一选择信号而在激活模式下接收芯片选择信号；电源电路，其被配置为：响应于第二选择信号而在激活模式下向多个逻辑元件供应外部电力，以及响应于第二选择信号而在掉电模式下不向多个逻辑元件供应外部电力；以及选择控制电路，其被配置为：在掉电模式下使第二选择信号的逻辑电平在经由第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使第一选择信号的逻辑电平在第一芯片选择信号的接着的第二边沿处转变，以从掉电模式退出并进入激活模式。

Description

用于掉电模式的稳定控制的半导体器件

相关申请的交叉引用

本申请要求于2020年9月14日提交的申请号为10-2020-0117661的韩国专利申请的权益，其全部内容通过引用合并于此。

技术领域

各个实施例涉及半导体器件，并更具体地，涉及用于掉电模式的稳定控制的半导体器件。

背景技术

近来，响应于市场需求，已经开发出具有更小尺寸、更长运行时间、更大容量和更多功能的电子产品。便携式电子产品的另一个畅销的特点是低功耗。低功耗和小型化尤其重要。因此，正在开发在此类产品中使用的半导体器件以实现低功耗和小型化。

通过对生产具有较低电源电压的电路的制造工艺的改进，可能已经使半导体器件小型化。然而，可能引起下面的问题，即，在掉电模式下泄漏电流增大，以及在激活模式下不能提高运行速度。为了解决这些问题，已经提出了功率门控技术。

在功率门控技术中，具有相对高的阈值电压的MOS(金属氧化物半导体)晶体管串联耦接在电源电压(或接地电压)与逻辑电路之间，使得：MOS晶体管在激活模式(上电模式)下被导通以将电源电压(或接地电压)供应给具有相对低阈值电压的逻辑电路，从而提高逻辑电路的操作速度，以及MOS晶体管在掉电模式下被关断以将逻辑电路从电源电压(或接地电压)切断，从而减小逻辑电路的泄漏电流(亚阈值电流)。

特别地，功率门控技术在减少用于便携式电器(其处于掉电模式的时间比处于激活模式的时间更长)的大规模集成(LSI)芯片的功率消耗方面特别有用。如果使用了应用这种功率门控技术的电力网络，则可以在掉电模式下有效地抑制泄漏电流，并且可以在激活模式下通过流过适当电平的电流来提高逻辑电路的运行速度。

发明内容

各种实施例针对一种能够防止在退出掉电模式并且进入激活模式的过程中发生功率门控误差的半导体器件。

在一个实施例中，一种半导体器件可以包括：第一缓冲电路，其被配置为响应于第一选择信号而在掉电模式下接收芯片选择信号；第二缓冲电路，其被配置为响应于第一选择信号而在激活模式下接收芯片选择信号；电源电路，其被配置为响应于第二选择信号而在激活模式下将外部电力供应给多个逻辑元件，以及响应于第二选择信号而在掉电模式下不将外部电力供应给多个逻辑元件；以及选择控制电路，其被配置为在掉电模式下使第二选择信号的逻辑电平在经由第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使第一选择信号的逻辑电平在第一芯片选择信号的接着的第二边沿处转变，以从掉电模式退出并进入激活模式。

选择控制电路可以包括：检测电路，其被配置为在掉电模式下检测第一芯片选择信号的第一边沿和第二边沿；以及选择信号发生电路，其被配置为响应于检测电路的输出信号和对应于掉电模式的掉电命令来产生第一选择信号和第二选择信号。

检测电路可以包括：第一边沿检测电路，其被配置为通过在掉电模式下检测第一芯片选择信号的第一边沿来产生第一边沿检测信号；以及第二边沿检测电路，其被配置为通过在掉电模式下响应于第一边沿检测信号而检测第一芯片选择信号的第二边沿来产生第二边沿检测信号。

选择信号发生电路可以包括：第一选择信号发生电路，其被配置为响应于第二边沿检测信号而将第一选择信号设置为第一逻辑电平；以及第二选择信号发生电路，其被配置为响应于第一边沿检测信号而将第二选择信号设置为第一逻辑电平。

选择控制电路可以响应于掉电命令而通过使第一选择信号的逻辑电平转变以及然后通过在第一选择信号的逻辑电平转变之后经过设定量的时间使第二选择信号的逻辑电平转变来从激活模式进入掉电模式。

第一选择信号发生电路可以响应于掉电命令而将第一选择信号设置为第二逻辑电平，以及第二选择信号发生电路可以响应于掉电命令而在第一选择信号被设置成第二逻辑电平之后经过设定量的时间将第二选择信号设置为第二逻辑电平。

第一缓冲电路可以在第一选择信号被设置为第二逻辑电平的时段期间通过缓冲从外部接收的芯片选择信号来输出第一芯片选择信号，而可以在第一选择电路被设置为第一逻辑电平的时段期间被禁止，以及第二缓冲电路可以在第一选择信号被设置为第一逻辑电平的时段期间通过缓冲从外部接收的芯片选择信号来输出第二芯片选择信号，而可以在第一选择信号被设置为第二逻辑电平的时段期间被禁止。

电源电路可以在第二选择信号被设置为第一逻辑电平的时段期间通过使外部电力线与虚拟电力线耦接来将外部电力供应给多个逻辑元件，而可以在第二选择信号被设置为第二逻辑电平的时段期间通过切断外部电力线与虚拟电力线的耦接来阻止将外部电力供应给多个逻辑元件。

在一个实施例中，一种半导体器件可以包括：第一缓冲电路，其被配置为响应于第一选择信号而在第一掉电模式或第二掉电模式下接收芯片选择信号；第二缓冲电路，其被配置为响应于第一选择信号而在激活模式下接收芯片选择信号；电源电路，其被配置为响应于第二选择信号而在激活模式下将外部电力供应给多个逻辑元件，以及响应于第二选择信号而在第一掉电模式或第二掉电模式下不将外部电力供应给多个逻辑元件；以及选择控制电路，其被配置为在第一掉电模式或第二掉电模式下使第二选择信号的逻辑电平在经由第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使第一选择信号的逻辑电平在第一芯片选择信号的接着的第二边沿处转变，以从掉电模式退出并进入激活模式。在第一掉电模式下，选择控制电路可以接收经由第一缓冲电路第一次接收到的芯片选择信号作为第一芯片选择信号。在第二掉电模式下，选择控制电路可以接收经由第一缓冲电路第一次接收到的芯片选择信号作为第三芯片选择信号，以及可以接收在第二掉电模式下经由第一缓冲电路第二次接收到的芯片选择信号作为第一芯片选择信号。

选择控制电路可以包括：检测电路，其被配置为在第一掉电模式下检测第一芯片选择信号的第一边沿和第二边沿，以及在第二掉电模式下检测第三芯片选择信号的边沿以及第一芯片选择信号的第一边沿和第二边沿；以及选择信号发生电路，其被配置为响应于检测电路的输出信号、与第一掉电模式对应的第一掉电命令和与第二掉电模式对应的第二掉电命令来产生第一选择信号和第二选择信号。

检测电路可以包括：第一边沿检测电路，其被配置为通过在第一掉电模式或第二掉电模式下检测第一芯片选择信号的第一边沿来产生第一边沿检测信号，以及通过在第二掉电模式下检测第三芯片选择信号的第一边沿来产生第三边沿检测信号；以及第二边沿检测电路，其被配置为通过在第一掉电模式或第二掉电模式下响应于第一边沿检测信号而检测第一芯片选择信号的第二边沿来产生第二边沿检测信号。

选择信号发生电路可以包括：第一选择信号发生电路，其被配置为响应于第二边沿检测信号而将第一选择信号设置为第一逻辑电平；以及第二选择信号发生电路，其被配置为响应于第一边沿检测信号而将第二选择信号设置为第一逻辑电平。

选择控制电路可以响应于第一掉电命令或第二掉电命令而通过使第一选择信号的逻辑电平转变以及然后通过在第一选择信号的逻辑电平转变之后经过设定量的时间使第二选择信号的逻辑电平转变来从激活模式进入第一掉电模式或第二掉电模式。

第一选择信号发生电路可以响应于第一掉电命令或第二掉电命令而将第一选择信号设置为第二逻辑电平，以及第二选择信号发生电路可以响应于第一掉电命令或第二掉电命令而在第一选择信号被设置为第二逻辑电平之后经过设定量的时间将第二选择信号设置为第二逻辑电平。

第一缓冲电路可以在第一选择信号被设置为第二逻辑电平的时段期间通过缓冲从外部接收的芯片选择信号来输出第三芯片选择信号或第一芯片选择信号，而可以在第一选择信号被设置为第一逻辑电平的时段期间被禁止，以及第二缓冲电路可以在第一选择信号被设置为第一逻辑电平的时段期间通过缓冲从外部接收的芯片选择信号来输出第二芯片选择信号，而可以在第一选择信号被设置为第二逻辑电平的时段期间被禁止。

电源电路可以在第二选择信号被设置为第一逻辑电平的时段期间通过使外部电力线与虚拟电力线耦接来将外部电力供应给多个逻辑元件，而可以在第二选择信号被设置为第二逻辑电平的时段期间通过切断外部电力线与虚拟电力线的耦接来阻止将外部电力供应给多个逻辑元件。

选择控制电路还可以包括：检测操作选择电路，其被配置为：产生被初始化为第一状态的检测选择信号，以及在响应于第二掉电命令而使检测选择信号转变为第二状态之后，响应于第二边沿检测信号而使检测选择信号转变为第一状态。

检测电路可以在第一掉电模式下响应于第一状态的检测选择信号来执行操作。检测电路可以在第二掉电模式下响应于第二状态的检测选择信号来执行操作。

选择控制电路还可以包括：内部操作选择电路，其被配置为：产生被初始化为第三状态的内部选择信号，以及在响应于第二掉电命令而使内部选择信号转变为第四状态之后，响应于第三边沿检测信号而使内部选择信号转变为第三状态。

半导体器件还可以包括：内部电路，其被配置为：响应于第三状态的内部选择信号而被使能，以及响应于第四状态的内部选择信号而被禁止。

在一个实施例中，一种半导体器件可以包括：功率门控电路，其被配置为响应于第二选择信号而变为激活的和工作的；以及功率门控控制电路，其被配置为控制功率门控电路的激活，并且包括：第一电路，其被配置为：在激活模式下保持激活，而在掉电模式下保持被去激活，以及响应于第一选择信号而退出掉电模式并进入激活模式；以及第二电路，其被配置为：在掉电模式下在控制信号的第一边沿处提供第二选择信号，并在控制信号的紧接着第一边沿的第二边沿处提供第一选择信号。

根据本公开的实施例，通过在半导体器件退出掉电模式并进入激活模式的过程期间控制功率门控电路的工作时间在进入激活模式之前发生，能够防止在半导体器件中发生功率门控误差。

由此，能够稳定地控制半导体器件的掉电模式操作。

附图说明

图1是示出之字形功率门控技术的视图。

图2是示出根据本公开的实施例的包括半导体器件的电子系统的配置的视图。

图3是示出根据本公开的实施例的应用于半导体器件的功率门控系统的配置的视图。

图4是示出根据本公开的实施例的功率门控系统的第一实施例的视图。

图5是示出根据本公开的实施例的功率门控系统的第二实施例的视图。

图6是诸如图5所示的功率门控系统的组件之中的检测电路的详细电路图。

图7是诸如图5所示的功率门控系统的组件之中的选择信号发生电路的详细电路图。

图8是诸如图5所示的功率门控系统的组件之中的检测操作选择电路的详细电路图。

图9是诸如图5所示的功率门控系统的组件之中的内部操作选择电路的详细电路图。

图10是诸如图5所示的功率门控系统的组件之中的时钟使能控制电路的详细电路图。

图11是诸如图5所示的功率门控系统的组件之中的时钟门控电路的详细电路图。

图12是诸如图5所示的功率门控系统的组件之中的命令传送电路的详细电路图。

图13是示出诸如图5所示的功率门控系统的操作的时序图。

具体实施方式

下面参考附图更详细地描述本公开的各种示例。然而，可以以不同的方式体现本技术的方面和特征以形成其他实施例，包括任何公开的实施例的变型。因此，所公开的技术不应被解释为限于本文中所阐述的实施例。相反，提供了所描述的实施例，使得本公开是透彻和完整的，并将本公开完全传达给该技术所属领域的技术人员。在整个本公开中，贯穿本公开的各个附图和示例，相同的附图标记指代相同的部分。要注意，对“一个实施例”、“另一实施例”等的提及不一定仅意味着一个实施例，并且对任何这样的短语的不同提及不一定是针对(一个或多个)相同实施例的。当在本文中使用时，术语“实施例”未必指代所有实施例。

将理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于标识各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个具有相同或相似名称的元件区分开。因此，在一个实例中的第一元件可以在另一实例中被称为第二元件或第三元件，而不指示元件本身的任何改变。

附图不一定按比例绘制，并且在某些情况下，比例可能已被夸大以便清楚地说明实施例的特征。当一个元件被称为连接或耦接至另一元件时，应当理解，前者可以直接连接或耦接至后者，或者可以经由其间的一个或多个居间元件而电连接或耦接至后者。另外，还将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或多个居间元件。

本文中所使用的术语仅是出于描述特定实施例的目的，并不旨在限制所公开的技术。如本文所使用的，单数形式旨在包括复数形式，反之亦然，除非上下文另外明确指出。类似地，数量词“一”和“一个”表示一个或多个，除非从语言或上下文中可以清楚地看出仅意指是一个。

将进一步理解的是，当在本说明书中使用时，术语“包括”、“包含”、“包括有”和“包含有”指定存在所述元件并且不排除一个或多个其他元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项的任何组合和所有组合。

除非另有定义，否则本文中所使用的包括技术术语和科学术语在内的所有术语具有与本公开所属技术领域的普通技术人员中的一个通常所理解的相同的含义。还将理解的是，诸如在常用词典中定义的术语应该被解释为具有与其在本公开和相关技术的上下文中的含义一致的含义，而不是被理想化或过度形式化地被解释。

在以下描述中，阐述了许多具体细节以便提供对技术的透彻理解。可以在没有某些或所有这些具体细节的情况下实践该技术。在其他情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地使技术模糊。

还应注意，在某些情况下，如对相关领域的技术人员显而易见的，结合一个实施例描述的特征或元件可以单独使用或与另一实施例的其他特征或元件组合使用，除非另外具体指示。

下面参考附图详细描述本公开的实施例，其中，相似的附图标记指代相似的元件。

图1是示出之字形功率门控技术的视图。

参考图1，为了解释作为一种类型的功率门控技术的之字形功率门控技术，示出了通过应用该之字形功率门控技术而将功率供应给半导体器件中的逻辑元件3和4的电路示例(统称为元件1、2、5、6、7和8)。

详细地，应用了之字形功率门控技术的电路可以包括PMOS(P沟道金属氧化物半导体)晶体管1、NMOS(N沟道金属氧化物半导体)晶体管2、供应了电源电压VDD的线5、虚拟电源电压(VDDV)线6、虚拟接地电压(VSSV)线7、以及供应了接地电压VSS的线8。

电源电压VDD和虚拟电源电压VDDV通过PMOS晶体管1被施加到电路，并且接地电压VSS和虚拟接地电压VSSV通过NMOS晶体管2被施加到电路。可以响应于选择信号PG和PGB来分别控制PMOS晶体管1和NMOS晶体管2。依据电路是否已进入掉电模式来设置每个这样的信号的逻辑电平。

在激活模式下，从半导体器件中的逻辑元件3和4输出的信号的逻辑电平可以不是固定的，并且随着PMOS晶体管1和NMOS晶体管2被导通，电源电压VDD和接地电压VSS可以被供应给逻辑元件3和4。另一方面，在掉电模式下，从半导体器件中的逻辑元件3和4输出的信号的逻辑电平可以是固定的，并且随着PMOS晶体管1和NMOS晶体管2被关断，可以减小来自逻辑元件3和4的泄漏电流。

在图1示出的实施例中，逻辑元件3可以直接耦接至虚拟电源电压线6和接地电压线8，且可以使用接地电压VSS来操作，并且逻辑元件4可以直接耦接至电源电压线5和虚拟接地电压线7，且可以使用电源电压VDD来操作。对于每个逻辑元件，可以依据在掉电模式下由该逻辑元件输出的信号的逻辑电平来判断其是耦接至电源电压还是耦接至接地电压。

例如，第一逻辑元件3可以被配置为使得在掉电模式下输出低逻辑电平“0”。第一逻辑元件3通过虚拟电源电压线6耦接至PMOS晶体管1的漏极。因此，第一逻辑元件3的泄漏电流可能会在产生被固定为低逻辑电平“0”的输出信号的过程中发生，并且在掉电模式下PMOS晶体管1被关断时会有效地减小。由于第一逻辑元件3直接耦接至被供应了接地电压VSS的线8，所以即使在掉电模式下PMOS晶体管1和NMOS晶体管2被关断时，也可以保持固定为低逻辑电平“0”的输出信号的值。

同样地，第二逻辑元件4可以被配置为使得在掉电模式下输出高逻辑电平“1”。第二逻辑元件4通过虚拟接地电压线7耦接至NMOS晶体管2的漏极。因此，第二逻辑元件4的泄漏电流可能在产生被固定为高逻辑电平“1”的输出信号的过程中发生，并且在掉电模式下NMOS晶体管2被关断时会有效地减小。由于第二逻辑元件4直接耦接至被供应了电源电压VDD的线5，所以即使在掉电模式下PMOS晶体管1和NMOS晶体管2被关断时，也可以保持被固定为高逻辑电平“1”的输出信号的值。

如上所述，在将之字形功率门控电路(统称为元件1、2、5、6、7和8)应用于半导体器件中的逻辑元件3和4的情况下，在掉电模式下泄漏电流的发生可以被最小化，并且可以将从逻辑元件3和4中的每个逻辑元件输出的信号的逻辑电平保持在期望的状态。

然而，当PMOS晶体管1和NMOS晶体管2响应于半导体器件退出掉电模式并进入激活模式而从关断状态切换到导通状态时，如果半导体器件中的逻辑元件3和4在切换到导通状态之后经过了足够时间之前开始操作，则可能会发生功率门控误差。

也就是说，随着PMOS晶体管1和NMOS晶体管2被切换到导通状态，第一逻辑元件3通过虚拟电源电压线6耦接至被供应了电源电压VDD的线5，并且第二逻辑元件4通过虚拟接地电压线7耦接至被供应了接地电压VSS的线8，但是当等待时间不足并且因此虚拟电源电压线6和虚拟接地电压线7处于浮置状态时，可能会产生浮置电流，并且逻辑元件3和4可能会异常操作。

因此，根据本公开的实施例的半导体器件可以控制选择信号PG或PGB的逻辑电平在进入激活模式之前(或者在从掉电模式退出之前)转变，从而防止虚拟电源电压线6和虚拟接地电压线7处于浮置状态。选择信号PG和PGB可以分别控制在应用了之字形功率门控技术的电路中的PMOS晶体管1和NMOS晶体管2的导通/关断。

图2是示出根据本公开的实施例的包括半导体器件的电子系统的配置的视图。

参考图2，电子系统10可以包括半导体存储器件20和处理器30。半导体存储器件20可以包括存储器件以及各种其他类型的电子半导体器件。

电子系统10可以以SoC(片上系统)的形式来配置。处理器30可以包括CPU(中央处理单元)或GPU(图形处理单元)。

处理器30可以包括处理器核31和控制器32。

处理器核31可以向控制器32提供各种命令CMD和地址ADD，以用于控制半导体存储器件20。

控制器32可以通过根据从处理器核31提供的命令CMD和地址ADD而向半导体存储器件20提供电源电压VDD和接地电压VSS、芯片选择信号CS和命令/地址信号CA<0:N>来控制半导体存储器件20。

控制器32可以向半导体存储器件20传送数据DQ，并从半导体存储器件20接收数据DQ。

半导体存储器件20可以包括存储器核21、数据处理电路22和控制电路23。

存储器核21可以包括多个单位存储区(例如存储体BK)以及用于向存储体BK输入数据和从存储体BK输出数据的电路。

数据处理电路22可以执行与在存储器核21和控制器32之间的数据输入/输出有关的操作。

控制电路23可以根据从处理器30的控制器32提供的芯片选择信号CS和命令/地址信号CA<0:N>来控制半导体存储器件20的数据读取/写入操作和与功率门控相关的操作。

图3是示出根据本公开的实施例的应用于半导体器件的功率门控系统的配置的视图。

功率门控系统100可以被配置在例如图2的半导体存储器件20中。

参考图3，功率门控系统100可以包括功率门控控制电路101和逻辑电路区102。

包括在功率门控系统100中的逻辑电路区102可以包括：逻辑元件3和4；以及通过应用之字形功率门控技术而向上面参考图1所描述的半导体器件中的逻辑元件3和4供应电力的电路。

因此，逻辑电路区102中的逻辑元件3和4输出具有在半导体存储器件20的掉电模式下被固定为特定值的逻辑电平的信号。

如以上参考图1所述，可以依据将选择信号PG和PGB分别施加到晶体管1和晶体管2的栅极来切断对逻辑电路区102中的逻辑元件3和4的功率供应。

因此，包括在功率门控系统100中的、用于控制逻辑电路区102的功率门控操作的功率门控控制电路101可以依据芯片选择信号CS、命令/地址信号CA<0:N>和时钟信号CLK来判断是否进入掉电模式，并且可以依据是否进入掉电模式而产生处于特定逻辑电平的选择信号PG或PGB。

图4是示出根据本公开的实施例的功率门控系统的第一实施例的视图。

参考图4，示出了根据功率门控系统100的第一实施例的包括在功率门控系统100中的功率门控控制电路101和逻辑电路区102的详细配置。

首先，功率门控控制电路101可以包括第一缓冲电路410、第二缓冲电路420、第三缓冲电路430、时钟缓冲电路440、选择控制电路450、时钟使能控制电路460、命令解码器470、时钟门控电路480和命令传送电路490。选择控制电路450可以包括检测电路452和选择信号发生电路454。检测电路452可以包括第一边沿检测电路4521和第二边沿检测电路4522。选择信号发生电路454可以包括第一选择信号发生电路4541和第二选择信号发生电路4542。

此外，逻辑电路区102可以包括逻辑元件3和4以及向逻辑元件3和4供应电力的电路(统称为元件1、2、5、6、7和8)。供应电力的电路可以包括电源电路1和2、供应了电源电压VDD的线5、虚拟电源电压(VDDV)线6、虚拟接地电压(VSSV)线7和供应了接地电压VSS的线8。

详细地，第一缓冲电路410可以响应于第一选择信号PDEB而在掉电模式下接收芯片选择信号CS。换句话说，第一缓冲电路410可以在第一选择信号PDEB被设置为第二逻辑电平的时段期间通过对芯片选择信号CS进行缓冲来输出第一芯片选择信号CS_CMOS，并且可以在第一选择信号PDEB被设置为第一逻辑电平的时段期间被禁止。例如，由于第一缓冲电路410在负的第一选择信号PDEB具有第一逻辑电平的时段期间操作并且不会在负的第一选择信号PDEB具有第二逻辑电平的时段期间操作，所以第一缓冲电路410可以在掉电模式下输出第一芯片选择信号CS_CMOS，并且可以在激活模式下不接收芯片选择信号CS。在掉电模式下供应给第一缓冲电路410的芯片选择信号CS或第一芯片选择信号CS_CMOS可以指示功率门控系统100退出掉电模式并进入激活模式。根据本发明的实施例，第二选择信号PG或PGB的逻辑电平在第一芯片选择信号CS_CMOS的上升沿处转变，以使逻辑电路区102中的PMOS晶体管1和NMOS晶体管2导通。根据本发明的实施例，第一选择信号PDE或PDEB的逻辑电平在第一芯片选择信号CS_CMOS的上升沿之后的下降沿处转变，以控制功率门控系统100从掉电模式退出并进入激活模式。根据实施例，在逻辑电路区102中的PMOS晶体管1和NMOS晶体管2被导通之后，功率门控系统100可以退出掉电模式并且进入激活模式。因此，根据实施例，可以确保足够的时间以防止虚拟电源电压线6和虚拟接地电压线7浮置，并因此防止逻辑元件3和4异常操作。

作为参考，‘第一逻辑电平’与‘第二逻辑电平’是相反的。也就是说，两个逻辑电平中的一个是‘高’，并且另一个是‘低’。在本公开中，正的选择信号指示两个逻辑电平中的一个，且负的选择信号指示另一个逻辑电平。例如，正的第一选择信号PDE或PDEB具有第一逻辑电平，例如‘高’，而负的第一选择信号PDE或PDEB具有第二逻辑电平，例如‘低’。

第二缓冲电路420可以响应于第一选择信号PDE或PDEB而在激活模式下接收芯片选择信号CS。换句话说，第二缓冲电路420可以在第一选择信号PDE被设置为第一逻辑电平的时段期间通过缓冲从外部源接收的芯片选择信号CS来输出第二芯片选择信号CS_DIFF，并且可以在第一选择信号PDE被设置为第二逻辑电平的时段期间被禁止。例如，由于第二缓冲电路420在正的第一选择信号PDE具有第一逻辑电平的时段期间工作，而在正的第一选择信号PDE具有第二逻辑电平的时段期间不工作，所以第二缓冲电路420可以在激活模式下通过接收芯片选择信号CS来输出第二芯片选择信号CS_DIFF，而在掉电模式下可以不接收芯片选择信号CS。

作为参考，尽管在附图中没有具体示出，但是第一缓冲电路410可以由CMOS(互补金属氧化物半导体)来实现。第二缓冲电路420可以由差分放大器来实现。

第三缓冲电路430可以响应于第一选择信号PDE而在激活模式下接收命令/地址信号CA<0:N>。例如，由于第三缓冲电路430在正的第一选择信号PDE具有第一逻辑电平的时段期间工作并且在正的第一选择信号PDE具有第二逻辑电平的时段期间不工作，因此第三缓冲电路430可以在激活模式下接收命令/地址信号CA<0:N>，而在掉电模式下可以不接收命令/地址信号CA<0:N>。

时钟缓冲电路440可以接收时钟CLK和CLKB。即，时钟缓冲电路440可以在激活模式和掉电模式两者下接收时钟CLK和CLKB。

时钟门控电路480可以响应于经由时钟缓冲电路440接收到的时钟BUF_CLK和时钟使能信号CLKEN而产生第一内部时钟ISCLK和第二内部时钟ICSCLKRB，所述第一内部时钟ISCLK在激活模式和掉电模式下都触发，所述第二内部时钟ICSCLKRB在激活模式下触发而在掉电模式下通过被固定到特定逻辑电平而不触发。

在掉电模式下，选择控制电路450可以使第二选择信号PG、PGB的逻辑电平在经由第一缓冲电路410接收的第一芯片选择信号CS_CMOS的第一边沿处转变，并且然后使第一选择信号PDE和PDEB的逻辑电平在紧接在第一芯片选择信号CS_CMOS的第一边沿之后的第一芯片选择信号CS_CMOS的第二边沿处转变。以这种方式，通过使第一选择信号PDE、PDEB的逻辑电平在第一芯片选择信号CS_CMOS的第二边沿处转变，选择控制电路450可以在进入激活模式之前(或从掉电模式退出之前)使第二选择信号PG、PGB的逻辑电平转变，即，在第一芯片选择信号CS_CMOS中产生第一边沿时使第二选择信号PG、PGB的逻辑电平转变。选择控制电路450可以在激活模式下保持复位状态，以便在激活模式下不发生故障。例如，选择控制电路450可以通过在正的第一选择信号PDE、PDEB具有第一逻辑电平的时段期间保持复位状态而在激活模式下不发生故障。

时钟使能控制电路460可以响应于在激活模式下经由第二缓冲电路420接收的第二芯片选择信号CS_DIFF和在时钟门控电路480中产生的第一内部时钟ISCLK而产生命令选择码信号ICSRR和时钟使能信号CLKEN。

命令解码器470可以响应于在激活模式下经由第三缓冲电路430接收的命令/地址信号BUF_CA<0:N>和在时钟使能控制电路460中产生的命令选择码信号ICSRR来产生多个命令(未示出)。具体地，命令解码器470可以产生用于判断是否进入掉电模式的掉电命令PD_CMD。

命令传送电路490可以通过使在命令解码器470中产生的掉电命令PD_CMD同步于在时钟门控电路480中产生的第一内部时钟ISCLK而将掉电命令PD_E传送到选择控制电路450。

进一步地，如以上参考图1所述的，逻辑电路区102可以包括逻辑元件3和4以及向逻辑元件3和4供应电力的电路(统称为元件1、2、5、6、7和8)。

如以上参考图1所述的，供应电力的电路可以包括PMOS晶体管1、NMOS晶体管2、被供应了电源电压VDD的线5、虚拟电源电压(VDDV)线6、虚拟接地电压(VSSV)线7以及被供应了接地电压VSS的线8。换句话说，图4所示的电源电路1、2包括PMOS晶体管1和NMOS晶体管2，它们响应于从功率门控控制电路101输入的第二选择信号PG或PGB而将外部电力VDD或VSS有选择地供应给逻辑元件3和4。

因此，在第二选择信号PG或PGB被设置为第一逻辑电平的时段期间，电源电路1和2可以通过使被供应了电源电压VDD的线5与虚拟电源电压(VDDV)线6耦接并使被供应了接地电压VSS的线8与虚拟接地电压(VSSV)线7耦接来向逻辑元件3和4供应外部电力VDD和VSS。相反，在第二选择信号PG或PGB被设置为第二逻辑电平的时段期间，电源电路1和2可以通过切断被供应了电源电压VDD的线5与虚拟电源电压(VDDV)线6的耦接并切断被供应了接地电压VSS的线8与虚拟接地电压(VSSV)线7的耦接而不向逻辑元件3和4供应外部电力VDD和VSS。将第二选择信号PG或PGB设置为第一逻辑电平可以意指将正的第二选择信号PG或PGB设置为第一逻辑电平，并将负的第二选择信号PG或PGB设置为第二逻辑电平。相反，将第二选择信号PG或PGB设置为第二逻辑电平可以意指将正的第二选择信号PG或PGB设置为第二逻辑电平，并将负的第二选择信号PG或PGB设置为第一逻辑电平。

更详细地，该选择控制电路450可以包括检测电路452和选择信号发生电路454。

检测电路452可以在掉电模式下检测第一芯片选择信号CS_CMOS的边沿。检测电路452可以在激活模式下保持复位状态，以便在激活模式下不发生故障。例如，通过在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间保持复位状态，检测电路452可以在激活模式下不发生故障。

选择信号发生电路454可以响应于检测电路452的输出信号PDX_POST和PDX_CLKEN以及经由命令传送电路490传送的掉电命令PD_E来产生第一选择信号PDE或PDEB和第二选择信号PG或PGB。根据掉电命令PD_E，功率门控系统100可以进入掉电模式。

检测电路452可以包括第一边沿检测电路4521和第二边沿检测电路4522。

第一边沿检测电路4521可以通过在掉电模式下检测第一芯片选择信号CS_CMOS的第一边沿来产生第一边沿检测信号PDX_POST。第一边沿检测电路4521可以在激活模式下保持复位状态，以便在激活模式下不发生故障。例如，通过在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间保持复位状态，第一边沿检测电路4521可以在激活模式下不发生故障。

第二边沿检测电路4522可以通过在掉电模式下响应于第一边沿检测信号PDX_POST而检测第一芯片选择信号CS_CMOS的第二边沿来产生第二边沿检测信号PDX_CLKEN。第二边沿检测电路4522可以在激活模式下保持复位状态，以便在激活模式下不发生故障。例如，通过在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间保持复位状态，第二边沿检测电路4522可以在激活模式下不发生故障。

作为参考，‘第一边沿’和‘第二边沿’可以意指在上升和下降方面彼此相反的边沿。例如，在第一边沿是从逻辑‘低’电平转变为逻辑‘高’电平的上升沿的情况下，第二边沿可以是从逻辑‘高’电平转变为逻辑‘低’电平的下降沿。相反，在第一边沿是从逻辑‘高’电平转变为逻辑‘低’电平的下降沿的情况下，第二边沿可以是从逻辑‘低’电平转变为逻辑‘高’电平的上升沿。

选择信号发生电路454可以包括第一选择信号发生电路4541和第二选择信号发生电路4542。

第一选择信号发生电路4541可以响应于在第二边沿检测电路4522中产生的第二边沿检测信号PDX_CLKEN来将第一选择信号PDE或PDEB设置为第一逻辑电平。将第一选择信号PDE或PDEB设置为第一逻辑电平可以意指正的第一选择信号PDE或PDEB被设置为第一逻辑电平，而负的第一选择信号PDE或PDEB被设置为第二逻辑电平。

第二选择信号发生电路4542可以响应于在第一边沿检测电路4521中产生的第一边沿检测信号PDX_POST来将第二选择信号PG或PGB设置为第一逻辑电平。将第二选择信号PG或PGB设置为第一逻辑电平可以意指正的第二选择信号PG或PGB被设置为第一逻辑电平，而负的第二选择信号PG或PGB被设置为第二逻辑电平。

选择控制电路450可以在激活模式下响应于掉电命令PD_CMD来使第一选择信号PDE或PDEB转变，并且然后可以在第一选择信号PDE或PDEB的转变之后经过设定量的时间使第二选择信号PG或PGB转变。以这种方式，通过响应于掉电命令PD_CMD来使第一选择信号PDE或PDEB的逻辑电平转变，选择控制电路450可以在进入掉电模式(或从激活模式退出)之后经过设定量的时间使第二选择信号PG或PGB的逻辑电平转变。

更详细地，包括在选择控制电路450中的第一选择信号发生电路4541可以响应于掉电命令PD_CMD而将第一选择信号PDE或PDEB设置为第二逻辑电平。将第一选择信号PDE或PDEB设置为第二逻辑电平可以意指将正的第一选择信号PDE或PDEB设置为第二逻辑电平，而将负的第一选择信号PDE或PDEB设置为第一逻辑电平。

包括在选择控制电路450中的第二选择信号发生电路4542可以响应于掉电命令PD_CMD而在第一选择信号PDE或PDEB被设置为第二逻辑电平之后经过设定量的时间将第二选择信号PG或PGB设置为第二逻辑电平。将第二选择信号PG或PGB设置为第二逻辑电平可以意指将正的第二选择信号PG或PGB设置为第二逻辑电平，而将负的第二选择信号PG或PGB设置为第一逻辑电平。

图5是示出根据本公开的实施例的功率门控系统的第二实施例的视图。

参考图5，示出了根据功率门控系统100的第二实施例的功率门控系统100中的功率门控控制电路101和逻辑电路区102的详细配置。

首先，功率门控控制电路101可以包括第一缓冲电路510、第二缓冲电路420、第三缓冲电路530、时钟缓冲电路440、选择控制电路550、时钟使能控制电路460、命令解码器570、时钟门控电路480和命令传送电路590。选择控制电路550可以包括检测电路552、选择信号发生电路554、检测操作选择电路556和内部操作选择电路558。检测电路552可以包括第一边沿检测电路5521和第二边沿检测电路5522。选择信号发生电路554可以包括第一选择信号发生电路5541和第二选择信号发生电路5542。

此外，逻辑电路区102可以包括逻辑元件3和4以及向逻辑元件3和4供应电力的电路(统称为元件1、2、5、6、7和8)。被供应了电力的电路可以包括电源电路1和2、被供应了电源电压VDD的线5、虚拟电源电压(VDDV)线6、虚拟接地电压(VSSV)线7以及被供应了接地电压VSS的线8。

详细地，第一缓冲电路510可以响应于第一选择信号PDE或PDEB而在第一掉电模式或第二掉电模式下接收芯片选择信号CS。换句话说，第一缓冲电路510可以在第一选择信号PDE或PDEB被设置为第二逻辑电平的时段期间通过缓冲芯片选择信号CS来输出第一芯片选择信号CS_CMOS1或第三芯片选择信号CS_CMOS3，并且可以在第一选择信号PDE或PDEB被设置为第一逻辑电平的时段期间被禁止。例如，由于第一缓冲电路510在负的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间工作，而在负的第一选择信号PDE或PDEB具有第二逻辑电平的时段期间不工作，因此第一缓冲电路510可以在第一掉电模式或第二掉电模式下输出第三芯片选择信号CS_CMOS3或第一芯片选择信号CS_CMOS1，并且可以在激活模式下不接收芯片选择信号CS。在第一掉电模式或第二掉电模式下被提供给第一缓冲电路410的芯片选择信号CS或第一芯片选择信号CS_CMOS1可以指示功率门控系统100退出掉电模式并进入激活模式。根据本发明的实施例，第二选择信号PG或PGB的逻辑电平在第一芯片选择信号CS_CMOS1的上升沿转变，以使逻辑电路区102中的PMOS晶体管1和NMOS晶体管2导通。根据本发明的实施例，第一选择信号PDE或PDEB的逻辑电平在第一芯片选择信号CS_CMOS1的上升沿之后的下降沿转变，以控制功率门控系统100从第一掉电模式或第二次掉电模式退出并进入激活模式。根据实施例，功率门控系统100可以在逻辑电路区102中的PMOS晶体管1和NMOS晶体管2被导通之后，从第一掉电模式或第二掉电模式退出并且进入激活模式。因此，根据实施例，可以确保足够的时间以防止虚拟电源电压线6和虚拟接地电压线7浮置并且防止逻辑元件3和4异常操作。

作为参考，‘第一逻辑电平’和‘第二逻辑电平’可以是相反的逻辑电平。例如，在第一逻辑电平是逻辑‘高’电平的情况下，第二逻辑电平可以是逻辑‘低’电平。相反，在第一逻辑电平是逻辑‘低’电平的情况下，第二逻辑电平可以是逻辑‘高’电平。在本公开中，当选择信号被指示为具有特定逻辑电平时，正的选择信号具有两个逻辑电平中的一个而负的选择信号具有另一逻辑电平。例如，正的第一选择信号PDE或PDEB具有第一逻辑电平，而负的第一选择信号PDE或PDEB具有第二逻辑电平。

第二缓冲电路420可以响应于第一选择信号PDE或PDEB而在激活模式下接收芯片选择信号CS。换句话说，第二缓冲电路420可以在第一选择信号PDE或PDEB被设置为第一逻辑电平的时段期间，通过缓冲从外部接收的芯片选择信号CS来输出第二芯片选择信号CS_DIFF，以及可以在第一选择信号PDE或PDEB被设置为第二逻辑电平的时段期间被禁止。例如，由于第二缓冲电路420在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间工作，而在正的第一选择信号PDE或PDEB具有第二逻辑电平的时段期间不工作，因此第二缓冲电路420可以在激活模式下通过接收芯片选择信号CS来输出第二芯片选择信号CS_DIFF，而在第一掉电模式或第二掉电模式下可以不接收芯片选择信号CS。

作为参考，尽管在附图中没有具体示出，但是第一缓冲电路510可以由CMOS(互补金属氧化物半导体)来实现。第二缓冲电路420可以由差分放大器来实现。

第三缓冲电路530可以响应于第一选择信号PDE或PDEB而在激活模式下接收命令/地址信号CA<0:N>。例如，由于第三缓冲电路530在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间工作，而在正的第一选择信号PDE或PDEB具有第二逻辑电平的时段期间不工作，因此第三缓冲电路530可以在激活模式下接收命令/地址信号CA<0:N>，而在第一掉电模式或第二掉电模式下可以不接收命令/地址信号CA<0:N>。

时钟缓冲电路440可以接收时钟CLK和CLKB。即，时钟缓冲电路440可以在激活模式、第一掉电模式和第二掉电模式的全部模式下接收时钟CLK和CLKB。

时钟门控电路480可以响应于经由时钟缓冲电路440接收的时钟BUF_CLK和时钟使能信号CLKEN来产生在激活模式、第一掉电模式和第二掉电模式的全部模式下都触发的第一内部时钟ISCLK、以及在激活模式下触发而在第一掉电模式或第二掉电模式下通过被固定到特定逻辑电平而不触发的第二内部时钟ICSCLKRB。

在第一掉电模式或第二掉电模式下，选择控制电路550可以使第二选择信号PG或PGB的逻辑电平在经由第一缓冲电路510接收的第一芯片选择信号CS_CMOS1的第一边沿处转变，以及然后可以使第一选择信号PDE或PDEB的逻辑电平在第一芯片选择信号CS_CMOS1的接着的第二边沿处转变。以这种方式，通过使第一选择信号PDE或PDEB的逻辑电平在第一芯片选择信号CS_CMOS1的第二边沿处转变，选择控制电路550可以在进入激活模式(或从第一掉电模式退出或从第二掉电模式退出)之前使第二选择信号PG或PGB的逻辑电平转变，即，当在第一芯片选择信号CS_CMOS1中产生第一边沿时使第二选择信号PG或PGB的逻辑电平转变。选择控制电路550可以在激活模式下保持复位状态，以便在激活模式下不发生故障。例如，通过在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间保持复位状态，选择控制电路550可以在激活模式下不发生故障。

更详细地，选择控制电路550可以在第一掉电模式或第二掉电模式下检查接收到经由第一缓冲电路510接收的芯片选择信号CS的次数，并且可以根据检查结果，接收第一芯片选择信号CS_CMOS1或第三芯片选择信号CS_CMOS3。例如，选择控制电路550可以在第一掉电模式下接收经由第一缓冲电路510第一次接收到的芯片选择信号CS作为第一芯片选择信号CS_CMOS1。此外，选择控制电路550可以在第二掉电模式下接收经由第一缓冲电路510第一次接收到的芯片选择信号CS作为第三芯片选择信号CS_CMOS3，并且可以接收第二次接收到的芯片选择信号CS作为第一芯片选择信号CS_CMOS1。

即，选择控制电路550可以判断在第一掉电模式或第二掉电模式下经由第一缓冲电路510接收到的芯片选择信号CS是否要被用作第一芯片选择信号CS_CMOS1或第三芯片选择信号CS_CMOS3。作为参考，通过缓冲经由第一缓冲电路510接收到的芯片选择信号CS而输出的信号CS_CMOS1和CS_CMOS3可以具有基本相同的特性。作为示例，图5中的第一缓冲电路510的输出信号被图示为分别被输出为第一芯片选择信号CS_CMOS1和第三芯片选择信号CS_CMOS3。

时钟使能控制电路460可以响应于在激活模式下经由第二缓冲电路420接收到的第二芯片选择信号CS_DIFF和在时钟门控电路480中产生的第一内部时钟ISCLK而产生命令选择码信号ICSRR和时钟使能信号CLKEN。

命令解码器570可以响应于在激活模式下经由第三缓冲电路530接收到的命令/地址信号BUF_CA<0:N>和在时钟使能控制电路460中产生的命令选择码信号ICSRR来产生多个命令(未示出)。具体地，命令解码器570可以产生用于判断是否进入第一掉电模式的第一掉电命令PD_CMD和用于判断是否进入第二掉电模式的第二掉电命令DSM_CMD。

命令传送电路590可以通过使在命令解码器570中产生的第一掉电命令PD_CMD和第二掉电命令DSM_CMD同步于在时钟门控电路480中产生的第一内部时钟ISCLK而将信号PD_E和DSM_E传送到选择控制电路550。根据掉电命令PD_E，功率门控系统100可以进入第一掉电模式。根据掉电命令DSM_E，功率门控系统100可以进入第二掉电模式。

此外，如以上参考图1所述的，逻辑电路区102可以包括逻辑元件3和4以及向逻辑元件3和4供应电力的电路1、2、5、6、7和8。

如以上参考图1所述的，供应电力的电路1、2、5、6、7和8可以包括PMOS晶体管1、NMOS晶体管2、被供应了电源电压VDD的线5、虚拟电源电压(VDDV)线、虚拟接地电压(VSSV)线7和被供应了接地电压VSS的线8。换句话说，图5中所示的电源电路1、2包括PMOS晶体管1和NMOS晶体管2，它们响应于从功率门控控制电路101输入的第二选择信号PG或PGB而选择性地将外部电力VDD或VSS供应给逻辑元件3和4。

因此，电源电路1和2可以在第二选择信号PG或PGB被设置为第一逻辑电平的时段期间通过使被供应了电源电压VDD的线5与虚拟电源电压(VDDV)线6耦接并使被供应了接地电压VSS的线8与虚拟接地电压(VSSV)线7耦接来向逻辑元件3和4供应外部电力VDD和VSS。相反，电源电路1和2可以在第二选择信号PG或PGB被设置为第二逻辑电平的时段期间通过切断被供应了电源电压VDD的线5与虚拟电源电压(VDDV)线6的耦接并切断被供应了接地电压VSS的线8与虚拟接地电压(VSSV)线7的耦接而不向逻辑元件3和4供应外部电力VDD和VSS。将第二选择信号PG或PGB设置为第一逻辑电平可以意指将第二选择信号PG或PGB的正信号PG设置为第一逻辑电平，而将负的第二选择信号PG或PGB设置为第二逻辑电平。相反，将第二选择信号PG或PGB设置为第二逻辑电平可以意指将第二选择信号PG或PGB的正信号PG设置为第二逻辑电平，而将负的第二选择信号PG或PGB设置为第一逻辑电平。

更详细地，选择控制电路550可以包括检测电路552、选择信号发生电路554、检测操作选择电路556和内部操作选择电路558。

检测电路552可以在第一掉电模式下检测第一芯片选择信号CS_CMOS1的边沿。此外，检测电路552可以在第二掉电模式下检测第三芯片选择信号CS_CMOS3的边沿和第一芯片选择信号CS_CMOS1的边沿。检测电路552可以在激活模式下保持复位状态，以便在激活模式下不发生故障。例如，通过在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间保持复位状态，检测电路552可以在激活模式下不发生故障。

选择信号发生电路554可以响应于检测电路552的输出信号PDX_POST和PDX_CLKEN以及通过命令传送电路590传送的对应于第一掉电模式的第一掉电命令PD_CMD和对应于第二掉电模式的第二掉电命令DSM_CMD而产生第一选择信号PDE或PDEB以及第二选择信号PG或PGB。

检测电路552可以包括第一边沿检测电路5521和第二边沿检测电路5522。

第一边沿检测电路5521可以通过在第一掉电模式和第二掉电模式下检测第一芯片选择信号CS_CMOS1的第一边沿来产生第一边沿检测信号PDX_POST。第一边沿检测电路5521可以通过在第二掉电模式下检测第三芯片选择信号CS_CMOS3的第一边沿来产生第三边沿检测信号DSM_RST。第一边沿检测电路5521可以在激活模式下保持复位状态，以便在激活模式下不发生故障。例如，通过在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间保持复位状态，第一边沿检测电路5521可以在激活模式下不发生故障。

第二边沿检测电路5522可以通过在第一掉电模式和第二掉电模式下响应于第一边沿检测信号PDX_POST而检测第一芯片选择信号CS_CMOS1的第二边沿来产生第二边沿检测信号PDX_CLKEN。第二边沿检测电路5522可以在激活模式下保持复位状态，以便在激活模式下不发生故障。例如，通过在正的第一选择信号PDE或PDEB具有第一逻辑电平的时段期间保持复位状态，第二边沿检测电路5522可以在激活模式下不发生故障。

作为参考，‘第一边沿’和‘第二边沿’可以意指在上升和下降方面彼此相反的边沿。例如，在第一边沿是从逻辑‘低’电平转变为逻辑‘高’电平的上升沿的情况下，第二边沿可以是从逻辑‘高’电平转变为逻辑‘低’电平的下降沿。相反，在第一边沿是从逻辑‘高’电平转变为逻辑‘低’电平的下降沿的情况下，第二边沿可以是从逻辑‘低’电平转变为逻辑‘高’电压的上升沿。

选择信号发生电路554可以包括第一选择信号发生电路5541和第二选择信号发生电路5542。

第一选择信号发生电路5541可以响应于在第二边沿检测电路5522中产生的第二边沿检测信号PDX_CLKEN来将第一选择信号PDE或PDEB设置为第一逻辑电平。将第一选择信号PDE或PDEB设置为第一逻辑电平可以意指将正的第一选择信号PDE或PDEB设置为第一逻辑电平，而将负的第一选择信号PDE或PDEB设置为第二逻辑电平。

第二选择信号发生电路5542可以响应于在第一边沿检测电路5521中产生的第一边沿检测信号PDX_POST来将第二选择信号PG或PGB设置为第一逻辑电平。将第二选择信号PG或PGB设置为第一逻辑电平可以意指将正的第二选择信号PG或PGB设置为第一逻辑电平，而将负的第二选择信号PG或PGB设置为第二逻辑电平。

选择控制电路550可以在激活模式下响应于第一掉电命令PD_CMD或第二掉电命令DSM_CMD来使第一选择信号PDE或PDEB转变，以及然后可以在第一选择信号PDE或PDEB的改变之后经过设定量的时间使第二选择信号PG或PGB转变。以这种方式，通过响应于第一掉电命令PD_CMD或第二掉电命令DSM_CMD而使第一选择信号PDE或PDEB的逻辑电平转变，选择控制电路550可以在进入第一掉电模式或第二掉电模式(或从激活模式退出)之后经过设定量的时间使第二选择信号PG或PGB的逻辑电平转变。

更详细地，包括在选择控制电路550中的第一选择信号发生电路5541可以响应于第一掉电命令PD_CMD或第二掉电命令DSM_CMD而将第一选择信号PDE或PDEB设置为第二逻辑电平。将第一选择信号PDE或PDEB设置为第二逻辑电平可以意指将正的第一选择信号PDE或PDEB设置为第二逻辑电平，而将负的第一选择信号PDE或PDEB设置为第一逻辑电平。

包括在选择控制电路550中的第二选择信号发生电路5542可以响应于第一掉电命令PD_CMD或第二掉电命令DSM_CMD而在第一选择信号PDE或PDEB被设置为第二逻辑电平之后经过设定量的时间将第二选择信号PG或PGB设置为第二逻辑电平。将第二选择信号PG或PGB设置为第二逻辑电平可以意指将正的第二选择信号PG或PGB设置为第二逻辑电平，而将负的第二选择信号PG或PGB设置为第一逻辑电平。

包括在选择控制电路550中的检测操作选择电路556可以产生被初始化为第一状态的检测选择信号DSM。检测操作选择电路556可以响应于第二掉电命令DSM_CMD而将检测选择信号DSM转变为第二状态，以及然后可以响应于第二边沿检测信号PDX_CLKEN而将检测选择信号DSM转变为第一状态。

包括在选择控制电路550中的检测电路552可以响应于第一状态的检测选择信号DSM而在第一掉电模式下执行操作。也就是说，当检测选择信号DSM处于第一状态时，检测电路552可以将经由第一缓冲电路510第一次接收到的芯片选择信号CS识别为第一芯片选择信号CS_CMOS1，并且可以检测其边沿。

包括在选择控制电路550中的检测电路552可以响应于第二状态的检测选择信号DSM而在第二掉电模式下执行操作。也就是说，当检测选择信号DSM处于第二状态时，检测电路552可以将经由第一缓冲电路510第一次接收到的芯片选择信号CS识别为第三芯片选择信号CS_CMOS3，并且可以检测其边沿，以及可以将经由第一缓冲电路510第二次接收到的芯片选择信号CS识别为第一芯片选择信号CS_CMOS1，并且可以检测其边沿。

作为参考，‘第一状态’和‘第二状态’可以意指具有相反逻辑电平的状态。例如，在第一状态意指逻辑‘高’电平的情况下，第二状态可以意指逻辑‘低’电平。相反，在第一状态意指逻辑‘低’电平的情况下，第二状态可以意指逻辑‘高’电平。

在选择控制电路550中包括的内部操作选择电路558可以产生被初始化为第三状态的内部选择信号DSM_INTERNAL。内部操作选择电路558可以响应于第二掉电命令DSM_CMD而将内部选择信号DSM_INTERNAL转变为第四状态，以及然后可以响应于第三边沿检测信号DSM_RST而将内部选择信号DSM_INTERNAL转变为第三状态。

上面参考图2描述的半导体存储器件20还可以包括内部电路(未示出)，该内部电路响应于第三状态的内部选择信号DSM_INTERNAL而被使能，并且响应于第四状态的内部选择信号DSM_INTERNAL而被禁止。换句话说，内部电路可以被包括在上面参考图2描述的半导体存储器件20中，其形式与上面参考图3描述的功率门控系统100不同。例如，内部电路可以是在上面参考图2描述的在存储器核21中包括的存储体BK中产生高电源电压(VPP)的电路。

作为参考，‘第三状态’和‘第四状态’可以意指具有相反逻辑电平的状态。例如，在第三状态意指逻辑‘高’电平的情况下，第四状态可以意指逻辑‘低’电平。相反，在第三状态意指逻辑‘低’电平的情况下，第四状态可以意指逻辑‘高’电平。第一状态和第二状态以及第三状态和第四状态彼此可以不相关。

图6是图5所示的功率门控系统的组件之中的检测电路的详细电路图。

参考图6，示出了包括在功率门控系统100的选择控制电路550中的检测电路552的详细电路配置。

包括在检测电路552中的第一边沿检测电路5521可以包括第一触发器600、第一与非门(NAND)601、第一反相器602、第二与非门603、第二反相器604、第一延迟电路605、第三与非门606、第三反相器607、第四与非门608、第四反相器609、第五与非门610、第五反相器611、第二触发器612和第一或非(NOR)门613。

包括在检测电路552中的第二边沿检测电路5522可以包括第三触发器614、第二延迟电路615、第六与非门616和第六反相器617。

详细地，包括在第一边沿检测电路5521中的第一触发器600可以通过信号输入端子IN接收电源电压VDD，可以通过时钟输入端子CLK接收从第一缓冲电路510输出的芯片选择信号CS_CMOS，并且可以通过复位输入端子RST接收正的第一选择信号PDE或PDEB。作为参考，第一缓冲电路510的输出信号在图5中被示出为第一芯片选择信号CS_CMOS1或第三芯片选择信号CS_CMOS3而在图6中被示出为芯片选择信号CS_CMOS的原因是：如上参考图5所述，包括在第一边沿检测电路5521中的选择控制电路550的操作包括检查第一缓冲电路510的输出信号被输入的次数以及根据检查结果来接收第一缓冲电路510的输出信号作为第一芯片选择信号CS_CMOS1或第三芯片选择信号CS_CMOS3的操作。因此，在图6中被示出为芯片选择信号CS_CMOS的第一缓冲电路510的输出信号可以根据第一边沿检测电路5521的操作而被检测为第一芯片选择信号CS_CMOS1或第三芯片选择信号CS_CMOS3。

包括在第一边沿检测电路5521中的第一延迟电路605可以通过将从第一缓冲电路510输出的芯片选择信号CS_CMOS延迟第一延迟量来输出延迟芯片选择信号CS_CMOS_D。

包括在第一边沿检测电路5521中的第一与非门601可以通过接收从第一触发器600的输出端子OUT施加的信号和检测选择信号DSM来执行与非运算。

包括在第一边沿检测电路5521中的第一反相器602可以接收第一与非门601的输出信号并对其进行反相，并且可以输出输出信号。

包括在第一边沿检测电路5521中的第二与非门603可以通过接收第一反相器602的输出信号和从第一延迟电路605输出的延迟芯片选择信号CS_CMOS_D来执行与非运算。

包括在第一边沿检测电路5521中的第二反相器604可以接收第二与非门603的输出信号并对其进行反相，并且可以输出第三边沿检测信号DSM_RST。

包括在第一边沿检测电路5521中的第二触发器612可以通过信号输入端子IN接收第一反相器602的输出信号，可以通过时钟输入端子CLK接收从第一缓冲电路510输出的芯片选择信号CS_CMOS，并且可以通过复位输入端子RST接收正的第一选择信号PDE或PDEB。

包括在第一边沿检测电路5521中的第三与非门606可以通过接收第一触发器600的输出信号和从第一延迟电路605输出的延迟芯片选择信号CS_CMOS_D来执行与非运算。

包括在第一边沿检测电路5521中的第三反相器607可以接收第三与非门606的输出信号并对其进行反相，并且可以输出输出信号。

包括在第一边沿检测电路5521中的第四与非门608可以通过接收检测选择信号DSM的反相信号DSMB和从第三反相器607输出的信号来执行与非运算。

包括在第一边沿检测电路5521中的第四反相器609可以接收第四与非门608的输出信号并对其进行反相，并且可以输出信号PDX。

包括在第一边沿检测电路5521中的第五与非门610可以通过接收第二触发器612的输出信号和从第一延迟电路605输出的延迟芯片选择信号CS_CMOS_D来执行与非运算。

包括在第一边沿检测电路5521中的第五反相器611可以接收第五与非门610的输出信号并对其反相，并且可以输出信号DSMX。

包括在第一边沿检测电路5521中的第一或非门613可以通过接收从第四反相器609输出的信号PDX和从第五反相器611输出的信号DSMX而执行或非运算来输出第一边沿检测信号PDX_POST。

包括在第二边沿检测电路5522中的第三触发器614可以通过信号输入端子IN接收电源电压VDD，可以通过时钟输入端子CLK接收第一边沿检测信号PDX_POST，并且可以通过复位输入端子RST接收正的第一选择信号PDE或PDEB。

包括在第二边沿检测电路5522中的第二延迟电路615可以通过将第一边沿检测信号PDX_POST延迟第二延迟量来输出延迟信号。

包括在第二边沿检测电路5522中的第六与非门616可以通过接收第三触发器614的输出信号和第二延迟电路615的输出信号来执行与非运算。

包括在第二边沿检测电路5522中的第六反相器617可以接收第六与非门616的输出信号并对其进行反相，并且可以输出第二边沿检测信号PDX_CLKEN。

图7是图5所示的功率门控系统的组件之中的选择信号发生电路的详细电路图。

参考图7，示出了功率门控系统100的选择控制电路550中包括的选择信号发生电路554的详细电路配置。

包括在选择信号发生电路554中的第一选择信号发生电路5541可以包括第一反相器700、第一PMOS晶体管701、第一或非门702、第二反相器703、第一NMOS晶体管704、第二PMOS晶体管705、第三反相器706、第四反相器707和第五反相器708。

包括在选择信号发生电路554中的第二选择信号发生电路5542可以包括第六反相器709、第三PMOS晶体管710、第二或非门711、第七反相器712、延迟电路713、第二NMOS晶体管714、第四PMOS晶体管715、第八反相器716、第九反相器717和第十反相器718。

详细地，包括在第一选择信号发生电路5541中的第一反相器700可以接收第二边沿检测信号PDX_CLKEN并对其进行反相，并且可以输出输出信号。

包括在第一选择信号发生电路5541中的第一PMOS晶体管701可以具有输入了第一反相器700的输出信号的栅极、耦接至电源电压VDD的端子的漏极、以及耦接至第一中间节点N1的源极。

包括在第一选择信号发生电路5541中的第一或非门702可以通过接收同步于第一内部时钟ISCLK而被产生为第一掉电命令PD_CMD的信号PD_E和同步于第一内部时钟ISCLK而被产生为第二掉电命令DSM_CMD的信号DSM_E来执行或非运算。

包括在第一选择信号发生电路5541中的第二反相器703可以接收第一或非门702的输出信号并对其进行反相，并且可以输出输出信号。

包括在第一选择信号发生电路5541中的第一NMOS晶体管704可以具有输入了第二反相器703的输出信号的栅极、耦接至接地电压VSS的漏极以及耦接至第一中间节点N1的源极。

包括在第一选择信号发生电路5541中的第二PMOS晶体管705可以具有输入了上电信号PWRUP的栅极、耦接至电源电压VDD的漏极以及耦接至负的第一选择信号PDE或PDEB的端子的源极。

包括在第一选择信号发生电路5541中的第三反相器706可以接收加载到负的第一选择信号PDE或PDEB的端子上的信号并对其进行反相，并且可以将输出信号输出到第一中间节点N1。

包括在第一选择信号发生电路5541中的第四反相器707可以接收加载到第一中间节点N1上的信号并对其进行反相，并且可以输出负的第一选择信号PDE或PDEB。

包括在第一选择信号发生电路5541中的第五反相器708可以接收负的第一选择信号PDE或PDEB并对其进行反相，并且可以输出正的信号PDE。

包括在第二选择信号发生电路5542中的第六反相器709可以接收第一边沿检测信号PDX_POST并对其进行反相，并且可以输出输出信号。

包括在第二选择信号发生电路5542中的第三PMOS晶体管710可以具有输入了第六反相器709的输出信号的栅极、耦接至电源电压VDD的端子的漏极以及耦接至第二中间节点N2的源极。

包括在第二选择信号发生电路5542中的第二或非门711可以通过接收同步于第一内部时钟ISCLK而被产生为第一掉电命令PD_CMD的信号PD_E和同步于第一内部时钟ISCLK而被产生为第二掉电命令DSM_CMD的信号DSM_E来执行或非运算。

包括在第二选择信号发生电路5542中的第七反相器712可以接收第二或非门711的输出信号并对其进行反相，并且可以输出输出信号。

包括在第二选择信号发生电路5542中的延迟电路713可以通过接收第七反相器712的输出信号并将其延迟设定的延迟量来输出输出信号。

包括在第二选择信号发生电路5542中的第二NMOS晶体管714可以具有输入了延迟电路713的输出信号的栅极、耦接至接地电压VSS的漏极以及耦接至第二中间节点N2的源极。

包括在第二选择信号发生电路5542中的第四PMOS晶体管715可以具有输入了上电信号PWRUP的栅极、耦接至电源电压VDD的漏极以及耦接至负的第二选择信号PG或PGB的端子的源极。

包括在第二选择信号发生电路5542中的第八反相器716可以接收加载到负的第二选择信号PG或PGB的端子上的信号并对其进行反相，并且可以将输出信号输出到第二中间节点N2。

包括在第二选择信号发生电路5542中的第九反相器717可以接收加载到第二中间节点N2上的信号并对其进行反相，并且可以输出负的第二选择信号PG或PGB。

包括在第二选择信号发生电路5542中的第十反相器718可以接收负的第二选择信号PG或PGB并对其进行反相，并且可以输出正的信号PG。

作为参考，在开始向图2所示的半导体器件20供应电力之后，当电源电压VDD的电平稳定时，上电信号PWRUP可以被激活。例如，当电源电压VDD的电平上升到高于设定电平时，上电信号PWRUP可以被激活为逻辑‘低’。

图8是图5所示的功率门控系统的组件之中的检测操作选择电路的详细电路图。

参考图8，示出了包括在图5的功率门控系统100的选择控制电路550中的检测操作选择电路556的详细电路配置。

检测操作选择电路556可以包括第一反相器800、第一PMOS晶体管801、第一NMOS晶体管802、第二PMOS晶体管803、第二反相器804、第三反相器805和第四反相器806。

详细地，包括在检测操作选择电路556中的第一反相器800可以接收第二边沿检测信号PDX_CLKEN并对其进行反相，并且可以输出输出信号。

包括在检测操作选择电路556中的第一PMOS晶体管701可以具有输入了第一反相器800的输出信号的栅极、耦接至电源电压VDD的端子的漏极以及耦接至中间节点N的源极。

包括在检测操作选择电路556中的第一NMOS晶体管802可以具有栅极、耦接至接地电压VSS的漏极以及耦接至中间节点N的源极，其中同步于第一内部时钟ISCLK而被产生为第二掉电命令DSM_CMD的信号DSM_E被输入到所述栅极。

包括在检测操作选择电路556中的第二PMOS晶体管803可以具有输入了上电信号PWRUP的栅极、耦接至电源电压VDD的漏极以及耦接至检测选择信号DSM的端子的源极。

包括在检测操作选择电路556中的第二反相器804可以接收加载到检测选择信号DSM的端子上的信号并对其进行反相，并且可以将输出信号输出到中间节点N。

包括在检测操作选择电路556中的第三反相器805可以接收加载到中间节点N上的信号并对其进行反相，并且可以输出检测选择信号DSM。

包括在检测操作选择电路556中的第四反相器806可以接收检测选择信号DSM并对其进行反相，并且可以输出检测选择信号DSM的反相信号DSMB。

图9是图5所示的功率门控系统的组件之中的内部操作选择电路的详细电路图。

参考图9，示出了功率门控系统100的选择控制电路550中包括的内部操作选择电路558的详细电路配置。

内部操作选择电路558可以包括第一反相器900、第一PMOS晶体管901、第一NMOS晶体管902、第二PMOS晶体管903、第二反相器904和第三反相器905。

详细地，包括在内部操作选择电路558中的第一反相器900可以接收第三边沿检测信号DSM_RST并对其进行反相，并且可以输出输出信号。

包括在内部操作选择电路558中的第一PMOS晶体管901可以具有输入了第一反相器900的输出信号的栅极、耦接至电源电压VDD的端子的漏极以及耦接至中间节点N的源极。

包括在内部操作选择电路558中的第一NMOS晶体管902可以具有栅极、耦接至接地电压VSS的漏极以及耦接至中间节点N的源极，其中同步于第一内部时钟ISCLK而被产生为第二掉电命令DSM_CMD的信号DSM_E被输入到所述栅极。

包括在内部操作选择电路558中的第二PMOS晶体管903可以具有输入了上电信号PWRUP的栅极、耦接至电源电压VDD的漏极以及耦接至内部选择信号DSM_INTERNAL的端子的源极。

包括在内部操作选择电路558中的第二反相器904可以接收加载到内部选择信号DSM_INTERNAL的端子上的信号并对其进行反相，并且可以将输出信号输出到中间节点N。

包括在内部操作选择电路558中的第三反相器905可以接收加载到中间节点N上的信号并对其进行反相，并且可以输出内部选择信号DSM_INTERNAL。

图10是图5所示的功率门控系统的组件之中的时钟使能控制电路的详细电路图。

参考图10，示出了功率门控系统100的时钟使能控制电路460的详细电路配置。

时钟使能控制电路460可以包括延迟电路1000、第一触发器1001、第二触发器1002、第一或非门1003、第二或非门1004、第一与(AND)门1005、第一反相器1006、第二反相器1007和第三反相器1008。

详细地，包括在时钟使能控制电路460中的延迟电路1000可以通过将经由第二缓冲电路420接收的第二芯片选择信号CS_DIFF延迟设定的延迟量来输出信号CS2。

包括在时钟使能控制电路460中的第一触发器1001可以通过信号输入端子IN接收从延迟电路1000输出的信号CS2，可以通过时钟输入端子CLK接收第一内部时钟ISCLK，并且可以通过输出端子OUT输出命令选择码信号ICSRR。

包括在时钟使能控制电路460中的第二触发器1002可以通过信号输入端子IN接收从第一触发器1001输出的命令选择码信号ICSRR，可以通过时钟输入端子CLK接收第一内部时钟ISCLK，并且可以通过输出端子OUT输出信号CS3。

包括在时钟使能控制电路460中的第一或非门1003可以通过接收经过第二缓冲电路420接收的第二芯片选择信号CS_DIFF和从延迟电路1000输出的信号CS2来执行或非运算。

包括在时钟使能控制电路460中的第二或非门1004可以通过接收从第一触发器1001输出的命令选择码信号ICSRR和从第二触发器1002输出的信号CS3来执行或非运算。

包括在时钟使能控制电路460中的第一与门1005可以通过接收第一或非门1003的输出信号和第二或非门1004的输出信号来执行与运算。

包括在时钟使能控制电路460中的第一反相器1006可以接收第一内部时钟ISCLK并对其进行反相，并且可以输出输出信号。

包括在时钟使能控制电路460中的第二反相器1007可以响应于输入到正输入端子的第一内部时钟ISCLK和输入到负输入端子的第一反相器1006的输出信号来对第一与门1005的输出信号进行反相，并且可以输出输出信号。

包括在时钟使能控制电路460中的第三反相器1008可以接收第二反相器1007的输出信号并对其进行反相，并且可以输出时钟使能信号CLKEN。

图11是图5所示的功率门控系统的组件之中的时钟门控电路的详细电路图。

参考图11，示出了功率门控系统100的时钟门控电路480的详细电路配置。

时钟门控电路480可以包括第一反相器1101、第二反相器1102、第一与非门1103和第三反相器1104。

详细地，包括在时钟门控电路480中的第一反相器1101可以接收通过时钟缓冲电路440接收到的时钟BUF_CLK并对其进行反相，并且可以输出第一内部时钟ISCLK。

包括在时钟门控电路480中的第二反相器1102可以接收从第一反相器1101输出的第一内部时钟ISCLK并对其进行反相，并且可以输出反相第一内部时钟ISCLKRB。

包括在时钟门控电路480中的第一与非门1103可以通过接收从时钟使能控制电路460输出的时钟使能信号CLKEN和通过时钟缓冲电路440接收的时钟BUF_CLK来执行与非运算。

包括在时钟门控电路480中的第三反相器1104可以接收第一与非门1103的输出信号并对其进行反相，并且可以输出第二内部时钟ICSCLKRB。

图12是图5所示的功率门控系统的组件之中的命令传送电路的详细电路图。

参考图12，示出了功率门控系统100的命令传送电路590的详细电路配置。

命令传送电路590可以包括第一触发器1201、第二触发器1202、第三触发器1203和第四触发器1204。

详细地，包括在命令传送电路590中的第一触发器1201可以具有输入了第一掉电命令PD_CMD的信号输入端子IN和输入了第一内部时钟ISCLK的时钟输入端子CLK。

包括在命令传送电路590中的第二触发器1202可以具有输入了从第一触发器1201的输出端子OUT施加的信号的信号输入端子IN、输入了第一内部时钟ISCLK的时钟输入端子CLK以及用于输出信号PD_E的输出端子OUT。

包括在命令传送电路590中的第三触发器1203可以具有输入了第二掉电命令DSM_CMD的信号输入端子IN以及输入了第一内部时钟ISCLK的时钟输入端子CLK。

包括在命令传送电路590中的第四触发器1204可以具有输入了从第三触发器1203的输出端子OUT施加的信号的信号输入端子IN、输入了第一内部时钟ISCLK的时钟输入端子CLK以及用于输出信号DSM_E的输出端子OUT。

图13是有助于说明图5中示出的功率门控系统的操作的时序图。

参考图13，示出了功率门控控制电路101的详细操作时序。

外部时钟CLK可以在激活模式和掉电模式下连续触发。

此外，第一内部时钟ISCLK可以在激活模式和掉电模式下连续触发。

在激活模式下，可以通过第二缓冲电路420接收同步于外部时钟CLK的边沿输入的芯片选择信号CS作为第二芯片选择信号CS_DIFF(1)。

响应于以这种方式接收到第二芯片选择信号CS_DIFF，时钟使能信号CLKEN可以被激活(2)。

另外，响应于接收到第二芯片选择信号CS_DIFF，信号CS2可以被激活(3)。另外，响应于信号CS2被激活，命令选择码信号ICSRR可以被激活(4)。

此外，响应于命令选择码信号ICSRR被激活，信号CS3可以被激活(5)。在信号CS3被去激活的时刻处，时钟使能信号CLKEN可以被去激活。第二内部时钟ICSCLKRB仅在时钟使能信号CLKEN保持激活状态的时段期间进行触发。

在时钟使能信号CLKEN保持激活状态的时段期间，可以通过第三缓冲电路530接收命令/地址信号BUF_CA<0:N>。通过第三缓冲电路530接收的命令/地址信号BUF_CA<0:N>可以是第二掉电命令DSM_CMD。因此，可以响应于通过第三缓冲电路530接收到的命令/地址信号BUF_CA<0:N>来产生第二掉电命令DSM_CMD(6)。通过使以这种方式产生的第二掉电命令DSM_CMD同步于第一内部时钟ISCLK，可以产生信号DSM_E(7)。

响应于信号DSM_E被产生，内部选择信号DSM_INTERNAL可以从第三状态转变为第四状态(8)。

此外，响应于信号DSM_E被产生，检测选择信号DSM可以从第一状态转变为第二状态(9)。

通过响应于信号DSM_E被产生而将第一选择信号PDE或PDEB设置为第二逻辑电平，可以将负的第一选择信号PDE或PDEB设置为第一逻辑电平(A)。响应于此，以这种方式，将第一选择信号PDE或PDEB设置为第二逻辑电平，使得可以进入第二掉电模式。

通过在产生信号DSM_E之后经过设定量的时间SD将第二选择信号PG或PGB设置为第二逻辑电平，可以将负的第二选择信号PG或PGB设置为第一逻辑电平(B)。以这种方式，通过在进入第二掉电模式之后经过设定量的时间SD将第二选择信号PG或PGB设置为第二逻辑电平，包括在逻辑电路区102中的电源电路1和2可以在稳定状态下不向逻辑元件3和4供应外部电力VDD和VSS。

在第二掉电模式下，可以通过第一缓冲电路510接收第一芯片选择信号CS，即，第三芯片选择信号CS_CMOS3。响应于以这种方式接收到第三芯片选择信号CS_CMOS3，可以产生第三边沿检测信号DSM_RST(C)。

响应于第三边沿检测信号DSM_RST被产生，内部选择信号DSM_INTERNAL可以从第四状态转变为第三状态(D)。

此外，在第二掉电模式下，可以通过第一缓冲电路510接收第二芯片选择信号CS，即，第一芯片选择信号CS_CMOS1。响应于通过以这种方式接收到第一芯片选择信号CS_CMOS1，第一边沿检测信号PDX_POST可以被激活(E)。在接收到第一芯片选择信号CS_CMOS1的时段期间，第一边沿检测信号PDX_POST可以保持激活状态。换句话说，第一边沿检测信号PDX_POST可以在开始接收第一芯片选择信号CS_CMOS1的时刻处(即，在第一芯片选择信号CS_CMOS1的第一边沿处)被激活，并且可以在完成接收第一芯片选择信号CS_CMOS1的时刻处(即，在第一芯片选择信号CS_CMOS1的第二边沿处)被去激活(G)。

通过在第一边沿检测信号PDX_POST被激活的时刻处(即，在第一芯片选择信号CS_CMOS1的第一边沿处)将第二选择信号PG或PGB设置为第一逻辑电平，可以将负的第二选择信号PG或PGB设置为第二逻辑电平(F)。

在第一边沿检测信号PDX_POST被去激活的时刻处(即，在第一芯片选择信号CS_CMOS1的第二边沿处)，第二边沿检测信号PDX_CLKEN可以被激活(H)。由于第一边沿检测信号PDX_POST被去激活的时刻是完成接收第一芯片选择信号CS_CMOS1的时刻(即，第一芯片选择信号CS_CMOS1的第二边沿处)，因此第二边沿检测信号PDX_CLKEN在第一芯片选择信号CS_CMOS1的第二边沿处被激活。

通过在第二边沿检测信号PDX_CLKEN被激活的时刻处(即，在第一芯片选择信号CS_CMOS1的第二边沿处)将第一选择信号PDE或PDEB设置为第一逻辑电平，可以将负的第一选择信号PDE或PDEB设置为第二逻辑电平(I)。

以这种方式，当在第一芯片选择信号CS_CMOS1的第一边沿处将第二选择信号PG或PGB设置为第一逻辑电平之后，可以在晚于第一芯片选择信号CS_CMOS1的第一边沿的第二边沿处将第一选择信号PDE或PDEB设置为第一逻辑电平。因此，响应于第二选择信号PG或PGB被设置为第一逻辑电平，第一选择信号PDE或PDEB可以在从第二掉电模式退出(或进入激活模式)之前被设置为第一逻辑电平。以这种方式，通过在从第二掉电模式退出(或进入激活模式)之前将第一选择信号PDE或PDEB设置为第一逻辑电平，包括在逻辑电路区102中的电源电路1和2可以在稳定状态下向逻辑元件3和4供应外部电力VDD和VSS。

响应于第二边沿检测信号PDX_CLKEN被激活，检测选择信号DSM可以从第一状态转变为第二状态(J)。

尽管已经示出和描述了各种实施例，但是对于本领域技术人员而言显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

例如，上述逻辑门和晶体管的位置和种类可以根据向其输入的信号的极性而不同。

Claims (20)

1.一种半导体器件，包括：

第一缓冲电路，其被配置为响应于第一选择信号而在掉电模式下接收芯片选择信号；

第二缓冲电路，其被配置为响应于所述第一选择信号而在激活模式下接收所述芯片选择信号；

电源电路，其被配置为：响应于第二选择信号而在所述激活模式下向多个逻辑元件供应外部电力，以及响应于所述第二选择信号而在所述掉电模式下不向所述多个逻辑元件供应外部电力；以及

选择控制电路，其被配置为：在所述掉电模式下使所述第二选择信号的逻辑电平在经由所述第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使所述第一选择信号的逻辑电平在所述第一芯片选择信号的接着的第二边沿处转变，以从所述掉电模式退出并进入所述激活模式。

2.根据权利要求1所述的半导体器件，其中，所述选择控制电路包括：

检测电路，其被配置为在所述掉电模式下检测所述第一芯片选择信号的所述第一边沿和所述第二边沿；以及

选择信号发生电路，其被配置为响应于所述检测电路的输出信号和与所述掉电模式相对应的掉电命令来产生所述第一选择信号和所述第二选择信号。

3.根据权利要求2所述的半导体器件，其中，所述检测电路包括：

第一边沿检测电路，其被配置为通过在所述掉电模式下检测所述第一芯片选择信号的所述第一边沿来产生第一边沿检测信号；以及

第二边沿检测电路，其被配置为通过在所述掉电模式下响应于所述第一边沿检测信号而检测所述第一芯片选择信号的所述第二边沿来产生第二边沿检测信号。

4.根据权利要求3所述的半导体器件，其中，所述选择信号发生电路包括：

第一选择信号发生电路，其被配置为响应于所述第二边沿检测信号而将所述第一选择信号设置为第一逻辑电平；以及

第二选择信号发生电路，其被配置为响应于所述第一边沿检测信号而将所述第二选择信号设置为第一逻辑电平。

5.根据权利要求4所述的半导体器件，其中，所述选择控制电路响应于所述掉电命令而通过使所述第一选择信号的逻辑电平转变以及然后通过在所述第一选择信号的逻辑电平转变之后经过设定量的时间使所述第二选择信号的逻辑电平转变来从所述激活模式进入所述掉电模式。

6.根据权利要求5的半导体器件，其中，

所述第一选择信号发生电路响应于所述掉电命令而将所述第一选择信号设置为第二逻辑电平，以及

所述第二选择信号发生电路响应于所述掉电命令而在所述第一选择信号被设置为所述第二逻辑电平之后经过设定量的时间将所述第二选择信号设置为第二逻辑电平。

7.根据权利要求6的半导体器件，其中，

所述第一缓冲电路在所述第一选择信号被设置为第二逻辑电平的时段期间通过缓冲从外部接收的所述芯片选择信号来输出所述第一芯片选择信号，而在所述第一选择信号被设置为所述第一逻辑电平的时段期间被禁止；以及

所述第二缓冲电路在所述第一选择信号被设置为所述第一逻辑电平的时段期间通过缓冲从外部接收的所述芯片选择信号来输出第二芯片选择信号，而在所述第一选择信号被设置为所述第二逻辑电平的时段期间被禁止。

8.根据权利要求7所述的半导体器件，其中，所述电源电路在所述第二选择信号被设置为所述第一逻辑电平的时段期间通过使外部电力线与虚拟电力线耦接来向所述多个逻辑元件供应外部电力，而在所述第二选择信号被设置为所述第二逻辑电平的时段期间通过切断所述外部电力线与所述虚拟电力线的耦接来阻止向所述多个逻辑元件供应所述外部电力。

9.一种半导体器件，包括：

第一缓冲电路，其被配置为响应于第一选择信号而在第一掉电模式或第二掉电模式下接收芯片选择信号；

第二缓冲电路，其被配置为响应于所述第一选择信号而在激活模式下接收所述芯片选择信号；

电源电路，其被配置为：响应于第二选择信号而在所述激活模式下向多个逻辑元件供应外部电力，以及响应于所述第二选择信号而在所述第一掉电模式或所述第二掉电模式下不向所述多个逻辑元件供应外部电力；以及

选择控制电路，其被配置为：在所述第一掉电模式或所述第二掉电模式下使所述第二选择信号的逻辑电平在经由所述第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使所述第一选择信号的逻辑电平在所述第一芯片选择信号的接着的第二边沿处转变，以从所述掉电模式退出并进入所述激活模式，

其中，在所述第一掉电模式下，所述选择控制电路接收经由所述第一缓冲电路第一次接收到的所述芯片选择信号作为所述第一芯片选择信号，以及

其中，在所述第二掉电模式下，所述选择控制电路接收经由所述第一缓冲电路第一次接收到的所述芯片选择信号作为第三芯片选择信号，以及接收在所述第二掉电模式下经由所述第一缓冲电路第二次接收到的芯片选择信号作为所述第一芯片选择信号。

10.根据权利要求9所述的半导体器件，其中，所述选择控制电路包括：

检测电路，其被配置为：在所述第一掉电模式下检测所述第一芯片选择信号的所述第一边沿和所述第二边沿，以及在所述第二掉电模式下检测所述第三芯片选择信号的边沿以及所述第一芯片选择信号的所述第一边沿和所述第二边沿；以及

选择信号发生电路，其被配置为：响应于所述检测电路的输出信号、与所述第一掉电模式相对应的第一掉电命令和与所述第二掉电模式相对应的第二掉电命令来产生所述第一选择信号和所述第二选择信号。

11.根据权利要求10所述的半导体器件，其中，所述检测电路包括：

第一边沿检测电路，其被配置为：通过在所述第一掉电模式或所述第二掉电模式下检测所述第一芯片选择信号的所述第一边沿来产生第一边沿检测信号，以及通过在所述第二掉电模式下检测所述第三芯片选择信号的第一边沿来产生第三边沿检测信号；以及

第二边沿检测电路，其被配置为：通过在所述第一掉电模式或所述第二掉电模式下响应于所述第一边沿检测信号而检测所述第一芯片选择信号的所述第二边沿来产生第二边沿检测信号。

12.根据权利要求11所述的半导体器件，其中，所述选择信号发生电路包括：

第一选择信号发生电路，其被配置为响应于所述第二边沿检测信号而将所述第一选择信号设置为第一逻辑电平；以及

第二选择信号发生电路，其被配置为响应于所述第一边沿检测信号而将所述第二选择信号设置为第一逻辑电平。

13.根据权利要求12所述的半导体器件，其中，所述选择控制电路响应于所述第一掉电命令或所述第二掉电命令而通过使所述第一选择信号的逻辑电平转变以及然后通过在所述第一选择信号的逻辑电平转变之后经过设定量的时间使所述第二选择信号的逻辑电平转变来从所述激活模式进入所述第一掉电模式或所述第二掉电模式。

14.根据权利要求13所述的半导体器件，其中

所述第一选择信号发生电路响应于所述第一掉电命令或所述第二掉电命令而将所述第一选择信号设置为第二逻辑电平，以及

所述第二选择信号发生电路响应于所述第一掉电命令或所述第二掉电命令而在所述第一选择信号被设置为第二逻辑电平之后经过设定量的时间将所述第二选择信号设置为所述第二逻辑电平。

15.根据权利要求14所述的半导体器件，其中，

所述第一缓冲电路在所述第一选择信号被设置为第二逻辑电平的时段期间通过缓冲从外部接收的所述芯片选择信号来输出所述第三芯片选择信号或所述第一芯片选择信号，而在所述第一选择信号被设置为所述第一逻辑电平的时段期间被禁止；以及

所述第二缓冲电路在所述第一选择信号被设置为所述第一逻辑电平的时段期间通过缓冲从外部接收的所述芯片选择信号来输出第二芯片选择信号，而在所述第一选择信号被设置为所述第二逻辑电平的时段期间被禁止。

16.根据权利要求15所述的半导体器件，其中，所述电源电路在所述第二选择信号被设置为所述第一逻辑电平的时段期间通过使外部电力线与虚拟电力线耦接来向所述多个逻辑元件供应外部电力，而在所述第二选择信号被设置为所述第二逻辑电平的时段期间通过切断所述外部电力线与所述虚拟电力线的耦接来阻止向所述多个逻辑元件供应所述外部电力。

17.根据权利要求12所述的半导体器件，其中，所述选择控制电路还包括：检测操作选择电路，其被配置为：产生被初始化为第一状态的检测选择信号，以及在响应于所述第二掉电命令而使所述检测选择信号转变为第二状态之后，响应于所述第二边沿检测信号而使所述检测选择信号转变为所述第一状态。

18.根据权利要求17所述的半导体器件，

其中，所述检测电路在所述第一掉电模式下响应于所述第一状态的检测选择信号来执行操作，以及

其中，所述检测电路在所述第二掉电模式下响应于所述第二状态的检测选择信号来执行操作。

19.根据权利要求18所述的半导体器件，还包括内部电路，以及

其中，所述选择控制电路还包括：内部操作选择电路，其被配置为：产生被初始化为第三状态的内部选择信号，以及在响应于所述第二掉电命令而使所述内部选择信号转变为第四状态之后，响应于所述第三边沿检测信号而使所述内部选择信号转变为所述第三状态，

其中，所述内部电路被配置为：响应于所述第三状态的内部选择信号而被使能，并且响应于所述第四状态的内部选择信号而被禁止。

20.一种半导体器件，包括：

功率门控电路，其被配置为响应于第二选择信号而变为激活的和工作的；以及

功率门控控制电路，其被配置为控制所述功率门控电路的激活，并且包括：

第一电路，其被配置为：

在激活模式下保持被激活，而在掉电模式下保持被去激活，以及

响应于第一选择信号而退出所述掉电模式并进入所述激活模式；以及

第二电路，其被配置为：在所述掉电模式下在控制信号的第一边沿处提供所述第二选择信号，以及在所述控制信号的紧接着所述第一边沿的第二边沿处提供所述第一选择信号。

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