JP2003133941A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ２電源構成の半導体装置において１つの電源
遮断時においても、確実に出力バッファ回路を出力ハイ
インピーダンス状態に設定する。 【解決手段】 出力回路において、第１の電源電圧（Ｅ
ＸＶＤＤ）に関連する電源電圧を動作電源電圧として受
けるゲート回路（３０，３２）の次段に、インバータ回
路（２，２２）とＭＯＳトランジスタ（３，２３）で構
成されるラッチ回路を配置し、このラッチ回路の動作電
源電圧として第２の電源電圧（ＶＤＤＱ）を与える。こ
のラッチ回路の出力に従って出力バッファ回路（９１
２）を駆動する。第１の電源電圧が遮断されても、第２
の電源電圧を動作電源電圧として受けるラッチ回路によ
り、スタンバイ状態時の信号電圧が保持されており、確
実に、出力バッファ回路を出力ハイインピーダンス状態
に保持することができる。
遮断時においても、確実に出力バッファ回路を出力ハイ
インピーダンス状態に設定する。 【解決手段】 出力回路において、第１の電源電圧（Ｅ
ＸＶＤＤ）に関連する電源電圧を動作電源電圧として受
けるゲート回路（３０，３２）の次段に、インバータ回
路（２，２２）とＭＯＳトランジスタ（３，２３）で構
成されるラッチ回路を配置し、このラッチ回路の動作電
源電圧として第２の電源電圧（ＶＤＤＱ）を与える。こ
のラッチ回路の出力に従って出力バッファ回路（９１
２）を駆動する。第１の電源電圧が遮断されても、第２
の電源電圧を動作電源電圧として受けるラッチ回路によ
り、スタンバイ状態時の信号電圧が保持されており、確
実に、出力バッファ回路を出力ハイインピーダンス状態
に保持することができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、内部信号に従って外部のバス信号線を駆動す
る出力回路の構成に関する。より特定的には、この発明
は、信号出力用の出力電源電圧と内部回路を駆動するた
めの外部電源電圧とが別々に与えられる半導体装置の信
号出力部の構成に関する。
し、特に、内部信号に従って外部のバス信号線を駆動す
る出力回路の構成に関する。より特定的には、この発明
は、信号出力用の出力電源電圧と内部回路を駆動するた
めの外部電源電圧とが別々に与えられる半導体装置の信
号出力部の構成に関する。
【０００２】
【従来の技術】図１１は、従来の半導体装置の要部の構
成を概略的に示す図である。この半導体装置９００は、
外部電源電圧ＥＸＶＤＤから各種内部電圧を生成する内
部電源回路９０１と、内部電源回路９０１からの各種内
部電圧に従って動作するメモリ回路９０２と、外部から
の出力電源電圧ＶＤＤＱを動作電源電圧として受け、メ
モリ回路９０２から読出されるデータをバッファ処理し
て外部へ出力する出力回路９０３を含む。
成を概略的に示す図である。この半導体装置９００は、
外部電源電圧ＥＸＶＤＤから各種内部電圧を生成する内
部電源回路９０１と、内部電源回路９０１からの各種内
部電圧に従って動作するメモリ回路９０２と、外部から
の出力電源電圧ＶＤＤＱを動作電源電圧として受け、メ
モリ回路９０２から読出されるデータをバッファ処理し
て外部へ出力する出力回路９０３を含む。
【０００３】内部電源回路９０１は、メモリ回路９０２
において動作電源電圧として利用される内部電源電圧電
圧および中間電圧および基準電圧等を生成する。しかし
ながら、図面を簡単化するため、図１１においては、内
部電源回路９０１が生成する周辺電源電圧ＶＤＤＰを代
表的に示す。通常、外部電源電圧ＥＸＶＤＤは、たとえ
ば２．５Ｖ以上であり、また出力電源電圧ＶＤＤＱは、
たとえば１．８Ｖである。外部電源電圧ＥＸＶＤＤが
２、５Ｖの場合には、外部電源電圧ＥＸＶＤＤが、周辺
電源電圧ＶＤＤＰとして利用される。この場合、メモリ
回路９０２に含まれるメモリセルアレイにおいて利用さ
れるアレイ電源電圧が、外部電源電圧ＥＸＶＤＤを降圧
して生成される。ここでは、周辺電源電圧ＶＤＤＰと外
部電源電圧ＥＸＶＤＤとを区別して説明するために、周
辺電源電圧ＶＤＤＰを示す。
において動作電源電圧として利用される内部電源電圧電
圧および中間電圧および基準電圧等を生成する。しかし
ながら、図面を簡単化するため、図１１においては、内
部電源回路９０１が生成する周辺電源電圧ＶＤＤＰを代
表的に示す。通常、外部電源電圧ＥＸＶＤＤは、たとえ
ば２．５Ｖ以上であり、また出力電源電圧ＶＤＤＱは、
たとえば１．８Ｖである。外部電源電圧ＥＸＶＤＤが
２、５Ｖの場合には、外部電源電圧ＥＸＶＤＤが、周辺
電源電圧ＶＤＤＰとして利用される。この場合、メモリ
回路９０２に含まれるメモリセルアレイにおいて利用さ
れるアレイ電源電圧が、外部電源電圧ＥＸＶＤＤを降圧
して生成される。ここでは、周辺電源電圧ＶＤＤＰと外
部電源電圧ＥＸＶＤＤとを区別して説明するために、周
辺電源電圧ＶＤＤＰを示す。
【０００４】メモリ回路９０２は、メモリセルアレイ、
メモリセルアレイのメモリセルを選択する行および列選
択回路、および内部データ読出回路等を含む。
メモリセルアレイのメモリセルを選択する行および列選
択回路、および内部データ読出回路等を含む。
【０００５】出力回路９０３に対し、専用に出力電源電
圧ＶＤＤＱを与えることにより、出力回路９０３の動作
時、出力電源電圧ＶＤＤＱが変動しても、メモリ回路９
０２は、外部電源電圧ＥＸＶＤＤから生成される内部電
源電圧ＶＤＤＰ等に従って安定に動作させることができ
る。したがって、多ビットのデータＤＱを生成する場合
においても、出力電源電圧ＶＤＤＱの変動の影響を受け
ることなく、メモリ回路９０２を安定に動作させること
ができる。
圧ＶＤＤＱを与えることにより、出力回路９０３の動作
時、出力電源電圧ＶＤＤＱが変動しても、メモリ回路９
０２は、外部電源電圧ＥＸＶＤＤから生成される内部電
源電圧ＶＤＤＰ等に従って安定に動作させることができ
る。したがって、多ビットのデータＤＱを生成する場合
においても、出力電源電圧ＶＤＤＱの変動の影響を受け
ることなく、メモリ回路９０２を安定に動作させること
ができる。
【０００６】また、出力回路９０３に対し専用に出力電
源電圧ＶＤＤＱを与えることにより、この出力回路９０
３に対し、余裕を持って動作電源電圧を供給することが
でき、出力回路９０３を安定に動作させることができ
る。
源電圧ＶＤＤＱを与えることにより、この出力回路９０
３に対し、余裕を持って動作電源電圧を供給することが
でき、出力回路９０３を安定に動作させることができ
る。
【０００７】図１２は、出力回路９０３の１ビットのデ
ータ出力に関連する部分の構成を概略的に示す図であ
る。図１２において、出力回路９０３は、メモリ回路９
０２に含まれる内部読出回路９０５から読出される内部
読出データＲＤと出力許可信号ＯＥＭとを受けるＮＡＮ
Ｄ回路９０６と、内部読出データＲＤと出力許可信号Ｏ
ＥＭとを受けるゲート回路９０７と、ＮＡＮＤ回路９０
６の出力信号の振幅を、出力電源電圧ＶＤＤＱレベルに
変換するレベル変換回路９０８と、ゲート回路９０７の
出力信号の振幅を外部電源電圧ＥＸＶＤＤレベルに変換
するレベル変換回路９０９と、レベル変換回路９０９の
出力信号を反転するインバータ回路９１０と、レベル変
換回路９０８の出力信号とインバータ９１０の出力信号
とに従って出力ノード９２０を駆動する出力バッファ回
路９１２を含む。
ータ出力に関連する部分の構成を概略的に示す図であ
る。図１２において、出力回路９０３は、メモリ回路９
０２に含まれる内部読出回路９０５から読出される内部
読出データＲＤと出力許可信号ＯＥＭとを受けるＮＡＮ
Ｄ回路９０６と、内部読出データＲＤと出力許可信号Ｏ
ＥＭとを受けるゲート回路９０７と、ＮＡＮＤ回路９０
６の出力信号の振幅を、出力電源電圧ＶＤＤＱレベルに
変換するレベル変換回路９０８と、ゲート回路９０７の
出力信号の振幅を外部電源電圧ＥＸＶＤＤレベルに変換
するレベル変換回路９０９と、レベル変換回路９０９の
出力信号を反転するインバータ回路９１０と、レベル変
換回路９０８の出力信号とインバータ９１０の出力信号
とに従って出力ノード９２０を駆動する出力バッファ回
路９１２を含む。
【０００８】内部読出回路９０５は、図１１に示すメモ
リ回路９０２に含まれ、たとえばプリアンプ回路等を含
み、周辺電源電圧ＶＤＤＰを動作電源電圧として受け、
周辺電源電圧ＶＤＤＰレベルの振幅の内部読出データＲ
Ｄを生成する。
リ回路９０２に含まれ、たとえばプリアンプ回路等を含
み、周辺電源電圧ＶＤＤＰを動作電源電圧として受け、
周辺電源電圧ＶＤＤＰレベルの振幅の内部読出データＲ
Ｄを生成する。
【０００９】ＮＡＮＤ回路９０６およびゲート回路９０
７は、周辺電源電圧ＶＤＤＰを動作電源電圧として受け
る。ＮＡＮＤ回路９０６は、出力許可信号ＯＥＭがＬレ
ベルのときには、Ｈレベルの信号を出力し、また、出力
許可信号ＯＥＭがＨレベルとなるとインバータとして動
作し、内部読出データＲＤを反転する。
７は、周辺電源電圧ＶＤＤＰを動作電源電圧として受け
る。ＮＡＮＤ回路９０６は、出力許可信号ＯＥＭがＬレ
ベルのときには、Ｈレベルの信号を出力し、また、出力
許可信号ＯＥＭがＨレベルとなるとインバータとして動
作し、内部読出データＲＤを反転する。
【００１０】ゲート回路９０７は、出力許可信号ＯＥＭ
がＬレベルのときには、Ｈレベルの信号を出力し、出力
許可信号ＯＥＭがＨレベルとなると、バッファ回路とし
て動作し、内部読出データＲＤに従って出力信号を生成
する。
がＬレベルのときには、Ｈレベルの信号を出力し、出力
許可信号ＯＥＭがＨレベルとなると、バッファ回路とし
て動作し、内部読出データＲＤに従って出力信号を生成
する。
【００１１】レベル変換回路９０８は、出力電源電圧Ｖ
ＤＤＱを動作電源電圧として受け、また、レベル変換回
路９０９は外部電源電圧ＥＸＶＤＤを動作電源電圧とし
て受ける。
ＤＤＱを動作電源電圧として受け、また、レベル変換回
路９０９は外部電源電圧ＥＸＶＤＤを動作電源電圧とし
て受ける。
【００１２】これらのレベル変換回路９０８および９０
９は、単にレベル（振幅）の変換を行なうだけであり、
論理レベルの変換は行なわない。
９は、単にレベル（振幅）の変換を行なうだけであり、
論理レベルの変換は行なわない。
【００１３】出力バッファ回路９１２は、出力電源ノー
ドと出力ノード９２０の間に接続されかつそのゲートに
レベル変換回路９０８の出力信号を受けるＰチャネルＭ
ＯＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）ＰＱと、出力ノード９２０と接地ノードとの間に接
続されかつそのゲートにインバータ回路９１０の出力信
号を受けるＮチャネルＭＯＳトランジスタＮＱを含む。
ドと出力ノード９２０の間に接続されかつそのゲートに
レベル変換回路９０８の出力信号を受けるＰチャネルＭ
ＯＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）ＰＱと、出力ノード９２０と接地ノードとの間に接
続されかつそのゲートにインバータ回路９１０の出力信
号を受けるＮチャネルＭＯＳトランジスタＮＱを含む。
【００１４】今、出力許可信号ＯＥＭがＬレベルのとき
には、ＮＡＮＤ回路９０６およびゲート回路９０７の出
力信号はともにＨレベルであり、レベル変換回路９０８
の出力信号が出力電源電圧ＶＤＤＱレベル、レベル変換
回路９０９の出力信号が外部電源電圧ＥＸＶＤＤレベル
となる。インバータ９１０が、外部電源電圧ＥＸＶＤＤ
を動作電源電圧として受けて、このレベル変換回路９０
９の出力信号を反転しており、インバータ回路９１０の
出力信号はＬレベルとなる。
には、ＮＡＮＤ回路９０６およびゲート回路９０７の出
力信号はともにＨレベルであり、レベル変換回路９０８
の出力信号が出力電源電圧ＶＤＤＱレベル、レベル変換
回路９０９の出力信号が外部電源電圧ＥＸＶＤＤレベル
となる。インバータ９１０が、外部電源電圧ＥＸＶＤＤ
を動作電源電圧として受けて、このレベル変換回路９０
９の出力信号を反転しており、インバータ回路９１０の
出力信号はＬレベルとなる。
【００１５】したがって、出力バッファ回路９１２にお
いては、ＭＯＳトランジスタＰＱおよびＮＱがともにオ
フ状態となり、出力バッファ回路９１２は、出力ハイイ
ンピーダンス状態となる。
いては、ＭＯＳトランジスタＰＱおよびＮＱがともにオ
フ状態となり、出力バッファ回路９１２は、出力ハイイ
ンピーダンス状態となる。
【００１６】出力許可信号ＯＥＭがＨレベルとなると、
ＮＡＮＤ回路９０６がインバータとして動作し、一方、
ゲート回路９０７がバッファ回路として動作する。内部
読出データＲＤがＨレベルのときには、ＮＡＮＤ回路９
０６の出力信号がＬレベル、ゲート回路９０７の出力信
号がＨレベルとなる。したがって、レベル変換回路９０
８の出力信号がＬレベル、インバータ回路９１０の出力
信号がＬレベルとなり、出力バッファ回路９１２におい
て、ＭＯＳトランジスタＰＱがオン状態、ＭＯＳトラン
ジスタＮＱがオフ状態となる。この状態においては、出
力ノード９２０は、ＭＯＳトランジスタＰＱを介して出
力電源電圧ＶＤＤＱレベルにまで駆動される。
ＮＡＮＤ回路９０６がインバータとして動作し、一方、
ゲート回路９０７がバッファ回路として動作する。内部
読出データＲＤがＨレベルのときには、ＮＡＮＤ回路９
０６の出力信号がＬレベル、ゲート回路９０７の出力信
号がＨレベルとなる。したがって、レベル変換回路９０
８の出力信号がＬレベル、インバータ回路９１０の出力
信号がＬレベルとなり、出力バッファ回路９１２におい
て、ＭＯＳトランジスタＰＱがオン状態、ＭＯＳトラン
ジスタＮＱがオフ状態となる。この状態においては、出
力ノード９２０は、ＭＯＳトランジスタＰＱを介して出
力電源電圧ＶＤＤＱレベルにまで駆動される。
【００１７】一方、内部読出データＲＤがＬレベルのと
きには、ＮＡＮＤ回路９０６の出力信号がＨレベル、ゲ
ート回路９０７の出力信号がＬレベルとなる。応じて、
インバータ９１０の出力信号が外部電源電圧ＥＸＶＤＤ
レベルとなり、出力バッファ回路９１２においてＭＯＳ
トランジスタＰＱがオフ状態、ＭＯＳトランジスタＮＱ
がオン状態となり、出力ノード９２０は、ＭＯＳトラン
ジスタＮＱを介して接地電圧レベルにまで駆動される。
インバータ回路９１０を用いて外部電源電圧レベルの信
号を、ＭＯＳトランジスタＮＱのゲートへ与えることに
より、このＭＯＳトランジスタＮＱの電流駆動能力を大
きくして、高速で出力ノード９２０を接地電圧レベルに
まで放電する。
きには、ＮＡＮＤ回路９０６の出力信号がＨレベル、ゲ
ート回路９０７の出力信号がＬレベルとなる。応じて、
インバータ９１０の出力信号が外部電源電圧ＥＸＶＤＤ
レベルとなり、出力バッファ回路９１２においてＭＯＳ
トランジスタＰＱがオフ状態、ＭＯＳトランジスタＮＱ
がオン状態となり、出力ノード９２０は、ＭＯＳトラン
ジスタＮＱを介して接地電圧レベルにまで駆動される。
インバータ回路９１０を用いて外部電源電圧レベルの信
号を、ＭＯＳトランジスタＮＱのゲートへ与えることに
より、このＭＯＳトランジスタＮＱの電流駆動能力を大
きくして、高速で出力ノード９２０を接地電圧レベルに
まで放電する。
【００１８】図１３は、レベル変換回路９０８の構成の
一例を示す図である。図１３において、レベル変換回路
９０８は、ＮＡＮＤ回路９０６の出力信号ＳＩＮを受け
るインバータ９０８ａと、内部ノードＮＡと接地ノード
の間に接続されかつそのゲートにＮＡＮＤ回路の出力信
号ＳＩＮを受けるＮチャネルＭＯＳトランジスタ９０８
ｂと、内部ノードＮＢと接地ノードの間に接続されかつ
そのゲートにインバータ９０８ａの出力信号を受けるＮ
チャネルＭＯＳトランジスタ９０８ｃと、出力電源ノー
ドと内部ノードＮＡの間に接続されかつそのゲートが内
部ノードＮＢに接続されるＰチャネルＭＯＳトランジス
タ９０８ｄと、出力電源ノードと内部ノードＮＢの間に
接続されかつそのゲートが内部ノードＮＡに接続される
ＰチャネルＭＯＳトランジスタ９０８ｅを含む。内部ノ
ードＮＢから、このレベル変換回路９０８の出力信号Ｓ
ＯＵＴが生成される。
一例を示す図である。図１３において、レベル変換回路
９０８は、ＮＡＮＤ回路９０６の出力信号ＳＩＮを受け
るインバータ９０８ａと、内部ノードＮＡと接地ノード
の間に接続されかつそのゲートにＮＡＮＤ回路の出力信
号ＳＩＮを受けるＮチャネルＭＯＳトランジスタ９０８
ｂと、内部ノードＮＢと接地ノードの間に接続されかつ
そのゲートにインバータ９０８ａの出力信号を受けるＮ
チャネルＭＯＳトランジスタ９０８ｃと、出力電源ノー
ドと内部ノードＮＡの間に接続されかつそのゲートが内
部ノードＮＢに接続されるＰチャネルＭＯＳトランジス
タ９０８ｄと、出力電源ノードと内部ノードＮＢの間に
接続されかつそのゲートが内部ノードＮＡに接続される
ＰチャネルＭＯＳトランジスタ９０８ｅを含む。内部ノ
ードＮＢから、このレベル変換回路９０８の出力信号Ｓ
ＯＵＴが生成される。
【００１９】信号ＳＩＮがＨレベルのときには、ＭＯＳ
トランジスタ９０８ｂがオン状態、ＭＯＳトランジスタ
９０８ｃがオフ状態となる。したがって、内部ノードＮ
Ａが、ＭＯＳトランジスタ９０８ｂを介して放電され、
その電圧レベルが低下し、応じてＭＯＳトランジスタ９
０８ｅがオン状態となり、内部ノードＮＢを充電し、内
部ノードＮＢの電圧レベルを、出力電源電圧ＶＤＤＱレ
ベルに上昇させる。
トランジスタ９０８ｂがオン状態、ＭＯＳトランジスタ
９０８ｃがオフ状態となる。したがって、内部ノードＮ
Ａが、ＭＯＳトランジスタ９０８ｂを介して放電され、
その電圧レベルが低下し、応じてＭＯＳトランジスタ９
０８ｅがオン状態となり、内部ノードＮＢを充電し、内
部ノードＮＢの電圧レベルを、出力電源電圧ＶＤＤＱレ
ベルに上昇させる。
【００２０】内部ノードＮＢが、出力電源電圧レベルに
到達すると、ＭＯＳトランジスタ９０８ｄはオフ状態と
なる。したがって、周辺電源電圧ＶＤＤＰレベルの信号
ＳＩＮが、出力電源電圧ＶＤＤＱレベルの信号ＳＯＵＴ
に変換される。
到達すると、ＭＯＳトランジスタ９０８ｄはオフ状態と
なる。したがって、周辺電源電圧ＶＤＤＰレベルの信号
ＳＩＮが、出力電源電圧ＶＤＤＱレベルの信号ＳＯＵＴ
に変換される。
【００２１】一方、信号ＳＩＮがＬレベルのときには、
ＭＯＳトランジスタ９０８ｂがオフ状態、ＭＯＳトラン
ジスタ９０８ｃがオン状態となる。この状態において
は、内部ノードＮＢがＭＯＳトランジスタ９０８ｃを介
して放電され、その電圧レベルが低下する。応じて、Ｍ
ＯＳトランジスタ９０８ｄがオン状態となり、内部ノー
ドＮＡを出力電源電圧ＶＤＤＰレベルにまで充電し、応
じてＭＯＳトランジスタ９０８ｅがオフ状態となる。し
たがって、この状態においては、内部ノードＮＢからの
信号ＳＯＵＴは、Ｌレベルとなる。
ＭＯＳトランジスタ９０８ｂがオフ状態、ＭＯＳトラン
ジスタ９０８ｃがオン状態となる。この状態において
は、内部ノードＮＢがＭＯＳトランジスタ９０８ｃを介
して放電され、その電圧レベルが低下する。応じて、Ｍ
ＯＳトランジスタ９０８ｄがオン状態となり、内部ノー
ドＮＡを出力電源電圧ＶＤＤＰレベルにまで充電し、応
じてＭＯＳトランジスタ９０８ｅがオフ状態となる。し
たがって、この状態においては、内部ノードＮＢからの
信号ＳＯＵＴは、Ｌレベルとなる。
【００２２】上述のように、このレベル変換回路９０８
は、振幅が周辺電源電圧ＶＤＤＰレベルの信号ＳＩＮ
を、振幅ＶＤＤＱレベルの信号に変換し、論理レベルの
変換は行なっていない。
は、振幅が周辺電源電圧ＶＤＤＰレベルの信号ＳＩＮ
を、振幅ＶＤＤＱレベルの信号に変換し、論理レベルの
変換は行なっていない。
【００２３】このレベル変換回路９０８を用いることに
より、内部の回路を、周辺電源電圧ＶＤＤＰレベルで駆
動し、かつ出力バッファ回路９１２において、出力電源
電圧レベルの信号を生成することができる。
より、内部の回路を、周辺電源電圧ＶＤＤＰレベルで駆
動し、かつ出力バッファ回路９１２において、出力電源
電圧レベルの信号を生成することができる。
【００２４】また、周辺電源電圧ＶＤＤＰが外部電源電
圧ＥＸＶＤＤに等しい場合において、出力電源電圧ＶＤ
ＤＱよりも高い場合には、出力バッファ回路９１２に与
えられる信号の振幅を出力電源電圧レベルに変換して、
その立上りおよび立下り特性を等しくする。これによ
り、出力バッファ回路９１２の出力ノード駆動時の立上
り／立下り特性を等しくすることを図る。
圧ＥＸＶＤＤに等しい場合において、出力電源電圧ＶＤ
ＤＱよりも高い場合には、出力バッファ回路９１２に与
えられる信号の振幅を出力電源電圧レベルに変換して、
その立上りおよび立下り特性を等しくする。これによ
り、出力バッファ回路９１２の出力ノード駆動時の立上
り／立下り特性を等しくすることを図る。
【００２５】
【発明が解決しようとする課題】図１４は、データ処理
システムの構成の一例を概略的に示す図である。図１４
に示す処理システムにおいては、処理装置９５０と、こ
の処理装置９５０の使用するデータを格納する半導体記
憶装置９５２と、半導体記憶装置９５２と異なるメモリ
９５４が、バス９５６を介して相互接続される。
システムの構成の一例を概略的に示す図である。図１４
に示す処理システムにおいては、処理装置９５０と、こ
の処理装置９５０の使用するデータを格納する半導体記
憶装置９５２と、半導体記憶装置９５２と異なるメモリ
９５４が、バス９５６を介して相互接続される。
【００２６】処理装置９５０は、電源電圧ＶＤＤＬおよ
びＶＤＤＱを動作電源電圧として受ける。半導体記憶装
置９５２は、電源電圧ＥＸＶＤＤおよびＶＤＤＱを動作
電源電圧として受ける。メモリ９５４は、電源電圧ＶＤ
ＤＬを、動作電源電圧として受ける。処理装置９５０が
バス９５６を介して半導体記憶装置９５２へデータを伝
達する場合、出力電源電圧ＶＤＤＱに従って信号を転送
し、半導体記憶装置９５２との信号のインターフェイス
を調整する。
びＶＤＤＱを動作電源電圧として受ける。半導体記憶装
置９５２は、電源電圧ＥＸＶＤＤおよびＶＤＤＱを動作
電源電圧として受ける。メモリ９５４は、電源電圧ＶＤ
ＤＬを、動作電源電圧として受ける。処理装置９５０が
バス９５６を介して半導体記憶装置９５２へデータを伝
達する場合、出力電源電圧ＶＤＤＱに従って信号を転送
し、半導体記憶装置９５２との信号のインターフェイス
を調整する。
【００２７】このようなデータ処理システムにおいて、
半導体記憶装置９５２へ長期に渡ってアクセスしない場
合、処理装置９５０は、図示しない電源管理装置を介し
て、少なくとも半導体記憶装置９５２に対する外部電源
電圧ＥＸＶＤＤの供給を停止する。処理装置９５０は、
メモリ９５４の記憶データを利用して処理を実行する。
半導体記憶装置９５２へ長期に渡ってアクセスしない場
合、処理装置９５０は、図示しない電源管理装置を介し
て、少なくとも半導体記憶装置９５２に対する外部電源
電圧ＥＸＶＤＤの供給を停止する。処理装置９５０は、
メモリ９５４の記憶データを利用して処理を実行する。
【００２８】したがって、バス９５６を介して、メモリ
９５４と処理装置９５０の間でデータ／信号が転送され
るため、半導体記憶装置９５２は、出力電源電圧ＶＤＤ
Ｑが投入された状態で、外部電源電圧ＥＸＶＤＤの供給
が停止された場合においても、図１２に示す出力バッフ
ァ回路９１２が、出力ハイインピーダンス状態を維持す
ることが要求される。ＭＯＳトランジスタの場合、その
ゲート−ソース間電圧がしきい値電圧の絶対値以下とな
ると、オフ状態となる。したがって、たとえば図１３に
示す構成において、外部電源電圧ＥＸＶＤＤから生成さ
れる周辺電源電圧ＶＤＤＰが、この外部電源電圧ＥＸＶ
ＤＤの供給停止に従ってその電圧レベルが低下しても、
そのスタンバイ状態時においてＨレベルに設定されてい
る信号ＳＩＮが、接地電圧レベルまで放電されず、信号
ＳＩＮが中間電圧レベルで保持され、また同様に、イン
バータ９０８ａの出力信号も、中間電圧レベルで保持さ
れることがある。
９５４と処理装置９５０の間でデータ／信号が転送され
るため、半導体記憶装置９５２は、出力電源電圧ＶＤＤ
Ｑが投入された状態で、外部電源電圧ＥＸＶＤＤの供給
が停止された場合においても、図１２に示す出力バッフ
ァ回路９１２が、出力ハイインピーダンス状態を維持す
ることが要求される。ＭＯＳトランジスタの場合、その
ゲート−ソース間電圧がしきい値電圧の絶対値以下とな
ると、オフ状態となる。したがって、たとえば図１３に
示す構成において、外部電源電圧ＥＸＶＤＤから生成さ
れる周辺電源電圧ＶＤＤＰが、この外部電源電圧ＥＸＶ
ＤＤの供給停止に従ってその電圧レベルが低下しても、
そのスタンバイ状態時においてＨレベルに設定されてい
る信号ＳＩＮが、接地電圧レベルまで放電されず、信号
ＳＩＮが中間電圧レベルで保持され、また同様に、イン
バータ９０８ａの出力信号も、中間電圧レベルで保持さ
れることがある。
【００２９】この場合、レベル変換回路９０８におい
て、ＭＯＳトランジスタ９０８ｂおよび９０８ｃが、と
もにオン状態となる、またはともにオフ状態となった場
合、この内部ノードＮＡおよびＮＢの電圧レベルが不定
状態となり、このレベル変換回路９０８の出力信号ＳＯ
ＵＴが、出力電源電圧ＶＤＤＱレベルに保持されず、中
間電圧レベルに保持される状態が生じる。このような状
態が生じると、出力バッファ回路９１２においてＭＯＳ
トランジスタＰＱが出力ノード９２０へ電流を供給する
ことが考えられる。
て、ＭＯＳトランジスタ９０８ｂおよび９０８ｃが、と
もにオン状態となる、またはともにオフ状態となった場
合、この内部ノードＮＡおよびＮＢの電圧レベルが不定
状態となり、このレベル変換回路９０８の出力信号ＳＯ
ＵＴが、出力電源電圧ＶＤＤＱレベルに保持されず、中
間電圧レベルに保持される状態が生じる。このような状
態が生じると、出力バッファ回路９１２においてＭＯＳ
トランジスタＰＱが出力ノード９２０へ電流を供給する
ことが考えられる。
【００３０】同様に、また、図１２において、外部電源
電圧ＥＸＶＤＤの供給を停止されてもインバータ９１０
の出力信号が、完全に接地電圧レベルに放電されず、レ
ベル変換回路９０９の出力信号が中間電圧レベルに浮き
上がり、応じて、インバータ回路９１０の出力信号が中
間電圧レベルに保持される状態になり、放電用ＭＯＳト
ランジスタがオン状態となる状態が生じる。したがっ
て、この状態においても、出力バッファ回路９１２にお
いて、ＭＯＳトランジスタＮＱがオン状態となり、出力
ノード９２０を接地電圧レベルへ駆動し、この出力バッ
ファ回路９１２は、出力ハイインピーダンス状態とはな
らない。
電圧ＥＸＶＤＤの供給を停止されてもインバータ９１０
の出力信号が、完全に接地電圧レベルに放電されず、レ
ベル変換回路９０９の出力信号が中間電圧レベルに浮き
上がり、応じて、インバータ回路９１０の出力信号が中
間電圧レベルに保持される状態になり、放電用ＭＯＳト
ランジスタがオン状態となる状態が生じる。したがっ
て、この状態においても、出力バッファ回路９１２にお
いて、ＭＯＳトランジスタＮＱがオン状態となり、出力
ノード９２０を接地電圧レベルへ駆動し、この出力バッ
ファ回路９１２は、出力ハイインピーダンス状態とはな
らない。
【００３１】この半導体記憶装置９５２において、出力
バッファ回路９１２がハイインピーダンス状態と異なる
状態に設定された場合、メモリ９５４と処理装置９５０
の間で転送される信号／データに対し、この外部バッフ
ァ回路９１２の出力するデータが悪影響を及ぼし、正確
に、処理装置９５０とメモリ９５４の間で信号／データ
を転送することができなくなるという問題が生じる。
バッファ回路９１２がハイインピーダンス状態と異なる
状態に設定された場合、メモリ９５４と処理装置９５０
の間で転送される信号／データに対し、この外部バッフ
ァ回路９１２の出力するデータが悪影響を及ぼし、正確
に、処理装置９５０とメモリ９５４の間で信号／データ
を転送することができなくなるという問題が生じる。
【００３２】また、この処理装置９５０と半導体記憶装
置９５２とのバス９５６を介して接続され、メモリ９５
４とは別のバスを介して処理装置９５０とメモリ９５４
が接続される場合においても、この処理装置９５０と半
導体記憶装置９５２を接続するバスの信号線が、出力電
源電圧ＶＤＤＱと異なる電圧レベルに終端されている場
合において、出力バッファ回路９１２が出力ハイインピ
ーダンス状態と異なる状態に設定されている場合には、
この出力バッファ回路９１２と終端電圧源との間で電流
が流れ、消費電流が増大するという問題が生じる。
置９５２とのバス９５６を介して接続され、メモリ９５
４とは別のバスを介して処理装置９５０とメモリ９５４
が接続される場合においても、この処理装置９５０と半
導体記憶装置９５２を接続するバスの信号線が、出力電
源電圧ＶＤＤＱと異なる電圧レベルに終端されている場
合において、出力バッファ回路９１２が出力ハイインピ
ーダンス状態と異なる状態に設定されている場合には、
この出力バッファ回路９１２と終端電圧源との間で電流
が流れ、消費電流が増大するという問題が生じる。
【００３３】それゆえ、この発明の目的は、外部電源電
圧が、出力電源電圧を供給した状態で遮断される場合に
おいても、確実に、出力バッファ回路を出力ハイインピ
ーダンス状態に保持することのできる半導体記憶装置を
提供することである。
圧が、出力電源電圧を供給した状態で遮断される場合に
おいても、確実に、出力バッファ回路を出力ハイインピ
ーダンス状態に保持することのできる半導体記憶装置を
提供することである。
【００３４】
【課題を解決するための手段】この発明に係る半導体装
置は、第１の電源電圧を動作電源電圧として受け、少な
くとも内部信号に従って第１の出力駆動信号を生成する
第１の出力駆動信号生成回路と、第２の電源電圧を動作
電源電圧として受け、第１の出力駆動信号をラッチしか
つ転送する第１のラッチ回路と、第２の電源電圧を動作
電源電圧として受け、第１のラッチ回路の出力信号に従
って出力ノードを駆動する第１の出力トランジスタを含
む。
置は、第１の電源電圧を動作電源電圧として受け、少な
くとも内部信号に従って第１の出力駆動信号を生成する
第１の出力駆動信号生成回路と、第２の電源電圧を動作
電源電圧として受け、第１の出力駆動信号をラッチしか
つ転送する第１のラッチ回路と、第２の電源電圧を動作
電源電圧として受け、第１のラッチ回路の出力信号に従
って出力ノードを駆動する第１の出力トランジスタを含
む。
【００３５】好ましくは、さらに、第１の電源電圧を動
作電源電圧として受け、少なくとも内部信号に従って第
２の出力駆動信号を生成する第２の出力駆動信号生成回
路と、第２の電源電圧を動作電源電圧として受け、第２
の出力駆動信号をラッチしかつ転送する第２のラッチ回
路と、少なくとも第２のラッチ回路の出力信号に従って
出力ノードを駆動する出力駆動回路を含む。出力ノード
の駆動時においては、この出力駆動回路は、第１の出力
トランジスタと相補的に出力ノードを内部信号に従って
駆動する。
作電源電圧として受け、少なくとも内部信号に従って第
２の出力駆動信号を生成する第２の出力駆動信号生成回
路と、第２の電源電圧を動作電源電圧として受け、第２
の出力駆動信号をラッチしかつ転送する第２のラッチ回
路と、少なくとも第２のラッチ回路の出力信号に従って
出力ノードを駆動する出力駆動回路を含む。出力ノード
の駆動時においては、この出力駆動回路は、第１の出力
トランジスタと相補的に出力ノードを内部信号に従って
駆動する。
【００３６】好ましくは、この出力駆動回路は、第２の
電源電圧を動作電源電圧として受け、ラッチ回路の出力
回路をバッファ処理するバッファ回路と、このバッファ
回路の出力信号に従って選択的に導通し、導通時出力ノ
ードを第２の電源電圧と極性の異なる電圧レベルに駆動
する第２の出力トランジスタとを含む。
電源電圧を動作電源電圧として受け、ラッチ回路の出力
回路をバッファ処理するバッファ回路と、このバッファ
回路の出力信号に従って選択的に導通し、導通時出力ノ
ードを第２の電源電圧と極性の異なる電圧レベルに駆動
する第２の出力トランジスタとを含む。
【００３７】これに代えて好ましくは、出力駆動回路
は、第１の電源電圧を動作電源電圧として受け、内部信
号に従って第２の出力駆動信号と同一論理レベルの信号
を生成する補助駆動回路と、この補助駆動回路の出力ノ
ードをラッチ回路の出力信号に従って選択的に、第２の
電源電圧と極性の異なる電圧を供給する参照電圧ノード
に結合する補助トランジスタと、この補助駆動回路の出
力ノードの電圧に従って選択的に導通し、導通時、出力
ノードを参照ノードの電圧レベルに駆動する第２の出力
トランジスタを含む。
は、第１の電源電圧を動作電源電圧として受け、内部信
号に従って第２の出力駆動信号と同一論理レベルの信号
を生成する補助駆動回路と、この補助駆動回路の出力ノ
ードをラッチ回路の出力信号に従って選択的に、第２の
電源電圧と極性の異なる電圧を供給する参照電圧ノード
に結合する補助トランジスタと、この補助駆動回路の出
力ノードの電圧に従って選択的に導通し、導通時、出力
ノードを参照ノードの電圧レベルに駆動する第２の出力
トランジスタを含む。
【００３８】好ましくは、第１のラッチ回路は、入力論
理しきい値が、少なくとも第１の出力駆動信号生成回路
が動作不能状態となる第１の電源電圧の電圧レベルより
も高くされたインバータを含む。
理しきい値が、少なくとも第１の出力駆動信号生成回路
が動作不能状態となる第１の電源電圧の電圧レベルより
も高くされたインバータを含む。
【００３９】好ましくは、第２のラッチ回路は、入力論
理しきい値が、少なくとも第２の出力駆動信号生成回路
が動作不能とされる第１の電源電圧レベルよりも高くさ
れたインバータを含む。
理しきい値が、少なくとも第２の出力駆動信号生成回路
が動作不能とされる第１の電源電圧レベルよりも高くさ
れたインバータを含む。
【００４０】好ましくは、第１の電源電圧の投入を検出
し、電源投入検出信号を生成する電源投入検出回路がさ
らに設けられる。この構成において、第１の出力駆動信
号生成回路は、好ましくは、電源投入検出信号と内部信
号とに従って第１の出力駆動信号を生成する。
し、電源投入検出信号を生成する電源投入検出回路がさ
らに設けられる。この構成において、第１の出力駆動信
号生成回路は、好ましくは、電源投入検出信号と内部信
号とに従って第１の出力駆動信号を生成する。
【００４１】また、好ましくは、第１の電源電圧の投入
を検出して、第１の電源電圧の投入時に電源投入検出信
号を生成する電源投入検出回路が設けられる。第２の出
力駆動信号生成回路は、内部信号と電源投入検出信号と
に従って第２の出力駆動信号を生成する。
を検出して、第１の電源電圧の投入時に電源投入検出信
号を生成する電源投入検出回路が設けられる。第２の出
力駆動信号生成回路は、内部信号と電源投入検出信号と
に従って第２の出力駆動信号を生成する。
【００４２】また、好ましくは、第１の出力駆動信号生
成回路と第１のラッチ回路の間にレベル変換回路と、こ
のレベル変換回路の入出力を結合する転送ゲートが配置
される。レベル変換回路は、第１の出力駆動信号生成回
路の出力信号の振幅を第２の電源電圧レベルの振幅の信
号に変換して出力する。転送ゲートは、そのゲートに第
２の電源電圧を受ける。
成回路と第１のラッチ回路の間にレベル変換回路と、こ
のレベル変換回路の入出力を結合する転送ゲートが配置
される。レベル変換回路は、第１の出力駆動信号生成回
路の出力信号の振幅を第２の電源電圧レベルの振幅の信
号に変換して出力する。転送ゲートは、そのゲートに第
２の電源電圧を受ける。
【００４３】また、好ましくは、第２の出力駆動信号生
成回路と第２のラッチ回路の間にレベル変換回路と、こ
のレベル変換回路の入出力を結合する転送ゲートが配置
される。レベル変換回路は、第２の出力駆動信号生成回
路の出力信号の振幅を第２の電源電圧レベルの振幅の信
号に変換して出力する。転送ゲートは、そのゲートに第
２の電源電圧を受ける。
成回路と第２のラッチ回路の間にレベル変換回路と、こ
のレベル変換回路の入出力を結合する転送ゲートが配置
される。レベル変換回路は、第２の出力駆動信号生成回
路の出力信号の振幅を第２の電源電圧レベルの振幅の信
号に変換して出力する。転送ゲートは、そのゲートに第
２の電源電圧を受ける。
【００４４】第２の電源電圧を動作電源電圧として受け
るラッチ回路を設け、このラッチ回路の出力信号に従っ
て出力トランジスタまたは出力駆動回路を駆動すること
により、第１の電源電圧の供給が遮断された場合におい
ても、ラッチ回路は、この第１の電源電圧遮断直前の状
態をラッチしており、確実に出力トランジスタおよび出
力駆動トランジスタを第１の電源電圧遮断直前の状態に
保持して、出力ハイインピーダンス状態を維持すること
ができる。これにより、第１の電源電圧供給遮断時にお
いては、確実に、出力回路を出力ハイインピーダンス状
態に設定することができ、外部バスで信号／データの衝
突が生じるのを防止することができる。
るラッチ回路を設け、このラッチ回路の出力信号に従っ
て出力トランジスタまたは出力駆動回路を駆動すること
により、第１の電源電圧の供給が遮断された場合におい
ても、ラッチ回路は、この第１の電源電圧遮断直前の状
態をラッチしており、確実に出力トランジスタおよび出
力駆動トランジスタを第１の電源電圧遮断直前の状態に
保持して、出力ハイインピーダンス状態を維持すること
ができる。これにより、第１の電源電圧供給遮断時にお
いては、確実に、出力回路を出力ハイインピーダンス状
態に設定することができ、外部バスで信号／データの衝
突が生じるのを防止することができる。
【００４５】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う出力回路の構成を概略的に示す
図である。図１において、出力回路９０３は、ＮＡＮＤ
回路９０６の出力信号を受けるインバータ回路１と、イ
ンバータ回路１の出力信号を受けるインバータ回路２
と、インバータ回路２の出力信号がＨレベルのとき導通
し、インバータ回路２の入力ノードＮＤを接地電圧レベ
ルに駆動するＮチャネルＭＯＳトランジスタ３と、ゲー
ト回路９０７の出力信号を受けるインバータ回路４と、
インバータ回路４の出力信号を受けるインバータ回路５
と、インバータ回路５の出力信号がＨレベルのとき導通
し、ノードＮＦを接地電圧レベルに保持するＮチャネル
ＭＯＳトランジスタ６と、インバータ回路６の出力信号
を受けるインバータ回路７と、インバータ回路２および
７の出力信号に従って出力ノード９２０を駆動する出力
バッファ回路９１２を含む。
明の実施の形態１に従う出力回路の構成を概略的に示す
図である。図１において、出力回路９０３は、ＮＡＮＤ
回路９０６の出力信号を受けるインバータ回路１と、イ
ンバータ回路１の出力信号を受けるインバータ回路２
と、インバータ回路２の出力信号がＨレベルのとき導通
し、インバータ回路２の入力ノードＮＤを接地電圧レベ
ルに駆動するＮチャネルＭＯＳトランジスタ３と、ゲー
ト回路９０７の出力信号を受けるインバータ回路４と、
インバータ回路４の出力信号を受けるインバータ回路５
と、インバータ回路５の出力信号がＨレベルのとき導通
し、ノードＮＦを接地電圧レベルに保持するＮチャネル
ＭＯＳトランジスタ６と、インバータ回路６の出力信号
を受けるインバータ回路７と、インバータ回路２および
７の出力信号に従って出力ノード９２０を駆動する出力
バッファ回路９１２を含む。
【００４６】ＮＡＮＤ回路９０６は、従来と同様、周辺
電源電圧ＶＤＤＰを動作電源電圧として受け、内部読出
回路９０５からの内部読出データＲＤと読出許可信号Ｏ
ＥＭとを入力信号として受ける。
電源電圧ＶＤＤＰを動作電源電圧として受け、内部読出
回路９０５からの内部読出データＲＤと読出許可信号Ｏ
ＥＭとを入力信号として受ける。
【００４７】ゲート回路９０７は、内部読出データＲＤ
と読出許可信号ＯＥＭとを入力信号として受け、かつ周
辺電源電圧ＶＤＤＰを動作電源電圧として受ける。
と読出許可信号ＯＥＭとを入力信号として受け、かつ周
辺電源電圧ＶＤＤＰを動作電源電圧として受ける。
【００４８】この周辺電源電圧ＶＤＤＰは、外部電源電
圧ＥＸＶＤＤと同一電圧レベルであっても良く、また、
外部電源電圧ＥＸＶＤＤを降圧して生成されても良い。
図１に示す実施の形態の説明においては、周辺電源電圧
ＶＤＤＰが、外部電源電圧ＥＸＶＤＤを降圧して生成さ
れる場合について説明する。
圧ＥＸＶＤＤと同一電圧レベルであっても良く、また、
外部電源電圧ＥＸＶＤＤを降圧して生成されても良い。
図１に示す実施の形態の説明においては、周辺電源電圧
ＶＤＤＰが、外部電源電圧ＥＸＶＤＤを降圧して生成さ
れる場合について説明する。
【００４９】インバータ回路２の出力信号が、出力バッ
ファ回路９１２に含まれるＰチャネルＭＯＳトランジス
タＴＰのゲートへ与えられ、インバータ回路７の出力信
号が、出力バッファ回路９１２に含まれるＮチャネルＭ
ＯＳトランジスタＴＮのゲートへ与える。
ファ回路９１２に含まれるＰチャネルＭＯＳトランジス
タＴＰのゲートへ与えられ、インバータ回路７の出力信
号が、出力バッファ回路９１２に含まれるＮチャネルＭ
ＯＳトランジスタＴＮのゲートへ与える。
【００５０】インバータ回路１および４は、外部電源電
圧ＥＸＶＤＤを動作電源電圧として受け、それぞれ、Ｎ
ＡＮＤ回路９０６およびゲート回路９０７の出力信号を
反転する。周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸ
ＶＤＤと電圧レベルが異なる場合には、これらのインバ
ータ回路１および４は、レベル変換機能を有するかまた
はそれらの前段にレベル変換回路が配置される。
圧ＥＸＶＤＤを動作電源電圧として受け、それぞれ、Ｎ
ＡＮＤ回路９０６およびゲート回路９０７の出力信号を
反転する。周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸ
ＶＤＤと電圧レベルが異なる場合には、これらのインバ
ータ回路１および４は、レベル変換機能を有するかまた
はそれらの前段にレベル変換回路が配置される。
【００５１】なお、インバータ回路１および４は、動作
電源電圧として周辺電源電圧ＶＤＤＰを受けてもよい。
ここでは、外部電源電圧ＥＸＶＤＤの供給遮断時におけ
る内部信号の不定状態について説明し、この外部電源電
圧に対応する内部電源電圧を動作電源電圧として受ける
回路と出力電源電圧ＶＤＤＱを動作電源電圧として受け
る回路の境界部における信号の安定化を説明するため
に、インバータ回路１および４は、動作電源電圧として
外部電源電圧ＥＸＶＤＤを受けるように示す。
電源電圧として周辺電源電圧ＶＤＤＰを受けてもよい。
ここでは、外部電源電圧ＥＸＶＤＤの供給遮断時におけ
る内部信号の不定状態について説明し、この外部電源電
圧に対応する内部電源電圧を動作電源電圧として受ける
回路と出力電源電圧ＶＤＤＱを動作電源電圧として受け
る回路の境界部における信号の安定化を説明するため
に、インバータ回路１および４は、動作電源電圧として
外部電源電圧ＥＸＶＤＤを受けるように示す。
【００５２】インバータ回路２、５および７は、出力電
源電圧ＶＤＤＱを動作電源電圧として受ける。内部読出
回路９０５は、周辺電源電圧ＶＤＤＰを動作電源電圧と
して受ける。
源電圧ＶＤＤＱを動作電源電圧として受ける。内部読出
回路９０５は、周辺電源電圧ＶＤＤＰを動作電源電圧と
して受ける。
【００５３】今、図２に示すように、出力電源電圧ＶＤ
ＤＱが供給された状態で、外部電源電圧ＥＸＶＤＤの供
給を停止する状態を考える。ここで、外部電源電圧ＥＸ
ＶＤＤの供給停止は、半導体記憶装置がスタンバイ状態
のときに行われる。
ＤＱが供給された状態で、外部電源電圧ＥＸＶＤＤの供
給を停止する状態を考える。ここで、外部電源電圧ＥＸ
ＶＤＤの供給停止は、半導体記憶装置がスタンバイ状態
のときに行われる。
【００５４】周辺電源電圧ＶＤＤＰは、外部電源電圧Ｅ
ＸＶＤＤから生成される。したがって、この外部電源電
圧ＥＸＶＤＤの供給が停止されると、応じて、周辺電源
電圧ＶＤＤＰの電圧レベルが低下する。この周辺電源電
圧ＶＤＤＰの電圧レベルが、構成要素のＭＯＳトランジ
スタのしきい値電圧レベル程度まで低下すると、周辺電
源電圧ＶＤＤＰを動作電源電圧として受ける回路が動作
不能状態となり、内部読出データＲＤおよび出力許可信
号ＯＥＭ等を出力する周辺回路の出力信号の電圧レベル
が不定状態となる。例えば、ＮＡＮＤ回路９０６および
９０７において、入力信号の電圧レベルが、それらの構
成要素のＮチャネルＭＯＳトランジスタのしきい値電圧
レベルに到達すると、オン状態のＮチャネルＭＯＳトラ
ンジスタのゲートに印加される信号の電圧レベルがしき
い値電圧レベル程度となり、オン状態のＮチャネルＭＯ
Ｓトランジスタはオフ状態となり、これらのＮＡＮＤ回
路９０６およびゲート回路９０７の出力信号が不定状態
となる。
ＸＶＤＤから生成される。したがって、この外部電源電
圧ＥＸＶＤＤの供給が停止されると、応じて、周辺電源
電圧ＶＤＤＰの電圧レベルが低下する。この周辺電源電
圧ＶＤＤＰの電圧レベルが、構成要素のＭＯＳトランジ
スタのしきい値電圧レベル程度まで低下すると、周辺電
源電圧ＶＤＤＰを動作電源電圧として受ける回路が動作
不能状態となり、内部読出データＲＤおよび出力許可信
号ＯＥＭ等を出力する周辺回路の出力信号の電圧レベル
が不定状態となる。例えば、ＮＡＮＤ回路９０６および
９０７において、入力信号の電圧レベルが、それらの構
成要素のＮチャネルＭＯＳトランジスタのしきい値電圧
レベルに到達すると、オン状態のＮチャネルＭＯＳトラ
ンジスタのゲートに印加される信号の電圧レベルがしき
い値電圧レベル程度となり、オン状態のＮチャネルＭＯ
Ｓトランジスタはオフ状態となり、これらのＮＡＮＤ回
路９０６およびゲート回路９０７の出力信号が不定状態
となる。
【００５５】この不定状態の出力信号に従って、外部電
源電圧ＥＸＶＤＤを動作電源電圧として受けるインバー
タ回路１および４においても、同様に、その入出力信号
の電圧レベルが不定状態となる。
源電圧ＥＸＶＤＤを動作電源電圧として受けるインバー
タ回路１および４においても、同様に、その入出力信号
の電圧レベルが不定状態となる。
【００５６】スタンバイ状態においては、インバータ回
路２およびＭＯＳトランジスタ３により、このインバー
タ回路１の出力ノードＮＤは接地電圧レベルに保持され
ており、また、インバータ回路５およびＭＯＳトランジ
スタ６により、インバータ回路４の出力ノードＮＦはＬ
レベルに設定されている。したがって、この状態におい
て、外部電源電圧ＥＸＶＤＤの供給が遮断され、インバ
ータ回路１および４の入力ノードの電圧が不定状態とな
っても、出力電源電圧ＶＤＤＱは供給されているため、
インバータ２およびＭＯＳトランジスタ３により、ノー
ドＮＤは接地電圧レベルに保持され、またノードＮＦ
は、インバータ回路５およびＭＯＳトランジスタ６によ
り、接地電圧レベルに保持される。したがって、ＮＡＮ
Ｄ回路９０６、インバータ回路１、ゲート回路９０７お
よびインバータ回路４が外部電源電圧ＥＸＶＤＤの供給
遮断により、動作不能状態となっても、確実に内部ノー
ドＮＤおよびＮＦを、接地電圧レベルに保持することが
できる。
路２およびＭＯＳトランジスタ３により、このインバー
タ回路１の出力ノードＮＤは接地電圧レベルに保持され
ており、また、インバータ回路５およびＭＯＳトランジ
スタ６により、インバータ回路４の出力ノードＮＦはＬ
レベルに設定されている。したがって、この状態におい
て、外部電源電圧ＥＸＶＤＤの供給が遮断され、インバ
ータ回路１および４の入力ノードの電圧が不定状態とな
っても、出力電源電圧ＶＤＤＱは供給されているため、
インバータ２およびＭＯＳトランジスタ３により、ノー
ドＮＤは接地電圧レベルに保持され、またノードＮＦ
は、インバータ回路５およびＭＯＳトランジスタ６によ
り、接地電圧レベルに保持される。したがって、ＮＡＮ
Ｄ回路９０６、インバータ回路１、ゲート回路９０７お
よびインバータ回路４が外部電源電圧ＥＸＶＤＤの供給
遮断により、動作不能状態となっても、確実に内部ノー
ドＮＤおよびＮＦを、接地電圧レベルに保持することが
できる。
【００５７】この状態において、インバータ回路２の出
力ノードＮＥの電圧レベルはＨレベルであり、またイン
バータ回路５の出力信号を受けるインバータ回路７の出
力ノードＮＧの電圧レベルはＬレベルであり、出力バッ
ファ回路９１２においてＭＯＳトランジスタＴＰおよび
ＴＮはともにオフ状態となり、外部電源電圧ＥＸＶＤＤ
の供給遮断時においても、出力バッファ回路９１２をハ
イインピーダンス状態に保持することができる。
力ノードＮＥの電圧レベルはＨレベルであり、またイン
バータ回路５の出力信号を受けるインバータ回路７の出
力ノードＮＧの電圧レベルはＬレベルであり、出力バッ
ファ回路９１２においてＭＯＳトランジスタＴＰおよび
ＴＮはともにオフ状態となり、外部電源電圧ＥＸＶＤＤ
の供給遮断時においても、出力バッファ回路９１２をハ
イインピーダンス状態に保持することができる。
【００５８】なお、図１において、インバータ回路１お
よび４は、出力電源電圧ＶＤＤＱレベルの振幅の信号を
生成するレベル変換機能付きインバータ回路であっても
よい。この構成においても、ＮＡＮＤ回路９０６および
ゲート回路９０７の出力信号が不定状態となると、レベ
ル変換回路の入力信号が不定状態となり、レベル変換回
路の出力信号が不定状態となる。この場合においても、
次段のインバータおよびＭＯＳトランジスタで構成され
るラッチ回路で、レベル変換回路の出力ノードをスタン
バイ状態の電圧レベルに保持することにより、確実に、
出力バッファ回路を、外部電源電圧ＥＸＶＤＤの供給遮
断時に、出力ハイインピーダンス状態に設定することが
できる。
よび４は、出力電源電圧ＶＤＤＱレベルの振幅の信号を
生成するレベル変換機能付きインバータ回路であっても
よい。この構成においても、ＮＡＮＤ回路９０６および
ゲート回路９０７の出力信号が不定状態となると、レベ
ル変換回路の入力信号が不定状態となり、レベル変換回
路の出力信号が不定状態となる。この場合においても、
次段のインバータおよびＭＯＳトランジスタで構成され
るラッチ回路で、レベル変換回路の出力ノードをスタン
バイ状態の電圧レベルに保持することにより、確実に、
出力バッファ回路を、外部電源電圧ＥＸＶＤＤの供給遮
断時に、出力ハイインピーダンス状態に設定することが
できる。
【００５９】また、インバータ回路１および４は周辺電
源電圧ＶＤＤＰを動作電源電圧として受けている場合に
おいても、この周辺電源電圧ＶＤＤＰは、外部電源電圧
の降圧電圧であり、同様の作用効果を得ることができ
る。
源電圧ＶＤＤＰを動作電源電圧として受けている場合に
おいても、この周辺電源電圧ＶＤＤＰは、外部電源電圧
の降圧電圧であり、同様の作用効果を得ることができ
る。
【００６０】［変更例１］図３は、この発明の実施の形
態１の変更例の構成を概略的に示す図である。図３に示
す構成においては、外部電源電圧ＥＸＶＤＤを、周辺回
路を動作させるための動作電源電圧として供給する。す
なわち、外部電源電圧ＥＸＶＤＤが周辺電源電圧ＶＤＤ
Ｐとして与えられる場合の電源電圧の分布を確認のため
に示す。例えば、外部電源電圧ＥＸＶＤＤが、２．５Ｖ
であり、出力電源電圧ＶＤＤＱが１．８Ｖの場合には、
外部電源電圧ＥＸＶＤＤが周辺回路に対して動作電源電
圧として与えられる。
態１の変更例の構成を概略的に示す図である。図３に示
す構成においては、外部電源電圧ＥＸＶＤＤを、周辺回
路を動作させるための動作電源電圧として供給する。す
なわち、外部電源電圧ＥＸＶＤＤが周辺電源電圧ＶＤＤ
Ｐとして与えられる場合の電源電圧の分布を確認のため
に示す。例えば、外部電源電圧ＥＸＶＤＤが、２．５Ｖ
であり、出力電源電圧ＶＤＤＱが１．８Ｖの場合には、
外部電源電圧ＥＸＶＤＤが周辺回路に対して動作電源電
圧として与えられる。
【００６１】内部読出回路１０が、外部電源電圧ＥＸＶ
ＤＤを動作電源電圧として受け、外部電源電圧ＥＸＶＤ
Ｄレベルの内部読出データＲＤを生成する。出力許可信
号ＯＥＭと内部読出データＲＤを受けるＮＡＮＤ回路１
１も、その動作電源電圧として、外部電源電圧ＥＸＶＤ
Ｄを受ける。内部読出データＲＤと出力許可信号ＯＥＭ
を受けるゲート回路１２も、外部電源電圧ＥＸＶＤＤ
を、動作電源電圧として受ける。ＮＡＮＤ回路１１の出
力信号を受けるインバータ回路１３は、外部電源電圧Ｅ
ＸＶＤＤを動作電源電圧として受け、またゲート回路１
２の出力信号を受けるインバータ回路１４も、外部電源
電圧ＥＸＶＤＤを動作電源電圧として受ける。この場
合、インバータ回路１３および１４は、レベル変換機能
は有していない。この図２に示す出力回路９０３の他の
構成は、図１に示す出力回路９０３の構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。
ＤＤを動作電源電圧として受け、外部電源電圧ＥＸＶＤ
Ｄレベルの内部読出データＲＤを生成する。出力許可信
号ＯＥＭと内部読出データＲＤを受けるＮＡＮＤ回路１
１も、その動作電源電圧として、外部電源電圧ＥＸＶＤ
Ｄを受ける。内部読出データＲＤと出力許可信号ＯＥＭ
を受けるゲート回路１２も、外部電源電圧ＥＸＶＤＤ
を、動作電源電圧として受ける。ＮＡＮＤ回路１１の出
力信号を受けるインバータ回路１３は、外部電源電圧Ｅ
ＸＶＤＤを動作電源電圧として受け、またゲート回路１
２の出力信号を受けるインバータ回路１４も、外部電源
電圧ＥＸＶＤＤを動作電源電圧として受ける。この場
合、インバータ回路１３および１４は、レベル変換機能
は有していない。この図２に示す出力回路９０３の他の
構成は、図１に示す出力回路９０３の構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。
【００６２】図２に示すように、外部電源電圧ＥＸＶＤ
Ｄが、内部回路の動作電源電圧として使用される場合に
おいて、外部電源電圧ＥＸＶＤＤの供給が遮断されて、
インバータ回路１３および１４の出力信号が不定状態と
なる場合においても、図１に示す構成と同様、インバー
タ回路２およびＭＯＳトランジスタ３により、ノードＮ
Ｄは、スタンバイ状態時の電圧レベル（接地電圧レベ
ル）に保持され、またノードＮＦが、インバータ回路５
およびＭＯＳトランジスタ６により、スタンバイ状態時
の電圧レベルに保持される。
Ｄが、内部回路の動作電源電圧として使用される場合に
おいて、外部電源電圧ＥＸＶＤＤの供給が遮断されて、
インバータ回路１３および１４の出力信号が不定状態と
なる場合においても、図１に示す構成と同様、インバー
タ回路２およびＭＯＳトランジスタ３により、ノードＮ
Ｄは、スタンバイ状態時の電圧レベル（接地電圧レベ
ル）に保持され、またノードＮＦが、インバータ回路５
およびＭＯＳトランジスタ６により、スタンバイ状態時
の電圧レベルに保持される。
【００６３】したがって、外部電源電圧ＥＸＶＤＤが、
内部回路の動作電源電圧として使用される場合において
も、インバータ回路２およびＭＯＳトランジスタ３で構
成されるラッチ回路およびインバータ回路５およびＭＯ
Ｓトランジスタ６で構成されるラッチ回路が、それぞ
れ、外部電源電圧ＥＸＶＤＤを動作電源電圧として受け
るインバータ回路１３および１４の出力部に設けること
により、確実に、出力電源電圧ＶＤＤＱが供給された状
態で、外部電源電圧ＥＸＶＤＤの供給が遮断されても、
出力バッファ回路９１２を、出力ハイインピーダンス状
態に保持することができる。
内部回路の動作電源電圧として使用される場合において
も、インバータ回路２およびＭＯＳトランジスタ３で構
成されるラッチ回路およびインバータ回路５およびＭＯ
Ｓトランジスタ６で構成されるラッチ回路が、それぞ
れ、外部電源電圧ＥＸＶＤＤを動作電源電圧として受け
るインバータ回路１３および１４の出力部に設けること
により、確実に、出力電源電圧ＶＤＤＱが供給された状
態で、外部電源電圧ＥＸＶＤＤの供給が遮断されても、
出力バッファ回路９１２を、出力ハイインピーダンス状
態に保持することができる。
【００６４】以上のように、この発明の実施の形態１に
従えば、外部電源電圧に関連する電源電圧を動作電源電
圧として受ける回路の出力段に、出力電源電圧を動作電
源電圧として受けるラッチ回路を配置しており、出力電
源電圧供給時に、外部電源電圧ＥＸＶＤＤの供給が遮断
されても、確実に、出力バッファ回路を、出力ハイイン
ピーダンス状態に保持することができる。
従えば、外部電源電圧に関連する電源電圧を動作電源電
圧として受ける回路の出力段に、出力電源電圧を動作電
源電圧として受けるラッチ回路を配置しており、出力電
源電圧供給時に、外部電源電圧ＥＸＶＤＤの供給が遮断
されても、確実に、出力バッファ回路を、出力ハイイン
ピーダンス状態に保持することができる。
【００６５】［実施の形態２］図４は、この発明の実施
の形態２に従う出力回路の構成を示す図である。図４に
おいては、外部電源電圧ＥＸＶＤＤが、内部回路を動作
する周辺電源電圧として用いられる。
の形態２に従う出力回路の構成を示す図である。図４に
おいては、外部電源電圧ＥＸＶＤＤが、内部回路を動作
する周辺電源電圧として用いられる。
【００６６】出力バッファ回路９１２のＰチャネルＭＯ
ＳトランジスタＴＰを駆動するために、内部読出データ
ＲＤと出力許可信号ＯＥＭを受けるＮＡＮＤ回路１１
と、ＮＡＮＤ回路１１の出力信号を受けるインバータ回
路１３と、インバータ回路１３の出力信号を受けるイン
バータ回路２が設けられる。インバータ回路２の出力信
号に従って、インバータ回路２の入力ノードＮＤを接地
電圧レベルに保持するためにＮチャネルＭＯＳトランジ
スタ３が設けられる。図４に示すＰチャネルＭＯＳトラ
ンジスタＴＰを駆動する部分の構成は、図３に示す構成
と同じである。
ＳトランジスタＴＰを駆動するために、内部読出データ
ＲＤと出力許可信号ＯＥＭを受けるＮＡＮＤ回路１１
と、ＮＡＮＤ回路１１の出力信号を受けるインバータ回
路１３と、インバータ回路１３の出力信号を受けるイン
バータ回路２が設けられる。インバータ回路２の出力信
号に従って、インバータ回路２の入力ノードＮＤを接地
電圧レベルに保持するためにＮチャネルＭＯＳトランジ
スタ３が設けられる。図４に示すＰチャネルＭＯＳトラ
ンジスタＴＰを駆動する部分の構成は、図３に示す構成
と同じである。
【００６７】出力バッファ回路９１２に含まれるＮチャ
ネルＭＯＳトランジスタＴＮを駆動するために、内部読
出データＲＤと出力許可信号ＯＥＭを受けるゲート回路
１２と、ゲート回路１２の出力信号に従って、ＭＯＳト
ランジスタＴＮのゲートを駆動するインバータ回路２０
が設けられる。このインバータ回路２０には、外部電源
電圧ＥＸＶＤＤを、動作電源電圧として受ける。出力Ｍ
ＯＳトランジスタＴＮのゲート電圧を導通時に外部電源
電圧ＥＸＶＤＤレベルに設定することにより、このＭＯ
ＳトランジスタＴＮの電流駆動力を大きくして、高速で
出力ノードを放電する。
ネルＭＯＳトランジスタＴＮを駆動するために、内部読
出データＲＤと出力許可信号ＯＥＭを受けるゲート回路
１２と、ゲート回路１２の出力信号に従って、ＭＯＳト
ランジスタＴＮのゲートを駆動するインバータ回路２０
が設けられる。このインバータ回路２０には、外部電源
電圧ＥＸＶＤＤを、動作電源電圧として受ける。出力Ｍ
ＯＳトランジスタＴＮのゲート電圧を導通時に外部電源
電圧ＥＸＶＤＤレベルに設定することにより、このＭＯ
ＳトランジスタＴＮの電流駆動力を大きくして、高速で
出力ノードを放電する。
【００６８】このＮチャネルＭＯＳトランジスタＴＮを
駆動するため、さらに、ゲート回路１２の出力信号を受
けるインバータ回路２１と、インバータ回路２１の出力
信号を受けるインバータ回路２２と、インバータ回路２
２の出力信号に従ってインバータ回路２０の出力ノード
ＮＧを接地電圧レベルに駆動するＮチャネルＭＯＳトラ
ンジスタ２４と、インバータ回路２２の出力信号に従っ
てインバータ回路２２の入力ノードＮＨを接地電圧レベ
ルに保持するＮチャネルＭＯＳトランジスタ２３が設け
られる。
駆動するため、さらに、ゲート回路１２の出力信号を受
けるインバータ回路２１と、インバータ回路２１の出力
信号を受けるインバータ回路２２と、インバータ回路２
２の出力信号に従ってインバータ回路２０の出力ノード
ＮＧを接地電圧レベルに駆動するＮチャネルＭＯＳトラ
ンジスタ２４と、インバータ回路２２の出力信号に従っ
てインバータ回路２２の入力ノードＮＨを接地電圧レベ
ルに保持するＮチャネルＭＯＳトランジスタ２３が設け
られる。
【００６９】この図４に示す構成においては、インバー
タ回路２とＭＯＳトランジスタ３によりラッチ回路が構
成される。したがって、スタンバイ状態時において、外
部電源電圧ＥＸＶＤＤの供給が停止されても、先の実施
の形態１の場合と同様、インバータ回路２とＭＯＳトラ
ンジスタ３により、インバータ回路２の出力ノードＮＥ
は、出力電源電圧ＶＤＤＱレベルに保持することができ
る。
タ回路２とＭＯＳトランジスタ３によりラッチ回路が構
成される。したがって、スタンバイ状態時において、外
部電源電圧ＥＸＶＤＤの供給が停止されても、先の実施
の形態１の場合と同様、インバータ回路２とＭＯＳトラ
ンジスタ３により、インバータ回路２の出力ノードＮＥ
は、出力電源電圧ＶＤＤＱレベルに保持することができ
る。
【００７０】ゲート回路１２、インバータ回路２０およ
び２１は、外部電源電圧ＥＸＶＤＤを、動作電源電圧と
して受け、インバータ回路２２は、出力電源電圧ＶＤＤ
Ｑを動作電源電圧として受ける。したがって、外部電源
電圧ＥＸＶＤＤの供給が遮断されても、インバータ回路
２２とＭＯＳトランジスタ２３により、インバータ回路
２２の入力ノードＮＨは、接地電圧レベルに保持され、
このインバータ回路２２の出力ノードＮＩは、出力電源
電圧ＶＤＤＱレベルに保持される。したがって、ＭＯＳ
トランジスタ２４は、オン状態を維持し、ノードＮＧ
が、インバータ回路２０の出力信号の状態に係らず接地
電圧レベルに保持され、出力バッファ回路９１２のＭＯ
ＳトランジスタＴＮは確実にオフ状態に維持される。
び２１は、外部電源電圧ＥＸＶＤＤを、動作電源電圧と
して受け、インバータ回路２２は、出力電源電圧ＶＤＤ
Ｑを動作電源電圧として受ける。したがって、外部電源
電圧ＥＸＶＤＤの供給が遮断されても、インバータ回路
２２とＭＯＳトランジスタ２３により、インバータ回路
２２の入力ノードＮＨは、接地電圧レベルに保持され、
このインバータ回路２２の出力ノードＮＩは、出力電源
電圧ＶＤＤＱレベルに保持される。したがって、ＭＯＳ
トランジスタ２４は、オン状態を維持し、ノードＮＧ
が、インバータ回路２０の出力信号の状態に係らず接地
電圧レベルに保持され、出力バッファ回路９１２のＭＯ
ＳトランジスタＴＮは確実にオフ状態に維持される。
【００７１】この図４に示す構成においては、外部電源
電圧ＥＸＶＤＤを動作電源電圧として受けるインバータ
回路２１の出力に、出力電源電圧ＶＤＤＱを動作電源電
圧として受けるラッチ回路を配置することにより、出力
バッファ回路９１２に含まれるＰチャネルＭＯＳトラン
ジスタＴＰおよびＮチャネルＭＯＳトランジスタＴＮを
ともにオフ状態に保持することができ、出力ノード９２
０を出力ハイインピーダンス状態に設定することができ
る。
電圧ＥＸＶＤＤを動作電源電圧として受けるインバータ
回路２１の出力に、出力電源電圧ＶＤＤＱを動作電源電
圧として受けるラッチ回路を配置することにより、出力
バッファ回路９１２に含まれるＰチャネルＭＯＳトラン
ジスタＴＰおよびＮチャネルＭＯＳトランジスタＴＮを
ともにオフ状態に保持することができ、出力ノード９２
０を出力ハイインピーダンス状態に設定することができ
る。
【００７２】なお、上述の構成において、図１に示す構
成と同様、周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸ
ＶＤＤから生成されて、この周辺回路の動作電源電圧と
して用いられても良い。この周辺電源電圧ＶＤＤＰを動
作電源電圧として利用する構成の場合、図４に示すイン
バータ回路２０を除く回路に対し外部電源電圧ＥＸＶＤ
Ｄに代えて周辺電源電圧ＶＤＤＰが印加される。ただ
し、インバータ回路１３、２０および２１がレベル変換
機能を有するインバータで構成される。
成と同様、周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸ
ＶＤＤから生成されて、この周辺回路の動作電源電圧と
して用いられても良い。この周辺電源電圧ＶＤＤＰを動
作電源電圧として利用する構成の場合、図４に示すイン
バータ回路２０を除く回路に対し外部電源電圧ＥＸＶＤ
Ｄに代えて周辺電源電圧ＶＤＤＰが印加される。ただ
し、インバータ回路１３、２０および２１がレベル変換
機能を有するインバータで構成される。
【００７３】この周辺電源電圧ＶＤＤＰを外部電源電圧
を降圧して生成する構成においても、周辺電源電圧ＶＤ
ＤＰが外部電源電圧ＥＸＶＤＤから生成されるため、同
様、ラッチ回路により不定状態となる可能性のある信号
を確定状態の信号に保持することができる。
を降圧して生成する構成においても、周辺電源電圧ＶＤ
ＤＰが外部電源電圧ＥＸＶＤＤから生成されるため、同
様、ラッチ回路により不定状態となる可能性のある信号
を確定状態の信号に保持することができる。
【００７４】以上のように、この発明の実施の形態２に
従えば、出力ノードを接地電圧レベルに放電するＭＯＳ
トランジスタのゲートを、外部電源電圧ＥＸＶＤＤレベ
ルの振幅の信号で駆動する構成においても、出力ノード
放電用ＭＯＳトランジスタＴＮのゲートを接地電圧レベ
ルに駆動する経路に、出力電源電圧を動作電源電圧とし
て受けるラッチ回路を配置することにより、外部電源電
圧ＥＸＶＤＤの供給遮断時においても、放電用ＭＯＳト
ランジスタを確実にオフ状態に維持することができ、確
実に、出力バッファ回路を出力ハイインピーダンス状態
に設定することができる。
従えば、出力ノードを接地電圧レベルに放電するＭＯＳ
トランジスタのゲートを、外部電源電圧ＥＸＶＤＤレベ
ルの振幅の信号で駆動する構成においても、出力ノード
放電用ＭＯＳトランジスタＴＮのゲートを接地電圧レベ
ルに駆動する経路に、出力電源電圧を動作電源電圧とし
て受けるラッチ回路を配置することにより、外部電源電
圧ＥＸＶＤＤの供給遮断時においても、放電用ＭＯＳト
ランジスタを確実にオフ状態に維持することができ、確
実に、出力バッファ回路を出力ハイインピーダンス状態
に設定することができる。
【００７５】［実施の形態３］図５は、この発明の実施
の形態３に従うラッチ回路の構成を概略的に示す図であ
る。この図５に示すラッチ回路は、外部電源電圧ＥＸＶ
ＤＤを動作電源電圧として受けるインバータＩＶ１の出
力信号をラッチする。このラッチ回路は、出力電源電圧
ＶＤＤＱを動作電源電圧として受けて、インバータＩＶ
１の出力信号を反転するインバータ回路ＩＶ２と、イン
バータ回路ＩＶ２の出力信号に従ってこのインバータ回
路ＩＶ２の入力ノードＮＪを接地電圧レベルに駆動する
ＮチャネルＭＯＳトランジスタＱＮを含む。このインバ
ータ回路ＩＶ２およびＮチャネルＭＯＳトランジスタＱ
Ｎは、図１から３に示すラッチ回路を総称的に示す。
の形態３に従うラッチ回路の構成を概略的に示す図であ
る。この図５に示すラッチ回路は、外部電源電圧ＥＸＶ
ＤＤを動作電源電圧として受けるインバータＩＶ１の出
力信号をラッチする。このラッチ回路は、出力電源電圧
ＶＤＤＱを動作電源電圧として受けて、インバータＩＶ
１の出力信号を反転するインバータ回路ＩＶ２と、イン
バータ回路ＩＶ２の出力信号に従ってこのインバータ回
路ＩＶ２の入力ノードＮＪを接地電圧レベルに駆動する
ＮチャネルＭＯＳトランジスタＱＮを含む。このインバ
ータ回路ＩＶ２およびＮチャネルＭＯＳトランジスタＱ
Ｎは、図１から３に示すラッチ回路を総称的に示す。
【００７６】前段のインバータ回路ＩＶ１およびこのイ
ンバータ回路ＩＶ１の前段の回路は外部電源電圧ＥＸＶ
ＤＤを動作電源電圧として受ける。したがって、外部電
源電圧ＥＸＶＤＤが、ＮチャネルＭＯＳトランジスタの
しきい値電圧Ｖｔｈレベルに低下すると、外部電源電圧
ＥＸＶＤＤを動作電源電圧として受ける回路部分は、動
作不能状態となる。すなわち、ＣＭＯＳ回路において、
動作電源電圧が構成要素のＭＯＳトランジスタのしきい
値電圧以上に上昇しないと、動作電流が流れる経路が形
成されず動作することができない。
ンバータ回路ＩＶ１の前段の回路は外部電源電圧ＥＸＶ
ＤＤを動作電源電圧として受ける。したがって、外部電
源電圧ＥＸＶＤＤが、ＮチャネルＭＯＳトランジスタの
しきい値電圧Ｖｔｈレベルに低下すると、外部電源電圧
ＥＸＶＤＤを動作電源電圧として受ける回路部分は、動
作不能状態となる。すなわち、ＣＭＯＳ回路において、
動作電源電圧が構成要素のＭＯＳトランジスタのしきい
値電圧以上に上昇しないと、動作電流が流れる経路が形
成されず動作することができない。
【００７７】たとえば、ＣＭＯＳインバータ回路の出力
信号がＨレベルのときに電源が遮断された場合、その放
電用ＮチャネルＭＯＳトランジスタはオフ状態にあり、
放電動作を行なわない。一方、ＰチャネルＭＯＳトラン
ジスタは、この状態において、ゲート−ソース間電圧が
そのしきい値電圧となるとオフ状態となる。その出力信
号が、電源電圧の電圧レベルに従って低下しても、Ｐチ
ャネルＭＯＳトランジスタのしきい値電圧の絶対値以下
には低下しない。
信号がＨレベルのときに電源が遮断された場合、その放
電用ＮチャネルＭＯＳトランジスタはオフ状態にあり、
放電動作を行なわない。一方、ＰチャネルＭＯＳトラン
ジスタは、この状態において、ゲート−ソース間電圧が
そのしきい値電圧となるとオフ状態となる。その出力信
号が、電源電圧の電圧レベルに従って低下しても、Ｐチ
ャネルＭＯＳトランジスタのしきい値電圧の絶対値以下
には低下しない。
【００７８】また、ＣＭＯＳインバータ回路の出力信号
がＬレベルのときに電源が遮断されると、その入力信号
の電圧レベルの低下速度が動作電源電圧の電圧低下速度
よりも早い場合、ＰチャネルＭＯＳトランジスタがオン
状態となり出力信号の電圧レベルを上昇させ、Ｎチャネ
ルＭＯＳトランジスタがオフ状態となり、この出力信号
の電圧上昇を放電することができない。また、このとき
に、ＰチャネルＭＯＳトランジスタが、ゲート−ソース
間電圧がそのしきい値電圧の絶対値となり、オフ状態と
なっても、その出力信号は、動作電源から切り離されて
いるため、動作電源電圧とともに低下することができ
ず、出力信号が、電圧レベルが浮き上がった状態とな
る。
がＬレベルのときに電源が遮断されると、その入力信号
の電圧レベルの低下速度が動作電源電圧の電圧低下速度
よりも早い場合、ＰチャネルＭＯＳトランジスタがオン
状態となり出力信号の電圧レベルを上昇させ、Ｎチャネ
ルＭＯＳトランジスタがオフ状態となり、この出力信号
の電圧上昇を放電することができない。また、このとき
に、ＰチャネルＭＯＳトランジスタが、ゲート−ソース
間電圧がそのしきい値電圧の絶対値となり、オフ状態と
なっても、その出力信号は、動作電源から切り離されて
いるため、動作電源電圧とともに低下することができ
ず、出力信号が、電圧レベルが浮き上がった状態とな
る。
【００７９】したがって、電源電圧ＥＸＶＤＤの低下速
度とインバータＩＶ１の入出力信号の変化速度の関係か
ら、インバータ回路ＩＶ１の出力信号は、最大、その構
成要素のＭＯＳトランジスタのしきい値電圧の絶対値
（以下、単にしきい値電圧と称する）Ｖｔｈレベルに到
達することが考えられる。インバータ回路ＩＶ２をレシ
オ回路で構成し、インバータＩＶ１の出力ノードＮＪの
信号電圧が、しきい値電圧Ｖｔｈレベルであっても、確
実に、出力電源電圧ＶＤＤＱの電圧レベルの信号を出力
するように、その構成要素のＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタのサイズ（β比）
を調整する。
度とインバータＩＶ１の入出力信号の変化速度の関係か
ら、インバータ回路ＩＶ１の出力信号は、最大、その構
成要素のＭＯＳトランジスタのしきい値電圧の絶対値
（以下、単にしきい値電圧と称する）Ｖｔｈレベルに到
達することが考えられる。インバータ回路ＩＶ２をレシ
オ回路で構成し、インバータＩＶ１の出力ノードＮＪの
信号電圧が、しきい値電圧Ｖｔｈレベルであっても、確
実に、出力電源電圧ＶＤＤＱの電圧レベルの信号を出力
するように、その構成要素のＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタのサイズ（β比）
を調整する。
【００８０】すなわち、図６に示すように、一般に、Ｃ
ＭＯＳインバータ回路においては、その入力論理しきい
値は、動作電源電圧の１／２の電圧レベルに設定され、
レシオレス回路で構成されることが多い。この場合、出
力電源電圧ＶＤＤＱが１．８Ｖであれば、入力論理しき
い値は、ＶＤＤＱ／２であり、０．９Ｖとなる。しきい
値電圧Ｖｔｈが、０．８Ｖであれば、図６の曲線Ａに示
すように、この入力信号ＩＮが、しきい値電圧Ｖｔｈレ
ベルを少し超えると、急速に、その出力信号ＯＵＴの電
圧レベルが低下する。たとえば、インバータ回路ＩＶ１
の出力信号に従って、インバータＩＶ２の出力信号が、
急激に低下して、たとえば出力電源電圧ＶＤＤＱの１／
２の電圧レベルに低下した場合、ＮチャネルＭＯＳトラ
ンジスタＱＮのしきい値電圧と近い電圧レベルにインバ
ータ回路ＩＶ２の出力信号の電圧レベルが低下し、ＭＯ
ＳトランジスタＱ２を十分にオン状態とすることができ
ず、ノードＮＪを接地電圧レベルに保持することができ
なくなるおそれがある。
ＭＯＳインバータ回路においては、その入力論理しきい
値は、動作電源電圧の１／２の電圧レベルに設定され、
レシオレス回路で構成されることが多い。この場合、出
力電源電圧ＶＤＤＱが１．８Ｖであれば、入力論理しき
い値は、ＶＤＤＱ／２であり、０．９Ｖとなる。しきい
値電圧Ｖｔｈが、０．８Ｖであれば、図６の曲線Ａに示
すように、この入力信号ＩＮが、しきい値電圧Ｖｔｈレ
ベルを少し超えると、急速に、その出力信号ＯＵＴの電
圧レベルが低下する。たとえば、インバータ回路ＩＶ１
の出力信号に従って、インバータＩＶ２の出力信号が、
急激に低下して、たとえば出力電源電圧ＶＤＤＱの１／
２の電圧レベルに低下した場合、ＮチャネルＭＯＳトラ
ンジスタＱＮのしきい値電圧と近い電圧レベルにインバ
ータ回路ＩＶ２の出力信号の電圧レベルが低下し、ＭＯ
ＳトランジスタＱ２を十分にオン状態とすることができ
ず、ノードＮＪを接地電圧レベルに保持することができ
なくなるおそれがある。
【００８１】また、このような中間電圧レベルに、ノー
ドＮＪが保持された場合、インバータ回路ＩＶ２におい
ては、貫通電流が流れる。したがって、このインバータ
回路ＩＶ２をレシオ回路で構成し、その入力論理しきい
値を高くし、図６において曲線Ｂで示すように、入力信
号（ノードＮＪの信号電圧）が、しきい値電圧Ｖｔｈレ
ベルであっても、確実に、出力電源電圧ＶＤＤＱレベル
の電圧を出力するように構成する。
ドＮＪが保持された場合、インバータ回路ＩＶ２におい
ては、貫通電流が流れる。したがって、このインバータ
回路ＩＶ２をレシオ回路で構成し、その入力論理しきい
値を高くし、図６において曲線Ｂで示すように、入力信
号（ノードＮＪの信号電圧）が、しきい値電圧Ｖｔｈレ
ベルであっても、確実に、出力電源電圧ＶＤＤＱレベル
の電圧を出力するように構成する。
【００８２】一般に、入力論理しきい値ＶＴと、構成要
素ＭＯＳトランジスタのサイズは、通常次式で表わされ
る。
素ＭＯＳトランジスタのサイズは、通常次式で表わされ
る。
【００８３】
【数１】
【００８４】ここで、ＶｔｈｎおよびＶｔｈｐは、それ
ぞれＮチャネルＭＯＳトランジスタおよびＰチャネルＭ
ＯＳトランジスタのしきい値電圧を示し、βＰおよびβ
Ｎは、それぞれ、ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタのサイズ（チャネル幅と
チャネル長の比：Ｗ／Ｌ）により決定される係数であ
る。
ぞれＮチャネルＭＯＳトランジスタおよびＰチャネルＭ
ＯＳトランジスタのしきい値電圧を示し、βＰおよびβ
Ｎは、それぞれ、ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタのサイズ（チャネル幅と
チャネル長の比：Ｗ／Ｌ）により決定される係数であ
る。
【００８５】係数βＰが、ＰチャネルＭＯＳトランジス
タのチャネル幅とチャネル長の比で決定され、係数βＮ
が、ＮチャネルＭＯＳトランジスタのチャネル幅とチャ
ネル長の比で決定されるため、ＰチャネルＭＯＳトラン
ジスタおよびＮチャネルＭＯＳトランジスタのサイズを
調整して、その入力論理しきい値を通常よりも高く設定
する。これにより、ノードＮＪの電圧レベルが、前段の
外部電源電圧ＥＸＶＤＤを受ける回路が動作不能状態と
なって上昇しても、確実にインバータ回路ＩＶ２の出力
信号を出力電源電圧ＶＤＤＱレベルに設定でき、応じて
ＭＯＳトランジスタＱＮを確実にオン状態に設定して、
ノードＮＪを接地電圧レベルに保持することができる。
タのチャネル幅とチャネル長の比で決定され、係数βＮ
が、ＮチャネルＭＯＳトランジスタのチャネル幅とチャ
ネル長の比で決定されるため、ＰチャネルＭＯＳトラン
ジスタおよびＮチャネルＭＯＳトランジスタのサイズを
調整して、その入力論理しきい値を通常よりも高く設定
する。これにより、ノードＮＪの電圧レベルが、前段の
外部電源電圧ＥＸＶＤＤを受ける回路が動作不能状態と
なって上昇しても、確実にインバータ回路ＩＶ２の出力
信号を出力電源電圧ＶＤＤＱレベルに設定でき、応じて
ＭＯＳトランジスタＱＮを確実にオン状態に設定して、
ノードＮＪを接地電圧レベルに保持することができる。
【００８６】なお、図５に示すインバータＩＶ１は、動
作電源電圧として外部電源電圧ＥＸＶＤＤを受けてい
る。しかしながら、このインバータＩＶ１は動作電源電
圧として、周辺電源電圧ＶＤＤＰを受けても良い。ただ
し、この場合には、インバータＩＶ１の次段にレベル変
換回路を配置する必要がある。
作電源電圧として外部電源電圧ＥＸＶＤＤを受けてい
る。しかしながら、このインバータＩＶ１は動作電源電
圧として、周辺電源電圧ＶＤＤＰを受けても良い。ただ
し、この場合には、インバータＩＶ１の次段にレベル変
換回路を配置する必要がある。
【００８７】以上のように、この発明の実施の形態３に
従えば、出力電源電圧を動作電源電圧として受けるラッ
チ回路のインバータをレシオ回路で構成して、その入力
論理しきい値が、入力信号がＭＯＳトランジスタのしき
い値電圧程度であっても、Ｌレベルの信号であると判断
して、出力電源電圧ＶＤＤＱを出力する様に設定してお
り、外部電源電圧の遮断時において、ラッチ回路のイン
バータの入力信号の電圧レベルが浮き上がっても、確実
に、その入力信号をＬレベルの信号を保持して、出力バ
ッファ回路を出力ハイインピーダンス状態に保持するこ
とができる。
従えば、出力電源電圧を動作電源電圧として受けるラッ
チ回路のインバータをレシオ回路で構成して、その入力
論理しきい値が、入力信号がＭＯＳトランジスタのしき
い値電圧程度であっても、Ｌレベルの信号であると判断
して、出力電源電圧ＶＤＤＱを出力する様に設定してお
り、外部電源電圧の遮断時において、ラッチ回路のイン
バータの入力信号の電圧レベルが浮き上がっても、確実
に、その入力信号をＬレベルの信号を保持して、出力バ
ッファ回路を出力ハイインピーダンス状態に保持するこ
とができる。
【００８８】［実施の形態４］図７は、この発明の実施
の形態４に従う出力回路の構成を示す図である。この図
７に示す構成においては、外部電源電圧ＥＸＶＤＤが、
内部回路を動作させる動作電源電圧として用いられる。
の形態４に従う出力回路の構成を示す図である。この図
７に示す構成においては、外部電源電圧ＥＸＶＤＤが、
内部回路を動作させる動作電源電圧として用いられる。
【００８９】図７において、出力回路は、図４に示す出
力回路と以下の点が異なっている。すなわち、ＮＡＮＤ
回路１１の出力信号を受けるインバータ回路１３に代え
て、外部電源電圧投入検出信号ＺＰＯＲＥＸとＮＡＮＤ
ゲート１１の出力信号を受けるＮＯＲ回路３０が設けら
れる。このＮＯＲ回路３０の出力信号が、ラッチ回路を
構成するインバータ回路２へ与えられる。また、ゲート
回路１２の出力信号を受けるインバータ回路２１に代え
て、外部電源電圧投入検出信号ＺＰＯＲＥＸとゲート回
路１２の出力信号を受けるＮＯＲ回路３２が設けられ
る。このＮＯＲ回路３２の出力信号が、ラッチ回路を構
成するインバータ回路２２へ与えられる。この図７に示
す出力回路の他の構成は、図４に示す出力回路の構成と
同じであり、対応する部分には同一参照番号を付し、そ
の詳細説明は省略する。
力回路と以下の点が異なっている。すなわち、ＮＡＮＤ
回路１１の出力信号を受けるインバータ回路１３に代え
て、外部電源電圧投入検出信号ＺＰＯＲＥＸとＮＡＮＤ
ゲート１１の出力信号を受けるＮＯＲ回路３０が設けら
れる。このＮＯＲ回路３０の出力信号が、ラッチ回路を
構成するインバータ回路２へ与えられる。また、ゲート
回路１２の出力信号を受けるインバータ回路２１に代え
て、外部電源電圧投入検出信号ＺＰＯＲＥＸとゲート回
路１２の出力信号を受けるＮＯＲ回路３２が設けられ
る。このＮＯＲ回路３２の出力信号が、ラッチ回路を構
成するインバータ回路２２へ与えられる。この図７に示
す出力回路の他の構成は、図４に示す出力回路の構成と
同じであり、対応する部分には同一参照番号を付し、そ
の詳細説明は省略する。
【００９０】外部電源電圧投入検出信号ＺＰＯＲＥＸ
は、外部電源電圧ＥＸＶＤＤが安定化するまで、外部電
源電圧ＶＤＤＥＸと同一電圧レベルを維持し、外部電源
電圧ＥＸＶＤＤが安定化すると、Ｌレベルに設定され
る。したがって、この外部電源電圧ＥＸＶＤＤの投入
時、ＮＯＲ回路３０および３２は、外部電源電圧投入検
出信号ＥＸＶＤＤをＨレベルと判定するため、それらの
出力信号は、Ｌレベルに設定され、不定状態になるのを
防止することができる。外部電源電圧ＥＸＶＤＤが安定
化すると、外部電源電圧投入検出信号ＺＰＯＲＥＸがＬ
レベルとなり、ＮＯＲ回路３０および３２が、インバー
タ回路として動作する。
は、外部電源電圧ＥＸＶＤＤが安定化するまで、外部電
源電圧ＶＤＤＥＸと同一電圧レベルを維持し、外部電源
電圧ＥＸＶＤＤが安定化すると、Ｌレベルに設定され
る。したがって、この外部電源電圧ＥＸＶＤＤの投入
時、ＮＯＲ回路３０および３２は、外部電源電圧投入検
出信号ＥＸＶＤＤをＨレベルと判定するため、それらの
出力信号は、Ｌレベルに設定され、不定状態になるのを
防止することができる。外部電源電圧ＥＸＶＤＤが安定
化すると、外部電源電圧投入検出信号ＺＰＯＲＥＸがＬ
レベルとなり、ＮＯＲ回路３０および３２が、インバー
タ回路として動作する。
【００９１】この外部電源電圧ＥＸＶＤＤの投入時にお
いては、出力電源電圧ＶＤＤＱは供給されているため、
インバータ回路２とＭＯＳトランジスタ３によりこのノ
ードＮＤは接地電圧レベルに保持される。同様に、イン
バータ回路２２およびＭＯＳトランジスタ２３により、
ノードＮＨが、接地電圧レベルに保持される。外部電源
電圧ＥＸＶＤＤの投入時においても、このＮＯＲ回路３
０および３２の出力信号がＬレベルに、この外部電源電
圧投入検出信号ＺＰＯＲＥＸがＬレベルとなるまで、Ｌ
レベルに保持され、その外部電源電圧ＥＸＶＤＤ投入時
ＮＯＲ回路３０および３２の出力信号が不安定状態とな
り、インバータ回路２０および２２の出力信号に悪影響
を及ぼすのを防止することができる。
いては、出力電源電圧ＶＤＤＱは供給されているため、
インバータ回路２とＭＯＳトランジスタ３によりこのノ
ードＮＤは接地電圧レベルに保持される。同様に、イン
バータ回路２２およびＭＯＳトランジスタ２３により、
ノードＮＨが、接地電圧レベルに保持される。外部電源
電圧ＥＸＶＤＤの投入時においても、このＮＯＲ回路３
０および３２の出力信号がＬレベルに、この外部電源電
圧投入検出信号ＺＰＯＲＥＸがＬレベルとなるまで、Ｌ
レベルに保持され、その外部電源電圧ＥＸＶＤＤ投入時
ＮＯＲ回路３０および３２の出力信号が不安定状態とな
り、インバータ回路２０および２２の出力信号に悪影響
を及ぼすのを防止することができる。
【００９２】したがって、外部電源電圧遮断後におい
て、再び、半導体記憶装置へアクセスするために外部電
源電圧ＥＸＶＤＤが投入されたときにおいて、出力回路
が出力ハイインピーダンス状態と異なる状態に移行し
て、外部バスのデータ／信号に対し悪影響を及ぼすのを
確実に防止することができる。
て、再び、半導体記憶装置へアクセスするために外部電
源電圧ＥＸＶＤＤが投入されたときにおいて、出力回路
が出力ハイインピーダンス状態と異なる状態に移行し
て、外部バスのデータ／信号に対し悪影響を及ぼすのを
確実に防止することができる。
【００９３】図８は、外部電源電圧投入検出信号を生成
する部分の構成の一例を示す図である。図８において、
外部電源投入検出部は、外部電源電圧ＥＸＶＤＤの投入
を検出する電源投入検出回路４０と、電源投入検出回路
４０の出力信号ＰＯＲを反転するインバータ回路４２を
含む。このインバータ回路４２は、外部電源電圧ＥＸＶ
ＤＤを動作電源電圧として受け、電源投入検出回路４０
の出力する電源投入検出信号を反転して、外部電源電圧
投入検出信号ＺＰＯＲＥＸを生成する。
する部分の構成の一例を示す図である。図８において、
外部電源投入検出部は、外部電源電圧ＥＸＶＤＤの投入
を検出する電源投入検出回路４０と、電源投入検出回路
４０の出力信号ＰＯＲを反転するインバータ回路４２を
含む。このインバータ回路４２は、外部電源電圧ＥＸＶ
ＤＤを動作電源電圧として受け、電源投入検出回路４０
の出力する電源投入検出信号を反転して、外部電源電圧
投入検出信号ＺＰＯＲＥＸを生成する。
【００９４】図９は、図８に示す電源投入検出部の動作
を示す信号波形図である。以下、図９を参照して図８に
示す外部電源投入検出部の動作について簡単に説明す
る。
を示す信号波形図である。以下、図９を参照して図８に
示す外部電源投入検出部の動作について簡単に説明す
る。
【００９５】外部電源電圧ＥＸＶＤＤが投入されると、
その電圧レベルが、外部電源線の負荷に応じて徐々に上
昇する。電源投入検出回路４０は、周知の構成を有して
おり、外部電源投入時、外部電源電圧の電圧レベルの上
昇に従って、その出力信号が少し立上がり、すぐに、内
部回路（インバータ回路）により、接地電圧レベルのＬ
レベルに駆動される。
その電圧レベルが、外部電源線の負荷に応じて徐々に上
昇する。電源投入検出回路４０は、周知の構成を有して
おり、外部電源投入時、外部電源電圧の電圧レベルの上
昇に従って、その出力信号が少し立上がり、すぐに、内
部回路（インバータ回路）により、接地電圧レベルのＬ
レベルに駆動される。
【００９６】この電源投入検出回路４０の出力信号ＰＯ
ＲがＬレベルの間、インバータ回路４２は、その外部電
源電圧投入検出信号ＺＰＯＲＥＸの電圧レベルを、外部
電源電圧ＥＸＶＤＤの電圧レベルに従って上昇させる。
ＲがＬレベルの間、インバータ回路４２は、その外部電
源電圧投入検出信号ＺＰＯＲＥＸの電圧レベルを、外部
電源電圧ＥＸＶＤＤの電圧レベルに従って上昇させる。
【００９７】外部電源電圧ＥＸＶＤＤが所定の電圧レベ
ルに到達するかまたは安定化すると、電源投入検出回路
４０の出力信号ＰＯＲがＨレベルに立上がり、応じて、
インバータ回路４０からの外部電源電圧投入検出信号Ｚ
ＰＯＲＥＸがＬレベルとなる。
ルに到達するかまたは安定化すると、電源投入検出回路
４０の出力信号ＰＯＲがＨレベルに立上がり、応じて、
インバータ回路４０からの外部電源電圧投入検出信号Ｚ
ＰＯＲＥＸがＬレベルとなる。
【００９８】したがって、この外部電源電圧ＥＸＶＤＤ
の投入時、外部電源電圧投入検出信号ＺＰＯＲＥＸが、
ＮＯＲ回路３０および３２に含まれるＮチャネルＭＯＳ
トランジスタのしきい値電圧を超えると、確実に、この
ＮＯＲ回路３０および３２の出力信号をＬレベルに保持
する。したがって電源投入時において、ＮＯＲ回路３０
および３２の出力信号を確実にＬレベルに固定すること
ができ、インバータ回路とＭＯＳトランジスタで構成さ
れるラッチ回路のラッチ信号電圧に何ら悪影響を及ぼさ
ない。
の投入時、外部電源電圧投入検出信号ＺＰＯＲＥＸが、
ＮＯＲ回路３０および３２に含まれるＮチャネルＭＯＳ
トランジスタのしきい値電圧を超えると、確実に、この
ＮＯＲ回路３０および３２の出力信号をＬレベルに保持
する。したがって電源投入時において、ＮＯＲ回路３０
および３２の出力信号を確実にＬレベルに固定すること
ができ、インバータ回路とＭＯＳトランジスタで構成さ
れるラッチ回路のラッチ信号電圧に何ら悪影響を及ぼさ
ない。
【００９９】なお、上述の説明においては外部電源電圧
ＥＸＶＤＤが、周辺回路の動作電源電圧として用いられ
ている。しかしながら，外部電源電圧ＥＸＶＤＤを降圧
下周辺電源電圧ＶＤＤＰが、周辺回路の動作電源電圧と
して用いられても良い。この構成の場合、図７におい
て、括弧内に示すように、インバータ回路２０を除く回
路の外部電源電圧に代えて周辺電源電圧ＶＤＤＰが動作
電源電圧として与えられる。この周辺電源電圧ＶＤＤＰ
を周辺回路の動作電源電圧として用いる場合、周辺電源
電圧ＶＤＤＰの投入を検出する周辺電源電圧投入信号が
外部電源電圧投入検出信号ＺＰＯＲＥＸに代えて用いら
れても良い。
ＥＸＶＤＤが、周辺回路の動作電源電圧として用いられ
ている。しかしながら，外部電源電圧ＥＸＶＤＤを降圧
下周辺電源電圧ＶＤＤＰが、周辺回路の動作電源電圧と
して用いられても良い。この構成の場合、図７におい
て、括弧内に示すように、インバータ回路２０を除く回
路の外部電源電圧に代えて周辺電源電圧ＶＤＤＰが動作
電源電圧として与えられる。この周辺電源電圧ＶＤＤＰ
を周辺回路の動作電源電圧として用いる場合、周辺電源
電圧ＶＤＤＰの投入を検出する周辺電源電圧投入信号が
外部電源電圧投入検出信号ＺＰＯＲＥＸに代えて用いら
れても良い。
【０１００】以上のように、この発明の実施の形態４に
従えば、ラッチ回路前段の外部電源電圧に対応する電圧
を動作電源電圧として受けるゲート回路に、電源電圧投
入検出信号を与えており、そのゲート回路の出力信号を
外部電源電圧投入時、所定の電圧レベルに保持すること
ができ、外部電源電圧投入時の、ラッチ回路のラッチ操
作に悪影響を及ぼすのを防止することができ、確実に外
部電源電圧復帰時においても、出力バッファ回路を出力
ハイインピーダンス状態に設定することができる。
従えば、ラッチ回路前段の外部電源電圧に対応する電圧
を動作電源電圧として受けるゲート回路に、電源電圧投
入検出信号を与えており、そのゲート回路の出力信号を
外部電源電圧投入時、所定の電圧レベルに保持すること
ができ、外部電源電圧投入時の、ラッチ回路のラッチ操
作に悪影響を及ぼすのを防止することができ、確実に外
部電源電圧復帰時においても、出力バッファ回路を出力
ハイインピーダンス状態に設定することができる。
【０１０１】なお、上述の説明においては、出力電源電
圧ＶＤＤＱが供給された状態で外部電源電圧が再投入さ
れる時の動作について説明している。しかしながら、シ
ステムリセットなどの電源投入時において、先に出力電
源電圧ＶＤＤＱが投入され、ついで外部電源電圧ＥＸＶ
ＤＤが投入されるシーケンスにおいても、確実に出力回
路を出力ハイインピーダンス状態に初期化することがで
き、システム全体の誤動作および半導体記憶装置の誤初
期化などを確実に防止することができる。
圧ＶＤＤＱが供給された状態で外部電源電圧が再投入さ
れる時の動作について説明している。しかしながら、シ
ステムリセットなどの電源投入時において、先に出力電
源電圧ＶＤＤＱが投入され、ついで外部電源電圧ＥＸＶ
ＤＤが投入されるシーケンスにおいても、確実に出力回
路を出力ハイインピーダンス状態に初期化することがで
き、システム全体の誤動作および半導体記憶装置の誤初
期化などを確実に防止することができる。
【０１０２】［実施の形態５］図１０は、この発明の実
施の形態５に従う出力回路の要部の構成を概略的に示す
図である。図１０においては、インバータ回路ＩＶ２と
ＮチャネルＭＯＳトランジスタＱＮとにより、ハーフラ
ッチ（ラッチ回路）が構成される。このインバータ回路
ＩＶ２とＭＯＳトランジスタＱＮで構成されるラッチ回
路は、先の実施の形態１から４のいずれの部分のラッチ
回路であってもよい。ラッチ回路前段に、内部信号の振
幅を、出力電源電圧ＶＤＤＱレベルに変換するレベル変
換回路５２が設けられる。このレベル変換回路５２は、
内部電源電圧（周辺電源電圧）ＶＤＤＰを動作電源電圧
として受ける前段ゲート回路５０の出力信号の振幅を変
換する。すなわち、内部回路へは、出力電源電圧ＶＤＤ
Ｑよりも低い電圧が動作電源電圧として与えられる。こ
のレベル変換回路５２の構成は、図１３に示すレベル変
換回路の構成と同じである。レベル変換回路５２の入力
ノードと出力ノードの間に、ゲートに出力電源電圧ＶＤ
ＤＱを受けるＮチャネルＭＯＳトランジスタで構成され
る転送ゲート５４が配置される。
施の形態５に従う出力回路の要部の構成を概略的に示す
図である。図１０においては、インバータ回路ＩＶ２と
ＮチャネルＭＯＳトランジスタＱＮとにより、ハーフラ
ッチ（ラッチ回路）が構成される。このインバータ回路
ＩＶ２とＭＯＳトランジスタＱＮで構成されるラッチ回
路は、先の実施の形態１から４のいずれの部分のラッチ
回路であってもよい。ラッチ回路前段に、内部信号の振
幅を、出力電源電圧ＶＤＤＱレベルに変換するレベル変
換回路５２が設けられる。このレベル変換回路５２は、
内部電源電圧（周辺電源電圧）ＶＤＤＰを動作電源電圧
として受ける前段ゲート回路５０の出力信号の振幅を変
換する。すなわち、内部回路へは、出力電源電圧ＶＤＤ
Ｑよりも低い電圧が動作電源電圧として与えられる。こ
のレベル変換回路５２の構成は、図１３に示すレベル変
換回路の構成と同じである。レベル変換回路５２の入力
ノードと出力ノードの間に、ゲートに出力電源電圧ＶＤ
ＤＱを受けるＮチャネルＭＯＳトランジスタで構成され
る転送ゲート５４が配置される。
【０１０３】この転送ゲート５４は、しきい値電圧Ｖｔ
ｈｎが低い低しきい値電圧トランジスタ（Ｌ−Ｖｔｈト
ランジスタ）である。スタンバイ状態時においては、イ
ンバータ回路ＩＶ２とＭＯＳトランジスタＱＮにより、
このレベル変換回路５２の出力ノードＮＫは接地電圧レ
ベルに保持される。
ｈｎが低い低しきい値電圧トランジスタ（Ｌ−Ｖｔｈト
ランジスタ）である。スタンバイ状態時においては、イ
ンバータ回路ＩＶ２とＭＯＳトランジスタＱＮにより、
このレベル変換回路５２の出力ノードＮＫは接地電圧レ
ベルに保持される。
【０１０４】この状態で、外部電源電圧ＥＸＶＤＤの供
給が遮断され、応じて周辺電源電圧ＶＤＤの電圧レベル
も低下し、前段ゲート回路５０の出力信号の電圧レベル
が不定状態となる場合においても、この転送ゲート５４
が、レベル変換回路５２の出力ノードＮＫの電圧（接地
電圧レベル）を、前段ゲート回路５０の出力ノード（レ
ベル変換回路５２の入力ノード）に伝達する。したがっ
て、図１３に示すレベル変換回路において、ノードＮＢ
がレベル変換回路５２の出力ノードＮＫに相当する場合
において、この前段ゲート回路５０の出力信号（ＳＩ
Ｎ）が不定状態となり、ＭＯＳトランジスタ９０８ｂお
よび９０８ｃが、不安定な状態となり、この内部ノード
（ＮＡおよびＮＢ）の電圧レベルが中間電圧レベルに変
化しようとしても、このインバータ回路ＩＶ２およびＭ
ＯＳトランジスタＱＮにより、レベル変換回路５２の出
力ノードＮＫを接地電圧レベルにでき、このレベル変換
回路５２の内部ノードの立上がりを抑制できる。
給が遮断され、応じて周辺電源電圧ＶＤＤの電圧レベル
も低下し、前段ゲート回路５０の出力信号の電圧レベル
が不定状態となる場合においても、この転送ゲート５４
が、レベル変換回路５２の出力ノードＮＫの電圧（接地
電圧レベル）を、前段ゲート回路５０の出力ノード（レ
ベル変換回路５２の入力ノード）に伝達する。したがっ
て、図１３に示すレベル変換回路において、ノードＮＢ
がレベル変換回路５２の出力ノードＮＫに相当する場合
において、この前段ゲート回路５０の出力信号（ＳＩ
Ｎ）が不定状態となり、ＭＯＳトランジスタ９０８ｂお
よび９０８ｃが、不安定な状態となり、この内部ノード
（ＮＡおよびＮＢ）の電圧レベルが中間電圧レベルに変
化しようとしても、このインバータ回路ＩＶ２およびＭ
ＯＳトランジスタＱＮにより、レベル変換回路５２の出
力ノードＮＫを接地電圧レベルにでき、このレベル変換
回路５２の内部ノードの立上がりを抑制できる。
【０１０５】また、図１３に示す内部ノードＮＡが中間
電圧レベルになる可能性がある場合においても、転送ゲ
ート５４により、図１３に示す信号ＳＩＮを接地電圧レ
ベルに保持しており、確実に図１３に示すＭＯＳトラン
ジスタ９０８ｂをオフ状態に設定しており、内部ノード
ＮＡを出力電源電圧ＶＤＤＱレベルに保持でき、このレ
ベル変換回路５２を確実にラッチ状態に保持でき、貫通
電流が生じるのを防止することができる。また、レベル
変換回路５２の出力信号が中間電圧レベルに浮き上が
り、インバータＩＶ２に貫通電流が流れるのを防止する
ことができる。
電圧レベルになる可能性がある場合においても、転送ゲ
ート５４により、図１３に示す信号ＳＩＮを接地電圧レ
ベルに保持しており、確実に図１３に示すＭＯＳトラン
ジスタ９０８ｂをオフ状態に設定しており、内部ノード
ＮＡを出力電源電圧ＶＤＤＱレベルに保持でき、このレ
ベル変換回路５２を確実にラッチ状態に保持でき、貫通
電流が生じるのを防止することができる。また、レベル
変換回路５２の出力信号が中間電圧レベルに浮き上が
り、インバータＩＶ２に貫通電流が流れるのを防止する
ことができる。
【０１０６】したがって、内部回路が、出力電源電圧Ｖ
ＤＤＱよりも電圧レベルの低い周辺電源電圧ＶＤＤＰを
動作電源電圧として受けて動作する場合において、レベ
ル変換回路５２を設ける構成においても、インバータ回
路ＩＶ２およびＭＯＳトランジスタＱＮにより構成され
るラッチ回路により、確実に、外部電源電圧（周辺電源
電圧）の供給遮断時に、レベル変換回路５２の出力信号
が不確定状態となるのを防止でき、確実に、出力バッフ
ァ回路を出力ハイインピーダンス状態に設定することが
できる。
ＤＤＱよりも電圧レベルの低い周辺電源電圧ＶＤＤＰを
動作電源電圧として受けて動作する場合において、レベ
ル変換回路５２を設ける構成においても、インバータ回
路ＩＶ２およびＭＯＳトランジスタＱＮにより構成され
るラッチ回路により、確実に、外部電源電圧（周辺電源
電圧）の供給遮断時に、レベル変換回路５２の出力信号
が不確定状態となるのを防止でき、確実に、出力バッフ
ァ回路を出力ハイインピーダンス状態に設定することが
できる。
【０１０７】また、転送ゲート５４により、前段ゲート
回路５０の出力信号が不定状態となるのを防止すること
ができる。
回路５０の出力信号が不定状態となるのを防止すること
ができる。
【０１０８】また、上述の説明においては、外部電源電
圧の遮断時の動作について説明している。しかしなが
ら、外部電源電圧の再投入時においても確実に、レベル
変換回路５２の入出力ノードをスタンバイ状態時の電圧
レベルに保持することができる。
圧の遮断時の動作について説明している。しかしなが
ら、外部電源電圧の再投入時においても確実に、レベル
変換回路５２の入出力ノードをスタンバイ状態時の電圧
レベルに保持することができる。
【０１０９】この図１０に示す構成は実施の形態１から
４に示す構成において、周辺電源電圧が外部電源電圧を
降圧して生成されて周辺回路の動作電源電圧として利用
される構成に対して、適用可能である。
４に示す構成において、周辺電源電圧が外部電源電圧を
降圧して生成されて周辺回路の動作電源電圧として利用
される構成に対して、適用可能である。
【０１１０】［他の構成]実施の形態１から５において
は、インバータ回路とＭＯＳトランジスタで構成される
ラッチ回路は、その入力ノードを接地電圧レベルに保持
している。しかしながら、インバータ回路とＰチャネル
ＭＯＳトランジスタを用いて、このラッチ回路が、出力
電源電圧レベルにその入力ノードの電圧レベルを保持す
るように構成されてもよい。この場合、出力バッファ回
路においてＰチャネルＭＯＳトランジスタＴＰおよびＮ
チャネルＭＯＳトランジスタＴＮがともにオフ状態にな
るようにインバータの段数を調整する必要がある。
は、インバータ回路とＭＯＳトランジスタで構成される
ラッチ回路は、その入力ノードを接地電圧レベルに保持
している。しかしながら、インバータ回路とＰチャネル
ＭＯＳトランジスタを用いて、このラッチ回路が、出力
電源電圧レベルにその入力ノードの電圧レベルを保持す
るように構成されてもよい。この場合、出力バッファ回
路においてＰチャネルＭＯＳトランジスタＴＰおよびＮ
チャネルＭＯＳトランジスタＴＮがともにオフ状態にな
るようにインバータの段数を調整する必要がある。
【０１１１】また、上述の説明において、半導体記憶装
置の出力回路の構成について説明している。しかしなが
ら、一般の半導体装置において、内部回路が外部電源電
圧に遮断する電源電圧を動作電源電圧として利用し、出
力バッファ回路が、専用の電源電圧を利用する構成であ
れば、本発明は、適用可能である。
置の出力回路の構成について説明している。しかしなが
ら、一般の半導体装置において、内部回路が外部電源電
圧に遮断する電源電圧を動作電源電圧として利用し、出
力バッファ回路が、専用の電源電圧を利用する構成であ
れば、本発明は、適用可能である。
【０１１２】
【発明の効果】以上のように、この発明に従えば、出力
回路において用いられる出力電源電圧と内部回路が利用
する外部電源電圧を受ける半導体装置において、外部電
源電圧に依存する電源電圧を動作電源電圧とする回路の
次段に、出力電源電圧を動作電源電圧とするラッチ回路
を設けており、確実に、外部電源電圧を出力電源電圧を
投入した状態で遮断する場合においても、内部ノード
を、スタンバイ状態時に保持することができ、出力回路
を出力ハイインピーダンス状態に設定することができ
る。
回路において用いられる出力電源電圧と内部回路が利用
する外部電源電圧を受ける半導体装置において、外部電
源電圧に依存する電源電圧を動作電源電圧とする回路の
次段に、出力電源電圧を動作電源電圧とするラッチ回路
を設けており、確実に、外部電源電圧を出力電源電圧を
投入した状態で遮断する場合においても、内部ノード
を、スタンバイ状態時に保持することができ、出力回路
を出力ハイインピーダンス状態に設定することができ
る。
【０１１３】すなわち、内部信号に従って生成されかつ
第１の電源電圧レベルの振幅を有する第１の出力駆動信
号を、第２の電源電圧を動作電源電圧として受けるラッ
チ回路でラッチかつ転送するとともに、このラッチ回路
の出力信号に従って出力ノードを駆動する第１の出力ト
ランジスタのゲート電圧を設定しており、第１の電源電
圧の供給が遮断されても、確実に、第１のラッチ回路に
より第１の出力トランジスタのゲート電圧をスタンバイ
状態時と同じ電圧レベルに保持することができ、確実
に、この第１の出力トランジスタをオフ状態に維持する
ことができる。
第１の電源電圧レベルの振幅を有する第１の出力駆動信
号を、第２の電源電圧を動作電源電圧として受けるラッ
チ回路でラッチかつ転送するとともに、このラッチ回路
の出力信号に従って出力ノードを駆動する第１の出力ト
ランジスタのゲート電圧を設定しており、第１の電源電
圧の供給が遮断されても、確実に、第１のラッチ回路に
より第１の出力トランジスタのゲート電圧をスタンバイ
状態時と同じ電圧レベルに保持することができ、確実
に、この第１の出力トランジスタをオフ状態に維持する
ことができる。
【０１１４】また、内部信号に従って生成される第１の
電源電圧レベルの振幅の有する第２の出力駆動信号を第
２のラッチ回路でラッチしかつ転送するとともに、第２
の出力トランジスタを、この第２のラッチ回路の出力信
号に従って駆動することにより、確実に、この第１の電
源電圧供給遮断時においても、第２の出力トランジスタ
をオフ状態に維持することができる。
電源電圧レベルの振幅の有する第２の出力駆動信号を第
２のラッチ回路でラッチしかつ転送するとともに、第２
の出力トランジスタを、この第２のラッチ回路の出力信
号に従って駆動することにより、確実に、この第１の電
源電圧供給遮断時においても、第２の出力トランジスタ
をオフ状態に維持することができる。
【０１１５】また、出力駆動回路としてラッチ回路の出
力信号をバッファ処理する回路と、このバッファ回路の
出力信号に従って出力ノードを駆動する第２の出力トラ
ンジスタとで構成することにより、簡易な回路構成で、
第１の電源電圧供給遮断時に、確実に出力ノードを出力
ハイインピーダンス状態に設定することができる。
力信号をバッファ処理する回路と、このバッファ回路の
出力信号に従って出力ノードを駆動する第２の出力トラ
ンジスタとで構成することにより、簡易な回路構成で、
第１の電源電圧供給遮断時に、確実に出力ノードを出力
ハイインピーダンス状態に設定することができる。
【０１１６】また、この出力駆動回路を、第２の出力駆
動信号と同一論理レベルの信号を生成する補助駆動回路
と、この補助駆動回路の出力ノードをラッチ回路の出力
信号に従って参照電圧レベルに駆動し、かつこの補助駆
動回路の出力ノードの電圧に従って出力ノードを第２の
出力トランジスタで駆動することにより、この第２の出
力トランジスタのゲート電圧を、外部電源電圧レベルに
保持でき、大きな電流駆動力で出力ノードを駆動する構
成においても、安定に、第１の電源電圧供給遮断時にお
いて出力ノードを出力ハイインピーダンス状態に設定す
ることができる。
動信号と同一論理レベルの信号を生成する補助駆動回路
と、この補助駆動回路の出力ノードをラッチ回路の出力
信号に従って参照電圧レベルに駆動し、かつこの補助駆
動回路の出力ノードの電圧に従って出力ノードを第２の
出力トランジスタで駆動することにより、この第２の出
力トランジスタのゲート電圧を、外部電源電圧レベルに
保持でき、大きな電流駆動力で出力ノードを駆動する構
成においても、安定に、第１の電源電圧供給遮断時にお
いて出力ノードを出力ハイインピーダンス状態に設定す
ることができる。
【０１１７】この第１のラッチ回路の入力論理しきい値
を、第１の出力駆動信号生成回路が動作不能となる第１
の電源電圧レベルよりも高く設定することにより、確実
に、動作不能状態とされた第１の出力駆動信号生成回路
の出力電圧が、中間電圧レベルに保持される可能性があ
る場合においても、確実に、インバータにより、この第
１の出力駆動信号生成回路の出力ノードを参照電圧レベ
ルに駆動することができ、安定に、ラッチ状態を維持す
ることができる。また、インバータにおける貫通電流も
生じず、消費電流が増大するのを抑制することができ
る。
を、第１の出力駆動信号生成回路が動作不能となる第１
の電源電圧レベルよりも高く設定することにより、確実
に、動作不能状態とされた第１の出力駆動信号生成回路
の出力電圧が、中間電圧レベルに保持される可能性があ
る場合においても、確実に、インバータにより、この第
１の出力駆動信号生成回路の出力ノードを参照電圧レベ
ルに駆動することができ、安定に、ラッチ状態を維持す
ることができる。また、インバータにおける貫通電流も
生じず、消費電流が増大するのを抑制することができ
る。
【０１１８】また、同様に、第２のラッチ回路を、その
入力論理しきい値を、第２の出力駆動信号生成回路が動
作不能となる第２の電源電圧レベルよりも高くしたイン
バータ回路で構成することにより、確実に、この第１の
電源電圧遮断時においても、インバータ回路の出力信号
を、所定の電圧レベルに保持でき、確実に、ラッチ動作
を行なうことができる。また、中間電圧レベルにこのラ
ッチ回路の入力ノードがなるのを防止でき、ラッチ回路
に貫通電流が生じるのを防止できる。
入力論理しきい値を、第２の出力駆動信号生成回路が動
作不能となる第２の電源電圧レベルよりも高くしたイン
バータ回路で構成することにより、確実に、この第１の
電源電圧遮断時においても、インバータ回路の出力信号
を、所定の電圧レベルに保持でき、確実に、ラッチ動作
を行なうことができる。また、中間電圧レベルにこのラ
ッチ回路の入力ノードがなるのを防止でき、ラッチ回路
に貫通電流が生じるのを防止できる。
【０１１９】また、第１の電源電圧の投入を検出する回
路を用い、この第１の電源投入検出信号に従って第１の
出力駆動信号を生成することにより、外部電源電圧の投
入時において、内部ノードの電圧レベルが不定状態とな
るを防止することができ、確実に、この外部電源電圧投
入時においてもラッチ回路によるラッチ電圧レベルを維
持することができる。
路を用い、この第１の電源投入検出信号に従って第１の
出力駆動信号を生成することにより、外部電源電圧の投
入時において、内部ノードの電圧レベルが不定状態とな
るを防止することができ、確実に、この外部電源電圧投
入時においてもラッチ回路によるラッチ電圧レベルを維
持することができる。
【０１２０】第２の出力駆動信号も、第１の電源電圧投
入検出信号に従って生成することにより、この第２の出
力駆動信号も、第２の電源電圧投入時に不定となるのを
防止することができ、確実にラッチ回路にラッチを行な
わせることができる。
入検出信号に従って生成することにより、この第２の出
力駆動信号も、第２の電源電圧投入時に不定となるのを
防止することができ、確実にラッチ回路にラッチを行な
わせることができる。
【０１２１】また、ラッチ前段に、第１の電源電圧を出
力電源電圧レベルの振幅の信号に変換するレベル変換回
路を配置し、このレベル変換回路の入出力ノードを第１
の電源電圧をゲートに受ける転送ゲートで接続すること
により、第１の電源電圧投入遮断時においても、確実
に、このラッチ回路の出力信号に従って、レベル変換回
路を内部ノードの電圧レベルを所定電圧レベルに維持す
ることができ、レベル変換回路における貫通電流が生じ
るのを防止でき、またレベル変換回路出力信号が不定状
態となるのを防止することができる。
力電源電圧レベルの振幅の信号に変換するレベル変換回
路を配置し、このレベル変換回路の入出力ノードを第１
の電源電圧をゲートに受ける転送ゲートで接続すること
により、第１の電源電圧投入遮断時においても、確実
に、このラッチ回路の出力信号に従って、レベル変換回
路を内部ノードの電圧レベルを所定電圧レベルに維持す
ることができ、レベル変換回路における貫通電流が生じ
るのを防止でき、またレベル変換回路出力信号が不定状
態となるのを防止することができる。
【０１２２】同様に、第２のラッチ回路前段に、レベル
変換回路が設けられる構成においても、このレベル変換
回路の出力ノードを第２の電源電圧をゲートに受ける転
送ゲートで接続することにより、第１の電源電圧投入時
においてまたは遮断時において、レベル変換回路の出力
信号が不定状態となるのを防止することができる。
変換回路が設けられる構成においても、このレベル変換
回路の出力ノードを第２の電源電圧をゲートに受ける転
送ゲートで接続することにより、第１の電源電圧投入時
においてまたは遮断時において、レベル変換回路の出力
信号が不定状態となるのを防止することができる。
【図１】 この発明の実施の形態１に従う出力回路の構
成を示す図である。
成を示す図である。
【図２】 図１に示す出力回路の動作を示す信号波形図
である。
である。
【図３】 この発明の実施の形態１の変更例に従う出力
回路の構成を示す図である。
回路の構成を示す図である。
【図４】 この発明の実施の形態２の出力回路の構成を
示す図である。
示す図である。
【図５】 この発明の実施の形態３に従う出力回路の要
部の構成を概略的に示す図である。
部の構成を概略的に示す図である。
【図６】 図５に示すインバータ回路の入出力特性を概
略的に示す図である。
略的に示す図である。
【図７】 この発明の実施の形態４に従う出力回路の構
成を示す図である。
成を示す図である。
【図８】 図７に示す電源投入検出信号を発生する部分
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図９】 図８に示す電源投入検出部の動作を示す信号
波形図である。
波形図である。
【図１０】 この発明の実施の形態５に従う出力回路の
要部の構成を概略的に示す図である。
要部の構成を概略的に示す図である。
【図１１】 従来の半導体装置の全体の構成を概略的に
示す図である。
示す図である。
【図１２】 図１１に示す出力回路の構成を概略的に示
す図である。
す図である。
【図１３】 図１２に示すレベル変換回路の構成の一例
を示す図である。
を示す図である。
【図１４】 従来のデータ処理システムの構成を概略的
に示す図である。
に示す図である。
１，２，４，５ インバータ回路、３，６ ＭＯＳトラ
ンジスタ、１１ ＮＡＮＤ回路、７，１３，１４ イン
バータ回路、１２ ゲート回路、２０，２１，２２ イ
ンバータ回路、２３，２４ ＭＯＳトランジスタ、３
０，３２ ＮＯＲ回路、４０ 電源投入検出回路、４２
インバータ回路、５０ 前段ゲート回路、５２ レベ
ル変換回路、５４ 転送ゲート、ＩＶ１，ＩＶ２ イン
バータ回路、ＱＮ，ＴＰ，ＴＮ ＭＯＳトランジスタ、
９０６ ＮＡＮＤ回路、９０７ ゲート回路、９１２
出力バッファ回路。
ンジスタ、１１ ＮＡＮＤ回路、７，１３，１４ イン
バータ回路、１２ ゲート回路、２０，２１，２２ イ
ンバータ回路、２３，２４ ＭＯＳトランジスタ、３
０，３２ ＮＯＲ回路、４０ 電源投入検出回路、４２
インバータ回路、５０ 前段ゲート回路、５２ レベ
ル変換回路、５４ 転送ゲート、ＩＶ１，ＩＶ２ イン
バータ回路、ＱＮ，ＴＰ，ＴＮ ＭＯＳトランジスタ、
９０６ ＮＡＮＤ回路、９０７ ゲート回路、９１２
出力バッファ回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松本 淳子
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5B015 HH01 JJ01 JJ11 KB33 KB52
KB62
5J055 AX27 BX16 CX26 DX22 DX56
EX07 EY21 EZ00 EZ07 EZ20
EZ25 EZ31 FX18 GX01 GX02
GX04 GX05 GX06
5J056 AA05 BB00 CC00 CC14 CC21
DD13 DD29 EE08 FF07 FF08
GG09 KK01 KK03
Claims (10)
- 【請求項１】 第１の電源電圧を動作電源電圧として受
け、少なくとも内部信号に従って第１の出力駆動信号を
生成する第１の出力駆動信号生成回路と、 第２の電源電圧を動作電源電圧として受け、前記第１の
出力駆動信号をラッチしかつ転送する第１のラッチ回
路、および前記第２の電源電圧を動作電源電圧として受
け、前記第１のラッチ回路の出力信号に従って、バス信
号線に結合される主出力ノードを駆動する第１の出力ト
ランジスタを備える、半導体装置。 - 【請求項２】 前記第１の電源電圧を動作電源電圧とし
て受け、少なくとも前記内部信号に従って第２の出力駆
動信号を生成する第２の出力駆動信号生成回路と、 前記第２の電源電圧を動作電源電圧として受け、前記第
２の出力駆動信号をラッチしかつ転送する第２のラッチ
回路、および少なくとも前記第２のラッチ回路の出力信
号に従って前記主出力ノードを駆動する出力駆動回路を
備え、前記主出力ノードの駆動時において、前記出力駆
動回路は、前記第１の出力トランジスタと相補的に前記
主出力ノードを前記内部信号に従って駆動する、請求項
１記載の半導体装置。 - 【請求項３】 前記出力駆動回路は、 前記第２の電源電圧を動作電源電圧として受け、前記ラ
ッチ回路の出力回路をバッファ処理するバッファ回路
と、 前記バッファ回路の出力信号に従って選択的に導通し、
導通時、前記主出力ノードを前記第２の電源電圧と極性
の異なる電圧レベルに駆動する第２の出力トランジスタ
とを備える、請求項２記載の半導体装置。 - 【請求項４】 前記出力駆動回路は、 前記第１の電源電圧を動作電源電圧として受け、前記内
部信号に従って前記第２の出力駆動信号と同一論理レベ
ルの信号を生成する補助駆動回路と、 前記補助駆動回路の出力ノードを前記ラッチ回路の出力
信号に従って選択的に前記第２の電源電圧と極性の異な
る電圧を供給する参照電圧ノードに結合する補助トラン
ジスタと、 前記補助駆動回路の出力ノードの電圧に従って選択的に
導通し、導通時、前記主出力ノードを前記参照ノードの
電圧レベルに駆動する第２の出力トランジスタを備え
る、請求項２記載の半導体装置。 - 【請求項５】 前記第１のラッチ回路は、入力論理しき
い値が、少なくとも前記第１の出力駆動信号生成回路が
動作不能とされる第１の電源電圧レベルよりも高くされ
たインバータを含む、請求項１記載の半導体装置。 - 【請求項６】 前記第２のラッチ回路は、入力論理しき
い値が、少なくとも前記第２の出力駆動信号生成回路が
動作不能とされる前記第１の電源電圧の電圧レベルより
も高くされたインバータを含む、請求項２記載の半導体
装置。 - 【請求項７】 前記第１の電源電圧の投入を検出し、電
源投入検出信号を生成する電源投入検出回路をさらに備
え、 前記第１の出力駆動信号生成回路は、前記電源投入検出
信号と前記内部信号とに従って前記第１の出力駆動信号
を生成する、請求項１記載の半導体装置。 - 【請求項８】 前記第１の電源電圧の投入を検出して、
前記第１の電源電圧の投入時に電源投入検出信号を生成
する電源投入検出回路をさらに備え、 前記第２の出力駆動信号生成回路は、前記内部信号と前
記電源投入検出信号とに従って前記第２の出力駆動信号
を生成する、請求項２記載の半導体装置。 - 【請求項９】 前記第１の出力駆動信号生成回路と前記
第１のラッチ回路の間に配置され、前記第１の出力駆動
信号生成回路の出力信号の振幅を前記第２の電源電圧レ
ベルの振幅に変換して前記第１のラッチ回路にレベル変
換信号を伝達するレベル変換回路と、 前記レベル変換回路の入力と出力との間に結合され、か
つそのゲートに前記第２の電源電圧を受ける転送ゲート
をさらに備える、請求項１記載の半導体装置。 - 【請求項１０】 前記第２の出力駆動信号生成回路と前
記第２のラッチ回路の間に配置され、前記第２の出力駆
動信号生成回路の出力信号の振幅を前記第２の電源電圧
レベルの振幅に変換して前記第２のラッチ回路にレベル
変換信号を伝達するレベル変換回路と、 前記レベル変換回路の入力と出力との間に結合され、か
つそのゲートに前記第２の電源電圧を受ける転送ゲート
をさらに備える、請求項２記載の半導体装置。
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| TW (1) | TW574686B (ja) |
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| JP2009033329A (ja) * | 2007-07-25 | 2009-02-12 | Nec Electronics Corp | レベルシフト回路 |
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| KR100599216B1 (ko) * | 2005-07-11 | 2006-07-12 | 삼성전자주식회사 | 반도체 메모리 장치의 출력회로 및 데이터 출력방법 |
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