JP2001006369A - 半導体インターフェースシステム及び半導体メモリ回路 - Google Patents
半導体インターフェースシステム及び半導体メモリ回路Info
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- G11—INFORMATION STORAGE
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Abstract
(57)【要約】
【課題】 出力バッファ用電源電圧ＶDDQから基準電圧
を生成する基準電圧発生回路を備える基準電圧生成シス
テムを提供する。 【解決手段】 出力バッファ用電源電圧を入力して該電
源電圧のノイズを除去する手段及び前記ノイズを除去さ
れた前記電源電圧から抵抗分割により基準電圧を生成し
て出力する手段を有する基準電圧発生回路と、前記基準
電圧及び外部から外部入力信号を入力してこれらから半
導体メモリを駆動する内部駆動信号を生成する入力初段
回路とを備える。
を生成する基準電圧発生回路を備える基準電圧生成シス
テムを提供する。 【解決手段】 出力バッファ用電源電圧を入力して該電
源電圧のノイズを除去する手段及び前記ノイズを除去さ
れた前記電源電圧から抵抗分割により基準電圧を生成し
て出力する手段を有する基準電圧発生回路と、前記基準
電圧及び外部から外部入力信号を入力してこれらから半
導体メモリを駆動する内部駆動信号を生成する入力初段
回路とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ用電
源電圧ＶDDQから基準電圧を生成し、この基準電圧を用
いた半導体インターフェースシステム及びそれを用いた
半導体メモリ回路に関する。
源電圧ＶDDQから基準電圧を生成し、この基準電圧を用
いた半導体インターフェースシステム及びそれを用いた
半導体メモリ回路に関する。
【０００２】
【従来の技術】従来技術の半導体メモリ回路の構成図
を、図7に示す。図7に示すＤＲＡＭ等の半導体メモリ
は、基準電圧発生回路１２０を備えている。基準電圧発
生回路１２０によって、外部電源電圧ＶCC１００からＶ
CCや温度に依存しないような一定の基準電圧ＶREFを生
成し、入力初段回路１３０に入力させる。入力初段回路
１３０は、基準電圧ＶREFを基準として外部（パット）
から入力される外部入力信号のレベルを検知し、内部駆
動信号を生成し、カレントミラーアンプ出力１５０から
出力される。
を、図7に示す。図7に示すＤＲＡＭ等の半導体メモリ
は、基準電圧発生回路１２０を備えている。基準電圧発
生回路１２０によって、外部電源電圧ＶCC１００からＶ
CCや温度に依存しないような一定の基準電圧ＶREFを生
成し、入力初段回路１３０に入力させる。入力初段回路
１３０は、基準電圧ＶREFを基準として外部（パット）
から入力される外部入力信号のレベルを検知し、内部駆
動信号を生成し、カレントミラーアンプ出力１５０から
出力される。
【０００３】
【発明が解決しようとする課題】しかし、従来で使用さ
れている基準電圧発生回路は、外部電源電圧ＶCCや温度
に依存しないような一定の基準電圧ＶREFしか生成する
ことができない。従って、外部電源電圧ＶCCが変動した
ときに、変動に対応した基準電圧ＶREFを生成すること
ができない。
れている基準電圧発生回路は、外部電源電圧ＶCCや温度
に依存しないような一定の基準電圧ＶREFしか生成する
ことができない。従って、外部電源電圧ＶCCが変動した
ときに、変動に対応した基準電圧ＶREFを生成すること
ができない。
【０００４】また、次世代のＤＲＡＭは、ハイレベル入
力電圧（ＶIH）の最小電圧値とローレベル入力電圧（Ｖ
IL）の最大電圧値とは、電源電圧ＶDDQに依存するとい
われている。この場合、従来の技術では、出力バッファ
用電源電圧ＶDDQが変動してしまうと一定の基準電圧Ｖ
REFで決められた入力電圧ではスペックアウトする可能
性がある。
力電圧（ＶIH）の最小電圧値とローレベル入力電圧（Ｖ
IL）の最大電圧値とは、電源電圧ＶDDQに依存するとい
われている。この場合、従来の技術では、出力バッファ
用電源電圧ＶDDQが変動してしまうと一定の基準電圧Ｖ
REFで決められた入力電圧ではスペックアウトする可能
性がある。
【０００５】そこで、本発明は、出力バッファ用電源電
圧ＶDDQから基準電圧ＶREFを生成し、出力バッファ用電
源電圧ＶDDQが変動してもそれに伴って基準電圧ＶREFも
変動させることが可能な基準電圧発生回路を備える基準
電圧生成システムを提供することを目的とする。
圧ＶDDQから基準電圧ＶREFを生成し、出力バッファ用電
源電圧ＶDDQが変動してもそれに伴って基準電圧ＶREFも
変動させることが可能な基準電圧発生回路を備える基準
電圧生成システムを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体インターフェースシステムは、出力
バッファ用電源電圧ＶDDQを入力して該電源電圧のノイ
ズを除去する手段及び前記ノイズを除去された前記電源
電圧から抵抗分割により基準電圧ＶREFを生成して出力
する手段を有する基準電圧発生回路１と、前記基準電圧
及び外部入力信号を入力してこれらから半導体メモリを
駆動する内部駆動信号を生成する入力初段回路３０とを
備える。
に、本発明の半導体インターフェースシステムは、出力
バッファ用電源電圧ＶDDQを入力して該電源電圧のノイ
ズを除去する手段及び前記ノイズを除去された前記電源
電圧から抵抗分割により基準電圧ＶREFを生成して出力
する手段を有する基準電圧発生回路１と、前記基準電圧
及び外部入力信号を入力してこれらから半導体メモリを
駆動する内部駆動信号を生成する入力初段回路３０とを
備える。
【０００７】また、本発明の半導体メモリ回路は、上記
の半導体インターフェースシステムと、前記半導体イン
ターフェースシステムにより生成される内部駆動信号に
より駆動される半導体メモリとを備える。
の半導体インターフェースシステムと、前記半導体イン
ターフェースシステムにより生成される内部駆動信号に
より駆動される半導体メモリとを備える。
【０００８】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【０００９】図１は、本実施形態の半導体メモリシステ
ムの構成図である。本実施形態の半導体メモリシステム
は、出力バッファ用電源電圧ＶDDQを電源（入力パッ
ト）１０から入力して基準電圧ＶREFを生成する基準電
圧発生回路１と、外部（パット）から入力される外部入
力信号と基準電圧ＶREFとを入力してメモリ内部の内部
駆動信号を生成する入力初段回路３０とを備えている。
ムの構成図である。本実施形態の半導体メモリシステム
は、出力バッファ用電源電圧ＶDDQを電源（入力パッ
ト）１０から入力して基準電圧ＶREFを生成する基準電
圧発生回路１と、外部（パット）から入力される外部入
力信号と基準電圧ＶREFとを入力してメモリ内部の内部
駆動信号を生成する入力初段回路３０とを備えている。
【００１０】基準電圧発生回路１は、出力バッファ用電
源電圧ＶDDQの低域周波数のみ通過させるローパスフィ
ルタ１１と、ローパスフィルタ１１を通過した電圧を入
力初段回路３０へ出力するバッファ１２とを備えてい
る。バッファ１２は、後述するように、分割抵抗及びカ
レントミラー回路を備えている。
源電圧ＶDDQの低域周波数のみ通過させるローパスフィ
ルタ１１と、ローパスフィルタ１１を通過した電圧を入
力初段回路３０へ出力するバッファ１２とを備えてい
る。バッファ１２は、後述するように、分割抵抗及びカ
レントミラー回路を備えている。
【００１１】図２は、ローパスフィルタ１１の内部構成
図である。ローパスフィルタ１１は、図２に示すよう
に、たとえばＲＣ回路から構成されている。なお、ロー
パスフィルタ１１の構成は、図２に示すものに限定され
ず、たとえばＬＣ回路などを用いてもよい。
図である。ローパスフィルタ１１は、図２に示すよう
に、たとえばＲＣ回路から構成されている。なお、ロー
パスフィルタ１１の構成は、図２に示すものに限定され
ず、たとえばＬＣ回路などを用いてもよい。
【００１２】数式１は、ローパスフィルタ１１の周波数
伝達関数を示す式である。
伝達関数を示す式である。
【００１３】
【数１】 ここで、ローパスフィルタ１１の入力電圧をＶi、ロー
パスフィルタ１１の出力電圧をＶo、ローパスフィルタ
１１を流れる電流をＩとしている。
パスフィルタ１１の出力電圧をＶo、ローパスフィルタ
１１を流れる電流をＩとしている。
【００１４】数式１からローパスフィルタ１１のゲイン
Ａ（ω）を求めると、
Ａ（ω）を求めると、
【００１５】
【数２】 となる。
【００１６】数式３は、ローパスフィルタ１１の位相Ｐ
（ω）を示す式である。
（ω）を示す式である。
【００１７】
【数３】 数式４は、ローパスフィルタ１１のゲインＧ（ω）［ｄ
Ｂ］を示す式である。
Ｂ］を示す式である。
【００１８】
【数４】 また、数式４において、ω＝１／ＣＲと仮定すると、ゲ
インＧ（ω）［ｄＢ］は、
インＧ（ω）［ｄＢ］は、
【００１９】
【数５】 となる。
【００２０】図３（ａ）は、ローパスフィルタ１１の入
力電圧を示すグラフである。図３（ｂ）は、ローパスフ
ィルタ１１の出力電圧を示すグラフである。図３
（ａ）、図３（ｂ）において、縦軸を電圧［Ｖ］、横軸
を時間［ｔ］としている。図３（ａ）に示す入力電圧
は、出力バッファ用電源電圧ＶDDQであり、非常に大き
なノイズを含んでいることが多い。
力電圧を示すグラフである。図３（ｂ）は、ローパスフ
ィルタ１１の出力電圧を示すグラフである。図３
（ａ）、図３（ｂ）において、縦軸を電圧［Ｖ］、横軸
を時間［ｔ］としている。図３（ａ）に示す入力電圧
は、出力バッファ用電源電圧ＶDDQであり、非常に大き
なノイズを含んでいることが多い。
【００２１】このように非常に大きなノイズを持った出
力バッファ用電源電圧ＶDDQから、基準電圧ＶREFを生成
しようとしても、安定した基準電圧を生成することはで
きない。安定した基準電圧を生成することができない
と、入力初段回路で決定される内部駆動信号が安定せ
ず、メモり全体の動作に大きな影響を与えてしまう。
力バッファ用電源電圧ＶDDQから、基準電圧ＶREFを生成
しようとしても、安定した基準電圧を生成することはで
きない。安定した基準電圧を生成することができない
と、入力初段回路で決定される内部駆動信号が安定せ
ず、メモり全体の動作に大きな影響を与えてしまう。
【００２２】そのため、ローパスフィルタ１１によっ
て、出力バッファ用電源電圧ＶDDQのノイズ成分を除去
（低減）して、図３（ｂ）に示すように安定した出力バ
ッファ用電源電圧ＶDDQ’を得る。
て、出力バッファ用電源電圧ＶDDQのノイズ成分を除去
（低減）して、図３（ｂ）に示すように安定した出力バ
ッファ用電源電圧ＶDDQ’を得る。
【００２３】図４は、ローパスフィルタ１１のゲインＧ
（ω）と周波数ｆとの関係を示す図である。図４におい
て、縦軸をゲインＧ（ω）［ｄＢ］、横軸を周波数ｆ
［Ｈｚ］としている。また、Ｇ（ω）＝−３［ｄＢ］の
ときの周波数（ω＝１／ＣＲ）を、カットオフ周波数と
いい、ローパスフィルタ１１は、カットオフ周波数より
高い周波数成分を遮断する。
（ω）と周波数ｆとの関係を示す図である。図４におい
て、縦軸をゲインＧ（ω）［ｄＢ］、横軸を周波数ｆ
［Ｈｚ］としている。また、Ｇ（ω）＝−３［ｄＢ］の
ときの周波数（ω＝１／ＣＲ）を、カットオフ周波数と
いい、ローパスフィルタ１１は、カットオフ周波数より
高い周波数成分を遮断する。
【００２４】したがって、ローパスフィルタ１１を用い
て、ω＝１／ＣＲを小さくすれば（Ｒ又はＣを大きくす
れば）、ノイズ成分が多く含まれた出力バッファ用電源
電圧ＶDDQであっても、安定した出力バッファ用電源電
圧ＶDDQ’を得ることができる。
て、ω＝１／ＣＲを小さくすれば（Ｒ又はＣを大きくす
れば）、ノイズ成分が多く含まれた出力バッファ用電源
電圧ＶDDQであっても、安定した出力バッファ用電源電
圧ＶDDQ’を得ることができる。
【００２５】図５は、バッファ１２の内部構成図であ
る。上記のように、バッファ１２は、抵抗分割１３及び
カレントミラー回路１４を備えている。抵抗分割１３
は、たとえば抵抗Ｒ１と抵抗Ｒ２とを備えている。な
お、電源電圧ＶDDQ’を１／２にして出力するために
は、Ｒ１とＲ２との抵抗値を等しくすればよい。
る。上記のように、バッファ１２は、抵抗分割１３及び
カレントミラー回路１４を備えている。抵抗分割１３
は、たとえば抵抗Ｒ１と抵抗Ｒ２とを備えている。な
お、電源電圧ＶDDQ’を１／２にして出力するために
は、Ｒ１とＲ２との抵抗値を等しくすればよい。
【００２６】カレントミラー回路１４は、出力段から差
動アンプの入力へフィードバックがかかっている。ま
た、抵抗Ｒ３は、生成された基準電圧ＶREFを入力初段
回路３０に出力するための抵抗である。
動アンプの入力へフィードバックがかかっている。ま
た、抵抗Ｒ３は、生成された基準電圧ＶREFを入力初段
回路３０に出力するための抵抗である。
【００２７】つづいて、バッファ１２の動作について説
明する。バッファ１２は、まず、ローパスフィルタ１１
から出力される出力バッファ用電源電圧ＶDDQ’を入力
する。抵抗分割１３のＲ１、Ｒ２をたとえば等しくして
おくと、出力バッファ用電源電圧ＶDDQ’は抵抗分割１
３により半減され、１／２ＶDDQ’がカレントミラー回
路１４に入力される。
明する。バッファ１２は、まず、ローパスフィルタ１１
から出力される出力バッファ用電源電圧ＶDDQ’を入力
する。抵抗分割１３のＲ１、Ｒ２をたとえば等しくして
おくと、出力バッファ用電源電圧ＶDDQ’は抵抗分割１
３により半減され、１／２ＶDDQ’がカレントミラー回
路１４に入力される。
【００２８】カレントミラー回路１４は、フィードバッ
クループを備えているため、出力する基準電圧ＶREFの
電圧が、１／２ＶDDQ’に追随するように動作する。そ
して、１／２ＶDDQ’をＶREFとして出力する。
クループを備えているため、出力する基準電圧ＶREFの
電圧が、１／２ＶDDQ’に追随するように動作する。そ
して、１／２ＶDDQ’をＶREFとして出力する。
【００２９】図６は、入力初段回路３０の内部構成図で
ある。入力初段回路３０は、バッファ１２から基準電圧
ＶREFを入力する。また、外部（パット）から外部入力
信号を入力する。基準電圧発生回路１から出力され、入
力初段回路３０に入力される基準電圧ＶREFは、安定し
た電圧であるため、入力初段回路３０の生成するメモリ
内部の内部駆動信号は安定する。
ある。入力初段回路３０は、バッファ１２から基準電圧
ＶREFを入力する。また、外部（パット）から外部入力
信号を入力する。基準電圧発生回路１から出力され、入
力初段回路３０に入力される基準電圧ＶREFは、安定し
た電圧であるため、入力初段回路３０の生成するメモリ
内部の内部駆動信号は安定する。
【００３０】
【発明の効果】以上説明したように、本発明は、出力バ
ッファ用電源電圧のノイズを除去し、その出力電圧を抵
抗分割することにより基準電圧ＶREFを生成することが
できる。そのため、出力バッファ用電源電圧の変動に伴
って基準電圧ＶREFを変動することができるという効果
がある。
ッファ用電源電圧のノイズを除去し、その出力電圧を抵
抗分割することにより基準電圧ＶREFを生成することが
できる。そのため、出力バッファ用電源電圧の変動に伴
って基準電圧ＶREFを変動することができるという効果
がある。
【００３１】したがって、外部（パット）から入力され
る出力バッファ用電源電圧の変動に伴って、基準電圧Ｖ
REFも変動し、それに伴ってハイレベル入力電圧
（ＶIH）又はロウレベル入力電圧（ＶIL）の変動も可能
になるような半導体メモリ駆動システムを提供すること
ができる。
る出力バッファ用電源電圧の変動に伴って、基準電圧Ｖ
REFも変動し、それに伴ってハイレベル入力電圧
（ＶIH）又はロウレベル入力電圧（ＶIL）の変動も可能
になるような半導体メモリ駆動システムを提供すること
ができる。
【図１】本発明の実施形態の半導体メモリ駆動システム
の構成図である。
の構成図である。
【図２】図１のローパスフィルタ（除去手段）の構成図
である。
である。
【図３】図２の入力電圧と出力電圧との電圧レベルを示
す図である。
す図である。
【図４】図２のゲイン及び周波数を示す図である。
【図５】図１の基準電圧発生回路の内部構成図である。
【図６】図１の入力初段回路の内部構成図である。
【図７】従来の半導体メモリ回路の構成図である。
１ 基準電圧発生回路 １１ ローパスフィルタ １２ 基準電圧発生回路 １３ 抵抗分割 １４ カレントミラー回路 ３０ 入力初段回路
フロントページの続き Ｆターム(参考） 5B015 JJ00 KB32 KB65 QQ10 QQ11 5B024 AA15 BA27 BA29 CA07 5J055 AX23 AX39 AX65 BX16 CX27 DX01 EY01 EY03 EY10 EY21 EZ01 EZ04 EZ08 EZ14 EZ25 EZ29 FX02 FX05 GX01 GX05 GX06
Claims (5)
- 【請求項１】 出力バッファ用電源電圧ＶDDQを入力し
て該電源電圧のノイズを除去する手段及び前記ノイズを
除去された前記電源電圧から抵抗分割により基準電圧を
生成して出力する手段を有する基準電圧発生回路と、前
記基準電圧及び外部から外部入力信号を入力してこれら
から半導体メモリを駆動する内部駆動信号を生成する入
力初段回路とを備えることを特徴とする半導体インター
フェースシステム。 - 【請求項２】 前記ノイズを除去する手段は、ローパス
フィルタであることを特徴とする請求項１に記載の半導
体インターフェースシステム。 - 【請求項３】 前記基準電圧を生成する手段と前記内部
駆動信号を生成する手段とは、カレントミラー回路を備
えることを特徴とする請求項１に記載の半導体インター
フェースシステム。 - 【請求項４】 請求項１〜３のいずれかに記載の半導体
インターフェースシステムと、前記半導体インターフェ
ースシステムにより生成される内部駆動信号により駆動
される半導体メモリとを備えることを特徴とする半導体
メモリ回路。 - 【請求項５】 前記半導体メモリは、ダイナミックラン
ダムアクセスメモリであることを特徴とする請求項４に
記載の半導体メモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174027A JP2001006369A (ja) | 1999-06-21 | 1999-06-21 | 半導体インターフェースシステム及び半導体メモリ回路 |
| KR1020000032786A KR20010020992A (ko) | 1999-06-21 | 2000-06-14 | 안정된 기준전압을 발생하는 기준전압발생회로 및 이를사용하는 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174027A JP2001006369A (ja) | 1999-06-21 | 1999-06-21 | 半導体インターフェースシステム及び半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001006369A true JP2001006369A (ja) | 2001-01-12 |
Family
ID=15971363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11174027A Pending JP2001006369A (ja) | 1999-06-21 | 1999-06-21 | 半導体インターフェースシステム及び半導体メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001006369A (ja) |
| KR (1) | KR20010020992A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744298B2 (en) | 2001-10-29 | 2004-06-01 | Renesas Technology Corp. | Semiconductor device |
| CN109489844A (zh) * | 2017-09-13 | 2019-03-19 | 爱思开海力士有限公司 | 温度感测电路 |
| JP2023516126A (ja) * | 2020-03-11 | 2023-04-18 | レコ コーポレイション | 受容できない出力変動を有する源のための電圧スタビライザ |
-
1999
- 1999-06-21 JP JP11174027A patent/JP2001006369A/ja active Pending
-
2000
- 2000-06-14 KR KR1020000032786A patent/KR20010020992A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744298B2 (en) | 2001-10-29 | 2004-06-01 | Renesas Technology Corp. | Semiconductor device |
| CN109489844A (zh) * | 2017-09-13 | 2019-03-19 | 爱思开海力士有限公司 | 温度感测电路 |
| JP2023516126A (ja) * | 2020-03-11 | 2023-04-18 | レコ コーポレイション | 受容できない出力変動を有する源のための電圧スタビライザ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010020992A (ko) | 2001-03-15 |
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