JPH11306778A - 電圧調整回路 - Google Patents
電圧調整回路Info
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- JPH11306778A JPH11306778A JP2116499A JP2116499A JPH11306778A JP H11306778 A JPH11306778 A JP H11306778A JP 2116499 A JP2116499 A JP 2116499A JP 2116499 A JP2116499 A JP 2116499A JP H11306778 A JPH11306778 A JP H11306778A
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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Abstract
(57)【要約】
【課題】高電圧のポンピング電圧のリプル成分を除去
し、電圧の降下を防止して、一層安定した高電圧を生成
し得る電圧調整回路を提供しようとするものである。 【解決手段】高電圧発生回路の出力端子に低域通過フィ
ルタを接続して、高電圧のポンピング電圧より高周波成
分を除去し、又は、前記高電圧発生回路の出力端子にダ
イオードとキャパシタとを備えた累算器を接続して、ポ
ンピング電圧の1/2 サイクルの間にキャパシタ内に充電
された電荷を最終出力電圧として出力するように電圧調
整回路を構成する。
し、電圧の降下を防止して、一層安定した高電圧を生成
し得る電圧調整回路を提供しようとするものである。 【解決手段】高電圧発生回路の出力端子に低域通過フィ
ルタを接続して、高電圧のポンピング電圧より高周波成
分を除去し、又は、前記高電圧発生回路の出力端子にダ
イオードとキャパシタとを備えた累算器を接続して、ポ
ンピング電圧の1/2 サイクルの間にキャパシタ内に充電
された電荷を最終出力電圧として出力するように電圧調
整回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧調整回路に係
るもので、詳しくは、フラッシュEPROM セルの書き込み
及び消去動作に用いられる高電圧を安定的に生成し得る
電圧調整回路に関するものである。
るもので、詳しくは、フラッシュEPROM セルの書き込み
及び消去動作に用いられる高電圧を安定的に生成し得る
電圧調整回路に関するものである。
【０００２】
【従来の技術】一般に、フラッシュメモリの書き込み又
は消去動作時には、外部電源を用いて生成された高電圧
をメモリセルのドレインに印加するが、このとき、不必
要な電力の消費を減らすため、外部電源に拘らずに高電
圧を一定に維持し得る電圧調整回路が必要となる。
は消去動作時には、外部電源を用いて生成された高電圧
をメモリセルのドレインに印加するが、このとき、不必
要な電力の消費を減らすため、外部電源に拘らずに高電
圧を一定に維持し得る電圧調整回路が必要となる。
【０００３】従来、前記電圧調整回路としては、図５に
示したように、高電圧のポンピング電圧VPP1を発生する
高電圧発生回路10と、該高電圧発生回路10から出力され
たポンピング電圧VPP1を安定化させてメモリセル（図示
されず）に出力する電圧調整器11と、を備えて構成され
たものがあった。
示したように、高電圧のポンピング電圧VPP1を発生する
高電圧発生回路10と、該高電圧発生回路10から出力され
たポンピング電圧VPP1を安定化させてメモリセル（図示
されず）に出力する電圧調整器11と、を備えて構成され
たものがあった。
【０００４】前記高電圧発生回路10は、方形波の発振信
号OSC を発生する発振器10a と、前記発振信号OSC を受
けて、電源電圧VDD よりも高い高電圧のポンピング電圧
VPP1を発生するチャージポンプ10b と、を備えて構成さ
れる。ここで、前記発振器10a は、奇数個のインバータ
及びシュミットトリガ素子から構成され、前記チャージ
ポンプ10b は、キャパシタの物理的性質（ｉ＝Ｃ×dV/d
t ）を利用してポンピング動作を行うようになってい
た。
号OSC を発生する発振器10a と、前記発振信号OSC を受
けて、電源電圧VDD よりも高い高電圧のポンピング電圧
VPP1を発生するチャージポンプ10b と、を備えて構成さ
れる。ここで、前記発振器10a は、奇数個のインバータ
及びシュミットトリガ素子から構成され、前記チャージ
ポンプ10b は、キャパシタの物理的性質（ｉ＝Ｃ×dV/d
t ）を利用してポンピング動作を行うようになってい
た。
【０００５】一方、前記電圧調整器11は、基準電圧VREF
と前記チャージポンプ10b から出力したポンピング電圧
VPP1との電圧差を増幅して電圧調整信号VCS を出力する
差動増幅器11a と、前記チャージポンプ10b の出力端子
に並列連結された第１及び第２NMOSトランジスタ11b,11
c と、を備えて構成される。ここで、前記第１NMOSトラ
ンジスタ11b のゲートには電源電圧VDD が印加され、前
記第2NMOS トランジスタ11c のゲートには電圧調整信号
VCS が入力するようになっていた。
と前記チャージポンプ10b から出力したポンピング電圧
VPP1との電圧差を増幅して電圧調整信号VCS を出力する
差動増幅器11a と、前記チャージポンプ10b の出力端子
に並列連結された第１及び第２NMOSトランジスタ11b,11
c と、を備えて構成される。ここで、前記第１NMOSトラ
ンジスタ11b のゲートには電源電圧VDD が印加され、前
記第2NMOS トランジスタ11c のゲートには電圧調整信号
VCS が入力するようになっていた。
【０００６】以下、このように構成された従来の電圧調
整回路の動作を、図面を用いて説明する。前記チャージ
ポンプ10b は、発振器10a から出力した方形波の発振信
号OSC により動作され、キャパシタの物理的性質（ｉ＝
Ｃ×dV/dt ）により外部電源VDDをポンピングして、図
６に示したように、電源電圧VDD よりも絶対値の大きい
高電圧のポンピング電圧VPP1を出力する（VPP1＞VDD
）。このとき、ポンピング電圧VPP1のレベルはVDD ＋
αで、αの最大値はVDD になる。次いで、電圧調整器11
の差動増幅器11a は、基準電圧VREFと前記チャージポン
プ10b から出力したポンピング電圧VPP1とを差動増幅し
て、電圧調整信号VCS を出力する。
整回路の動作を、図面を用いて説明する。前記チャージ
ポンプ10b は、発振器10a から出力した方形波の発振信
号OSC により動作され、キャパシタの物理的性質（ｉ＝
Ｃ×dV/dt ）により外部電源VDDをポンピングして、図
６に示したように、電源電圧VDD よりも絶対値の大きい
高電圧のポンピング電圧VPP1を出力する（VPP1＞VDD
）。このとき、ポンピング電圧VPP1のレベルはVDD ＋
αで、αの最大値はVDD になる。次いで、電圧調整器11
の差動増幅器11a は、基準電圧VREFと前記チャージポン
プ10b から出力したポンピング電圧VPP1とを差動増幅し
て、電圧調整信号VCS を出力する。
【０００７】従って、前記差動増幅器11a から出力した
電圧調整信号VCS により第２NMOSトランジスタ11c のタ
ーンオン度合いが調節されて、最終出力電圧VPP2がメモ
リセル（図示されず）に入力する。即ち、前記電圧調整
信号VCS により第２NMOSトランジスタ11c に流れる電流
量が調節されて、前記電圧調整器11は、一定レベルに維
持された最終の出力電圧VPP2を出力する。
電圧調整信号VCS により第２NMOSトランジスタ11c のタ
ーンオン度合いが調節されて、最終出力電圧VPP2がメモ
リセル（図示されず）に入力する。即ち、前記電圧調整
信号VCS により第２NMOSトランジスタ11c に流れる電流
量が調節されて、前記電圧調整器11は、一定レベルに維
持された最終の出力電圧VPP2を出力する。
【０００８】
【発明が解決しようとする課題】しかし、前述した電圧
調整回路から生成されるポンピング電圧VPP1は、方形波
の発振信号OSC 及びキャパシタの物理的性質により発生
されるため、最終の出力電圧VPP2が、図６に示したよう
に、微少なリプル(Ripple)成分を有することになってい
た。
調整回路から生成されるポンピング電圧VPP1は、方形波
の発振信号OSC 及びキャパシタの物理的性質により発生
されるため、最終の出力電圧VPP2が、図６に示したよう
に、微少なリプル(Ripple)成分を有することになってい
た。
【０００９】また、前記最終の出力電圧VPP2は、第２NM
OSトランジスタ11C のみにより調節されるため、ポンピ
ング電圧VPP1が降下した場合は、その最終の出力電圧VP
P2の調整動作が円滑に行われなくなるという特性があっ
た。
OSトランジスタ11C のみにより調節されるため、ポンピ
ング電圧VPP1が降下した場合は、その最終の出力電圧VP
P2の調整動作が円滑に行われなくなるという特性があっ
た。
【００１０】このため、従来の電圧調整回路において
は、不安定な最終出力電圧VPP2がメモリセルに印加さ
れ、フラッシュEPROM セルの書き込み及び消去動作時
に、メモリセルのしきい電圧値に悪影響を及ぼして、フ
ラッシュメモリの書き込み及び消去の性能が低下すると
いう不都合な点があった。
は、不安定な最終出力電圧VPP2がメモリセルに印加さ
れ、フラッシュEPROM セルの書き込み及び消去動作時
に、メモリセルのしきい電圧値に悪影響を及ぼして、フ
ラッシュメモリの書き込み及び消去の性能が低下すると
いう不都合な点があった。
【００１１】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、高電圧のポンピング電圧のリ
プル成分を除去し、かつ、電圧の降下を防止して、一層
安定した高電圧を生成し得る電圧調整回路を提供するこ
とを目的とする。
に鑑みてなされたもので、高電圧のポンピング電圧のリ
プル成分を除去し、かつ、電圧の降下を防止して、一層
安定した高電圧を生成し得る電圧調整回路を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る電圧調整回路は、高電圧のポンピ
ング電圧を発生する高電圧発生回路と、該高電圧発生回
路から出力されたポンピング電圧のレベルを調整する電
圧調整器と、を備えた電圧調整回路において、前記高電
圧発生回路の出力端子に前記ポンピング電圧のリプル成
分を除去するリプル除去手段を備える構成とした。
るため、本発明に係る電圧調整回路は、高電圧のポンピ
ング電圧を発生する高電圧発生回路と、該高電圧発生回
路から出力されたポンピング電圧のレベルを調整する電
圧調整器と、を備えた電圧調整回路において、前記高電
圧発生回路の出力端子に前記ポンピング電圧のリプル成
分を除去するリプル除去手段を備える構成とした。
【００１３】ここで、低域通過フィルタを前記リプル除
去手段として用いることができ、この場合、高電圧のポ
ンピング電圧から高周波成分が除去されることになる。
また、ダイオードとキャパシタとを備えた累算器を前記
リプル除去手段として用いることができ、この場合、高
電圧のポンピング電圧の1/2 サイクルの間にキャパシタ
内に充電された電荷を最終出力電圧として出力するよう
に構成される。
去手段として用いることができ、この場合、高電圧のポ
ンピング電圧から高周波成分が除去されることになる。
また、ダイオードとキャパシタとを備えた累算器を前記
リプル除去手段として用いることができ、この場合、高
電圧のポンピング電圧の1/2 サイクルの間にキャパシタ
内に充電された電荷を最終出力電圧として出力するよう
に構成される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。尚、前記図５に示した構成と
同一要素には同一符号を付して詳細な説明を省略する。
て図面を用いて説明する。尚、前記図５に示した構成と
同一要素には同一符号を付して詳細な説明を省略する。
【００１５】図１は、本発明に係る電圧調整回路の第１
実施形態を示すものであり、この図１に示される電圧調
整回路は、高電圧のポンピング電圧VPP1を発生する高電
圧発生回路10と、高電圧発生回路10の出力端子に接続さ
れた低域通過フィルタ12と、該低域通過フィルタ12を通
過したポンピング電圧VPP1を安定化させてメモリセル
（図示されず）に出力する電圧調整器11と、を備えて構
成される。
実施形態を示すものであり、この図１に示される電圧調
整回路は、高電圧のポンピング電圧VPP1を発生する高電
圧発生回路10と、高電圧発生回路10の出力端子に接続さ
れた低域通過フィルタ12と、該低域通過フィルタ12を通
過したポンピング電圧VPP1を安定化させてメモリセル
（図示されず）に出力する電圧調整器11と、を備えて構
成される。
【００１６】前記高電圧発生回路10は、方形波の発振信
号OSC を発生する発振器10a と、前記発振信号OSC を受
けて、電源電圧VDD よりも高い高電圧のポンピング電圧
VPP1を発生するチャージポンプ10b と、を備えて構成さ
れ、前記発振器10a は、奇数個のインバータ及びシュミ
ットトリガ素子から構成され、前記チャージポンプ10b
は、キャパシタの物理的性質（ｉ＝Ｃ×dV/dt ）を利用
してポンピング動作を行う。
号OSC を発生する発振器10a と、前記発振信号OSC を受
けて、電源電圧VDD よりも高い高電圧のポンピング電圧
VPP1を発生するチャージポンプ10b と、を備えて構成さ
れ、前記発振器10a は、奇数個のインバータ及びシュミ
ットトリガ素子から構成され、前記チャージポンプ10b
は、キャパシタの物理的性質（ｉ＝Ｃ×dV/dt ）を利用
してポンピング動作を行う。
【００１７】一方、前記電圧調整器11は、基準電圧VREF
と前記チャージポンプ10b から出力したポンピング電圧
VPP1との電圧差を増幅して電圧調整信号VCS を出力する
差動増幅器11a と、前記チャージポンプ10b の出力端子
に並列連結された第１及び第２NMOSトランジスタ11b,11
c と、を備えて構成され、前記第１NMOSトランジスタ11
b のゲートには電源電圧VDD が印加され、前記第2NMOS
トランジスタ11c のゲートには電圧調整信号VCS が入力
される。
と前記チャージポンプ10b から出力したポンピング電圧
VPP1との電圧差を増幅して電圧調整信号VCS を出力する
差動増幅器11a と、前記チャージポンプ10b の出力端子
に並列連結された第１及び第２NMOSトランジスタ11b,11
c と、を備えて構成され、前記第１NMOSトランジスタ11
b のゲートには電源電圧VDD が印加され、前記第2NMOS
トランジスタ11c のゲートには電圧調整信号VCS が入力
される。
【００１８】また、前記低域通過フィルタ12は、抵抗R1
とキャパシタC1とを備えて構成される。このように構成
された第１実施形態の電圧調整回路の動作を説明する
と、先ず、高電圧発生回路10から出力された高電圧のポ
ンピング電圧VPP1よりリプル成分が除去された後、電圧
調整器11で高電圧に対するレベル調整が行われて、最終
の出力電圧VPP2が生成される。
とキャパシタC1とを備えて構成される。このように構成
された第１実施形態の電圧調整回路の動作を説明する
と、先ず、高電圧発生回路10から出力された高電圧のポ
ンピング電圧VPP1よりリプル成分が除去された後、電圧
調整器11で高電圧に対するレベル調整が行われて、最終
の出力電圧VPP2が生成される。
【００１９】即ち、低域通過フィルタ12は、高電圧発生
回路10のチャージポンプ10b から出力されたポンピング
電圧VPP1から高周波成分を除去し、該ポンピング電圧VP
P1を電圧の降下無しに電圧調整器11に出力するため、図
２に示したように、安定した最終の出力電圧VPP2をメモ
リセルに供給することができる。
回路10のチャージポンプ10b から出力されたポンピング
電圧VPP1から高周波成分を除去し、該ポンピング電圧VP
P1を電圧の降下無しに電圧調整器11に出力するため、図
２に示したように、安定した最終の出力電圧VPP2をメモ
リセルに供給することができる。
【００２０】一方、図３は本発明に係る電圧調整回路の
第２実施形態を示すものであり、該第２実施形態は、第
１実施形態を示す図１の低域通過フィルタ12に代えて、
高電圧発生回路10の出力端子にダイオードD1とキャパシ
タC2とを備えた累算器13を接続して構成される。
第２実施形態を示すものであり、該第２実施形態は、第
１実施形態を示す図１の低域通過フィルタ12に代えて、
高電圧発生回路10の出力端子にダイオードD1とキャパシ
タC2とを備えた累算器13を接続して構成される。
【００２１】ここで、前記ダイオードD1は、高電圧発生
回路10のチャージポンプ10b から出力されたポンピング
電圧VPP1の１サイクル中、ポンピング電圧VPP1がハイレ
ベルの1/2 サイクルの間だけ導通されるため、ポンピン
グ電圧VPP1は1/2 サイクルの間、キャパシタC2に充電さ
れ、該キャパシタC2に充電されていたローレベルの電荷
が、電圧調整器11に出力される。その結果、図４に示し
たように、安定した最終出力電圧VPP2をメモリセルに供
給することができる。
回路10のチャージポンプ10b から出力されたポンピング
電圧VPP1の１サイクル中、ポンピング電圧VPP1がハイレ
ベルの1/2 サイクルの間だけ導通されるため、ポンピン
グ電圧VPP1は1/2 サイクルの間、キャパシタC2に充電さ
れ、該キャパシタC2に充電されていたローレベルの電荷
が、電圧調整器11に出力される。その結果、図４に示し
たように、安定した最終出力電圧VPP2をメモリセルに供
給することができる。
【００２２】又、前記累算器13は、他の実施例として、
トランジスタとキャパシタC2とを備えて構成することも
できる。更に、本発明は、このような実施の形態に限定
されるものでなく、請求範囲を外れない限り多様な形態
に変更して使用することができる。
トランジスタとキャパシタC2とを備えて構成することも
できる。更に、本発明は、このような実施の形態に限定
されるものでなく、請求範囲を外れない限り多様な形態
に変更して使用することができる。
【００２３】
【発明の効果】以上説明したように、本発明に係る電圧
調整回路においては、高電圧のポンピング電圧のリプル
成分を除去し、電圧降下を防止して、一層安定した高電
圧をメモリセルに供給し得るという効果がある。
調整回路においては、高電圧のポンピング電圧のリプル
成分を除去し、電圧降下を防止して、一層安定した高電
圧をメモリセルに供給し得るという効果がある。
【００２４】また、安定した高電圧を供給できるため、
フラッシュメモリセルの書き込み及び消去特性の均一性
を向上させて、フラッシュメモリの信頼性を大いに改善
し得るという効果がある。
フラッシュメモリセルの書き込み及び消去特性の均一性
を向上させて、フラッシュメモリの信頼性を大いに改善
し得るという効果がある。
【図１】本発明に係る電圧調整回路の第１実施形態を示
したブロック図である。
したブロック図である。
【図２】前記第１実施形態におけるポンピング電圧の波
形図である。
形図である。
【図３】本発明に係る電圧調整回路の第２実施形態を示
したブロック図である。
したブロック図である。
【図４】前記第２実施形態におけるポンピング電圧の波
形図である。
形図である。
【図５】従来の電圧調整回路のブロック図である。
【図６】従来回路におけるポンピング電圧の波形図であ
る。
る。
10…高電圧発生回路 10a …発振器 10b …チャージポンプ 11…電圧調整器 11a …差動増幅器 11b ，11c …第１，第２NMOSトランジスタ 12…低域通過フィルタ 13…累算器 R1…抵抗 C1，C2…キャパシタ D1…ダイオード
Claims (3)
- 【請求項１】高電圧のポンピング電圧を発生する高電圧
発生回路と、該高電圧発生回路から出力されたポンピン
グ電圧のレベルを調整する電圧調整器と、を備えた電圧
調整回路において、 前記高電圧発生回路の出力端子に前記ポンピング電圧の
リプル成分を除去するリプル除去手段を備えたことを特
徴とする電圧調整回路。 - 【請求項２】前記リプル除去手段は、低域通過フィルタ
であることを特徴とする請求項１記載の電圧調整回路。 - 【請求項３】前記リプル除去手段は、累算器であること
を特徴とする請求項１記載の電圧調整回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980013620A KR19990080385A (ko) | 1998-04-16 | 1998-04-16 | 전압조정회로 |
| KR13620/1998 | 1998-04-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306778A true JPH11306778A (ja) | 1999-11-05 |
Family
ID=19536323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116499A Pending JPH11306778A (ja) | 1998-04-16 | 1999-01-29 | 電圧調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11306778A (ja) |
| KR (1) | KR19990080385A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025208A1 (ja) * | 2004-08-30 | 2006-03-09 | Spansion Llc | 半導体装置及びワード線昇圧方法 |
| JPWO2006025208A1 (ja) * | 2004-08-30 | 2008-07-31 | スパンション エルエルシー | 半導体装置及びワード線昇圧方法 |
| US7525853B2 (en) | 2005-08-12 | 2009-04-28 | Spansion Llc | Semiconductor device and method for boosting word line |
| CN107017024A (zh) * | 2015-12-18 | 2017-08-04 | 瑞萨电子株式会社 | 半导体装置和半导体集成电路 |
-
1998
- 1998-04-16 KR KR1019980013620A patent/KR19990080385A/ko not_active Application Discontinuation
-
1999
- 1999-01-29 JP JP2116499A patent/JPH11306778A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2006025208A1 (ja) * | 2004-08-30 | 2008-07-31 | スパンション エルエルシー | 半導体装置及びワード線昇圧方法 |
| JP4895815B2 (ja) * | 2004-08-30 | 2012-03-14 | スパンション エルエルシー | 半導体装置及びワード線昇圧方法 |
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