JP3025398B2 - 高電圧スイッチング回路 - Google Patents
高電圧スイッチング回路Info
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Description
バイスの書き換え等に用いる高電圧を発生するための高
電圧スイッチング回路に関するものである。
行われるメモリデバイスにおいては、各メモリセルのデ
ータの書き込みや消去を行うために、ゲートまたはドレ
イン電極に１５〜２０Ｖの高電圧を印加する必要があ
る。一方半導体デバイスに供給される電圧は通常５Ｖ程
度であり、最近は３Ｖ程度まで下がってきている。さら
に携帯電話やコードレス電話のような移動無線機では
１．８Ｖの電源電圧しか供給されない。従って、広い用
途に対応するために、ＥＥＰＲＯＭデバイスには１．８
Ｖ〜６Ｖのように広い電源電圧範囲での動作が求められ
ている。
ンピングされるチャージポンプ回路の電圧および電流供
給能力を電源電圧が１．８Ｖでも十分になるようにチャ
ージポンプを多段にする方法が用いられている。この様
にチャージポンプにより昇圧された高電圧を目的のヒッ
トラインあるいはワードラインにのみ分配するために高
電圧スイッチ回路が使用されている。従来この回路とし
てはプートストラップ回路を使用する方法、高耐圧ＰＭ
ＯＳトランジスタを使う方法などが知られている。
おける昇圧電圧の特性の例を示すように、いったんチャ
ージポンプＡの出力電圧をツェナーダイオードなどのレ
ギュレータＢで一定化した高電圧に高電圧スイッチＣ内
でクロック信号の振幅が加わり、電源電圧が高いところ
で高すぎる昇圧電圧が高電圧スイッチＣからビットライ
ン、ワードラインを介して内部メモリセルトランジスタ
に加わってしまう。その結果酸化膜の劣化を加速し、ト
ランジスタの特性を悪化させる。また後者の場合、通常
ＮＭＯＳトランジスタで構成される高圧スイッチの中に
ＰＭＯＳトランジスタを配置する必要があり面積が大き
くなってしまう、という問題点があった。
この様な問題点を解決し、広い電源電圧範囲（例えば
１．８Ｖのような低い電源電圧で動作する）メモリデバ
イスが５Ｖのような電源電圧でも適正に動作することで
安定した一定の昇圧電圧を内部例えばメモリセルトラン
ジスタに供給し、さらに瞬間的とはいえ高すぎる電圧を
与えることを抑制し、デバイスに対するストレスを小さ
くして信頼性にすぐれた高電圧スイッチング回路を提供
することにあり、さらにＥＥＰＲＯＭの様なメモリ製品
の信頼性を向上させることにある。
ために本発明は、基準クロック発生回路と、該基準クロ
ック発生回路からのクロックに基づいて駆動クロックを
生成するクロック駆動回路と、基準電圧発生回路と、該
基準電圧発生回路からの基準電圧によって前記クロック
駆動回路からの駆動クロックの振幅を制限するパスゲー
ト回路と、該パスゲート回路からの駆動クロックによっ
て高電圧をスイッチングするブートストラップ型スイッ
チング回路とを具備することを特徴とする。
は、前記基準クロック発生回路は周波数一定のクロック
を発生することを特徴とする。
るクロックを、基準電圧がゲートに加えられたパスゲー
ト回路を通過させることにより、一定振幅のクロック信
号とし、これによって高電圧スイッチ回路をポンピング
することにより例えば外部電源電圧に依存せず、高すぎ
る昇圧電圧をビットラインやワードラインを通して内部
メモリセルトランジスタに与えるということがなくな
る。またクロックの実効振幅が大きいと高電圧スイッチ
回路からの出力電圧が負荷としてのトランジスタのブレ
イクダウンを引き起こし、その結果出力電圧の実効値が
入力電圧より低くなる場合がある。したがってクロック
の実効振幅は最大でも昇圧電圧の電源依存性が負になり
始める電源電圧以下の値とする。実効振幅をこの様に制
限することにより昇圧電圧が維持される。同時に内部ト
ランジスタにかかる過大なストレスを顕著におさえられ
るために、高電圧スイッチ回路および例えば負荷として
のメモリセルトランジスタの長期信頼性を向上できる。
またメモリセルのプログラミング後のしきい値の電源電
圧によるばらつきを小さくすることが可能である。また
クロック信号の周波数を一定にすることにより電源電圧
に関わらず昇圧電圧の立ち上がり速度を一定にすること
ができ、酸化膜へのストレスを緩和できメモリセルの書
換え回数の上限をのばすことができる。
説明する。
のブロック図である。本例の回路は基準クロック発生回
路１、クロック駆動回路２、ＮＭＯＳトランジスタＭ１
およびＭ２からなるパスゲート回路３、基準電圧発生回
路４、チャージポンプ回路５、レギュレータ回路６、所
要数の高電圧スイッチ回路７からなる。
電圧に依存しない基準電圧ＶＲＥＦをパスゲート回路３
のＭ１，Ｍ２のゲートに入力する事によって、振幅が電
源電圧に依存するクロック駆動回路２の出力ＣＰＯ、Ｃ
ＰＢＯを電源電圧が高い場合にも振幅が一定の電圧を越
えないように制限されたクロック信号ＣＰ、ＣＰＢに変
換し、これを用いて高電圧スイッチ回路７を駆動する。
クロック駆動回路２の出力ＣＰＯ、ＣＰＢＯによってチ
ャージポンプ回路５を駆動し、その昇圧出力をレギュレ
ータ回路６で安定化し、得られた安定化出力ＶＰＰを所
要数の高電圧スイッチ回路７に与える。各高電圧スイッ
チ回路７は、レギュレータ回路６からの安定化出力を昇
圧ノードＶＰＰに入力し、負荷（例えばビットラインま
たはワードライン）に高電圧または基準電位（ＧＲＯＵ
ＮＤ）を与える出力電圧を被昇圧ノードＶＰＰＩに得
る。各高電圧スイッチ回路７は被昇圧ノードＶＰＰＩを
基準電位（ＧＲＯＵＮＤ）に接続するためのディセーブ
ル信号ＤＳを入力する。
電圧を得ると共に、当回路の長期信頼性を向上させるた
めには、高電圧スイッチ回路７の駆動用クロック信号の
実効振幅をプロセスの絶対最大定格の６０％程度以下に
制限することが好ましい。本実施例では用いたプロセス
の絶対最大定格は７Ｖであるので実効振幅を約４Ｖとし
た。またさらにチャージポンプ回路５に入力するクロッ
ク信号ＣＰＯ，ＣＰＢＯのかわりにクロック信号ＣＰ，
ＣＰＢを使用することも可能である。
る。５段のリングオシレータの一種であり、各段に負荷
容量Ｃ１〜Ｃ５を置き、各段から次段への信号をＰＭＯ
ＳトランジスタＭＰ１〜ＭＰ５が受け、ＮＭＯＳトラン
ジスタＭＮ１〜ＭＮ５は定電流源ＩＳとシリーズに接続
されたＮＭＯＳトランジスタＭＮ１０とカレントミラー
を形成するようにしたものである。このようにすると発
振周波数は定電流源ＩＳの電流値とＭＰ１〜ＭＰ５の電
流駆動能力及びＣ１〜Ｃ５の値によって主として決ま
り、電源電圧によらず一定となる。このようにして得ら
れる出力ＣＬはフリップフロップ５０に入力され波形整
形された一定周波数のクロックＣＬＯＣＫを得る。
号の周波数は０．５〜２ＭＨＺとするのが昇圧電圧の立
ち上がり速度を適当に制限するうえで好ましい。本実施
例では、１ＭＨｚとした。図８に本実施例の場合の発振
周波数の電源電圧依存性を示す。
つのＮＯＲ回路ＯＲ１，ＯＲ２の第一の入力としてＣＬ
ＯＣＫおよびこれを反転した信号を、第二の入力として
出力に６段のインバータＩ１１〜Ｉ１６およびＩ２１〜
Ｉ２６をシリーズに挿入して帰還させた信号を各々入力
する。駆動力の充分大きなインバータを用いており、ク
ロック出力をＩ１４およびＩ２４から取り出すことによ
り高電圧スイッチ回路７を効率良く駆動するためのノン
オーバラップクロックＣＰＯ，ＣＰＢＯを生成する事が
できる。
ＭＯＳトランジスタＭ２１，Ｍ２２、ＰＮＰ型バイポー
ラトランジスタＭＢ２１、ＭＢ２２、抵抗Ｒ２１、Ｒ２
２、Ｒ２３及びオペアンプＯＰ２０を図のように接続し
てなるバンドギャップレファレンス回路から得られる一
定電圧の出力Ｖ２０（約１．２Ｖ）をオペアンプＯＰ２
２と抵抗Ｒ１，Ｒ２からなるスケーリング回路に入力し
て次式によりクロック信号を適切な実効振幅に制限する
ための一定の基準電圧を発生する。本実施例では基準電
圧を４．５Ｖとした。
１、ダイオード結合されたＮＭＯＳトランジスタＭ３０
２およびＭ３０１を図のように接続しパスゲート回路３
からの振幅制限されたクロックＣＰあるいはＣＰＢによ
り被昇圧ノードＶＰＰＩを昇圧することにより被昇圧ノ
ードＶＰＰＩはほぼ昇圧ノードＶＰＰと等しい電圧まで
昇圧される。ディセーブル信号ＤＳがハイレベルになる
とインバータＩＮ３０１によって被昇圧ノードＶＰＰＩ
はグランドレベルになるためＣＰ（ＣＰＢ）の振幅によ
り昇圧されることはない。ＮＭＯＳトランジスタＭ３０
３は信号ＤＳがローレベルで被昇圧ノードＶＰＰＩが高
電圧に昇圧された時にインバータＩＮ３０１を通して被
昇圧ノードＶＰＰＩから電源に向かって電流が流れるの
を防ぐためのトランジスタである。
よって作られた被昇圧ノードＶＰＰＩの時間変化を、従
来の振幅制限しないクロックを使った高電圧スイッチ回
路の場合と比較して示す。従来の高電圧分配回路を用い
た場合は被昇圧ノードＶＰＰＩに、ほぼ電源電圧に等し
い振幅がみられ、昇圧ノードＶＰＰより高い電圧が発生
してしまう。さらに図９に本実施例の高電圧スイッチ回
路７を使用したメモリセルの書換え回数に対するしきい
値の変化の例を示す。メモリセルに与えられる高電圧の
電源電圧に対する依存性が小さいため、高い電源電圧で
繰り返し書換えを行った場合に書換え可能回数が改善さ
れる。
圧ノードＶＰＰＩ）の他の適用例の１つとしては、図１
０に示すように、メモリセルＭＣのコントロールゲート
の昇圧に用いることである（１チップに１つ）。この例
ではメモリセルＭＳの消去時に高電圧を出力する。
すようにメモリセルＭＳのソースの昇圧に用いることで
ある（１チップに１つ）。複数個のダイオードＤは高電
圧スイッチ回路７の高電圧出力を所定の電圧まで下げる
ものである（例えば１６Ｖから７Ｖ程度まで下げる）。
この例ではメモリセルＭＣの書込み時に高電圧を出力す
るが、これは次の理由による。すなわち、書込み時には
メモリセルのしきい値が負になり、ソースを０Ｖにして
おくとビットラインから電流が流れてしまう。そのため
ソースの電圧を上げて（≒７Ｖ）セルがＯＮしないよう
にするものである。
タイマ回路に用いることである（１チップに１つ）。容
量Ｃ１２への充放電によってメモリセル（ＥＥＰＲＯ
Ｍ）のプログラミング時間（数ｍｓｅｃ）を決める。Ｍ
１２は放電用トランジスタである。一方の高電圧スイッ
チ回路７ＡはＣ１２の充電期間のみ動作し、放電サイク
ルでは止まる。他方の高電圧スイッチ回路７Ｂは一方の
回路７Ａが停止しているときに動作する。Ｍ１３，Ｍ１
４の出力は、他の高電圧スイッチ回路７（例えば図２，
図１０，図１１の高電圧スイッチ回路７のＶＰＰ）に供
給する。
２）のように、高電圧スイッチ回路に振幅制限されたク
ロック（ＣＰ，ＣＰＢ）を使用することによって、その
先に接続する負荷（トランジスタ，容量等）へのダメー
ジを低減し、信頼性を向上させることができる。
ッチ回路を駆動するクロック信号として、駆動力が大き
く、振幅が電源電圧が高い場合に一定の電圧を越えない
ように制限されるように構成することによって広い電源
電圧範囲で安定かつ一定の昇圧電圧を発生することが可
能になる。また同時に高電圧スイッチ回路内部のトラン
ジスタおよび例えば負荷としてのメモリセルトランジス
タにかかるストレスをおさえることができるのでその長
期信頼性を向上させることが可能であり、さらにクロッ
クの発振周波数を一定に制限することにより昇圧電圧の
立ち上がり速度を制限することができるために例えばメ
モリセルの書換回数の上限を伸ばすこともできる。
電圧波形の例を示す図である。
る。
成を示すブロック図である。
示すブロック図である。
成を示すブロック図である。
を示すブロック図である。
て得られる昇圧電圧の時間変化を示す図である。
って生成されるクロック信号の発信周波数の電源電圧依
存性を示す図である。
したチップと使用していないチップにおけるメモリセル
のしきい値の書換え回数特性の例を示した図である。
る。
ある。
す図である。
クロック ＶＲＥＦ 基準電圧 ＶＰＰ 昇圧ノード ＶＰＰＩ１〜ＶＰＰＩｎ 被昇圧ノード
Claims (2)
- 【請求項１】 基準クロック発生回路と、該基準クロッ
ク発生回路からのクロックに基づいて駆動クロックを生
成するクロック駆動回路と、基準電圧発生回路と、該基
準電圧発生回路からの基準電圧によって前記クロック駆
動回路からの駆動クロックの振幅を制限するパスゲート
回路と、該パスゲート回路からの駆動クロックによって
高電圧をスイッチングするブートストラップ型スイッチ
ング回路とを具備することを特徴とする高電圧スイッチ
ング回路。 - 【請求項２】 請求項１において、前記基準クロック発
生回路は周波数一定のクロックを発生することを特徴と
する高電圧スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20165793A JP3025398B2 (ja) | 1993-08-13 | 1993-08-13 | 高電圧スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20165793A JP3025398B2 (ja) | 1993-08-13 | 1993-08-13 | 高電圧スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758616A JPH0758616A (ja) | 1995-03-03 |
| JP3025398B2 true JP3025398B2 (ja) | 2000-03-27 |
Family
ID=16444734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20165793A Expired - Lifetime JP3025398B2 (ja) | 1993-08-13 | 1993-08-13 | 高電圧スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3025398B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3884810B2 (ja) * | 1997-01-21 | 2007-02-21 | 株式会社ルネサステクノロジ | 高電圧発生装置 |
| US10165356B1 (en) | 2017-06-05 | 2018-12-25 | Semiconductor Components Industries, Llc | Methods and apparatus for controlling a bias voltage |
-
1993
- 1993-08-13 JP JP20165793A patent/JP3025398B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758616A (ja) | 1995-03-03 |
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