JPH06343260A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- JPH06343260A JPH06343260A JP4305994A JP4305994A JPH06343260A JP H06343260 A JPH06343260 A JP H06343260A JP 4305994 A JP4305994 A JP 4305994A JP 4305994 A JP4305994 A JP 4305994A JP H06343260 A JPH06343260 A JP H06343260A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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Abstract
(57)【要約】
【目的】 従来のチャージポンプ回路ではダイオードを
使用するため該ダイオードに起因する電圧降下による出
力電圧の減少を回避できなかった。本発明はダイオード
を他の素子と置換して従来のチャージポンプ回路の前記
問題点を回避することを目的とする。 【構成】 回路のサプライノード（ＶＣＣ）と前記出力
ノード（ＧＮＤ）間に直列接続された２個のチャージト
ランスファデバイス、具体的にはスイッチとして機能す
る相補トランジスタ対（Ｍ５及びＭ６）を接続する。こ
れにより従来回路のダイオードによる電圧降下分の出力
電圧の減少が回避される。
使用するため該ダイオードに起因する電圧降下による出
力電圧の減少を回避できなかった。本発明はダイオード
を他の素子と置換して従来のチャージポンプ回路の前記
問題点を回避することを目的とする。 【構成】 回路のサプライノード（ＶＣＣ）と前記出力
ノード（ＧＮＤ）間に直列接続された２個のチャージト
ランスファデバイス、具体的にはスイッチとして機能す
る相補トランジスタ対（Ｍ５及びＭ６）を接続する。こ
れにより従来回路のダイオードによる電圧降下分の出力
電圧の減少が回避される。
Description
【０００１】
【産業上の利用分野】本発明は、比較的低いサプライ電
圧で動作する集積回路中に電圧マルチプライアを形成す
るためのチャージポンプ回路に関する。該回路は集積さ
れたＤＭＯＳトランジスタを使用するハーフブリッジ出
力段の高サイドドライバパワーデバイスを駆動するため
に特に適している。
圧で動作する集積回路中に電圧マルチプライアを形成す
るためのチャージポンプ回路に関する。該回路は集積さ
れたＤＭＯＳトランジスタを使用するハーフブリッジ出
力段の高サイドドライバパワーデバイスを駆動するため
に特に適している。
【０００２】
【従来技術及びその問題点】読出専用メモリセルの消去
及びプログラム、ハーフブリッジコンフィギュレーショ
ンの集積パワーデバイスの駆動条件の最適化等を必要と
する構造的及び機能的に異なったデバイスで必然的に構
成される別個の回路セクションから成る複雑なシステム
の同じチップ中での集積は、集積回路のサプライ電圧よ
り高いバイアス又は駆動電圧の利用性を要求しあるいは
それを行うことにより利益が生ずる。これらの要求は、
しばしば出力バラストキャパシタンス（貯蔵キャパシタ
ンス）にサプライ電圧（ＶＣＣ）より高い電圧を生成で
きる特別な電圧掛算回路を集積することにより満足され
る。これらの回路は通常電圧マルチプライア又はチャー
ジポンプ回路として参照される。
及びプログラム、ハーフブリッジコンフィギュレーショ
ンの集積パワーデバイスの駆動条件の最適化等を必要と
する構造的及び機能的に異なったデバイスで必然的に構
成される別個の回路セクションから成る複雑なシステム
の同じチップ中での集積は、集積回路のサプライ電圧よ
り高いバイアス又は駆動電圧の利用性を要求しあるいは
それを行うことにより利益が生ずる。これらの要求は、
しばしば出力バラストキャパシタンス（貯蔵キャパシタ
ンス）にサプライ電圧（ＶＣＣ）より高い電圧を生成で
きる特別な電圧掛算回路を集積することにより満足され
る。これらの回路は通常電圧マルチプライア又はチャー
ジポンプ回路として参照される。
【０００３】チャージポンプ回路の基本的なダイアグラ
ムが図１に示されている。基本的にキャパシタＣ２は、
トランスファキャパシタンスＣ１中に一時的に貯蔵され
た電荷をトランスファダイオードＤ２を通して移送（ポ
ンピング）することによりそこに供給される電荷を貯蔵
する。ＶＣＣに接続されたダイオードＤ１を通してＣ１
の断続的な充電及び出力キャパシタンスＣ２中へのそこ
に貯蔵された電荷の放電は自由駆動する局所オシレータ
ー(OSC.LOC) によりコントロールされる。定常状態にお
ける回路の動作は次の通りである。
ムが図１に示されている。基本的にキャパシタＣ２は、
トランスファキャパシタンスＣ１中に一時的に貯蔵され
た電荷をトランスファダイオードＤ２を通して移送（ポ
ンピング）することによりそこに供給される電荷を貯蔵
する。ＶＣＣに接続されたダイオードＤ１を通してＣ１
の断続的な充電及び出力キャパシタンスＣ２中へのそこ
に貯蔵された電荷の放電は自由駆動する局所オシレータ
ー(OSC.LOC) によりコントロールされる。定常状態にお
ける回路の動作は次の通りである。
【０００４】当初のハーフサイクルの間は、局所オシレ
ーター(OSC.LOC) の出力は低くかつキャパシタンスＣ１
はダイオードＤ１を通してＶＣＣ−Ｖｄで与えられる電
圧に充電されここでＶｄは充電ダイオードＤ１を通る電
圧降下を表す。次のハーフサイクルではオシレーターの
出力は電圧ＶＲに達し、ノードＡはＶＣＣ＋ＶＲ−Ｖｄ
で与えられる電圧となり、かつキャパシタンスＣ１はす
ぐ前のハーフサイクルの間にそこに貯蔵された電荷を出
力貯蔵キャパシタンスＣ２に放電する。キャパシタンス
Ｃ２は次の関係により与えられる電圧ＶＣＰを取る。 ＶＣＰ＝ＶＣＣ＋ＶＲ−２・Ｖｄ ＶＲ＝ＶＣＣであると回路は実質的に電圧マルチプライ
アとなり、サプライ電圧の２倍から複数ダイオードの電
圧降下を差し引いたものに等しい出力電圧を与える。
ーター(OSC.LOC) の出力は低くかつキャパシタンスＣ１
はダイオードＤ１を通してＶＣＣ−Ｖｄで与えられる電
圧に充電されここでＶｄは充電ダイオードＤ１を通る電
圧降下を表す。次のハーフサイクルではオシレーターの
出力は電圧ＶＲに達し、ノードＡはＶＣＣ＋ＶＲ−Ｖｄ
で与えられる電圧となり、かつキャパシタンスＣ１はす
ぐ前のハーフサイクルの間にそこに貯蔵された電荷を出
力貯蔵キャパシタンスＣ２に放電する。キャパシタンス
Ｃ２は次の関係により与えられる電圧ＶＣＰを取る。 ＶＣＰ＝ＶＣＣ＋ＶＲ−２・Ｖｄ ＶＲ＝ＶＣＣであると回路は実質的に電圧マルチプライ
アとなり、サプライ電圧の２倍から複数ダイオードの電
圧降下を差し引いたものに等しい出力電圧を与える。
【０００５】勿論サプライ電圧のＮ倍からダイオードを
通るオーム降下のＮ倍を差し引いた出力電圧を得るため
に、前記回路はこのような基本的な回路モジュールＮ個
から構成することができる。このタイプの回路の実際的
な態様が図２に示されている。最も簡略化した場合に
は、調整された参照電圧ＶＲが、トランジスタＱ１、抵
抗Ｒ１、ダイオードＤ３及びツェナーダイオードＤＺ１
から成る共通の電圧調整段を使用することにより得られ
る。ほぼＶｂｅ1 ＝Ｖｄ3 により与えられる（ここでＶ
ｄ3 はダイオードＤ３を通る電圧である）直接バイアス
されたトランジスタＱ１のベース−エミッタ接合の電圧
を考慮すると、調整された電圧ＶＲは次の関係により与
えられ、ここでＶＣＣはサプライ電圧、ＶＺはツェナー
電圧、Ｖdropは接合電圧Ｖｂｅ1と調整トランジスタＱ
１のベースにより吸収される電流に起因する抵抗Ｒ１の
電圧降下の合計である。 ＶＣＣ＞ＶＺ＋Ｖdropの場合 ＶＲ＝Ｖ
Ｚ ＶＣＣ＜ＶＺ＋Ｖdropの場合 ＶＲ＝Ｖ
ＣＣ−Ｖdrop
通るオーム降下のＮ倍を差し引いた出力電圧を得るため
に、前記回路はこのような基本的な回路モジュールＮ個
から構成することができる。このタイプの回路の実際的
な態様が図２に示されている。最も簡略化した場合に
は、調整された参照電圧ＶＲが、トランジスタＱ１、抵
抗Ｒ１、ダイオードＤ３及びツェナーダイオードＤＺ１
から成る共通の電圧調整段を使用することにより得られ
る。ほぼＶｂｅ1 ＝Ｖｄ3 により与えられる（ここでＶ
ｄ3 はダイオードＤ３を通る電圧である）直接バイアス
されたトランジスタＱ１のベース−エミッタ接合の電圧
を考慮すると、調整された電圧ＶＲは次の関係により与
えられ、ここでＶＣＣはサプライ電圧、ＶＺはツェナー
電圧、Ｖdropは接合電圧Ｖｂｅ1と調整トランジスタＱ
１のベースにより吸収される電流に起因する抵抗Ｒ１の
電圧降下の合計である。 ＶＣＣ＞ＶＺ＋Ｖdropの場合 ＶＲ＝Ｖ
Ｚ ＶＣＣ＜ＶＺ＋Ｖdropの場合 ＶＲ＝Ｖ
ＣＣ−Ｖdrop
【０００６】図２に示されたような典型的な回路では、
Ｖdropは約1.2 Ｖである。しかし多数の用途では比較的
高電流が必要とされ、従ってトランジスタＱ１はしばし
ばダーリントン対と置き換えられる。この場合にはＶdr
opは約２Ｖとなる。電圧調整段は、調整されたサプライ
を、局所オシレーター(OSC.LOC) と、２個のＭＯＳトラ
ンジスタＭ１及びＭ２により形成されたパワー段へ与え
る。パワー段はポンプキャパシタンスＣ１の充電及び放
電を駆動する機能を有する。掛算された電圧ソースに接
続された負荷が比較的大きく及び／又はＶＣＰラインに
接続されたトランジスタが高周波数でスイッチするとき
は、Ｃ１（10ｎＦのオーダー）及びＣ２（数百ｎＦのオ
ーダー）の両者について比較的大きなキャパシタンスを
必要とする。その結果、パワー段（Ｍ１−Ｍ２）は比較
的大きい電流ピーク（10ｍＡのオーダー）を伝えられな
ければならない。
Ｖdropは約1.2 Ｖである。しかし多数の用途では比較的
高電流が必要とされ、従ってトランジスタＱ１はしばし
ばダーリントン対と置き換えられる。この場合にはＶdr
opは約２Ｖとなる。電圧調整段は、調整されたサプライ
を、局所オシレーター(OSC.LOC) と、２個のＭＯＳトラ
ンジスタＭ１及びＭ２により形成されたパワー段へ与え
る。パワー段はポンプキャパシタンスＣ１の充電及び放
電を駆動する機能を有する。掛算された電圧ソースに接
続された負荷が比較的大きく及び／又はＶＣＰラインに
接続されたトランジスタが高周波数でスイッチするとき
は、Ｃ１（10ｎＦのオーダー）及びＣ２（数百ｎＦのオ
ーダー）の両者について比較的大きなキャパシタンスを
必要とする。その結果、パワー段（Ｍ１−Ｍ２）は比較
的大きい電流ピーク（10ｍＡのオーダー）を伝えられな
ければならない。
【０００７】上述の従来の回路コンフィギュレーション
の欠点は次の通りである。 ａ）サプライ電圧の全範囲を通して、次の関係を考慮す
ると分かるように、トランスファダイオードＤ１及びＤ
２の電圧降下（約1.4 Ｖに等しい）が出力電圧ＶＣＰか
ら「差し引かれる」。 ＶＣＣ＞ＶＺ−Ｖdropの場合 ＶＣＰ＝ＶＣＣ＋
ＶＺ−２・Ｖｄ
の欠点は次の通りである。 ａ）サプライ電圧の全範囲を通して、次の関係を考慮す
ると分かるように、トランスファダイオードＤ１及びＤ
２の電圧降下（約1.4 Ｖに等しい）が出力電圧ＶＣＰか
ら「差し引かれる」。 ＶＣＣ＞ＶＺ−Ｖdropの場合 ＶＣＰ＝ＶＣＣ＋
ＶＺ−２・Ｖｄ
【０００８】ｂ）比較的低いサプライ電圧の場合（例え
ばＶＣＣ＜ＶＺ＋Ｖdrop）、次の関係から分かるよう
に、電圧調整器の電圧降下（Ｖdrop≒２Ｖ）も得られる
出力電圧ＶＣＰから差し引かれる。 ＶＣＣ＜ＶＺ＋Ｖdropの場合 ＶＣＰ＝２・ＶＣ
Ｃ−Ｖdrop−２Ｖｄ 両電圧降下は、低いサプライ電圧で動作する場合の回路
の効率を制限することに寄与する。 ｃ）比較的大きいピークを有するポンプキャパシタンス
Ｃ１を駆動する電流が調整された電圧ラインＶＲから引
かれる。これは、大きなサイズの素子を使用する電圧調
整器を好適に設計する必要性を暗示する。
ばＶＣＣ＜ＶＺ＋Ｖdrop）、次の関係から分かるよう
に、電圧調整器の電圧降下（Ｖdrop≒２Ｖ）も得られる
出力電圧ＶＣＰから差し引かれる。 ＶＣＣ＜ＶＺ＋Ｖdropの場合 ＶＣＰ＝２・ＶＣ
Ｃ−Ｖdrop−２Ｖｄ 両電圧降下は、低いサプライ電圧で動作する場合の回路
の効率を制限することに寄与する。 ｃ）比較的大きいピークを有するポンプキャパシタンス
Ｃ１を駆動する電流が調整された電圧ラインＶＲから引
かれる。これは、大きなサイズの素子を使用する電圧調
整器を好適に設計する必要性を暗示する。
【０００９】
【発明の目的】本発明の主目的は、低いサプライ電圧で
もその効率を変えることなく維持しかつ比較的高い電流
レベル用にディメンジョンが設定された電圧調整デバイ
スを必要としないチャージポンプ回路の必要を満足する
ことである。
もその効率を変えることなく維持しかつ比較的高い電流
レベル用にディメンジョンが設定された電圧調整デバイ
スを必要としないチャージポンプ回路の必要を満足する
ことである。
【００１０】
【発明の構成】これらの目的は本発明の対象である回路
により達成される。該回路は、従来のコンフィギュレー
ションに従ってダイオード（Ｄ１及びＤ２）により機能
的に構成されるチャージトランスファデバイスがスイッ
チにより置換されていることを特徴とする。これによ
り、チャージトランスファデバイスの電圧降下を十分に
減少させることができる。更に「ブートストラップ」キ
ャパシタンスが装着されたハーフブリッジパワー段を使
用することにより、電圧調整段の電圧降下（Ｖdrop）を
回避できる。
により達成される。該回路は、従来のコンフィギュレー
ションに従ってダイオード（Ｄ１及びＤ２）により機能
的に構成されるチャージトランスファデバイスがスイッ
チにより置換されていることを特徴とする。これによ
り、チャージトランスファデバイスの電圧降下を十分に
減少させることができる。更に「ブートストラップ」キ
ャパシタンスが装着されたハーフブリッジパワー段を使
用することにより、電圧調整段の電圧降下（Ｖdrop）を
回避できる。
【００１１】ポンプキャパシタンスＣ１へ及びからの２
個のトランスファダイオードを置換する２個のスイッチ
は、実際には第１のＣＭＯＳ対（インバータ）の逆フェ
ーズに接続された１対の相補トランジスタから成ってい
る。ＣＭＯＳ対を形成する２個の相補トランジスタの導
電及び遮断の状態は、第１のＣＭＯＳ対とともに一般に
ラッチ又はフリップフラップとして参照される双安定回
路を構成する第２のＣＭＯＳ対（インバータ）によりオ
シレーションの全ハーフサイクルの間維持される。
１
個のトランスファダイオードを置換する２個のスイッチ
は、実際には第１のＣＭＯＳ対（インバータ）の逆フェ
ーズに接続された１対の相補トランジスタから成ってい
る。ＣＭＯＳ対を形成する２個の相補トランジスタの導
電及び遮断の状態は、第１のＣＭＯＳ対とともに一般に
ラッチ又はフリップフラップとして参照される双安定回
路を構成する第２のＣＭＯＳ対（インバータ）によりオ
シレーションの全ハーフサイクルの間維持される。
１
【００１２】ハーフブリッジパワー段がサプライノード
ＶＣＣ及びグラウンド間に機能的に接続され、かつＤＭ
ＯＳデバイス（例えばＶＤＭＯＳトランジスタ）ととも
に形成することができる。ハーフブリッジパワー段の所
謂ハイサイドドライバを構成するパワー段は反転段によ
りコントロールされる。該反転段は局所オシレーターに
より生成されるシグナルにより駆動されることができ、
かつ調整された電圧ライン及びグラウンド間に機能的に
接続されている。逆に前記段の他のパワーデバイス（ロ
ーサイドドライバ）は局所オシレーターにより生成され
るシグナルにより直接駆動されてもよい。
ＶＣＣ及びグラウンド間に機能的に接続され、かつＤＭ
ＯＳデバイス（例えばＶＤＭＯＳトランジスタ）ととも
に形成することができる。ハーフブリッジパワー段の所
謂ハイサイドドライバを構成するパワー段は反転段によ
りコントロールされる。該反転段は局所オシレーターに
より生成されるシグナルにより駆動されることができ、
かつ調整された電圧ライン及びグラウンド間に機能的に
接続されている。逆に前記段の他のパワーデバイス（ロ
ーサイドドライバ）は局所オシレーターにより生成され
るシグナルにより直接駆動されてもよい。
【００１３】本発明の回路の異なった特徴及び利点が添
付図面を参照して行う幾つかの態様の引き続く説明によ
り更に明瞭になるであろう。図１及び２は前述の通り、
従来技術によるチャージポンプ回路を示し、図３は本発
明に従って形成されたポンプ回路を示し、図４はチャー
ジトランスファデバイスの代替態様の部分的な機能的ダ
イアグラムであり、図５は本発明のチャージポンプ回路
を使用する偶数の電圧マルチプライアのブロックダイア
グラムであり、図６は本発明のチャージポンプ回路を使
用する奇数の電圧マルチプライアのブロックダイアグラ
ムである。
付図面を参照して行う幾つかの態様の引き続く説明によ
り更に明瞭になるであろう。図１及び２は前述の通り、
従来技術によるチャージポンプ回路を示し、図３は本発
明に従って形成されたポンプ回路を示し、図４はチャー
ジトランスファデバイスの代替態様の部分的な機能的ダ
イアグラムであり、図５は本発明のチャージポンプ回路
を使用する偶数の電圧マルチプライアのブロックダイア
グラムであり、図６は本発明のチャージポンプ回路を使
用する奇数の電圧マルチプライアのブロックダイアグラ
ムである。
【００１４】図３のダイアグラムを参照することによ
り、本発明のチャージポンプ段の動作を説明する。１．チャージポンプ回路のパワー段の動作 局所オシレーター(OSC.LOC) の出力が高い（調整された
電圧ＶＲ）第１のハーフサイクルの間は、パワートラン
ジスタＭ１（ハイサイドドライバ）はＯＦＦとなりパワ
ートランジスタＭ２（ローサイドドライバ）はＯＮとな
る。従ってハーフブリッジパワー段の出力ノードＭがグ
ラウンドポテンシャルになり、ブートストラップキャパ
シタンスＣｂがトランジスタＱ２を通してノードＲに存
在する調整された電圧ＶＲに充電される。
り、本発明のチャージポンプ段の動作を説明する。１．チャージポンプ回路のパワー段の動作 局所オシレーター(OSC.LOC) の出力が高い（調整された
電圧ＶＲ）第１のハーフサイクルの間は、パワートラン
ジスタＭ１（ハイサイドドライバ）はＯＦＦとなりパワ
ートランジスタＭ２（ローサイドドライバ）はＯＮとな
る。従ってハーフブリッジパワー段の出力ノードＭがグ
ラウンドポテンシャルになり、ブートストラップキャパ
シタンスＣｂがトランジスタＱ２を通してノードＲに存
在する調整された電圧ＶＲに充電される。
【００１５】オシレーターの出力が電圧ＶＲからグラウ
ンドポテンシャルに代わる次のオシレーションのハーフ
サイクルの間は、Ｍ２がスイッチＯＦＦとなりＭ１がス
イッチＯＮとなり、従ってトランジスタＭ３を通して
（ブートストラップキャパシタンスＣｂが接続されてい
る）ノードＲがＭ１のゲートに「短絡」する。その結果
ハーフブリッジ段の出力ノードＭは電圧ＶＲ’を取り、
ブートストラップキャパシタンスＣｂに貯蔵されたチャ
ージによりパワートランジスタＭ１は全ハーフサイクル
間にオンに維持される。駆動ノードＭが取る電圧ＶＲ’
は次の値を有する。
ンドポテンシャルに代わる次のオシレーションのハーフ
サイクルの間は、Ｍ２がスイッチＯＦＦとなりＭ１がス
イッチＯＮとなり、従ってトランジスタＭ３を通して
（ブートストラップキャパシタンスＣｂが接続されてい
る）ノードＲがＭ１のゲートに「短絡」する。その結果
ハーフブリッジ段の出力ノードＭは電圧ＶＲ’を取り、
ブートストラップキャパシタンスＣｂに貯蔵されたチャ
ージによりパワートランジスタＭ１は全ハーフサイクル
間にオンに維持される。駆動ノードＭが取る電圧ＶＲ’
は次の値を有する。
【００１６】 ＶＣＣ＞ＶＺ＋ＶＢＥの場合 ＶＲ’＝
ＶＺ＋ＶＢＥ ＶＣＣ＜ＶＺ＋ＶＢＥの場合 ＶＲ’＝
ＶＣＣ トランジスタＱ３及びツェナーＤＺ２は、ノードＭの電
圧を上述の第１の式により与えられる値ＶＲ’に制限す
る目的を有している。実際に一旦必要な電圧に達すると
（つまりＶＺ＋ＶＢＥ）、トランジスタＱ３はパワート
ランジスタＭ１をスイッチＯＦＦし、従ってパワートラ
ンジスタＭ１自身を通る電流の不必要な浪費を防止す
る。
ＶＺ＋ＶＢＥ ＶＣＣ＜ＶＺ＋ＶＢＥの場合 ＶＲ’＝
ＶＣＣ トランジスタＱ３及びツェナーＤＺ２は、ノードＭの電
圧を上述の第１の式により与えられる値ＶＲ’に制限す
る目的を有している。実際に一旦必要な電圧に達すると
（つまりＶＺ＋ＶＢＥ）、トランジスタＱ３はパワート
ランジスタＭ１をスイッチＯＦＦし、従ってパワートラ
ンジスタＭ１自身を通る電流の不必要な浪費を防止す
る。
【００１７】２．チャージトランスファスイッチの動作 初期のスイッチＯＮ遷移期が終了すると、出力チャージ
貯蔵キャパシタンスＣ２がＶＣＣ−２・Ｖｄ’で与えら
れるポテンシャルを取り、ここでＶｄ’は総括的なパワ
ーＭＯＳ構造の「ボディ」ダイオードの電圧降下を表す
（Ｍ７及びＭ８が同じポケットに集積されていると、キ
ャパシタンスＣ２が取る出発電圧はＶＣＣ−Ｖｄ’’で
与えられ、ここでＶｄ’’はポケットの「ボディ」ダイ
オードの電圧降下を表す）。電圧ＶＣＰ−ＶＣＣがＣＭ
ＯＳトランジスタ（Ｍ５、Ｍ６、Ｍ７及びＭ８）のスレ
ッショルド電圧より低く維持される限り、Ｃ２はトラン
ジスタの集積構造に固有のダイオードを通して充電を続
ける。ＶＣＰ−ＶＣＣがＣＭＯＳトランジスタのスレッ
ショルド電圧より大きくなると直ちに、ＣＭＯＳ対Ｍ７
及びＭ８により構成される反転段により駆動されるＭ５
及びＭ６は交互に導電し協調して電荷をＣ２にポンピン
グする。
貯蔵キャパシタンスＣ２がＶＣＣ−２・Ｖｄ’で与えら
れるポテンシャルを取り、ここでＶｄ’は総括的なパワ
ーＭＯＳ構造の「ボディ」ダイオードの電圧降下を表す
（Ｍ７及びＭ８が同じポケットに集積されていると、キ
ャパシタンスＣ２が取る出発電圧はＶＣＣ−Ｖｄ’’で
与えられ、ここでＶｄ’’はポケットの「ボディ」ダイ
オードの電圧降下を表す）。電圧ＶＣＰ−ＶＣＣがＣＭ
ＯＳトランジスタ（Ｍ５、Ｍ６、Ｍ７及びＭ８）のスレ
ッショルド電圧より低く維持される限り、Ｃ２はトラン
ジスタの集積構造に固有のダイオードを通して充電を続
ける。ＶＣＰ−ＶＣＣがＣＭＯＳトランジスタのスレッ
ショルド電圧より大きくなると直ちに、ＣＭＯＳ対Ｍ７
及びＭ８により構成される反転段により駆動されるＭ５
及びＭ６は交互に導電し協調して電荷をＣ２にポンピン
グする。
【００１８】定常状態の動作は次のようになる。駆動ノ
ードＭがグラウンドポテンシャルにあるオシレーション
のハーフサイクルの間は、キャパシタンスＣ１はＣＭＯ
Ｓトランジスタ対Ｍ７及びＭ８により形成される反転段
によりＯＮに維持されるＭＯＳトランジスタＭ５を通し
てＶＣＣに充電される。実際にトランジスタＭ５、Ｍ
６、Ｍ７及びＭ８は正のリアクションモード（つまり実
質的にラッチ又はフリップフロップを行うコンフィギュ
レーション）に形成され、その結果条件Ｍ５on及びＭ６
onは駆動ノードＭの次のスイッチングまで持続する。
ードＭがグラウンドポテンシャルにあるオシレーション
のハーフサイクルの間は、キャパシタンスＣ１はＣＭＯ
Ｓトランジスタ対Ｍ７及びＭ８により形成される反転段
によりＯＮに維持されるＭＯＳトランジスタＭ５を通し
てＶＣＣに充電される。実際にトランジスタＭ５、Ｍ
６、Ｍ７及びＭ８は正のリアクションモード（つまり実
質的にラッチ又はフリップフロップを行うコンフィギュ
レーション）に形成され、その結果条件Ｍ５on及びＭ６
onは駆動ノードＭの次のスイッチングまで持続する。
【００１９】駆動ノードＭがＶＲ’ポテンシャルを取る
次のハーフサイクルの間は、前回のハーフサイクルの間
にトランスファキャパシタンスＣ１に貯蔵された電荷は
移動し従ってその電荷をトランジスタＭ６を通して出力
貯蔵キャパシタンスＣ２中へ充電し、前記トランジスタ
Ｍ６はＭ７−Ｍ８を通って行われる正のリアクションの
ためこのハーフサイクル間及び駆動ノードＭの引き続く
スイッチングまで導電状態に維持される。これらの説明
から、出力電圧ＶＣＰは次の値を取ることが容易に特定
される。 ＶＣＣ＞ＶＺ＋ＶＢＥの場合 ＶＣＰ＝ＶＣＣ
＋ＶＺ＋ＶＢＥ ＶＣＣ＜ＶＺ＋ＶＢＥの場合 ＶＣＰ＝２・Ｖ
ＣＣ 上記各式は純粋に容量性負荷にのみ有効である。
次のハーフサイクルの間は、前回のハーフサイクルの間
にトランスファキャパシタンスＣ１に貯蔵された電荷は
移動し従ってその電荷をトランジスタＭ６を通して出力
貯蔵キャパシタンスＣ２中へ充電し、前記トランジスタ
Ｍ６はＭ７−Ｍ８を通って行われる正のリアクションの
ためこのハーフサイクル間及び駆動ノードＭの引き続く
スイッチングまで導電状態に維持される。これらの説明
から、出力電圧ＶＣＰは次の値を取ることが容易に特定
される。 ＶＣＣ＞ＶＺ＋ＶＢＥの場合 ＶＣＰ＝ＶＣＣ
＋ＶＺ＋ＶＢＥ ＶＣＣ＜ＶＺ＋ＶＢＥの場合 ＶＣＰ＝２・Ｖ
ＣＣ 上記各式は純粋に容量性負荷にのみ有効である。
【００２０】勿論負荷により吸収される電流が無視でき
ない値を有する場合にはトランジスタＭ１、Ｍ２及びＭ
５及びＭ６の内部ＯＮ抵抗を考慮に入れなければならな
い。本発明の回路は既知回路と比較して顕著な利点を有
する。主な利点は次の通りである。 ａ）サプライ電圧の全範囲に渡って、既知回路のトラン
スファダイオードの電圧降下に等しい量の最大（掛算さ
れた）出力電圧の減少を回避できる。 ｂ）低サプライ電圧条件下の電圧調整器の電圧降下に等
しい量の最大電圧降下（Ｖdrop）の減少も回避できる。 ｃ）パワートランジスタＭ１及びＭ２で形成されたハー
フブリッジパワー段がサプライラインＶＣＣに電気的に
接続されているため、トランスファキャパシタンスＣ１
を駆動するために生ずる高電流ピークが電圧調整回路か
ら引かれることが不要である。
ない値を有する場合にはトランジスタＭ１、Ｍ２及びＭ
５及びＭ６の内部ＯＮ抵抗を考慮に入れなければならな
い。本発明の回路は既知回路と比較して顕著な利点を有
する。主な利点は次の通りである。 ａ）サプライ電圧の全範囲に渡って、既知回路のトラン
スファダイオードの電圧降下に等しい量の最大（掛算さ
れた）出力電圧の減少を回避できる。 ｂ）低サプライ電圧条件下の電圧調整器の電圧降下に等
しい量の最大電圧降下（Ｖdrop）の減少も回避できる。 ｃ）パワートランジスタＭ１及びＭ２で形成されたハー
フブリッジパワー段がサプライラインＶＣＣに電気的に
接続されているため、トランスファキャパシタンスＣ１
を駆動するために生ずる高電流ピークが電圧調整回路か
ら引かれることが不要である。
【００２１】図４に示した本発明の回路の代替態様によ
ると、回路の効率は更に向上する。図４の部分ダイアグ
ラムに概略的に示したように、図１及び２に示した従来
回路のダイオードＤ１及びＤ２を置換するＭＯＳトラン
ジスタＭ５及びＭ６は、スイッチング時の交差電流と逆
方向電流を防止するために別個に駆動される。実際にこ
れは２個のコンパレータＡ１及びＡ２を使用することに
より、あるいは更に簡単に一方がＮ−チャンネルトラン
ジスタＭ５を駆動するための低いスレッショルドを有し
他がＰ−チャンネルトランジスタＭ６を駆動するための
高いスレッショルドを有する２個のインバータを使用す
ることにより行うことができる。
ると、回路の効率は更に向上する。図４の部分ダイアグ
ラムに概略的に示したように、図１及び２に示した従来
回路のダイオードＤ１及びＤ２を置換するＭＯＳトラン
ジスタＭ５及びＭ６は、スイッチング時の交差電流と逆
方向電流を防止するために別個に駆動される。実際にこ
れは２個のコンパレータＡ１及びＡ２を使用することに
より、あるいは更に簡単に一方がＮ−チャンネルトラン
ジスタＭ５を駆動するための低いスレッショルドを有し
他がＰ−チャンネルトランジスタＭ６を駆動するための
高いスレッショルドを有する２個のインバータを使用す
ることにより行うことができる。
【００２２】本発明のチャージポンプ回路の集積の場
合、トランジスタＭ５及びＭ６を別個のポケットに位置
させかつＭ５のポケットをバルクポテンシャルにバイア
スすることが推薦される。Ｍ５及びＭ６が同じタブ又は
ポケットにあるとすると、Ｃ１が充電されながらパラシ
チックなバイポーラトランジスタがハーフピリオドの間
にＣ２を放電し、従って定常状態に達することが不可能
になる。更に図３に示した回路のＲ及びＳノードのパラ
シチックなキャパシタンスを最小にするだけでなく、Ｍ
６の集積構造のパラシチックなＰＮＰトランジスタのゲ
インを最小にすることが望ましい。
合、トランジスタＭ５及びＭ６を別個のポケットに位置
させかつＭ５のポケットをバルクポテンシャルにバイア
スすることが推薦される。Ｍ５及びＭ６が同じタブ又は
ポケットにあるとすると、Ｃ１が充電されながらパラシ
チックなバイポーラトランジスタがハーフピリオドの間
にＣ２を放電し、従って定常状態に達することが不可能
になる。更に図３に示した回路のＲ及びＳノードのパラ
シチックなキャパシタンスを最小にするだけでなく、Ｍ
６の集積構造のパラシチックなＰＮＰトランジスタのゲ
インを最小にすることが望ましい。
【００２３】電圧「ドゥプリケータ」用に例示した本発
明の上記チャージポンプ回路は、Ｎが理論的には望む限
り大きいＮ−オーダーの電圧マルチプライアを実現する
ためのビルディングブロックを構成する。Ｎが偶数であ
るマルチプライアが図５に示され、ここでは各スリータ
ーミナルブロック（Ｂｌｋ）が、図３のトランジスタＭ
５、Ｍ６、Ｍ７及びＭ８から成るような回路、又は図４
のトランジスタＭ５及びＭ６及びそれぞれの駆動スレッ
ショルドコンパレータＡ１及びＡ２から成る回路に類似
する回路により構成されている。
明の上記チャージポンプ回路は、Ｎが理論的には望む限
り大きいＮ−オーダーの電圧マルチプライアを実現する
ためのビルディングブロックを構成する。Ｎが偶数であ
るマルチプライアが図５に示され、ここでは各スリータ
ーミナルブロック（Ｂｌｋ）が、図３のトランジスタＭ
５、Ｍ６、Ｍ７及びＭ８から成るような回路、又は図４
のトランジスタＭ５及びＭ６及びそれぞれの駆動スレッ
ショルドコンパレータＡ１及びＡ２から成る回路に類似
する回路により構成されている。
【００２４】Ｎが奇数であるマルチプライアが図６に示
され、ここでは各スリーターミナルブロック（Ｂｌｋ）
を、図３のトランジスタＭ５、Ｍ６、Ｍ７及びＭ８から
成るような回路、又は図４のトランジスタＭ５及びＭ６
及びそれぞれの駆動スレッショルドコンパレータＡ１及
びＡ２から成る回路とすることができる。
され、ここでは各スリーターミナルブロック（Ｂｌｋ）
を、図３のトランジスタＭ５、Ｍ６、Ｍ７及びＭ８から
成るような回路、又は図４のトランジスタＭ５及びＭ６
及びそれぞれの駆動スレッショルドコンパレータＡ１及
びＡ２から成る回路とすることができる。
【図１】従来技術によるチャージポンプ回路のダイアグ
ラム。
ラム。
【図２】従来技術による他のチャージポンプ回路のダイ
アグラム。
アグラム。
【図３】本発明に従って形成されたポンプ回路のダイア
グラム。
グラム。
【図４】チャージトランスファデバイスの代替態様の部
分的な機能的ダイアグラム。
分的な機能的ダイアグラム。
【図５】本発明のチャージポンプ回路を使用する偶数の
電圧マルチプライアのブロックダイアグラム。
電圧マルチプライアのブロックダイアグラム。
【図６】本発明のチャージポンプ回路を使用する奇数の
電圧マルチプライアのブロックダイアグラム。
電圧マルチプライアのブロックダイアグラム。
ＯＳＣ．ＬＯＣ・・・局所オシレーター Ｍ１、２、
３、４・・・トランジスタ Ｍ５、Ｍ６・・・第１の相
補トランジスタ対（スイッチ） Ｍ７、Ｍ８・・・第２
の相補トランジスタ対 Ｍ・・・（駆動）ノード Ｃ
１、Ｃ２・・・キャパシタ Ｃｂ・・・ブートストラッ
プキャパシタンス Ｒ、Ｓ・・・ノード Ｑ１、２、３
・・・トランジスタ ＤＺ１、２・・・ツェナーダイオ
ード
３、４・・・トランジスタ Ｍ５、Ｍ６・・・第１の相
補トランジスタ対（スイッチ） Ｍ７、Ｍ８・・・第２
の相補トランジスタ対 Ｍ・・・（駆動）ノード Ｃ
１、Ｃ２・・・キャパシタ Ｃｂ・・・ブートストラッ
プキャパシタンス Ｒ、Ｓ・・・ノード Ｑ１、２、３
・・・トランジスタ ＤＺ１、２・・・ツェナーダイオ
ード
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594044794 コンソルツィオ・ペル・ラ・リセルカ・ス ッラ・ミクロエレットロニカ・ネル・メッ ツォジョルノ イタリア国 カターニア 95121 ストラ ダーレ・プリモソーレ 50 (72)発明者 ロベルト・ガリボルディ イタリア国 ラッチアレラ 20084 ヴィ ア・エッフェ・ブラッカ ６／３ (72)発明者 フランチェスコ・プルビレンティ イタリア国 アシレアレ 95024 コル ソ・イタリア ５
Claims (8)
- 【請求項１】 回路の出力ノードとグラウンドノード間
に接続された貯蔵キャパシタ、 回路のサプライノードと前記出力ノード間に直列接続さ
れた２個のチャージトランスファデバイス、 前記２個の直列接続デバイス間の中間のノードと駆動ノ
ード間に接続されたチャージトランスファキャパシタ、 調整された電圧を生成できる電圧調整器、 駆動オシレーター、 その出力ノードが前記チャージトランスファキャパシタ
が接続されている前記駆動ノードを構成し、前記調整さ
れた電圧によりコントロールされかつ前記オシレーター
により駆動されるパワー段を含んで成るチャージポンプ
回路において、 前記チャージトランスファデバイスの各々がスイッチで
あり、 前記パワー段が、前記サプライノードと前記グラウンド
ノード間に接続され、かつ前記オシレーターにより駆動
されかつ前記調整された電圧のノードと前記グラウンド
ノード間に接続されたインバータを通してコントロール
されるハーフブリッジ段であり、 ブートストラップキャパシタが前記駆動ノードと前記調
整された電圧のノード間に接続されていることを特徴と
するチャージポンプ回路。 - 【請求項２】 前記チャージトランスファスイッチが、
第２の相補ＭＯＳトランジスタ対により形成されるイン
バータにより駆動される相補ＭＯＳトランジスタ対によ
り構成されている請求項１に記載のチャージポンプ回
路。 - 【請求項３】 前記チャージトランスファスイッチの各
々が、ある種のトリガリングスレッショルドを有する駆
動インバータにより独立して駆動される請求項１に記載
のチャージポンプ回路。 - 【請求項４】 前記パワー段が前記駆動ノードにより達
成される最大電圧を制限できる手段を有している請求項
１に記載のチャージポンプ回路。 - 【請求項５】 前記制限手段が、オシレーターにより駆
動される前記インバーターの出力ノードとグラウンドノ
ード間に接続されたトランジスタ及びツェナーダイオー
ド及び前記駆動ノードに接続されたコントロールターミ
ナルとしての前記トランジスタから成る請求項４に記載
のチャージポンプ回路。 - 【請求項６】 各々がマルチプライア回路のサプライノ
ード及び出力ノード間にカスケード接続された入力、出
力及び駆動ターミナルを有し、各ブロックの該駆動ター
ミナルがチャージトランスファキャパシタに接続されか
つ各ブロックの出力が貯蔵キャパシタに接続されている
複数のスリーターミナルブロックを含んで成る電圧マル
チプライアにおいて、 各ブロックが逆フェーズで駆動されかつブロックの前記
入力及び前記出力間に直列接続されたスイッチ対により
形成され、両スイッチ間の中間接続ノードがブロックの
前記第３の駆動ターミナルを構成し、 前記駆動ノードに存在するシグナルの関数として逆フェ
ーズで前記スイッチ対を駆動する手段を含んで成ること
を特徴とする電圧マルチプライア。 - 【請求項７】 前記手段がインバータにより構成されて
いる請求項６に記載のマルチプライア。 - 【請求項８】 前記手段が１対のスレッショルドコンパ
レータを含んで成る請求項６に記載のマルチプライア回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830059A EP0612140B1 (en) | 1993-02-17 | 1993-02-17 | Charge pump circuit |
| IT93830059.7 | 1993-02-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06343260A true JPH06343260A (ja) | 1994-12-13 |
Family
ID=8215120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4305994A Pending JPH06343260A (ja) | 1993-02-17 | 1994-02-17 | チャージポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5481221A (ja) |
| EP (1) | EP0612140B1 (ja) |
| JP (1) | JPH06343260A (ja) |
| DE (1) | DE69310134T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767736A (en) * | 1995-11-27 | 1998-06-16 | Lucent Technologies Inc. | Charge pump having high switching speed and low switching noise |
| JPH09288897A (ja) * | 1996-04-19 | 1997-11-04 | Sony Corp | 電圧供給回路 |
| US6157246A (en) * | 1997-07-03 | 2000-12-05 | Denso Corporation | Load driving circuit with boosting timing control |
| US6344959B1 (en) | 1998-05-01 | 2002-02-05 | Unitrode Corporation | Method for sensing the output voltage of a charge pump circuit without applying a load to the output stage |
| US6448841B1 (en) | 1998-05-01 | 2002-09-10 | Texas Instruments Incorporated | Efficiency charge pump circuit |
| KR100332646B1 (ko) * | 1998-12-23 | 2002-06-20 | 박종섭 | 부트스트랩회로 |
| FR2791193B1 (fr) * | 1999-03-16 | 2004-07-09 | St Microelectronics Sa | Procede de controle du fonctionnement d'une pompe de charge capacitive et dispositif de pompe de charge capacitive correspondant |
| US6188274B1 (en) | 1999-06-04 | 2001-02-13 | Sharp Laboratories Of America, Inc. | Bootstrap capacitor power supply for low voltage mobile communications power amplifier |
| KR101085698B1 (ko) * | 2004-09-08 | 2011-11-22 | 조지아 테크 리서치 코오포레이션 | 주파수 혼합 장치 |
| DE102005034164B4 (de) * | 2005-07-21 | 2009-04-30 | Siemens Ag | Schaltung und Verfahren zur Änderung der Ladung einer kapazitiven Last |
| US20100156513A1 (en) * | 2008-12-23 | 2010-06-24 | Pratt & Whitney Rocketdyne, Inc. | Charge pump |
| US10333397B2 (en) | 2017-07-18 | 2019-06-25 | Stmicroelectronics International N.V. | Multi-stage charge pump circuit operating to simultaneously generate both a positive voltage and a negative voltage |
| US10050524B1 (en) * | 2017-11-01 | 2018-08-14 | Stmicroelectronics International N.V. | Circuit for level shifting a clock signal using a voltage multiplier |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3851258A (en) * | 1973-12-13 | 1974-11-26 | Rca Corp | Gateless logic for producing selectable phase clock pulses |
| CH593510B5 (ja) * | 1975-08-14 | 1977-12-15 | Ebauches Sa | |
| DE3335423A1 (de) * | 1983-09-29 | 1985-04-04 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur spannungsvervielfachung |
| US4621315A (en) * | 1985-09-03 | 1986-11-04 | Motorola, Inc. | Recirculating MOS charge pump |
| US4669089A (en) * | 1985-09-30 | 1987-05-26 | The Boeing Company | Suppressed clock pulse-duration modulator for direct sequence spread spectrum transmission systems |
| US4809152A (en) * | 1985-10-01 | 1989-02-28 | Maxim Integrated Products | Integrated dual charge pump power supply and RS-232-transmitter/receiver |
| IT1221261B (it) * | 1988-06-28 | 1990-06-27 | Sgs Thomson Microelectronics | Moltiplicatore di tensione omos |
| US5051882A (en) * | 1989-01-27 | 1991-09-24 | Teledyne Industries | Three reservoir capacitor charge pump circuit |
| US5038325A (en) * | 1990-03-26 | 1991-08-06 | Micron Technology Inc. | High efficiency charge pump circuit |
| KR930008876B1 (ko) * | 1990-08-17 | 1993-09-16 | 현대전자산업 주식회사 | 반도체소자의 고전압 발생회로 |
-
1993
- 1993-02-17 EP EP93830059A patent/EP0612140B1/en not_active Expired - Lifetime
- 1993-02-17 DE DE69310134T patent/DE69310134T2/de not_active Expired - Fee Related
-
1994
- 1994-02-16 US US08/197,077 patent/US5481221A/en not_active Expired - Lifetime
- 1994-02-17 JP JP4305994A patent/JPH06343260A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0612140B1 (en) | 1997-04-23 |
| EP0612140A1 (en) | 1994-08-24 |
| US5481221A (en) | 1996-01-02 |
| DE69310134T2 (de) | 1997-09-18 |
| DE69310134D1 (de) | 1997-05-28 |
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