JPH0818408A - 発振回路および不揮発性半導体記憶装置 - Google Patents

発振回路および不揮発性半導体記憶装置

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JPH0818408A
JPH0818408A JP5117395A JP5117395A JPH0818408A JP H0818408 A JPH0818408 A JP H0818408A JP 5117395 A JP5117395 A JP 5117395A JP 5117395 A JP5117395 A JP 5117395A JP H0818408 A JPH0818408 A JP H0818408A
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Abstract

(57)【要約】 【目的】 ＭＯＳ型半導体集積回路装置において、リン
グ発振回路の低電圧領域での十分な発振周波数を確保す
ると共に高電圧領域での発振周波数の上昇を抑え、消費
電流の低減を可能とする。 【構成】 Ｐ型ＭＯＳエンハンスメントトランジスタ２
１とＮ型ＭＯＳデプレッショントランジスタ２２により
構成される第一の定電圧発生回路２ａとＮ型ＭＯＳデプ
レッショントランジスタ２３とＮ型ＭＯＳエンハンスメ
ントトランジスタ２４により構成される第二の定電圧発
生回路２ｂを有し、リング発振回路を構成する各インバ
ータ回路２５の間に接続されたトランスミッションゲー
ト２６のＰ型ＭＯＳトランジスタのゲート電極には第一
の定電圧発生回路で発生された第一の一定電圧が印加さ
れ、前記トランスミッションゲート２６のＮ型ＭＯＳト
ランジスタのゲート電極には第二の定電圧発生回路で発
生された第二の一定電圧が印加される。このようなリン
グ発振回路によれば小型で長寿命のＥＥＰＲＯＭからな
る電子装置が実現できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型集積回路に
係わり、広い電源電圧範囲において小さな発振周波数の
差で動作するリング発振回路に関する。また本発明は、
電気的書換え可能な不揮発性半導体メモリ集積回路（Ｅ
ＥＰＲＯＭ ＩＣ）に係り、特に低い電圧から広い電源
電圧範囲で低消費電力で動作する単一電源動作可能なＥ
ＥＰＲＯＭ ＩＣに関する。
【０００２】さらに本発明は、太陽電池などの電池から
エネルギーを与えられて情報を記憶するＥＥＰＲＯＭ
ＩＣからなる電子記憶装置に係り、特に、小型で長寿命
の電子記憶装置に関する。
【０００３】
【従来の技術】従来、半導体集積回路において、最も簡
単な発振回路として奇数個のインバータ素子等を単純に
リング状に接続したリング発振回路が利用されていた。
また、リング発振器により昇圧回路を駆動することによ
り、電源電圧の数倍の電圧を発生し、プログラム消去を
行える単一電源ＥＥＰＲＯＭ ＩＣがある。たとえば、
特開平５−３２５５７８に記載されている。
【０００４】
【発明が解決しようとする課題】しかし、従来のリング
発振回路は、電源電圧の変動に対して発振周波数が大き
く変動するため、広い電源電圧で動作させる場合、低電
圧領域で十分な発振周波数を確保しようとすると高電圧
領域の発振周波数が必要以上に高くなるため消費電流が
大きくなってしまう課題があった。
【０００５】また、単一電源動作のＥＥＰＲＯＭでは、
その内部で電源電圧より高い電圧をリング発振器の駆動
により昇圧回路を用いて発生している。しかし、昇圧回
路を１Ｖ程度の低い電源電圧から動作するように設計す
ると、電源電圧の高い動作において消費電力が大きく増
加してしまう。
【０００６】従って、太陽電池等によってプログラムす
るＥＥＰＲＯＭ ＩＣの電子装置においては、大型の太
陽電池が必要であった。また、乾電池を用いた電子装置
では電池の寿命が短い問題があった。この発明の目的は
発振回路の電源電圧を制御したり電流を制限して安定な
発振周波数を得ることである。
【０００７】また本発明は低い電圧から広い電源電圧の
動作において、電源電圧の増加とともに消費電力が大き
く増加しないＥＥＰＲＯＭ ＩＣを提供することを目的
としている。さらに本発明は、小型の太陽電池を用いて
プログラムできる電子記憶装置を提供することを目的と
している。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、定電圧発生回路を設けることにより、
リング発振回路自体を一定電圧で動作させるか、または
定電圧発生回路と定電圧発生回路で発生された一定電圧
で制御される定電流素子を設けるリング発振回路を構成
した。
【０００９】また不揮発性メモリ装置においてメモリ手
段を備えたメモリセルアレイとリング発振回路と、前記
リング発振回路の駆動により電源電圧を昇圧して前記メ
モリ手段の書き込み、消去に必要な電源電圧より高い高
電圧パルスを発生する昇圧回路とを有し、前記リング発
振回路が奇数の複数のインバート回路を環状に接続さ
れ、前記各インバート回路に定電流回路が接続され、前
記定電流回路の定電流値と前記インバート回路のゲート
容量とから前記高電圧パルスの立ち上り特性を制御する
ようにした。 さらに不揮発性メモリ装置においてメモ
リ手段を備えたメモリセルアレイと、奇数のインバート
回路を環状に接続して成るリング発振回路と、前記リン
グ発振回路の駆動により電源電圧を昇圧して前記メモリ
手段の書き込み、消去に必要な電源電圧より高いプログ
ラム用高電圧パルスを発生する昇圧回路とから成るとと
もに、前記リング発振回路が定電圧発生回路により一定
電圧駆動されていることを特徴とする。
【００１０】
【作用】上記のように構成されたリング発振回路を使用
することで、低電圧領域での十分な発振周波数を確保す
ると共に、高電圧領域でも発振周波数を大きく変えずに
消費電流を小さくする事が可能となる。
【００１１】複数個のＥＥＰＲＯＭ ＩＣから成るメモ
リカードにおいて、プログラム時の消費電流を従来の半
分以下にできることにより、太陽電池動作のメモリカー
ドを実現できる。
【００１２】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。 図１は、本発明のリング発振回路の第一の実
施例を示すブロック図である。リング発振回路１の電源
は定電圧発生回路２に接続され、リング発振回路１の出
力はレベル変換回路３に接続されている。
【００１３】また図２は、本発明のリング発振回路の第
一の実施例の回路図である。同図において、Ｎ型ＭＯＳ
デプレッショントランジスタ１１および１２とＮ型ＭＯ
Ｓエンハンスメントトランジスタ１３によって構成され
る定電圧発生回路２で発生された一定電圧下で５つのイ
ンバータ１０により構成されるリング発振回路１が発振
する。
【００１４】リング発振回路１の出力信号は、やはり一
定電圧下で動作する波形整形用インバータ１４および１
５で波形整形された後、Ｐ型ＭＯＳエンハンスメントト
ランジスタ１６および１７とＮ型ＭＯＳエンハンスメン
トトランジスタ１８および１９で構成されるレベル変換
回路３に入り、最終的に電源電圧と同じ振幅を持つ信号
となる。
【００１５】図２におけるリング発振回路は常に一定電
圧下で動作するため、発振周波数は電源電圧によらず一
定となる。図３は、本発明のリング発振回路の第二の実
施例を示すブロック図である。インバータ５の間に定電
流素子４が接続され、定電流素子４は定電圧発生回路２
に接続れている。
【００１６】図４は、本発明のリング発振回路の第二の
実施例の具体的な回路図である。同図において、Ｐ型Ｍ
ＯＳエンハンスメントトランジスタ２１とＮ型ＭＯＳデ
プレッショントランジスタ２２により構成される第一の
定電圧発生回路２ａで第一の一定電圧が発生され、また
Ｎ型ＭＯＳデプレッショントランジスタ２３とＮ型ＭＯ
Ｓエンハンスメントトランジスタ２４により構成される
第二の定電圧発生回路２ｂで第二の一定電圧が発生され
る。
【００１７】リング発振回路を構成する各インバータ２
５の間にはそれぞれトランスミッションゲート２６が挿
入されており、前記トランスミッションゲートのＰ型Ｍ
ＯＳトランジスタのゲート電極には第一の一定電圧が印
加され、Ｎ型ＭＯＳトランジスタのゲート電極には第二
の一定電圧が印加されている。 したがって、トランス
ミッションゲート２６は、一種の定電流素子として働く
事となる。
【００１８】図４において、リング発振回路を構成して
いるインバータ素子２５のゲート電極容量に充放電され
る電荷Ｑは以下の式で表される。 Ｑ＝Ｃｇ・Ｅ （式１） Ｑ＝Ｉｔｇ・ｄｔ （式２） ＝Ｉｔｇ・ｔ （式２′） Ｑ ： インバータのゲート電極に蓄積される電荷量 Ｃｇ ： インバータのゲート電極容量 Ｅ ： 電源電圧 Ｉｔｇ： トランスミッションゲートに流れる電流 ｔ ： 充放電時間 式２は、Ｉｔｇが充放電時間ｔの関数である場合を表
し、本発明における図４の発振回路において定電圧発生
回路２が安定に動作をするのに十分な電源電圧領域を考
えた場合、Ｉｔｇは時間によらず一定と考えられるの
で、式２は式２′で表される。
【００１９】したがって、式１および式２′より充放電
時間ｔは以下の式３で表される。 ｔ＝（Ｃｇ／Ｉｔｇ）・Ｅ （式３） 式３においてＣｇおよびＩｔｇは定数と考えられるた
め、充放電時間ｔは、電源電圧Ｅに比例する事となり、
発振周波数は式４で表されるように通常の簡単なリング
発振回路と逆に電源電圧Ｅに反比例する事となる。
【００２０】 ｆ＝１／２ｔ ＝（１／２）・（Ｉｔｇ／Ｃｇ）・（１／Ｅ） （式４） 図５は、本発明のリング発振回路の第三の実施例を示す
ブロック図である。インバータ５にそれぞれ定電流素子
４が接続され、それぞれの定電流素子４は定電圧回路２
に接続されている。
【００２１】図６は、本発明のリング発振回路の第三の
実施例の具体的な回路図である。同図において、Ｐ型Ｍ
ＯＳエンハンスメントトランジスタ３１とＮ型ＭＯＳデ
プレッショントランジスタ３２により構成される第一の
定電圧発生回路２ａで第一の一定電圧が発生され、また
Ｎ型ＭＯＳデプレッショントランジスタ３３とＮ型ＭＯ
Ｓエンハンスメントトランジスタ３４により構成される
第二の定電圧発生回路２ｂで第二の一定電圧が発生され
るのは、図４の実施例と同様である。
【００２２】図６の実施例においてリング発振回路を構
成するインバータは、Ｐ型ＭＯＳエンハンスメントトラ
ンジスタ３５および３６とＮ型ＭＯＳエンハンスメント
トランジスタ３７および３８がすべて直列に接続されて
いる。Ｐ型ＭＯＳエンハンスメントトランジスタ３５の
ゲート電極には第一の一定電圧が印加され、Ｐ型ＭＯＳ
エンハンスメントトランジスタ３６のゲート電極は前段
のインバータの出力が接続されている。
【００２３】また、Ｎ型ＭＯＳエンハンスメントトラン
ジスタ３８のゲート電極には第二の一定電圧が印加さ
れ、Ｎ型ＭＯＳエンハンスメントトランジスタ３７のゲ
ート電極には前段のインバータの出力が接続されてい
る。第一の一定電圧が印加されているＰ型ＭＯＳエンハ
ンスメントトランジスタ３５と第二の一定電圧が印加さ
れているＮ型ＭＯＳエンハンスメントトランジスタ３８
は、図４の実施例におけるトランスミッションゲートと
同様に一種の定電流素子として働く。
【００２４】したがって、図６の実施例に示すリング発
振回路も図４の実施例の回路と同様に発振周波数は、電
源電圧に反比例する事となる。図７は、本発明の発振回
路を用いたＥＥＰＲＯＭ ＩＣの構成を示すブロック図
である。メモリ手段としてメモリセルアレイ７１に対し
てデータ書き込み、読み出しを行うためのビット線制御
回路７２が設けられている。
【００２５】このビット線制御回路７２はデータ入出力
バッファ７６につながり、アドレスバッファ７４からの
アドレス信号を受けるカラムデコーダ７３の出力を入力
として受ける構成となっている。また、メモリセルアレ
イ７１に対して、制御ゲート及び選択ゲートを制御する
ためにロウデコーダ７５が設けられている。上述メモリ
セルアレイ７１の各機能を司る回路等によりメモリＩＣ
が構成されている。
【００２６】昇圧回路７８は、発振回路としてのリング
オシレータ７９からの駆動信号を受けて電源電圧から昇
圧された電圧を、メモリセルアレイ７１の書き込み／消
去（両方の動作を含めてプログラムと言う）時にビット
線制御回路７２、ロウデコーダ７５に供給する。
【００２７】図８は、ＥＥＰＲＯＭメモリセルの断面図
である。Ｐ型シリコン基板８１に浮遊ゲートトランジス
タ８２と選択ゲートトランジスタ８３が電気的に直列に
接続している。浮遊ゲートトランジスタ８２は、Ｎ型の
ソース領域８４とドレイン領域８５との間のチャネル領
域の上にゲート絶縁膜８６を介して浮遊ゲート電極８７
と制御ゲート絶縁膜８８と制御ゲート電極８９が設けら
れている。ドレイン領域８５と浮遊ゲート電極８７と
は、約７０〜１００Åの膜厚のトンネル絶縁膜８０１を
介して重ねて形成されている。
【００２８】制御ゲート電極８９とドレイン領域８５と
の間に高電圧を印加することにより、トンネル絶縁膜に
トンネル電流が流れて浮遊ゲート電極８７への電子の量
を変えてプログラムすることができる。浮遊ゲート電極
８７の電子の量によって浮遊ゲートトランジスタのチャ
ネルコンダクタンスが変化することにより不揮発性のデ
ータがプログラムされる。
【００２９】一般にトンネル絶縁膜８０１に急に高電界
が印加されると絶縁破壊が起きやすくなる。そこで制御
ゲート電極またはドレイン領域へのプログラム時の高電
圧は数１０μｓｅｃ〜数１００μｓｅｃの立ち上りのパ
ルスを印加する。本発明の発振回路においては、リング
オシレータを構成する各インバート回路に流れる電流を
制御する構成となっているために、その電流値を小さく
することにより、立ち上り時間制御用の特別な充電用コ
ンデンサが必要でなくなる。即ち、図４、図６の実施例
の回路のように、インバート回路を構成するトランジス
タのゲート電極そのものの容量だけを充電用コンデンサ
として機能することができる。従って、プログラムパル
スのランピングを制御するための特別なコンデンサまた
は回路が不要になり、ＩＣを小型化できる。
【００３０】以上述べたように本発明の発振回路をＥＥ
ＰＲＯＭ ＩＣに適用することにより約0.7 Ｖ〜６Ｖと
広範囲の電源電圧で単一電源で動作するＥＥＰＲＯＭ
ＩＣを簡単な回路で実現できる。また、動作時の電力も
従来の半分以下にすることができる。
【００３１】ＥＥＰＲＯＭ ＩＣの場合、消費電力は高
電圧を内部で用いるプログラム時が最も多い。従って、
本発明のＥＥＰＲＯＭ ＩＣはそのプログラム時の消費
電流をプログラム特性を低下させずに約半分以下にでき
る。以上述べたようなＥＥＰＲＯＭ ＩＣは電池動作の
メモリ装置に適している。非常に小型の要求される電池
動作の電子装置に適している。例えば、移動通信機にお
いて、そのエネルギー源を太陽電池を利用している場合
には本発明のＥＥＰＲＯＭ ＩＣが適している。
【００３２】
【発明の効果】以上説明したように、本発明においてリ
ング発振回路に定電圧発生回路を設けるか、または定電
圧発生回路と前記定電圧発生回路で発生された一定電圧
で制御される定電流素子を設けることにより、電源電圧
が低電圧領域でも十分な発振周波数を確保すると共に高
電圧領域での発振周波数の上昇を抑え、消費電流を低減
する効果がある。
【００３３】また本発明は、約0.7 Ｖ〜６Ｖの広範囲の
電源電圧で従来の半分以下の消費電力で動作するＥＥＰ
ＲＯＭ ＩＣを実現できる。さらに、非常に小型の寿命
の長い電池動作によるＥＥＰＲＯＭ ＩＣからなる電子
装置を実現できる。
【図面の簡単な説明】
【図１】本発明におけるリング発振回路の第一の実施例
を示すブロック図である。
【図２】本発明におけるリング発振回路の第一の実施例
を示す回路図である。
【図３】本発明におけるリング発振回路の第二の実施例
を示すブロック図である。
【図４】本発明におけるリング発振回路の第二の実施例
を示す回路図である。
【図５】本発明におけるリング発振回路の第三の実施例
を示すブロック図である。
【図６】本発明におけるリング発振回路の第三の実施例
を示す回路図である。
【図７】本発明における発振回路を用いたＥＥＰＲＯＭ
ＩＣのブロック図である。
【図８】本発明におけるＥＥＰＲＯＭメモリセルの断面
図である。
【符号の説明】
１、７９ リング発振回路 ２ 定電圧発生回路 ４ 定電流素子 ５、１０、１４、１５、２０、２５、２７、３９ イン
バータ回路 １１、１２、２２、２３、３２、３３ Ｎ型ＭＯＳデプ
レッショントランジスタ １３、１８、１９、２４、３４、３７、３８ Ｎ型ＭＯ
Ｓエンハンストメントランジスタ １６、１７、２１、３１、３５、３６ Ｐ型ＭＯＳエン
ハンスメントトランジスタ ２６ トランスミッションゲート ７１ メモリセルアレイ ７８ 昇圧回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 奇数個のインバータ回路をリング状に接
    続したリング発振回路において、前記インバータ回路の
    電源として、ＭＯＳ型トランジスタからなる定電圧発生
    回路を設けたことを特徴とする発振回路。
  2. 【請求項２】 奇数個のインバータ回路をリング状に接
    続したリング発振回路において、前記インバータ回路の
    出力と次段の前記インバータ回路の間に直列に接続され
    た定電流素子と、夫々の前記定電流素子に電圧を供給す
    るＭＯＳ型トランジスタからなる定電圧発生回路とから
    なることを特徴とする発振回路。
  3. 【請求項３】 前記定電流素子は、トランスミッション
    ゲートからなり、該ゲートは二つの定電圧発生回路に接
    続されていることを特徴とする請求項２記載の発振回
    路。
  4. 【請求項４】 奇数個のインバータ回路をリング状に接
    続したリング発振回路において、前記インバータ回路を
    構成する二つのトランジスタに電流を制限するためのト
    ランジスタをソースまたはドレインにそれぞれ接続し、
    該接続されたトランジスタのゲートはＭＯＳ型トランジ
    スタからなる二つの定電圧発生回路にそれぞれ接続され
    ていることを特徴とする発振回路。
  5. 【請求項５】 不揮発性メモリ機能を有するメモリ手段
    を備えたメモリセルアレイとリング発振回路と、前記発
    振回路の駆動により電源電圧を昇圧して前記メモリ手段
    の書き込み、消去に必要な電源電圧より高い高電圧パル
    スを発生する昇圧回路とを有し、前記リング発振回路は
    奇数の複数のインバータ回路が環状に接続され、前記各
    インバータ回路に定電流回路が接続され、前記定電流回
    路の定電流値と前記インバータ回路のゲート容量とから
    前記高電圧パルスの立ち上り特性を制御する不揮発性半
    導体記憶装置。
  6. 【請求項６】 不揮発性メモリ機能を有する手段を備え
    たメモリセルアレイと、奇数のインバータ回路を環状に
    接続してなるリング発振回路と、前記リング発振回路の
    駆動により電源電圧を昇圧して前記メモリ手段の書き込
    み、消去に必要な電源電圧より高いプログラム用高電圧
    パルスを発生する昇圧回路とからなるとともに、前記リ
    ング発振回路が定電圧発生回路により一定電圧駆動され
    ていることを特徴とする不揮発性半導体記憶装置。
JP5117395A 1994-04-25 1995-03-10 発振回路 Expired - Lifetime JP3703516B2 (ja)

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