JPS6319023A - 動作停止機能付き定電圧回路 - Google Patents
動作停止機能付き定電圧回路Info
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- JPS6319023A JPS6319023A JP61163121A JP16312186A JPS6319023A JP S6319023 A JPS6319023 A JP S6319023A JP 61163121 A JP61163121 A JP 61163121A JP 16312186 A JP16312186 A JP 16312186A JP S6319023 A JPS6319023 A JP S6319023A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＣＭＯＳ （相補性絶縁ゲート型）集積回路
に設けられ、発振回路のバイヤス電圧などとして供給す
るための定電圧を発生する定電圧回路に係シ、特に動作
停止制御信号にょシ定電圧出カの出力制御が可能な動作
停止機能付き定電圧回路に関する。
に設けられ、発振回路のバイヤス電圧などとして供給す
るための定電圧を発生する定電圧回路に係シ、特に動作
停止制御信号にょシ定電圧出カの出力制御が可能な動作
停止機能付き定電圧回路に関する。
（従来の技術）
マイクロコンピュータ、電子時計などに用いられるＣＭ
Ｏ８集積回路には、正確な動作周波数を得るために水晶
振動子あるいはセラミック共振子等を用いた発振回路が
用いられている。このような発振回路として、たとえば
第１１図に示すようなソースコモン型インバータ１を用
いたものが「日経エレクトロニクスＪ１９８２年６月２
１号Ｐ、２１５〜２１６に示されている。この発振回路
は、バイヤス回路２から電源電圧■ＤＤに対して一次的
な依存性を持たせたバイヤス電圧Ｖ、１．８をソースコ
モン型インバータ１のＰチャネルＭＯ８トランジスタＰ
１のｒ−）に印加して上記インバータ１の消費電流を設
定あるいは制限することによって、上記トランジスタＰ
Ｉ を電源電圧ｖＤＤに依存しない定電流源として扱う
ことができる。これによって、発 発振開始電圧はＮチャネルＭＯ８トランジスタＮ１の闇
値電圧■Ｔｌ１Ｎにのみ依存し、インバータ１の増幅率
を適切に設定しておくことによって低電圧動作が可能な
発振回路として動作する。また、前記定ｉｔ流源を低電
流化することにょル低消費電流化が可能である。
Ｏ８集積回路には、正確な動作周波数を得るために水晶
振動子あるいはセラミック共振子等を用いた発振回路が
用いられている。このような発振回路として、たとえば
第１１図に示すようなソースコモン型インバータ１を用
いたものが「日経エレクトロニクスＪ１９８２年６月２
１号Ｐ、２１５〜２１６に示されている。この発振回路
は、バイヤス回路２から電源電圧■ＤＤに対して一次的
な依存性を持たせたバイヤス電圧Ｖ、１．８をソースコ
モン型インバータ１のＰチャネルＭＯ８トランジスタＰ
１のｒ−）に印加して上記インバータ１の消費電流を設
定あるいは制限することによって、上記トランジスタＰ
Ｉ を電源電圧ｖＤＤに依存しない定電流源として扱う
ことができる。これによって、発 発振開始電圧はＮチャネルＭＯ８トランジスタＮ１の闇
値電圧■Ｔｌ１Ｎにのみ依存し、インバータ１の増幅率
を適切に設定しておくことによって低電圧動作が可能な
発振回路として動作する。また、前記定ｉｔ流源を低電
流化することにょル低消費電流化が可能である。
しかし、このような低消費電力、低動作電圧特性の発振
回路を有する集積回路をマイクロコンピュータなどに用
いた場合、マイクロコンピュータのパワーダウンモード
等における発振回路の消費電力は無駄である。そこで、
本願出願人は、上記発振回路に発振停止制御入力によシ
発振動作を停止する機能を持たせた発振停止機能付き発
振回路を特願昭６０年第６６７７５号によ）提案してお
り、その−例金第１２図に示している。即ち、ソースコ
モン型インバータ１に対して発振停止制御信号ＨＯ８Ｃ
によ多スイツチ制御されるＮチャネルトランジスタＮ３
およびＰチャネルトランジスタＰ冨を付加し、バイヤス
回路２′においても上記Ｊ（Ｏ８Ｃ信号によ多スイツチ
制御されるＰチャネルトランジスタＰ３およびこのＨＯ
８Ｃ信号を反転するＣＭＯＳインバータエ１の出力信号
ＨＯ８Ｃによ多スイツチ制御されるＮチャネルトランジ
スタＮｓを付加している。
回路を有する集積回路をマイクロコンピュータなどに用
いた場合、マイクロコンピュータのパワーダウンモード
等における発振回路の消費電力は無駄である。そこで、
本願出願人は、上記発振回路に発振停止制御入力によシ
発振動作を停止する機能を持たせた発振停止機能付き発
振回路を特願昭６０年第６６７７５号によ）提案してお
り、その−例金第１２図に示している。即ち、ソースコ
モン型インバータ１に対して発振停止制御信号ＨＯ８Ｃ
によ多スイツチ制御されるＮチャネルトランジスタＮ３
およびＰチャネルトランジスタＰ冨を付加し、バイヤス
回路２′においても上記Ｊ（Ｏ８Ｃ信号によ多スイツチ
制御されるＰチャネルトランジスタＰ３およびこのＨＯ
８Ｃ信号を反転するＣＭＯＳインバータエ１の出力信号
ＨＯ８Ｃによ多スイツチ制御されるＮチャネルトランジ
スタＮｓを付加している。
上記バイヤス回路２′においては、ＨＯ８Ｃ信号が１１
”レベルである通常動作状態のとき、Ｐチャネルトラン
ジスタＰ、、ＮチャネルトランジスタＮ３ともオフ状態
になシ、出力ノードＮ＆に所定のバイヤス電圧が現われ
る。これに対して、ＨＯ８Ｃ信号が１０ルベルであるホ
ールド状態（動作停止状態）のとき、Ｐチャネルトラン
ジスタＰ３、ＮチャネルトランジスタＮ３ともオン状態
になシ、出力ノードＮａに電源電圧■ＤＤが現われ、ソ
ースコモン型インバータ１のＰチャネルトランジスタＰ
、もオフ状態になる。
”レベルである通常動作状態のとき、Ｐチャネルトラン
ジスタＰ、、ＮチャネルトランジスタＮ３ともオフ状態
になシ、出力ノードＮ＆に所定のバイヤス電圧が現われ
る。これに対して、ＨＯ８Ｃ信号が１０ルベルであるホ
ールド状態（動作停止状態）のとき、Ｐチャネルトラン
ジスタＰ３、ＮチャネルトランジスタＮ３ともオン状態
になシ、出力ノードＮａに電源電圧■ＤＤが現われ、ソ
ースコモン型インバータ１のＰチャネルトランジスタＰ
、もオフ状態になる。
ところで、上記バイヤス回路２′のホールド状態を解除
する（通常動作状態にする）ときはノ々イアス電圧出力
の立ち上が９が遅く、これによ゛つて発振回路の発振開
始時間が長くなるおそれがあシ、その様子を第１３図に
示している。即ち、ホールド時には出力ノードＮａは■
ＤＤレベルになっており、ホールド状態を解除した瞬間
にはＰチャネルトランジスタＰ３ ＊Ｐａ ）ｐＨ
およびＮチャネルトランジスタＮ３ ｙ Ｎ４ ｒ
Ｎｌｌはそれぞれオフ状態になっているので、出カッ
−ＰＮａはフローティンク状態になってｖＤＤレベルを
ダイナミックに保持している。そして、出力ノードＮａ
と集積回路基板とのリーク電流に依存して出力ノードＮ
ａの電位がｖＤＤレベルから徐々に低下し、やがてＰチ
ャネルトランジスタル４ 、ｐ、およびＮチャネルトラ
ンジスタＮ４ 、Ｎ、がオン状態になって一定のバイヤ
ス電圧出力が現われるようになる。ソースコモン型イン
バータ１は、上記バイヤス電圧出力が■ＤＤ （ｌ
ｖＴＨＰＩ＋α）になると動作して発振動作を［＆する
。ここで、■ＴＨＰはソースコモン型インバータ１０Ｐ
チヤネルトンンゾスタＰ１の閾値電圧、αは上記Ｐチャ
ネルトランジスタＰ１に定電流を流すために必要なゲー
トバイヤス追加分である。
する（通常動作状態にする）ときはノ々イアス電圧出力
の立ち上が９が遅く、これによ゛つて発振回路の発振開
始時間が長くなるおそれがあシ、その様子を第１３図に
示している。即ち、ホールド時には出力ノードＮａは■
ＤＤレベルになっており、ホールド状態を解除した瞬間
にはＰチャネルトランジスタＰ３ ＊Ｐａ ）ｐＨ
およびＮチャネルトランジスタＮ３ ｙ Ｎ４ ｒ
Ｎｌｌはそれぞれオフ状態になっているので、出カッ
−ＰＮａはフローティンク状態になってｖＤＤレベルを
ダイナミックに保持している。そして、出力ノードＮａ
と集積回路基板とのリーク電流に依存して出力ノードＮ
ａの電位がｖＤＤレベルから徐々に低下し、やがてＰチ
ャネルトランジスタル４ 、ｐ、およびＮチャネルトラ
ンジスタＮ４ 、Ｎ、がオン状態になって一定のバイヤ
ス電圧出力が現われるようになる。ソースコモン型イン
バータ１は、上記バイヤス電圧出力が■ＤＤ （ｌ
ｖＴＨＰＩ＋α）になると動作して発振動作を［＆する
。ここで、■ＴＨＰはソースコモン型インバータ１０Ｐ
チヤネルトンンゾスタＰ１の閾値電圧、αは上記Ｐチャ
ネルトランジスタＰ１に定電流を流すために必要なゲー
トバイヤス追加分である。
（発明が解決しようとする問題点）
本発明は、上記したようなホールド状態を解除したとき
の定電圧出力の立ち上がシが遅いという問題点を解決す
べくなされたもので、上記定電圧出°カの立ち上がシを
高速化し得る動作停止機能付き定電圧回路を提供するこ
とを目的とする。
の定電圧出力の立ち上がシが遅いという問題点を解決す
べくなされたもので、上記定電圧出°カの立ち上がシを
高速化し得る動作停止機能付き定電圧回路を提供するこ
とを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の動作停止機能付き定電圧回路は、動作停止制御
信号によシグート制御されるＭＯＳ トランジスタの一
端と上記動作停止制御信号を反転させるインバータの出
力端との間に容量を接続し、およびまたは動作停止制御
信号の反転信号によシゲート制御されるＭＯＳ トラン
ジスタの一端と上記動作停止制御信号の反転信号を反転
させるインバータの出力端との間に容量を接続したこと
を特徴とする。
信号によシグート制御されるＭＯＳ トランジスタの一
端と上記動作停止制御信号を反転させるインバータの出
力端との間に容量を接続し、およびまたは動作停止制御
信号の反転信号によシゲート制御されるＭＯＳ トラン
ジスタの一端と上記動作停止制御信号の反転信号を反転
させるインバータの出力端との間に容量を接続したこと
を特徴とする。
（作 用）
動作停止制御用トランジスタがオン状態からオフ状態に
制御されてホールド状態が解除衣されタトキ、上記トラ
ンジスタの一端の電位が急峻に接地電位に引き下げられ
、または電源電位に引き上げられるようになり、定電圧
回路の動作の立ち上が）が速くなシ、定電圧出力の立ち
上が）が速くなる。
制御されてホールド状態が解除衣されタトキ、上記トラ
ンジスタの一端の電位が急峻に接地電位に引き下げられ
、または電源電位に引き上げられるようになり、定電圧
回路の動作の立ち上が）が速くなシ、定電圧出力の立ち
上が）が速くなる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はＣＭＯ８集積回路に設けられた発振停止機
能付き発振回路とそれに外付は接続された発振子Ｘを含
む回路を示しておシ、上記発振回路は動作停止機能付き
ソースコモン型インバータ１および動作停止機能付きバ
イヤス回路（定電圧回路）１０からなる。上記バイヤス
回路１０は、■ＤＤｉＩｔ源ノードと接地端との間に直
列に接続されたＰチャネルトランジスタＱ１、抵抗素子
Ｒ１およびＮチャネルトランジスタＱ３と、同シく■Ｄ
Ｄ電源ノードと接地端との間に直列に接続されたＰチャ
ネルトランジスタＱ３およびＮチャネルトランジスタＱ
４と、■ＤＤ電源ノードと出力ノード（前記Ｐチャネル
トランジスタＱ１と抵抗素子Ｒ１との相互接続点）Ｎａ
との間にソース・ドレイン間が接続され、ｆ−）にホー
ルド信号ＨＯ８Ｃが与えられるＰチャネルトランジスタ
Ｑｓと、上記ホールド信号ＨＯ８Ｃが入力するＣＭＯＳ
インパータエ１と、このインパータエ１の出力信号ＨＯ
８Ｃがゲートに与えられ、ドレイン・ソース間が前記Ｐ
チャネルトランジスタＱ３のドレインと接地端との間に
接続されたＮチャネルトランジスタＱ６とを有する。前
記ＮチャネルトランジスタＱｚのドレイン（抵抗素子Ｒ
１との相互接続点）がＰチャネルトランジスタＱｌのゲ
ートに帰還接続されておシ、ＮチャネルトランジスタＱ
４のドレイン・ゲート相互が接続されておシ、このＮチ
ャネルトランジスタＱ４のゲートに前記Ｎチャネルトラ
ンジスタＱ３のゲートが接続されてＮチャネルカレント
ミラー回路０Ｍが形成されておシ、前記Ｐチャネルトラ
ンジスタＱ３のｒ−）は出力ノードＮ＆に接続されてい
る。さらに、本発明においては、上記バイヤス回路１０
における出力ノードＮａ １！： ＣＭＯＳインパータ
エ１の出力端との間にスピードアッゾ用容量Ｃ１が接続
されている。なお、上記各トランジスタはＭＯＳ ＦＥ
Ｔ （絶縁ｆ−）型電界効果トランジスタ）である。
る。第１図はＣＭＯ８集積回路に設けられた発振停止機
能付き発振回路とそれに外付は接続された発振子Ｘを含
む回路を示しておシ、上記発振回路は動作停止機能付き
ソースコモン型インバータ１および動作停止機能付きバ
イヤス回路（定電圧回路）１０からなる。上記バイヤス
回路１０は、■ＤＤｉＩｔ源ノードと接地端との間に直
列に接続されたＰチャネルトランジスタＱ１、抵抗素子
Ｒ１およびＮチャネルトランジスタＱ３と、同シく■Ｄ
Ｄ電源ノードと接地端との間に直列に接続されたＰチャ
ネルトランジスタＱ３およびＮチャネルトランジスタＱ
４と、■ＤＤ電源ノードと出力ノード（前記Ｐチャネル
トランジスタＱ１と抵抗素子Ｒ１との相互接続点）Ｎａ
との間にソース・ドレイン間が接続され、ｆ−）にホー
ルド信号ＨＯ８Ｃが与えられるＰチャネルトランジスタ
Ｑｓと、上記ホールド信号ＨＯ８Ｃが入力するＣＭＯＳ
インパータエ１と、このインパータエ１の出力信号ＨＯ
８Ｃがゲートに与えられ、ドレイン・ソース間が前記Ｐ
チャネルトランジスタＱ３のドレインと接地端との間に
接続されたＮチャネルトランジスタＱ６とを有する。前
記ＮチャネルトランジスタＱｚのドレイン（抵抗素子Ｒ
１との相互接続点）がＰチャネルトランジスタＱｌのゲ
ートに帰還接続されておシ、ＮチャネルトランジスタＱ
４のドレイン・ゲート相互が接続されておシ、このＮチ
ャネルトランジスタＱ４のゲートに前記Ｎチャネルトラ
ンジスタＱ３のゲートが接続されてＮチャネルカレント
ミラー回路０Ｍが形成されておシ、前記Ｐチャネルトラ
ンジスタＱ３のｒ−）は出力ノードＮ＆に接続されてい
る。さらに、本発明においては、上記バイヤス回路１０
における出力ノードＮａ １！： ＣＭＯＳインパータ
エ１の出力端との間にスピードアッゾ用容量Ｃ１が接続
されている。なお、上記各トランジスタはＭＯＳ ＦＥ
Ｔ （絶縁ｆ−）型電界効果トランジスタ）である。
次に、上記発振回路の動作を第２図を参照して説明する
。ホールド信号Ｉ（Ｏ８Ｃ−が”１”レベル（通常動作
状態）のとき、ソースコモン型インバータ１のトランジ
スタＰ鵞はオフ、トランジスタＮ２はオン状態に制御さ
れてお９、バイヤス回％１０のトランジスタＱｓ 、
Ｑｓは共にオフ状態に制御されている。このとき、バイ
ヤス回路１ｏにおいては、トランジスタＱｌ−Ｑ４には
それぞれ電流が流れておシ、出力ノードＮａのバイヤス
電圧出力が定電圧になるように帰還制御動作が行なわれ
ている。即ち、出力電圧がたとえば高くなると、Ｐチャ
ネルトランジスタＱ、のｒ−）パイアスカ浅くなってそ
のソース電流が小さくなυ、これによってカレントミラ
ー回路ＣＭの電流も小さくなるのでＰチャネルトランジ
スタＱｓの電流も小さくなシ、出力電圧が低くなる方向
に帰還制御が行なわれる。そして、上記定電圧出力がソ
ースコモン型インバータ１にバイヤス電圧として与えら
れることによって発振動作が行なわれている。
。ホールド信号Ｉ（Ｏ８Ｃ−が”１”レベル（通常動作
状態）のとき、ソースコモン型インバータ１のトランジ
スタＰ鵞はオフ、トランジスタＮ２はオン状態に制御さ
れてお９、バイヤス回％１０のトランジスタＱｓ 、
Ｑｓは共にオフ状態に制御されている。このとき、バイ
ヤス回路１ｏにおいては、トランジスタＱｌ−Ｑ４には
それぞれ電流が流れておシ、出力ノードＮａのバイヤス
電圧出力が定電圧になるように帰還制御動作が行なわれ
ている。即ち、出力電圧がたとえば高くなると、Ｐチャ
ネルトランジスタＱ、のｒ−）パイアスカ浅くなってそ
のソース電流が小さくなυ、これによってカレントミラ
ー回路ＣＭの電流も小さくなるのでＰチャネルトランジ
スタＱｓの電流も小さくなシ、出力電圧が低くなる方向
に帰還制御が行なわれる。そして、上記定電圧出力がソ
ースコモン型インバータ１にバイヤス電圧として与えら
れることによって発振動作が行なわれている。
これに対して、ホールド信号ＨＯ８Ｃが”０＃レベル（
ホールド状態）のとき、ソースコモン型インパ−夕１の
トランジスタＰ鵞はオン、トランジスタＮ！はオフ状態
であシ、消費電流は流れず、発振回路出力電圧Ｖ。ｕｔ
としてｖＤＤレベルが現われ、発振停止状態になってい
る。また、バイヤス回路１０においては、トランジスタ
Ｑｓ 、Ｑ・が共にオン状態になっており、出力ノー
ドＮ畠は■ＤＤレベルになってお９、その他のトランジ
スタＱｌ−Ｑａも全てオフ状態になって直流電流経路が
オフ状態になっているので消費電流は流れず、ＣＭＯＳ
インノ々−タ１１の出力端はｖＤＤレベルになっている
。
ホールド状態）のとき、ソースコモン型インパ−夕１の
トランジスタＰ鵞はオン、トランジスタＮ！はオフ状態
であシ、消費電流は流れず、発振回路出力電圧Ｖ。ｕｔ
としてｖＤＤレベルが現われ、発振停止状態になってい
る。また、バイヤス回路１０においては、トランジスタ
Ｑｓ 、Ｑ・が共にオン状態になっており、出力ノー
ドＮ畠は■ＤＤレベルになってお９、その他のトランジ
スタＱｌ−Ｑａも全てオフ状態になって直流電流経路が
オフ状態になっているので消費電流は流れず、ＣＭＯＳ
インノ々−タ１１の出力端はｖＤＤレベルになっている
。
次に、ホールド信号ＨＯ８Ｃが１１”レベルになってホ
ールド状態が解除されたとき、トランジスタＱｓ、Ｑｓ
が共にオフ状態になると共にＣＭＯＳインバータ１１の
出力端はそのゲート遅延時間後に接地電位（１０ルベル
）になるので、出力ノードＮ＆の充電電荷が容量Ｃｉを
通じて急激に放電し、上記出力ノードＮａは瞬間的に接
地電位（“０”レベル）に強制的に引き下げられる。こ
れによって、ＰチャネルトランジスタＱ３が瞬間的にオ
ン状態になシ、カレントミラー回路ＣＭを通じてＰチャ
ネルトランジスタＱｔ も瞬間的にオン状態になシ、出
力ノードＮａは速やかに所定の定電圧レベルに移行する
。したがって、ソースコモン型インバータ１も速やかに
動作を開始して発振動作を開始し、ホールド解除時から
発振開始時までの所要時間は極めて短かい。
ールド状態が解除されたとき、トランジスタＱｓ、Ｑｓ
が共にオフ状態になると共にＣＭＯＳインバータ１１の
出力端はそのゲート遅延時間後に接地電位（１０ルベル
）になるので、出力ノードＮ＆の充電電荷が容量Ｃｉを
通じて急激に放電し、上記出力ノードＮａは瞬間的に接
地電位（“０”レベル）に強制的に引き下げられる。こ
れによって、ＰチャネルトランジスタＱ３が瞬間的にオ
ン状態になシ、カレントミラー回路ＣＭを通じてＰチャ
ネルトランジスタＱｔ も瞬間的にオン状態になシ、出
力ノードＮａは速やかに所定の定電圧レベルに移行する
。したがって、ソースコモン型インバータ１も速やかに
動作を開始して発振動作を開始し、ホールド解除時から
発振開始時までの所要時間は極めて短かい。
なお、本発明の定電圧回路は上記実施例に限らず、種々
の変形実施が可能であシ、スビードアツゾ用容量の付加
位置については第３図及び第４図に示すように任意に選
択することが可能でアシ、その選択の自由度は高い。即
ち、第３図は定電圧回路の一部を示しておシ、Ｎチャネ
ルトランジスタＱ６のｆ−）が奇数段（通常はゲート遅
延時間が少なくて済むように１段）のＣＭＯＳインノ々
−タエ鵞を介して容量Ｃｔの一端に接続され、この容量
Ｃ３の他端が動作停止制御用のＮチャネルトランジスタ
Ｑ６の一端（ノードＮｔ） ）に接続されている。この
回路によれば、ホールド解除時にＰチャネルトランジス
タＱｓ、ＮチャネルトランジスタＱ６が共にオフ状態に
なった後、前記ＣＭＯＳインノ々−夕ＸＸのｆ−）遅延
時間後にその出力端が“１ルベル（ｖＤＤレベル）に立
ち上がるので、前記ノードＮｂが速やかにｖＤＤレベル
に引き上げられてカレントミラー回路ＣＭが速やかに動
作し、バイヤス電圧の出力の立ち上がシが速くなる。
の変形実施が可能であシ、スビードアツゾ用容量の付加
位置については第３図及び第４図に示すように任意に選
択することが可能でアシ、その選択の自由度は高い。即
ち、第３図は定電圧回路の一部を示しておシ、Ｎチャネ
ルトランジスタＱ６のｆ−）が奇数段（通常はゲート遅
延時間が少なくて済むように１段）のＣＭＯＳインノ々
−タエ鵞を介して容量Ｃｔの一端に接続され、この容量
Ｃ３の他端が動作停止制御用のＮチャネルトランジスタ
Ｑ６の一端（ノードＮｔ） ）に接続されている。この
回路によれば、ホールド解除時にＰチャネルトランジス
タＱｓ、ＮチャネルトランジスタＱ６が共にオフ状態に
なった後、前記ＣＭＯＳインノ々−夕ＸＸのｆ−）遅延
時間後にその出力端が“１ルベル（ｖＤＤレベル）に立
ち上がるので、前記ノードＮｂが速やかにｖＤＤレベル
に引き上げられてカレントミラー回路ＣＭが速やかに動
作し、バイヤス電圧の出力の立ち上がシが速くなる。
また、第４図に一部を示している定電圧回路は、第１図
の回路におけると同様に接続さｎた容量Ｃ１と、第３図
の回路におけると同様に接続されたＣＭＯＳインバータ
Ｉ２および容量Ｃ２を有している。したがって、ホール
ド解除時に動作停止制御用のＰチャネルトランジスタＱ
、の一端（出力ノードＮ、 ）を速やかに接地電位に引
き下げると共にＮチャネルトランジスタＱ６の一端（ノ
ードＮｂ）を速やかにｖＤＤレベルに引き上げるので、
バイヤス電圧の立ち上がシは一層速やかに行なわれるよ
うになる。
の回路におけると同様に接続さｎた容量Ｃ１と、第３図
の回路におけると同様に接続されたＣＭＯＳインバータ
Ｉ２および容量Ｃ２を有している。したがって、ホール
ド解除時に動作停止制御用のＰチャネルトランジスタＱ
、の一端（出力ノードＮ、 ）を速やかに接地電位に引
き下げると共にＮチャネルトランジスタＱ６の一端（ノ
ードＮｂ）を速やかにｖＤＤレベルに引き上げるので、
バイヤス電圧の立ち上がシは一層速やかに行なわれるよ
うになる。
第５図乃至第９図はそれぞ扛バイヤス回路の変形例につ
いてスビードアッノ用容量付加部分以外の回路部分を示
している。即ち、第５図の回路は、前記第１図の回路に
比べて抵抗素子Ｒ１を省略し、Ｎチャネルトランジスタ
Ｑ：のソースと接地端との間に抵抗素子Ｒ８を接続する
ように変更したものである。また、第６図の回路は、上
記第５図の回路に比べてＮチャネルトランジスタＱｚの
パックゲートバイヤスを一定に保つためにそのソース・
基板（ＣＭＯ８構造のＰウェル領域）相互を接続するよ
うに変更したものである。また、第７図の回路は、前記
第１図の回路に比べて抵抗素子Ｒ，を省略し、トランジ
スタＱｓ＝Ｑ・のドレイン相互接続点とトランジスタＱ
４のドレインとの間に抵抗素子Ｒ３を挿入接続したもの
である。また、第８図の回路は、前記第１図の回路に比
べて抵抗素子Ｒ１を省略し、トランジスタＱ４のソース
と接地端との間に抵抗素子Ｒ４を挿入した点が異なる。
いてスビードアッノ用容量付加部分以外の回路部分を示
している。即ち、第５図の回路は、前記第１図の回路に
比べて抵抗素子Ｒ１を省略し、Ｎチャネルトランジスタ
Ｑ：のソースと接地端との間に抵抗素子Ｒ８を接続する
ように変更したものである。また、第６図の回路は、上
記第５図の回路に比べてＮチャネルトランジスタＱｚの
パックゲートバイヤスを一定に保つためにそのソース・
基板（ＣＭＯ８構造のＰウェル領域）相互を接続するよ
うに変更したものである。また、第７図の回路は、前記
第１図の回路に比べて抵抗素子Ｒ，を省略し、トランジ
スタＱｓ＝Ｑ・のドレイン相互接続点とトランジスタＱ
４のドレインとの間に抵抗素子Ｒ３を挿入接続したもの
である。また、第８図の回路は、前記第１図の回路に比
べて抵抗素子Ｒ１を省略し、トランジスタＱ４のソース
と接地端との間に抵抗素子Ｒ４を挿入した点が異なる。
また、第９図の回路は、上記第８図の回路に比べてＮチ
ャネルトランジスタＱ４のソース・基板相互を接続する
ように変更したものである。
ャネルトランジスタＱ４のソース・基板相互を接続する
ように変更したものである。
また、第１０図の回路は、前記第１図の回路に比べてＰ
チャネルトランジスタとＮチャネルトランジスタとを入
れ替えると共に■ＤＤ電源ノードと接地端とを入れ替え
、ＣＭＯＳインパータエ１の出力端と動作停止制御用の
ＰチャネルトランジスタＱｌの一端（ドレイン）との間
に容量Ｃ１を接続するように変更したものである。また
、上記第１０図の回路についても、前記第１図の回路に
対する種々の変形例（第３図乃至第９図）と同様に変形
実施することが可能である。
チャネルトランジスタとＮチャネルトランジスタとを入
れ替えると共に■ＤＤ電源ノードと接地端とを入れ替え
、ＣＭＯＳインパータエ１の出力端と動作停止制御用の
ＰチャネルトランジスタＱｌの一端（ドレイン）との間
に容量Ｃ１を接続するように変更したものである。また
、上記第１０図の回路についても、前記第１図の回路に
対する種々の変形例（第３図乃至第９図）と同様に変形
実施することが可能である。
［発明の効果］
上述したように本発明の動作停止機能付き定電圧回路に
よれば、定電圧出力の立ち上がシを高速化できるので、
たとえば低消費電力、低動作電圧特性を有するソースコ
モン型インバータヲ用いた発振停止機能付き発振回路の
バイヤス回路に適用して発振開始時間を短縮化し得るな
どの効果が得られ、その応用範凹は広い。
よれば、定電圧出力の立ち上がシを高速化できるので、
たとえば低消費電力、低動作電圧特性を有するソースコ
モン型インバータヲ用いた発振停止機能付き発振回路の
バイヤス回路に適用して発振開始時間を短縮化し得るな
どの効果が得られ、その応用範凹は広い。
第１図は本発明の動作停止機能付き定電圧回路の一実施
例を示す回路図、第２図は第１図の回路の動作を示すタ
イミング信号波形図、第３図乃至第１０図はそれぞれ第
１図中のバイヤス回路の変形実施例に係る回路の一部ま
たは全部を示す回路図、第１１図は従来の発振回路を示
す回路図、第１２図は現在提案されている発振停止機能
付き発振回路の一例を示す回路図、第１３図は第１２図
の発振回路の動作を示すタイミング信号波形図である。 Ｑｌ−Ｑａ ＋ Ｑｔ’〜Ｑ６′・・・ＭＯＳ トラ
ンジスタ、１１ｓＩ冨・・・インバータ、ｃｌ ｒｃｚ
・・・容量、Ｎａ ｅ Ｎｂ・・・ノード、ＨＯ８Ｃ
・・・動作停止制御信号、１・・・ソースコモン型イン
バータ。 出願人代理人 弁理士 鈴 江 武 彦し−Ｊ 〉 〉
例を示す回路図、第２図は第１図の回路の動作を示すタ
イミング信号波形図、第３図乃至第１０図はそれぞれ第
１図中のバイヤス回路の変形実施例に係る回路の一部ま
たは全部を示す回路図、第１１図は従来の発振回路を示
す回路図、第１２図は現在提案されている発振停止機能
付き発振回路の一例を示す回路図、第１３図は第１２図
の発振回路の動作を示すタイミング信号波形図である。 Ｑｌ−Ｑａ ＋ Ｑｔ’〜Ｑ６′・・・ＭＯＳ トラ
ンジスタ、１１ｓＩ冨・・・インバータ、ｃｌ ｒｃｚ
・・・容量、Ｎａ ｅ Ｎｂ・・・ノード、ＨＯ８Ｃ
・・・動作停止制御信号、１・・・ソースコモン型イン
バータ。 出願人代理人 弁理士 鈴 江 武 彦し−Ｊ 〉 〉
Claims (2)
- （１）第１電源端と第２電源端との間に直列に接続され
た第１導電型の第１のＭＯＳトランジスタおよび第２導
電型の第２のＭＯＳトランジスタと、同じく上記第１電
源端と第２電源端との間に直列に接続された第１導電型
の第３のＭＯＳトランジスタおよび第２導電型の第４の
ＭＯＳトランジスタと、上記第１のＭＯＳトランジスタ
のゲートと第２のＭＯＳトランジスタのドレインとを接
続する接続線と、前記第３のＭＯＳトランジスタのゲー
トと第１のＭＯＳトランジスタのドレインとに接続され
た出力ノードと、前記第４のトランジスタのゲート・ド
レイン相互を接続する接続線と、前記第１電源端と出力
ノードとの間にソース・ドレイン間が接続され、ゲート
に動作停止制御信号が与えられる第１導電型の第５のＭ
ＯＳトランジスタと、前記第３のＭＯＳトランジスタの
ドレインと第２電源端との間にドレイン・ソース間が接
続され、前記動作停止制御信号の反転信号が与えられる
第２導電型の第６のＭＯＳトランジスタと、前記動作停
止制御信号を反転させるインバータの出力端と前記第５
のＭＯＳトランジスタのドレインとの間または前記動作
停止信号の反転信号を反転させるインバータの出力端と
前記第６のＭＯＳトランジスタのドレインとの間の少な
くとも一方に接続された容量とを具備することを特徴と
する動作停止機能付き定電圧回路。 - （２）ソースコモン型インバータを用いた発振停止機能
付き発振回路のバイヤス回路として用いられることを特
徴とする前記特許請求の範囲第１項記載の動作停止機能
付き定電圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163121A JPS6319023A (ja) | 1986-07-11 | 1986-07-11 | 動作停止機能付き定電圧回路 |
| US07/071,176 US4783620A (en) | 1986-07-11 | 1987-07-08 | Constant voltage circuit having an operation-stop function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163121A JPS6319023A (ja) | 1986-07-11 | 1986-07-11 | 動作停止機能付き定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6319023A true JPS6319023A (ja) | 1988-01-26 |
Family
ID=15767577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163121A Pending JPS6319023A (ja) | 1986-07-11 | 1986-07-11 | 動作停止機能付き定電圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4783620A (ja) |
| JP (1) | JPS6319023A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532652A (en) * | 1994-04-01 | 1996-07-02 | Mitsubishi Denki Kabushiki Kaisha | Oscillation circuit with enable/disable frequency stabilization |
| JP3703516B2 (ja) * | 1994-04-25 | 2005-10-05 | セイコーインスツル株式会社 | 発振回路 |
| JPH11234040A (ja) * | 1998-02-16 | 1999-08-27 | Citizen Watch Co Ltd | 温度補償型水晶発振器 |
| US7123109B2 (en) * | 2004-12-15 | 2006-10-17 | Intel Corporation | Crystal oscillator with variable bias generator and variable loop filter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2447610A1 (fr) * | 1979-01-26 | 1980-08-22 | Commissariat Energie Atomique | Generateur de tension de reference et circuit de mesure de la tension de seuil d'un transistor mos, applicable a ce generateur de tension de reference |
| US4459565A (en) * | 1980-06-09 | 1984-07-10 | Texas Instruments Incorporated | Low current electronic oscillator system |
| US4387349A (en) * | 1980-12-15 | 1983-06-07 | National Semiconductor Corporation | Low power CMOS crystal oscillator |
| JPS586606A (ja) * | 1981-07-03 | 1983-01-14 | Seiko Instr & Electronics Ltd | 低電力基準パルス発生回路 |
| JPS5922433A (ja) * | 1982-07-29 | 1984-02-04 | Toshiba Corp | 温度補償用回路 |
| JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
| JPS6066775A (ja) * | 1983-09-22 | 1985-04-16 | 株式会社ピーエフユー | 高速パチンコ機の打止制御方式 |
-
1986
- 1986-07-11 JP JP61163121A patent/JPS6319023A/ja active Pending
-
1987
- 1987-07-08 US US07/071,176 patent/US4783620A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4783620A (en) | 1988-11-08 |
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