JP3559750B2 - Ｃｍｏｓインバータ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳインバータ回路に関し、特に低電源電圧デバイスなどの基板電位を制御するＣＭＯＳインバータ回路に関する。
【０００２】
【従来の技術】
近年、プロセスの微細化によりＬＳＩの高速化、大規模化とともに、高性能化が進む反面、デバイスの消費電力が問題視されている。
【０００３】
特に、海外ではＬＳＩのパワーマネージメントに対する関心が高く、各方面で消費電力に対する対策を施している。その一例として、北米の大手ＣＰＵメーカーのモバイルＰＣ用ＣＰＵは、電池駆動時にそのＣＰＵの電源電圧や動作周波数を低下させ、デバイスの充放電電流を低く抑えることにより、消費電力を低減している。このように、ＬＳＩの高速化が進む中、低消費電力化は重要な課題となっている。
【０００４】
また、プロセスの微細化、高速化に伴い、デバイスの低電圧化が急速に進み、トランジスタのしきい値（Ｖｔ）が急激に低くなっている。例えば、０．１８μｍプロセスでは、電源電圧が１．８Ｖ以下となり、前述したＶｔが０．３Ｖ付近になるため、プロセス的に最早トランジスタ単体では完全にＯＦＦしきれない状態となっている。つまり、Ｖｔ低下により、オフリーク電流が問題視されている。
【０００５】
本来、デバイスの低電圧化により、低消費電力の恩恵を受けるはずが、オフリーク電流により逆に低消費電力化そのものが危ぶまれている。
【０００６】
さらに、デバイスの高集積化（７Ｍゲート）と高速動作（１ＧＨｚ）により消費電力は数Ｗと益々大きくなっている。このため、オフリークを防止すると同時に、消費電力を低減することは、マイグレーション等の信頼性からも重要な問題となっている。
【０００７】
このようなオフリーク対策を施したＣＭＯＳ回路としては、例えば特開平７−９５０３２号公報などで知られている。
【０００８】
図４はかかる従来の一例を示すＣＭＯＳインバータ回路図である。図４に示すように、従来のＣＭＯＳインバータ回路は、電源電圧ＶＤＤと接地電圧ＧＮＤ間に、ソースおよび基板を接続したＰチャネルＭＯＳトランジスタＱ５と、ＮチャネルＭＯＳトランジスタＱ６をこの順に接続するとともに、それぞれのゲートを入力端子ＩＮに且つ各ドレインを出力端子ＯＵＴに接続している。また、このインバータ回路には、ドレインおよび基板を接続し、ソースをＧＮＤに且つゲートを入力端子に接続したＮチャネルＭＯＳトランジスタＱ７と、ＮチャネルＭＯＳトランジスタＱ６，Ｑ７のゲートおよび基板間に接続した結合容量素子Ｃｓとを設けている。なお、ＣＬは負荷容量素子である。
【０００９】
このＣＭＯＳインバータ回路は、入力端子ＩＮに供給される入力電圧ＶＩＮがＮチャネルＭＯＳトランジスタＱ７のしきい値電圧（Ｖｔ）よりも下がったときに、結合容量素子ＣｓによってＮチャネルＭＯＳトランジスタＱ６の基板に負の基板電圧を印加するようにしたものである。
【００１０】
以下に、このＣＭＯＳインバータ回路の動作を説明する。なお、ＶＤＤは１．８Ｖ、ＧＮＤは０Ｖ、各ＭＯＳトランジスタのＶｔは、つぎの値であると仮定する。なお、Ｖｂｓはバックバイアス電圧である。
【００１１】
Ｑ５：−０．３Ｖ（Ｖｂｓ＝０Ｖ）
Ｑ６：＋０．３Ｖ（Ｖｂｓ＝０Ｖ），＋０．６Ｖ（Ｖｂｓ＝−０．３Ｖ）
Ｑ７：＋０．３Ｖ（Ｖｂｓ＝０Ｖ）
今、ＣＭＯＳインバータ回路の入力電圧ＶＩＮが０．３Ｖまで下がると、ＮチャネルＭＯＳトランジスタＱ７がオフとなるので、ＮチャネルＭＯＳトランジスタＱ７の基板であるＰウエルはＧＮＤから切り離され、フローティング状態になる。そして、入力電圧ＶＩＮが０．３Ｖよりさらに下がると、ＮチャネルＭＯＳトランジスタＱ６のゲート容量Ｃ６と、ＮチャネルＭＯＳトランジスタＱ７のゲート容量Ｃ７および結合容量Ｃｓとの容量結合により、Ｐウエルの電圧が下がり、基板バイアス効果によりＮチャネルＭＯＳトランジスタＱ６のＶｔが上昇する。これにより、ＮチャネルＭＯＳトランジスタＱ６の弱反転領域でのソース・ドレイン間リーク電流が低減する。
【００１２】
図５は図４における出力端子およびＢ点の電圧レベル特性図である。図５に示すように、ＶＯＨおよびＶＯＬはそれぞれ出力端子ＯＵＴのハイレベル電位およびロウレベル電位であり、ＶＢはＮチャネルＭＯＳトランジスタＱ６の基板電位である。入力端子ＩＮに対する入力電位の供給開始後、５０μＳで基板電位にマイナス０．１９Ｖの負電圧を発生させているが、５１μＳを過ぎたあたりからその負電位が上昇し、９４μＳになるとほぼ０Ｖに近いマイナス０．０３Ｖ程度になっている。すなわち、前述した図４のような回路では、時間が経つにつれて基板電位ＶＢが上昇してしまい、ＮチャネルＭＯＳトランジスタＱ６のしきい値Ｖｔが本来の値に戻ってしまう。
【００１３】
図６は図４におけるＭＯＳトランジスタのオフリーク電流スパイス・シュミレーション波形図である。図６に示すように、上述したＣＭＯＳインバータ回路において、シュミレーションによって求めたオフリーク電流Ｉｏｆは、ほぼ−０．４２０μＡである。
【００１４】
【発明が解決しようとする課題】
上述した従来のＣＭＯＳインバータ回路は、基板電位に負電位を発生することはできるが、途中から負電位が上昇し、０Ｖ付近になるため、トランジスタのしきい値が本来の値にもどってしまう。このため、ＣＭＯＳインバータ回路におけるトランジスタのオフリーク電流を完全に防止することは困難であると同時に、スタンバイ時の消費電力を低減することも出来ないという問題がある。
【００１５】
また、従来のＣＭＯＳインバータ回路では負電位しか発生出来ないので、ＮチャネルＭＯＳトランジスタＱ６がＯＦＦしているハイレベル出力時はオフリーク電流に短時間だけ効果があるが、ＰチャネルＭＯＳトランジスタＱ５がＯＦＦしている時には対応できない。従って、オフリーク対策効果が半減し、ＬＳＩの約半分の回路しか消費電力を低減出来ないという問題がある。
【００１６】
本発明の目的は、入力信号を感知してリアルタイムにインバータ部を形成しているトランジスタの基板電位を制御し、トランジスタ個々のオフリーク電流を防止するとともに、低消費電力化を実現するＣＭＯＳインバータ回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明のＣＭＯＳインバータ回路は、電源およびグランド間に第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタを接続するとともに、双方のトランジスタの共通接続したゲートに入力信号を供給し且つ双方のトランジスタの共通接続したドレインから出力を取り出すＣＭＯＳインバータ部と、前記第１のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタの基板間に接続し、前記電源と同一の電源電圧で動作する基板電位制御部とを有し、前記基板電位制御部は、ソースを電源に且つドレインを前記第１のＰチャネルＭＯＳトランジスタの基板にそれぞれ接続し、ゲートに前記入力信号を供給する第２のＰチャネルＭＯＳトランジスタと、ソースをグランドに且つドレインを前記第１のＮチャネルＭＯＳトランジスタの基板にそれぞれ接続し、ゲートに前記入力信号を供給する第２のＮチャネルＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン間に接続する容量素子とで形成され、前記第１のＰチャネルＭＯＳトランジスタあるいは前記第１のＮチャネルＭＯＳトランジスタのＯＦＦしている側のトランジスタのしきい値電圧を上昇させ、オフリークを防止するように構成される。
【００２０】
また、本発明における前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタは、それぞれドレインおよび基板間を接続して形成される。
【００２１】
また、本発明における前記第１，第２のＰチャネルＭＯＳトランジスタおよび前記第１，第２のＮチャネルＭＯＳトランジスタは、それぞれ基板電位を等しくし、前記基板電位制御部で発生する昇圧電圧および降圧電圧を前記容量素子により保持するように形成される。
【００２３】
【発明の実施の形態】
本実施の形態は、電源と接地間に接続した第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタを備えるとともに、双方のゲートを入力端子に且つ双方のドレインを出力端子に接続した通常のＣＭＯＳインバータ部と、このＣＭＯＳインバータ部における第１の各ＭＯＳトランジスタの基板電位を制御する制御部とを有して構成される。しかも、この制御部は、ソースを電源に、ドレインおよび基板を接続し且つゲートを入力端子に接続した第２のＰチャネルＭＯＳトランジスタと、ソースを接地し、ドレインおよび基板を接続し且つゲートを入力端子に接続した第２のＮチャネルＭＯＳトランジスタと、これら第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタのドレイン間に接続した結合容量素子とを有している。
【００２４】
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の一実施の形態を示すＣＭＯＳインバータ回路図である。図１に示すように、本実施の形態は、通常のＣＭＯＳインバータ部１に対し、基板電位（Ａ点，Ｂ点の電位）を制御するにあたり、制御部２のＰチャネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４各々のドレイン間に接続した容量素子Ｃｄによりスイッチングを行う。この際、容量素子ＣｄはＰチャネルＭＯＳトランジスタＱ３およびＮチャネルＭＯＳトランジスタＱ４のゲート、すなわち入力端子ＩＮと基板間の電位差を保持するため、制御部２で発生する昇圧電位および降圧電位を長時間保持することができる。そして、通常のＣＭＯＳインバータ部１におけるＰチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２の基板に、上述した昇圧電位および降圧電位を印加し、ＯＦＦしているＰチャネルＭＯＳトランジスタＱ１又はＮチャネルＭＯＳトランジスタＱ２のしきい値Ｖｔを制御することにより、オフリーク電流を防止する。
【００２５】
ここで、ＣＭＯＳインバータ部１は、ＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳトランジスタＱ２の基板は分離独立して形成されており、またＣＭＯＳインバータ部１と基板電位制御部２の電源は同一の電源電圧ＶＤＤを用いている。
【００２６】
以下、図１に基づいて、具体的実施例を説明する。本実施例は、電源電圧ＶＤＤと接地電圧ＧＮＤの間に、ＰチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２とをこの順に接続し、各ゲートに入力端子ＩＮを接続し且つ各ドレインを出力端子ＯＵＴに接続してなるＣＭＯＳ型インバータ部１と、ゲートが入力端子ＩＮに且つソースがＶＤＤにそれぞれ接続され、ドレインおよび基板がＣＭＯＳ型インバータ部１のＰチャネルＭＯＳトランジスタＱ１の基板に接続されたＰチャネルＭＯＳトランジスタＱ３と，ゲートが入力端子ＩＮに且つソースがＧＮＤにそれぞれ接続され、ドレインおよび基板がＣＭＯＳ型インバータ部１のＮチャネルＭＯＳトランジスタＱ２の基板に接続されたＮチャネルＭＯＳトランジスタＱ４と，ＰチャネルＭＯＳトランジスタＱ３のドレインとＮチャネルＭＯＳトランジスタＱ４のドレイン間に接続された結合容量素子Ｃｄとを設けた基板電位制御部２とを有している。かかるＣＭＯＳインバータ回路において、入力端子ＩＮに供給される入力電圧ＶＩＮがＮチャネルＭＯＳトランジスタＱ４のしきい値電圧Ｖｔよりも下がった時に、容量結合によってＣＭＯＳインバータ部１のＮチャネルＭＯＳトランジスタＱ２の基板に負の基板電圧を印加する。また、入力端子ＩＮにおける入力電圧ＶＩＮがＰチャネルＭＯＳトランジスタＱ３のＶｔよりも上がったときに、容量結合によってＣＭＯＳインバータ部１のＰチャネルＭＯＳトランジスタＱ１の基板にＶＤＤよりも高い基板電圧を印加するようにしたものである。
【００２７】
次に、このＣＭＯＳインバータ回路の具体的動作を説明する。なお、ここではＶＤＤは１．８Ｖ、ＧＮＤは０Ｖとし、各ＭＯＳトランジスタのしきい値電圧は、つぎに示す値であると仮定する。
【００２８】
Ｑ１：−０．３Ｖ（Ｖｂｓ＝０Ｖ），−０．６Ｖ（Ｖｂｓ＝＋０．３Ｖ）
Ｑ２：＋０．３Ｖ（Ｖｂｓ＝０Ｖ），＋０．６Ｖ（Ｖｂｓ＝−０．３Ｖ）
Ｑ３：−０．３Ｖ（Ｖｂｓ＝０Ｖ）
Ｑ４：＋０．３Ｖ（Ｖｂｓ＝０Ｖ）
今、ＣＭＯＳインバータ回路の入力電圧ＶＩＮが０．３Ｖまで下がると、ＮチャネルＭＯＳトランジスタＱ４がオフし、ＮチャネルＭＯＳトランジスタＱ４の基板であるＰウェルは、ＧＮＤから切り離されてフローティング状態となる。そして、入力電圧ＶＩＮがさらに下がると、ＮチャネルＭＯＳトランジスタＱ２のゲート容量（以下、Ｃ２と称す）と、ＮチャネルＭＯＳトランジスタＱ４のゲート容量（以下、Ｃ４と称す）と、容量素子Ｃｄとの容量結合により、Ｐウェルの電圧が下がる。この結果、基板バイアス効果により、ＮチャネルＭＯＳトランジスタＱ２のしきい値Ｖｔが上昇する。これにより、ＮチャネルＭＯＳトランジスタＱ２の弱反転領域でのソース・ドレイン間リーク電流、すなわちオフリーク電流は低減する。
【００２９】
逆に、入力電圧ＶＩＮが１．５Ｖまで上がった場合には、ＰチャネルＭＯＳトランジスタＱ１のゲート容量（以下、Ｃ１と称す）と、ＰチャネルＭＯＳトランジスタＱ３のゲート容量（以下、Ｃ３と称す）と、容量素子Ｃｄとの容量結合により、Ｎウェルの電圧が上がる。この結果、基板バイアス効果により、ＰチャネルＭＯＳトランジスタＱ１の基板電圧が上昇し、同様にソース・ドレイン間リーク電流が低減する。
【００３０】
図２は図１における出力端子とＡ，Ｂ点の電圧レベル特性図である。図２に示すように、ＶＯＨおよびＶＯＬはそれぞれ出力端子ＯＵＴのハイレベル電位およびロウレベル電位であり、ＶＡはＰチャネルＭＯＳトランジスタＱ１の基板電位、ＶＢはＮチャネルＭＯＳトランジスタＱ２の基板電位である。入力端子ＩＮに対する入力電位の供給が開始されても、すなわち時間が経っても、同一区間内（例えば、時間０．１〜０．１５ｍＳ区間、あるいは０．１５〜０．２ｍＳ区間）では、基板電位ＶＡ，ＶＢが変化しない。ここでは、一例としてＶＡ＝２．０９Ｖ、ＶＢ＝０．２２Ｖの場合を示している。このことは、基板電位制御部２によって昇圧および降圧を可能にしているので、ＰチャネルＭＯＳトランジスタＱ１，ＮチャネルＭＯＳトランジスタＱ２がオフしている時にも、オフリーク電流を防止することができる。このように、本実施例では、時間が経っても、同一区間内であれば、基板電位が変化しないため、各トランジスタのしきい値Ｖｔを上げ続けることができ、したがってオフリーク電流を防止することができる。
【００３１】
また、図２からも明らかなように、ＶＡおよびＶＢの電位は１００ｎＳを超え５０μＳの時間が経っても降圧した電位および昇圧した電位を保持出来るため、動作していない回路やＬＳＩがスタンバイ時の消費電力を低減することが出来る。
【００３２】
図３図１におけるＭＯＳトランジスタのオフリーク電流スパイス・シュミレーション波形図である。図３に示すように、上述したＣＭＯＳインバータ回路において、ハイレベル時の出力電圧レベルＶＯＨは１．８Ｖであり、シュミレーションによって求めたオフリーク電流Ｉｏｆは、ほぼ−０．１１０μＡである。このため、前述した図６の従来例（Ｉｏｆはほぼ−０．４２μＡ）と比較すると、本実施の形態における回路によれば、約７４％も低減することができる。
【００３３】
また、本実施の形態では、個々の機能ブロック（ファンクション・ブロック）毎にしきい値電圧の制御が可能であるので、従来のようなＬＳＩ（Ｖｔ−ＣＭＯＳタイプ）が動作していないスタンバイ時のみのオフリークを防止する回路とは異なり、スタンバイ時は勿論、ＬＳＩ使用時でも動作していないトランジスタのオフリークを防止することが出来、ＬＳＩの使用時及びスタンバイ時の消費電力を低減することができる。かかるＬＳＩの使用時でも、常に動作しているトランジスタは、約３０から４０％と言われており、また０．１８μｍプロセスでゲート幅が１０μｍのトランジスタのオフリーク電流が約０．４μＡと大きい事を考えると、近年益々大規模、高集積になるＬＳＩへの効果は絶大である。
【００３４】
さらに、本実施の形態では、一般的に考えられているＶｔ−ＣＭＯＳタイプと異なり、オフリーク電流を防止するための特別な電源を必要とせず、ＬＳＩ動作に必要な単一電源でオフリーク電流を防止することができる。
【００３５】
【発明の効果】
以上説明したとおり、本発明のＣＭＯＳインバータ回路は、入力信号を感知してリアルタイムにインバータ部を形成しているトランジスタの基板電位を制御し、トランジスタ個々のオフリーク電流を防止するとともに、低消費電力化を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すＣＭＯＳインバータ回路図である。
【図２】図１における出力端子とＡ，Ｂ点の電圧レベル特性図である。
【図３】図１におけるＭＯＳトランジスタのオフリーク電流スパイス・シュミレーション波形図である。
【図４】従来の一例を示すＣＭＯＳインバータ回路図である。
【図５】図４における出力端子およびＢ点の電圧レベル特性図である。
【図６】図４におけるＭＯＳトランジスタのオフリーク電流スパイス・シュミレーション波形図である。
【符号の説明】
１ ＣＭＯＳインバータ部
２ 制御部
Ｑ１，Ｑ３ ＰチャネルＭＯＳトランジスタ
Ｑ２，Ｑ４ ＮチャネルＭＯＳトランジスタ
Ｃｄ 結合容量素子
ＶＯＨ 出力ハイレベル電位
ＶＯＬ 出力ロウレベル電位
ＶＡ，ＶＢ 基板電位
Ｉｏｆ オフリーク電流

Claims (3)

1. 電源およびグランド間に第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタを接続するとともに、双方のトランジスタの共通接続したゲートに入力信号を供給し且つ双方のトランジスタの共通接続したドレインから出力を取り出すＣＭＯＳインバータ部と、前記第１のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタの基板間に接続し、前記電源と同一の電源電圧で動作する基板電位制御部とを有し、前記基板電位制御部は、ソースを電源に且つドレインを前記第１のＰチャネルＭＯＳトランジスタの基板にそれぞれ接続し、ゲートに前記入力信号を供給する第２のＰチャネルＭＯＳトランジスタと、ソースをグランドに且つドレインを前記第１のＮチャネルＭＯＳトランジスタの基板にそれぞれ接続し、ゲートに前記入力信号を供給する第２のＮチャネルＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン間に接続する容量素子とで形成され、前記第１のＰチャネルＭＯＳトランジスタあるいは前記第１のＮチャネルＭＯＳトランジスタのＯＦＦしている側のトランジスタのしきい値電圧を上昇させ、オフリークを防止することを特徴とするＣＭＯＳインバータ回路。
2. 前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタは、それぞれドレインおよび基板間を接続した請求項１記載のＣＭＯＳインバータ回路。
3. 前記第１，第２のＰチャネルＭＯＳトランジスタおよび前記第１，第２のＮチャネルＭＯＳトランジスタは、それぞれ基板電位を等しくし、前記基板電位制御部で発生する昇圧電圧および降圧電圧を前記容量素子により保持する請求項１記載のＣＭＯＳインバータ回路。

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