KR100493228B1 - 반도체 장치 - Google Patents

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KR100493228B1
KR100493228B1 KR10-2002-0046225A KR20020046225A KR100493228B1 KR 100493228 B1 KR100493228 B1 KR 100493228B1 KR 20020046225 A KR20020046225 A KR 20020046225A KR 100493228 B1 KR100493228 B1 KR 100493228B1
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미쓰비시덴키 가부시키가이샤
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Abstract

2 전원 구성의 반도체 장치에서 1개의 전원 차단시에도, 확실하게 출력 버퍼 회로를 출력 하이 임피던스 상태로 설정한다.
출력 회로에서, 제 1 전원 전압(EXVDD)에 관련되는 전원 전압을 동작 전원 전압으로서 수취하는 게이트 회로(30, 32)의 다음 단에 인버터 회로(2, 22)와 MOS 트랜지스터(3, 23)로 구성되는 래치 회로를 배치하고, 이 래치 회로의 동작 전원 전압으로서 제 2 전원 전압(VDDQ)을 인가한다. 이 래치 회로의 출력에 따라서 출력 버퍼 회로(912)를 구동한다. 제 1 전원 전압이 차단되더라도, 제 2 전원 전압을 동작 전원 전압으로서 수취하는 래치 회로에 의해, 대기 상태시의 신호 전압이 유지되고 있어, 확실하게 출력 버퍼 회로를 출력 하이 임피던스 상태로 유지할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 내부 신호에 따라서 외부의 버스 신호선을 구동하는 출력 회로의 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 신호 출력용의 출력 전원 전압과 내부 회로를 구동하기 위한 외부 전원 전압이 따로따로 인가되는 반도체 장치의 신호 출력부의 구성에 관한 것이다.
도 11은 종래의 반도체 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 이 반도체 장치(900)는 외부 전원 전압 EXVDD로부터 각종 내부 전압을 생성하는 내부 전원 회로(901)와, 내부 전원 회로(901)로부터의 각종 내부 전압에 따라서 동작하는 메모리 회로(902)와, 외부로부터의 출력 전원 전압 VDDQ를 동작 전원 전압으로서 수취하고, 메모리 회로(902)로부터 판독되는 데이터를 버퍼 처리하여 외부로 출력하는 출력 회로(903)를 포함한다.
내부 전원 회로(901)는 메모리 회로(902)에서 동작 전원 전압으로서 이용되는 내부 전원 전압, 중간 전압 및 기준 전압 등을 생성한다. 그러나, 도면을 간단화하기 위해서, 도 11에서는 내부 전원 회로(901)가 생성하는 주변 전원 전압 VDDP를 대표적으로 도시한다. 통상, 외부 전원 전압 EXVDD는, 예를 들면 2.5V 이상이고, 또한 출력 전원 전압 VDDQ는, 예를 들면 1.8V이다. 외부 전원 전압 EXVDD가 2.5V인 경우에는 외부 전원 전압 EXVDD가 주변 전원 전압 VDDP로서 이용된다. 이 경우, 메모리 회로(902)에 포함되는 메모리 셀 어레이에서 이용되는 어레이 전원 전압이 외부 전원 전압 EXVDD를 강압하여 생성된다. 여기서는 주변 전원 전압 VDDP와 외부 전원 전압 EXVDD를 구별하여 설명하기 위해서, 주변 전원 전압 VDDP를 나타낸다.
메모리 회로(902)는 메모리 셀 어레이, 메모리 셀 어레이의 메모리 셀을 선택하는 행 및 열 선택 회로와 내부 데이터 리드 회로 등을 포함한다.
출력 회로(903)에 대해서 전용으로 출력 전원 전압 VDDQ를 인가하는 것에 의해, 출력 회로(903)의 동작시에 출력 전원 전압 VDDQ가 변동하더라도, 메모리 회로(902)는 외부 전원 전압 EXVDD로부터 생성되는 내부 전원 전압 VDDP 등에 따라서 안정하게 동작시킬 수 있다. 따라서, 다비트(multi-bit)의 데이터 DQ를 생성하는 경우에도, 출력 전원 전압 VDDQ의 변동의 영향을 받는 일없이 메모리 회로(902)를 안정하게 동작시킬 수 있다.
또, 출력 회로(903)에 대해서 전용으로 출력 전원 전압 VDDQ를 인가하는 것에 의해, 이 출력 회로(903)에 대해서 여유를 갖고 동작 전원 전압을 공급할 수 있어, 출력 회로(903)를 안정하게 동작시킬 수 있다.
도 12는 출력 회로(903)의 1 비트의 데이터 출력에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 12에 있어서, 출력 회로(903)는 메모리 회로(902)에 포함되는 내부 판독 회로(905)로부터 판독되는 내부 판독 데이터 RD와 출력 허가 신호 OEM을 수신하는 NAND 회로(906)와, 내부 판독 데이터 RD와 출력 허가 신호 OEM을 수신하는 게이트 회로(907)와, NAND 회로(906)의 출력 신호의 진폭을 출력 전원 전압 VDDQ 레벨로 변환하는 레벨 변환 회로(908)와, 게이트 회로(907)의 출력 신호의 진폭을 외부 전원 전압 EXVDD 레벨로 변환하는 레벨 변환 회로(909)와, 레벨 변환 회로(909)의 출력 신호를 반전하는 인버터 회로(910)와, 레벨 변환 회로(908)의 출력 신호와 인버터(910)의 출력 신호에 따라서 출력 노드(920)를 구동하는 출력 버퍼 회로(912)를 포함한다.
내부 판독 회로(905)는 도 11에 도시하는 메모리 회로(902)에 포함되고, 예를 들면 프리앰프 회로 등을 포함하며, 주변 전원 전압 VDDP를 동작 전원 전압으로서 수취하여, 주변 전원 전압 VDDP 레벨의 진폭의 내부 판독 데이터 RD를 생성한다.
NAND 회로(906) 및 게이트 회로(907)는 주변 전원 전압 VDDP를 동작 전원 전압으로서 수취한다. NAND 회로(906)는, 출력 허가 신호 OEM이 L 레벨일 때에는 H 레벨의 신호를 출력하고, 또 출력 허가 신호 OEM이 H 레벨로 되면 인버터로서 동작하며, 내부 판독 데이터 RD를 반전한다.
게이트 회로(907)는, 출력 허가 신호 OEM이 L 레벨일 때에는 H 레벨의 신호를 출력하고, 출력 허가 신호 OEM이 H 레벨로 되면 버퍼 회로로서 동작하고, 내부 판독 데이터 RD에 따라서 출력 신호를 생성한다.
레벨 변환 회로(908)는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 수취하고, 또 레벨 변환 회로(909)는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취한다.
이들 레벨 변환 회로(908, 909)는 단지 레벨(진폭)의 변환을 실행할 뿐이며, 논리 레벨의 변환은 실행하지 않는다.
출력 버퍼 회로(912)는 출력 전원 노드와 출력 노드(920) 사이에 접속되고 또한 그의 게이트에 레벨 변환 회로(908)의 출력 신호를 수신하는 P채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) PQ와, 출력 노드(920)와 접지 노드 사이에 접속되고 또한 그의 게이트에 인버터 회로(910)의 출력 신호를 수신하는 N채널 MOS 트랜지스터 NQ를 포함한다.
지금, 출력 허가 신호 OEM이 L 레벨일 때에는 NAND 회로(906) 및 게이트 회로(907)의 출력 신호는 모두 H 레벨이며, 레벨 변환 회로(908)의 출력 신호가 출력 전원 전압 VDDQ 레벨, 레벨 변환 회로(909)의 출력 신호가 외부 전원 전압 EXVDD 레벨로 된다. 인버터(910)가 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하고, 이 레벨 변환 회로(909)의 출력 신호를 반전하고 있어, 인버터 회로(910)의 출력 신호는 L 레벨로 된다.
따라서, 출력 버퍼 회로(912)에서는 MOS 트랜지스터 PQ 및 NQ가 모두 오프 상태로 되고, 출력 버퍼 회로(912)는 출력 하이 임피던스 상태로 된다.
출력 허가 신호 OEM이 H 레벨로 되면, NAND 회로(906)가 인버터로서 동작하는 한편, 게이트 회로(907)가 버퍼 회로로서 동작한다. 내부 판독 데이터 RD가 H 레벨일 때에는 NAND 회로(906)의 출력 신호가 L 레벨, 게이트 회로(907)의 출력 신호가 H 레벨로 된다. 따라서, 레벨 변환 회로(908)의 출력 신호가 L 레벨, 인버터 회로(910)의 출력 신호가 L 레벨로 되며, 출력 버퍼 회로(912)에서, MOS 트랜지스터 PQ가 온 상태, MOS 트랜지스터 NQ가 오프 상태로 된다. 이 상태에서는 출력 노드(920)는 MOS 트랜지스터 PQ를 거쳐서 출력 전원 전압 VDDQ 레벨로까지 구동된다.
한편, 내부 판독 데이터 RD가 L 레벨일 때에는, NAND 회로(906)의 출력 신호가 H 레벨, 게이트 회로(907)의 출력 신호가 L 레벨로 된다. 따라서, 인버터(910)의 출력 신호가 외부 전원 전압 EXVDD 레벨로 되고, 출력 버퍼 회로(912)에서 MOS 트랜지스터 PQ가 오프 상태, MOS 트랜지스터 NQ가 온 상태로 되며, 출력 노드(920)는 MOS 트랜지스터 NQ를 거쳐서 접지 전압 레벨로까지 구동된다. 인버터 회로(910)를 이용하여 외부 전원 전압 레벨의 신호를 MOS 트랜지스터 NQ의 게이트에 인가함으로써, 이 MOS 트랜지스터 NQ의 전류 구동 능력을 크게 하여, 고속으로 출력 노드(920)를 접지 전압 레벨로까지 방전한다.
도 13은 레벨 변환 회로(908)의 구성의 1예를 도시한 도면이다. 도 13에 있어서, 레벨 변환 회로(908)는 NAND 회로(906)의 출력 신호 SIN을 수신하는 인버터(908a)와, 내부 노드 NA와 접지 노드 사이에 접속되고 또한 그의 게이트에 NAND 회로의 출력 신호 SIN을 수신하는 N채널 MOS 트랜지스터(908b)와, 내부 노드 NB와 접지 노드 사이에 접속되고 또한 그의 게이트에 인버터(908a)의 출력 신호를 수신하는 N채널 MOS 트랜지스터(908c)와, 출력 전원 노드와 내부 노드 NA 사이에 접속되고 또한 그의 게이트가 내부 노드 NB에 접속되는 P채널 MOS 트랜지스터(908d)와, 출력 전원 노드와 내부 노드 NB 사이에 접속되고 또한 그의 게이트가 내부 노드 NA에 접속되는 P채널 MOS 트랜지스터(908e)를 포함한다. 내부 노드 NB로부터 이 레벨 변환 회로(908)의 출력 신호 SOUT가 생성된다.
신호 SIN이 H 레벨일 때에는, MOS 트랜지스터(908b)가 온 상태, MOS 트랜지스터(908c)가 오프 상태로 된다. 따라서, 내부 노드 NA가 MOS 트랜지스터(908b)를 거쳐서 방전되어, 그의 전압 레벨이 저하하며, 따라서 MOS 트랜지스터(908e)가 온 상태로 되어 내부 노드 NB를 충전하고, 내부 노드 NB의 전압 레벨을 출력 전원 전압 VDDQ 레벨로 상승시킨다.
내부 노드 NB가 출력 전원 전압 레벨에 도달하면, MOS 트랜지스터(908d)는 오프 상태로 된다. 따라서, 주변 전원 전압 VDDP 레벨의 신호 SIN이 출력 전원 전압 VDDQ 레벨의 신호 SOUT로 변환된다.
한편, 신호 SIN이 L 레벨일 때에는, MOS 트랜지스터(908b)가 오프 상태, MOS 트랜지스터(908c)가 온 상태로 된다. 이 상태에서는 내부 노드 NB가 MOS 트랜지스터(908c)를 거쳐서 방전되어, 그의 전압 레벨이 저하한다. 따라서, MOS 트랜지스터(908d)가 온 상태로 되어, 내부 노드 NA를 출력 전원 전압 VDDP 레벨로까지 충전하며, 이에 따라 MOS 트랜지스터(908e)가 오프 상태로 된다. 따라서, 이 상태에서는 내부 노드 NB로부터의 신호 SOUT가 L 레벨로 된다.
상술한 바와 같이, 이 레벨 변환 회로(908)는 진폭이 주변 전원 전압 VDDP 레벨인 신호 SIN을 진폭이 VDDQ 레벨인 신호로 변환하고, 논리 레벨의 변환은 실행하고 있지 않다.
이 레벨 변환 회로(908)를 이용하는 것에 의해, 내부의 회로를 주변 전원 전압 VDDP 레벨로 구동하고, 또한 출력 버퍼 회로(912)에서 출력 전원 전압 레벨의 신호를 생성할 수 있다.
또, 주변 전원 전압 VDDP가 외부 전원 전압 EXVDD와 동일한 경우에 있어서, 출력 전원 전압 VDDQ보다 높은 경우에는, 출력 버퍼 회로(912)에 인가되는 신호의 진폭을 출력 전원 전압 레벨로 변환하여, 그의 상승 및 하강 특성을 동일하게 한다. 이것에 의해, 출력 버퍼 회로(912)의 출력 노드 구동시의 상승/하강 특성을 동일하게 하는 것을 도모한다.
도 14는 데이터 처리 시스템의 구성의 일 예를 개략적으로 도시한 도면이다. 도 14에 도시하는 처리 시스템에서는 처리 장치(950)와, 이 처리 장치(950)가 사용하는 데이터를 저장하는 반도체 기억 장치(952)와, 반도체 기억 장치(952)와는 다른 메모리(954)가 버스(956)를 거쳐서 상호 접속된다.
처리 장치(950)는 전원 전압 VDDL 및 VDDQ를 동작 전원 전압으로서 수취한다. 반도체 기억 장치(952)는 전원 전압 EXVDD 및 VDDQ를 동작 전원 전압으로서 수취한다. 메모리(954)는 전원 전압 VDDL을 동작 전원 전압으로서 수취한다. 처리 장치(950)가 버스(956)를 거쳐서 반도체 기억 장치(952)로 데이터를 전달하는 경우, 출력 전원 전압 VDDQ에 따라서 신호를 전송하여, 반도체 기억 장치(952)와의 신호의 인터페이스를 조정한다.
이러한 데이터 처리 시스템에서, 반도체 기억 장치(952)로 장기간에 걸쳐 액세스하지 않은 경우, 처리 장치(950)는 도시하지 않은 전원 관리 장치를 거쳐서 적어도 반도체 기억 장치(952)에 대한 외부 전원 전압 EXVDD의 공급을 정지시킨다. 처리 장치(950)는 메모리(954)의 기억 데이터를 이용하여 처리를 실행한다.
따라서, 버스(956)를 거쳐서, 메모리(954)와 처리 장치(950) 사이에서 데이터/신호가 전송되기 때문에, 반도체 기억 장치(952)는 출력 전원 전압 VDDQ가 투입된 상태에서 외부 전원 전압 EXVDD의 공급이 정지된 경우에도, 도 12에 도시하는 출력 버퍼 회로(912)가 출력 하이 임피던스 상태를 유지하는 것이 요구된다. MOS 트랜지스터의 경우, 그의 게이트-소스간 전압이 임계값 전압의 절대값 이하로 되면, 오프 상태로 된다. 따라서, 예를 들면 도 13에 도시하는 구성에서, 외부 전원 전압 EXVDD로부터 생성되는 주변 전원 전압 VDDP가 외부 전원 전압 EXVDD의 공급 정지에 따라서 그의 전압 레벨이 저하하더라도, 그의 대기 상태시에 H 레벨로 설정되어 있는 신호 SIN이 접지 전압 레벨까지 방전되지 않고, 신호 SIN이 중간 전압 레벨로 유지되며, 또 마찬가지로 인버터(908a)의 출력 신호도 중간 전압 레벨로 유지되는 경우가 있다.
이 경우, 레벨 변환 회로(908)에서, MOS 트랜지스터(908b, 908c)가 모두 온 상태로 되거나 또는 모두 오프 상태로 된 경우, 이 내부 노드 NA 및 NB의 전압 레벨이 부정(不定, uncetain) 상태로 되고, 이 레벨 변환 회로(908)의 출력 신호 SOUT가 출력 전원 전압 VDDQ 레벨로 유지되지 않고, 중간 전압 레벨로 유지되는 상태가 발생한다. 이러한 상태가 발생하면, 출력 버퍼 회로(912)에서 MOS 트랜지스터 PQ가 출력 노드(920)로 전류를 공급하는 것을 생각할 수 있다.
마찬가지로 또, 도 12에서 외부 전원 전압 EXVDD의 공급이 정지되더라도 인버터(910)의 출력 신호가 완전히 접지 전압 레벨로 방전되지 않고, 레벨 변환 회로(909)의 출력 신호가 중간 전압 레벨로 부상되며, 이에 따라 인버터 회로(910)의 출력 신호가 중간 전압 레벨로 유지되는 상태로 되어, 방전용 MOS 트랜지스터가 온 상태로 되는 상태가 발생한다. 따라서, 이 상태에서도 출력 버퍼 회로(912)에서, MOS 트랜지스터 NQ가 온 상태로 되어 출력 노드(920)를 접지 전압 레벨로 구동하고, 이 출력 버퍼 회로(912)는 출력 하이 임피던스 상태로는 되지 않는다.
이 반도체 기억 장치(952)에서, 출력 버퍼 회로(912)가 하이 임피던스 상태와는 다른 상태로 설정된 경우, 메모리(954)와 처리 장치(950) 사이에서 전송되는 신호/데이터에 대해서, 이 외부 버퍼 회로(912)가 출력하는 데이터가 악영향을 미쳐, 정확하게 처리 장치(950)와 메모리(954) 사이에서 신호/데이터를 전송할 수 없게 된다고 하는 문제가 발생한다.
또, 이 처리 장치(950)와 반도체 기억 장치(952)의 버스(956)를 거쳐서 접속되고, 메모리(954)와는 다른 버스를 거쳐서 처리 장치(950)와 메모리(954)가 접속되는 경우에서도, 이 처리 장치(950)와 반도체 기억 장치(952)를 접속하는 버스의 신호선이 출력 전원 전압 VDDQ와 다른 전압 레벨로 종단되어 있는 경우에 있어서, 출력 버퍼 회로(912)가 출력 하이 임피던스 상태와는 다른 상태로 설정되어 있는 경우에는, 이 출력 버퍼 회로(912)와 종단 전압원 사이에서 전류가 흘러, 소비 전류가 증대한다고 하는 문제가 발생한다.
본 발명의 목적은 외부 전원 전압이 출력 전원 전압을 공급한 상태에서 차단되는 경우에도, 확실하게 출력 버퍼 회로를 출력 하이 임피던스 상태로 유지할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 제 1 관점에 따른 반도체 장치는, 제 1 전원 전압을 동작 전원 전압으로서 수취하여, 적어도 내부 신호에 따라서 제 1 출력 구동 신호를 생성하는 제 1 출력 구동 신호 생성 회로와, 제 2 전원 전압을 동작 전원 전압으로서 수취하여, 제 1 출력 구동 신호를 래치하고 또한 전송하는 제 1 래치 회로와, 제 2 전원 전압을 동작 전원 전압으로서 수취하여, 제 1 래치 회로의 출력 신호에 따라서 출력 노드를 구동하는 제 1 출력 트랜지스터를 포함한다.
본 발명의 제 2 관점에 따른 반도체 장치는, 제 1 전원 전압을 동작 전원 전압으로서 수취하여, 인가된 신호에 따라서 제 1 신호를 생성하는 제 1 회로와, 제 2 전원 전압을 동작 전원 전압으로서 수취하여, 제 1 회로로부터의 제 1 신호를 수취하여 제 2 신호를 제 1 신호에 따라 발생하는 제 2 회로를 구비한다. 이 제 2 회로는 입력부에서 제 1 신호를 수취하여 상기 입력부의 신호 전압을 래치하는 래치 회로를 포함한다.
제 2 전원 전압을 동작 전원 전압으로서 수취하는 래치 회로를 마련하고, 이 래치 회로의 출력 신호에 따라서 출력 트랜지스터 또는 출력 구동 회로를 구동함으로써, 제 1 전원 전압의 공급이 차단된 경우에도, 래치 회로는 이 제 1 전원 전압 차단 직전의 상태를 래치하고 있으며, 확실하게 출력 트랜지스터 및 출력 구동 트랜지스터를 제 1 전원 전압 차단 직전의 상태로 유지하여, 출력 하이 임피던스 상태를 유지할 수 있다. 이것에 의해, 제 1 전원 전압 공급 차단시에는 확실하게 출력 회로를 출력 하이 임피던스 상태로 설정할 수 있어, 외부 버스에서 신호/데이터의 충돌이 발생하는 것을 방지할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 출력 회로의 구성을 개략적으로 도시한 도면이다. 도 1에 있어서, 출력 회로(903)는, NAND 회로(906)의 출력 신호를 수신하는 인버터 회로(1)와, 인버터 회로(1)의 출력 신호를 수신하는 인버터 회로(2)와, 인버터 회로(2)의 출력 신호가 H 레벨일 때에 도통하여 인버터 회로(2)의 입력 노드 ND를 접지 전압 레벨로 구동하는 N채널 MOS 트랜지스터(3)와, 게이트 회로(907)의 출력 신호를 수신하는 인버터 회로(4)와, 인버터 회로(4)의 출력 신호를 수신하는 인버터 회로(5)와, 인버터 회로(5)의 출력 신호가 H 레벨일 때 도통하여 노드 NF를 접지 전압 레벨로 유지하는 N채널 MOS 트랜지스터(6)와, 인버터 회로(6)의 출력 신호를 수신하는 인버터 회로(7)와, 인버터 회로(2, 7)의 출력 신호에 따라서 출력 노드(920)를 구동하는 출력 버퍼 회로(912)를 포함한다.
NAND 회로(906)는 종래와 마찬가지로, 주변 전원 전압 VDDP를 동작 전원 전압으로서 수취하여, 내부 판독 회로(905)로부터의 내부 판독 데이터 RD와 판독 허가 신호 OEM을 입력 신호로서 수신한다.
게이트 회로(907)는 내부 판독 데이터 RD와 판독 허가 신호 OEM을 입력 신호로서 수취하고, 또한 주변 전원 전압 VDDP를 동작 전원 전압으로서 수취한다.
이 주변 전원 전압 VDDP는 외부 전원 전압 EXVDD와 동일한 전압 레벨이더라도 되고, 또 외부 전원 전압 EXVDD를 강압하여 생성되더라도 된다. 도 1에 나타내는 실시예의 설명에서는 주변 전원 전압 VDDP가 외부 전원 전압 EXVDD를 강압하여 생성되는 경우에 대해서 설명한다.
인버터 회로(2)의 출력 신호가 출력 버퍼 회로(912)에 포함되는 P채널 MOS 트랜지스터 TP의 게이트에 인가되고, 인버터 회로(7)의 출력 신호가 출력 버퍼 회로(912)에 포함되는 N채널 MOS 트랜지스터 TN의 게이트에 인가된다.
인버터 회로(1, 4)는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하여, 각각 NAND 회로(906) 및 게이트 회로(907)의 출력 신호를 반전한다. 주변 전원 전압 VDDP가 외부 전원 전압 EXVDD와 전압 레벨이 다른 경우에는, 이들 인버터 회로(1, 4)는 레벨 변환 기능을 갖거나, 또는 그들의 전단에 레벨 변환 회로가 배치된다.
또한, 인버터 회로(1, 4)는 동작 전원 전압으로서 주변 전원 전압 VDDP를 수취하더라도 된다. 여기서는 외부 전원 전압 EXVDD의 공급 차단시에의 내부 신호의 부정 상태에 대해서 설명하며, 이 외부 전원 전압에 대응하는 내부 전원 전압을 동작 전원 전압으로서 수취하는 회로와 출력 전원 전압 VDDQ를 동작 전원 전압으로서 수취하는 회로의 경계부에서의 신호의 안정화를 설명하기 위해서, 인버터 회로(1, 4)는 동작 전원 전압으로서 외부 전원 전압 EXVDD를 수취하도록 나타낸다.
인버터 회로(2, 5, 7)는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 수취한다. 내부 판독 회로(905)는 주변 전원 전압 VDDP를 동작 전원 전압으로서 수취한다.
지금, 도 2에 도시하는 바와 같이, 출력 전원 전압 VDDQ가 공급된 상태에서 외부 전원 전압 EXVDD의 공급을 정지시키는 상태를 생각한다. 여기서, 외부 전원 전압 EXVDD의 공급 정지는 반도체 기억 장치가 대기 상태일 때에 실행된다.
주변 전원 전압 VDDP는 외부 전원 전압 EXVDD로부터 생성된다. 따라서, 이 외부 전원 전압 EXVDD의 공급이 정지되면, 이에 따라서 주변 전원 전압 VDDP의 전압 레벨이 저하한다. 이 주변 전원 전압 VDDP의 전압 레벨이, 구성 요소인 MOS 트랜지스터의 임계값 전압 레벨 정도까지 저하하면, 주변 전원 전압 VDDP를 동작 전원 전압으로서 수취하는 회로가 동작 불능 상태로 되고, 내부 판독 데이터 RD 및 출력 허가 신호 OEM 등을 출력하는 주변 회로의 출력 신호의 전압 레벨이 부정 상태로 된다. 예를 들면, NAND 회로(906, 907)에서, 입력 신호의 전압 레벨이 그들의 구성 요소인 N채널 MOS 트랜지스터의 임계값 전압 레벨에 도달하면, 온 상태의 N채널 MOS 트랜지스터의 게이트에 인가되는 신호의 전압 레벨이 임계값 전압 레벨 정도로 되고, 온 상태의 N채널 MOS 트랜지스터는 오프 상태로 되며, 이들 NAND 회로(906) 및 게이트 회로(907)의 출력 신호가 부정 상태로 된다.
이 부정 상태의 출력 신호에 따라서, 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하는 인버터 회로(1, 4)에서도 마찬가지로, 그 입출력 신호의 전압 레벨이 부정 상태로 된다.
대기 상태에서는 인버터 회로(2) 및 MOS 트랜지스터(3)에 의해, 이 인버터 회로(1)의 출력 노드 ND는 접지 전압 레벨로 유지되어 있고, 또 인버터 회로(5) 및 MOS 트랜지스터(6)에 의해 인버터 회로(4)의 출력 노드 NF는 L 레벨로 설정되어 있다. 따라서, 이 상태에서, 외부 전원 전압 EXVDD의 공급이 차단되어, 인버터 회로(1, 4)의 입력 노드의 전압이 부정 상태로 되더라도, 출력 전원 전압 VDDQ는 공급되고 있기 때문에, 인버터(2) 및 MOS 트랜지스터(3)에 의해 노드 ND는 접지 전압 레벨로 유지되고, 또 노드 NF는 인버터 회로(5) 및 MOS 트랜지스터(6)에 의해 접지 전압 레벨로 유지된다. 따라서, NAND 회로(906), 인버터 회로(1), 게이트 회로(907) 및 인버터 회로(4)가 외부 전원 전압 EXVDD의 공급 차단에 의해 동작 불능 상태로 되더라도, 확실하게 내부 노드 ND 및 NF를 접지 전압 레벨로 유지할 수 있다.
이 상태에서, 인버터 회로(2)의 출력 노드 NE의 전압 레벨은 H 레벨이고, 또 인버터 회로(5)의 출력 신호를 수신하는 인버터 회로(7)의 출력 노드 NG의 전압 레벨은 L 레벨이며, 출력 버퍼 회로(912)에서 MOS 트랜지스터 TP 및 TN은 모두 오프상태로 되어, 외부 전원 전압 EXVDD의 공급 차단시에도 출력 버퍼 회로(912)를 하이 임피던스 상태로 유지할 수 있다.
또한, 도 1에 있어서, 인버터 회로(1, 4)는 출력 전원 전압 VDDQ 레벨의 진폭의 신호를 생성하는 레벨 변환 기능을 갖는 인버터 회로이더라도 무방하다. 이 구성에 있어서도, NAND 회로(906) 및 게이트 회로(907)의 출력 신호가 부정 상태로 되면, 레벨 변환 회로의 입력 신호가 부정 상태로 되고, 레벨 변환 회로의 출력 신호가 부정 상태로 된다. 이 경우에서도, 다음 단의 인버터 및 MOS 트랜지스터로 구성되는 래치 회로에 의해 레벨 변환 회로의 출력 노드를 대기 상태의 전압 레벨로 유지함으로써, 확실하게 출력 버퍼 회로를 외부 전원 전압 EXVDD의 공급 차단시에 출력 하이 임피던스 상태로 설정할 수 있다.
또, 인버터 회로(1, 4)는 주변 전원 전압 VDDP를 동작 전원 전압으로서 수취하고 있는 경우에도, 이 주변 전원 전압 VDDP는 외부 전원 전압의 강압 전압이며, 마찬가지의 작용 효과를 얻을 수 있다.
(변경예 1)
도 3은 본 발명의 실시예 1의 변경예의 구성을 개략적으로 도시한 도면이다. 도 3에 도시하는 구성에서는 외부 전원 전압 EXVDD를 주변 회로를 동작시키기 위한 동작 전원 전압으로서 공급한다. 즉, 외부 전원 전압 EXVDD가 주변 전원 전압 VDDP로서 인가되는 경우의 전원 전압의 분포를 확인을 위해 나타낸다. 예를 들면, 외부 전원 전압 EXVDD가 2.5V이고, 출력 전원 전압 VDDQ가 1.8V인 경우에는, 외부 전원 전압 EXVDD가 주변 회로에 대해서 동작 전원 전압으로서 인가된다.
내부 판독 회로(10)가 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하여, 외부 전원 전압 EXVDD 레벨의 내부 판독 데이터 RD를 생성한다. 출력 허가 신호 OEM과 내부 판독 데이터 RD를 수신하는 NAND 회로(11)도 그의 동작 전원 전압으로서 외부 전원 전압 EXVDD를 수취한다. 내부 판독 데이터 RD와 출력 허가 신호 OEM을 수신하는 게이트 회로(12)도 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취한다. NAND 회로(11)의 출력 신호를 수신하는 인버터 회로(13)는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하고, 또 게이트 회로(12)의 출력 신호를 수신하는 인버터 회로(14)도 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취한다. 이 경우, 인버터 회로(13, 14)는 레벨 변환 기능은 갖고 있지 않다. 이 도 2에 도시하는 출력 회로(903)의 다른 구성은 도 1에 도시하는 출력 회로(903)의 구성과 동일하며, 대응하는 부분에는 동일한 참조 번호를 부여하고 그 상세 설명은 생략한다.
도 2에 도시하는 바와 같이, 외부 전원 전압 EXVDD가 내부 회로의 동작 전원 전압으로서 사용되는 경우에서, 외부 전원 전압 EXVDD의 공급이 차단되어, 인버터 회로(13, 14)의 출력 신호가 부정 상태로 되는 경우에도, 도 1에 도시하는 구성과 마찬가지로, 인버터 회로(2) 및 MOS 트랜지스터(3)에 의해 노드 ND는 대기 상태시의 전압 레벨(접지 전압 레벨)로 유지되고, 또 노드 NF가 인버터 회로(5) 및 MOS 트랜지스터(6)에 의해 대기 상태시의 전압 레벨로 유지된다.
따라서, 외부 전원 전압 EXVDD가 내부 회로의 동작 전원 전압으로서 사용되는 경우에도, 인버터 회로(2) 및 MOS 트랜지스터(3)로 구성되는 래치 회로 및 인버터 회로(5) 및 MOS 트랜지스터(6)로 구성되는 래치 회로가 각각 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하는 인버터 회로(13, 14)의 출력부에 마련함으로써, 확실하게 출력 전원 전압 VDDQ가 공급된 상태에서 외부 전원 전압 EXVDD의 공급이 차단되더라도, 출력 버퍼 회로(912)를 출력 하이 임피던스 상태로 유지할 수 있다.
이상과 같이 본 발명의 실시예 1에 따르면, 외부 전원 전압에 관련되는 전원 전압을 동작 전원 전압으로서 수취하는 회로의 출력단에 출력 전원 전압을 동작 전원 전압으로서 수취하는 래치 회로를 배치하고 있어, 출력 전원 전압 공급시에 외부 전원 전압 EXVDD의 공급이 차단되더라도, 확실하게 출력 버퍼 회로를 출력 하이 임피던스 상태로 유지할 수 있다.
(실시예 2)
도 4는 본 발명의 실시예 2에 따른 출력 회로의 구성을 도시한 도면이다. 도 4에서는 외부 전원 전압 EXVDD가 내부 회로를 동작하는 주변 전원 전압으로서 이용된다.
출력 버퍼 회로(912)의 P채널 MOS 트랜지스터 TP를 구동하기 위해서, 내부 판독 데이터 RD와 출력 허가 신호 OEM을 수신하는 NAND 회로(11)와, NAND 회로(11)의 출력 신호를 수신하는 인버터 회로(13)와, 인버터 회로(13)의 출력 신호를 수신하는 인버터 회로(2)가 마련된다. 인버터 회로(2)의 출력 신호에 따라서, 인버터 회로(2)의 입력 노드 ND를 접지 전압 레벨로 유지하기 위해서 N채널 MOS 트랜지스터(3)가 마련된다. 도 4에 도시하는 P채널 MOS 트랜지스터 TP를 구동하는 부분의 구성은 도 3에 도시하는 구성과 동일하다.
출력 버퍼 회로(912)에 포함되는 N채널 MOS 트랜지스터 TN을 구동하기 위해서, 내부 판독 데이터 RD와 출력 허가 신호 OEM을 수신하는 게이트 회로(12)와, 게이트 회로(12)의 출력 신호에 따라서 MOS 트랜지스터 TN의 게이트를 구동하는 인버터 회로(20)가 마련된다. 이 인버터 회로(20)는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취한다. 출력 MOS 트랜지스터 TN의 게이트 전압을 도통시에 외부 전원 전압 EXVDD 레벨로 설정함으로써, 이 MOS 트랜지스터 TN의 전류 구동력을 크게 하여 고속으로 출력 노드를 방전한다.
이 N채널 MOS 트랜지스터 TN을 구동하기 위해서, 게이트 회로(12)의 출력 신호를 수신하는 인버터 회로(21)와, 인버터 회로(21)의 출력 신호를 수신하는 인버터 회로(22)와, 인버터 회로(22)의 출력 신호에 따라서 인버터 회로(20)의 출력 노드 NG를 접지 전압 레벨로 구동하는 N채널 MOS 트랜지스터(24)와, 인버터 회로(22)의 출력 신호에 따라서 인버터 회로(22)의 입력 노드 NH를 접지 전압 레벨로 유지하는 N채널 MOS 트랜지스터(23)가 더 마련된다.
이 도 4에 도시하는 구성에서는 인버터 회로(2)와 MOS 트랜지스터(3)에 의해 래치 회로가 구성된다. 따라서, 대기 상태시에 외부 전원 전압 EXVDD의 공급이 정지되더라도, 상기한 실시예 1의 경우와 마찬가지로 인버터 회로(2)와 MOS 트랜지스터(3)에 의해, 인버터 회로(2)의 출력 노드 NE는 출력 전원 전압 VDDQ 레벨로 유지할 수 있다.
게이트 회로(12), 인버터 회로(20, 21)는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하고, 인버터 회로(22)는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 수취한다. 따라서, 외부 전원 전압 EXVDD의 공급이 차단되더라도, 인버터 회로(22)와 MOS 트랜지스터(23)에 의해, 인버터 회로(22)의 입력 노드 NH는 접지 전압 레벨로 유지되고, 이 인버터 회로(22)의 출력 노드 NI는 출력 전원 전압 VDDQ 레벨로 유지된다. 따라서, MOS 트랜지스터(24)는 온 상태를 유지하고, 노드 NG가 인버터 회로(20)의 출력 신호의 상태에 관계없이 접지 전압 레벨로 유지되며, 출력 버퍼 회로(912)의 MOS 트랜지스터 TN은 확실하게 오프 상태로 유지된다.
이 도 4에 도시하는 구성에서는, 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하는 인버터 회로(21)의 출력에, 출력 전원 전압 VDDQ를 동작 전원 전압으로서 수취하는 래치 회로를 배치함으로써, 출력 버퍼 회로(912)에 포함되는 P채널 MOS 트랜지스터 TP 및 N채널 MOS 트랜지스터 TN을 모두 오프 상태로 유지할 수 있어, 출력 노드(920)를 출력 하이 임피던스 상태로 설정할 수 있다.
또한, 상술한 구성에서, 도 1에 도시하는 구성과 마찬가지로, 주변 전원 전압 VDDP가 외부 전원 전압 EXVDD로부터 생성되어, 이 주변 회로의 동작 전원 전압으로서 이용되더라도 된다. 이 주변 전원 전압 VDDP를 동작 전원 전압으로서 이용하는 구성인 경우, 도 4에 도시하는 인버터 회로(20)를 제외한 회로에 대해서 외부 전원 전압 EXVDD 대신에 주변 전원 전압 VDDP가 인가된다. 단, 인버터 회로(13, 20, 21)가 레벨 변환 기능을 갖는 인버터로 구성된다.
이 주변 전원 전압 VDDP를 외부 전원 전압을 강압하여 생성하는 구성에서도, 주변 전원 전압 VDDP가 외부 전원 전압 EXVDD로부터 생성되기 때문에, 마찬가지로 회로에 의해 부정 상태로 될 가능성이 있는 신호를 확정 상태의 신호로 유지할 수 있다.
이상과 같이 본 발명의 실시예 2에 따르면, 출력 노드를 접지 전압 레벨로 방전하는 MOS 트랜지스터의 게이트를 외부 전원 전압 EXVDD 레벨의 진폭의 신호에 의해 구동하는 구성에서도, 출력 노드 방전용 MOS 트랜지스터 TN의 게이트를 접지 전압 레벨로 구동하는 경로에, 출력 전원 전압을 동작 전원 전압으로서 수취하는 래치 회로를 배치함으로써, 외부 전원 전압 EXVDD의 공급 차단시에 있어서도, 방전용 MOS 트랜지스터를 확실하게 오프 상태로 유지할 수 있어, 확실하게 출력 버퍼 회로를 출력 하이 임피던스 상태로 설정할 수 있다.
(실시예 3)
도 5는 본 발명의 실시예 3에 따른 래치 회로의 구성을 개략적으로 도시한 도면이다. 이 도 5에 도시하는 래치 회로는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하는 인버터 IV1의 출력 신호를 래치한다. 이 래치 회로는, 출력 전원 전압 VDDQ를 동작 전원 전압으로서 수취하여 인버터 IV1의 출력 신호를 반전하는 인버터 회로 IV2와, 인버터 회로 IV2의 출력 신호에 따라서 이 인버터 회로 IV2의 입력 노드 NJ를 접지 전압 레벨로 구동하는 N채널 MOS 트랜지스터 QN을 포함한다. 이 인버터 회로 IV2 및 N채널 MOS 트랜지스터 QN은 도 1∼도 3에 도시하는 래치 회로를 총칭해서 나타낸다.
전단의 인버터 회로 IV1 및 이 인버터 회로 IV1의 전단의 회로는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취한다. 따라서, 외부 전원 전압 EXVDD가 N채널 MOS 트랜지스터의 임계값 전압 Vth 레벨로 저하하면, 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취하는 회로 부분은 동작 불능 상태로 된다. 즉, CMOS 회로에서, 동작 전원 전압이 구성 요소인 MOS 트랜지스터의 임계값 전압 이상으로 상승하지 않으면, 동작 전류가 흐르는 경로가 형성되지 않아 동작할 수가 없다.
예를 들면, CMOS 인버터 회로의 출력 신호가 H 레벨일 때에 전원이 차단된 경우, 그 방전용 N채널 MOS 트랜지스터는 오프 상태에 있어 방전 동작을 실행하지 않는다. 한편, P채널 MOS 트랜지스터는, 이 상태에서, 게이트-소스간 전압이 그의 임계값 전압으로 되면 오프 상태로 된다. 그의 출력 신호가 전원 전압의 전압 레벨에 따라서 저하하더라도, P채널 MOS 트랜지스터의 임계값 전압의 절대값 이하로는 저하하지 않는다.
또, CMOS 인버터 회로의 출력 신호가 L 레벨일 때에 전원이 차단되면, 그의 입력 신호의 전압 레벨의 저하 속도가 동작 전원 전압의 전압 저하 속도보다 빠른 경우, P채널 MOS 트랜지스터가 온 상태로 되어 출력 신호의 전압 레벨을 상승시키고, N채널 MOS 트랜지스터가 오프 상태로 되어 이 출력 신호의 전압 상승을 방전시킬 수가 없다. 또 이 때, P채널 MOS 트랜지스터가 게이트-소스간 전압이 그의 임계값 전압의 절대값으로 되고, 오프 상태로 되더라도 그의 출력 신호는 동작 전원으로부터 분리되어 있기 때문에, 동작 전원 전압과 함께 저하할 수 없어, 출력 신호가 전압 레벨이 부상한 상태로 된다.
따라서, 전원 전압 EXVDD의 저하 속도와 인버터 IV1의 입출력 신호의 변화 속도의 관계로부터, 인버터 회로 IV1의 출력 신호는 최대, 그의 구성 요소인 MOS 트랜지스터의 임계값 전압의 절대값(이하, 간단히 임계값 전압이라고 함) Vth 레벨에 도달하는 것이 생각된다. 인버터 회로 IV2를 비율 회로(ratio circuit)로 구성하고, 인버터 IV1의 출력 노드 NJ의 신호 전압이 임계값 전압 Vth 레벨이더라도, 확실하게 출력 전원 전압 VDDQ의 전압 레벨의 신호를 출력하도록, 그의 구성 요소인 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터의 사이즈(β비)를 조정한다.
즉, 도 6에 도시하는 바와 같이, 일반적으로, CMOS 인버터 회로에서는, 그의 입력 논리 임계값이 동작 전원 전압의 1/2의 전압 레벨로 설정되고, 무비율 회로(ratioless circuit)로 구성되는 경우가 많다. 이 경우, 출력 전원 전압 VDDQ가 1.8V이면, 입력 논리 임계값은 VDDQ/2로서, 0.9V로 된다. 임계값 전압 Vth가 0.8V이면, 도 6의 곡선 A로 나타내는 바와 같이, 이 입력 신호 IN이 임계값 전압 Vth 레벨을 조금 초과하면, 급속히 그의 출력 신호 OUT의 전압 레벨이 저하한다. 예를 들면, 인버터 회로 IV1의 출력 신호에 따라서, 인버터 IV2의 출력 신호가 급격히 저하하여, 예를 들면 출력 전원 전압 VDDQ의 1/2의 전압 레벨로 저하한 경우, N채널 MOS 트랜지스터 QN의 임계값 전압과 가까운 전압 레벨로 인버터 회로 IV2의 출력 신호의 전압 레벨이 저하하고, MOS 트랜지스터 Q2를 충분히 온 상태로 할 수 없고, 노드 NJ를 접지 전압 레벨로 유지할 수 없게 될 우려가 있다.
또, 이러한 중간 전압 레벨로 노드 NJ가 유지된 경우, 인버터 회로 IV2에서는 관통 전류가 흐른다. 따라서, 이 인버터 회로 IV2를 비율 회로로 구성하고, 그의 입력 논리 임계값을 높게 하며, 도 6에서 곡선 B로 나타내는 바와 같이, 입력 신호(노드 NJ의 신호 전압)가 임계값 전압 Vth 레벨이더라도, 확실하게 출력 전원 전압 VDDQ 레벨의 전압을 출력하도록 구성한다.
일반적으로, 입력 논리 임계값 VT와 구성 요소인 MOS 트랜지스터의 사이즈는 통상 다음 식으로 표시된다.
여기서, Vthn 및 Vthp는 각각 N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터의 임계값 전압을 나타내고, βP 및 βN은 각각 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 사이즈(채널 폭과 채널 길이의 비 : W/L)에 의해 결정되는 계수이다.
계수 βP가 P채널 MOS 트랜지스터의 채널 폭과 채널 길이의 비로 결정되고, 계수 βN이 N채널 MOS 트랜지스터의 채널 폭과 채널 길이의 비로 결정되기 때문에, P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 사이즈를 조정하여, 그의 입력 논리 임계값을 통상보다 높게 설정한다. 이것에 의해, 노드 NJ의 전압 레벨이 전단의 외부 전원 전압 EXVDD를 수취하는 회로가 동작 불능 상태로 되어 상승하더라도, 확실하게 인버터 회로 IV2의 출력 신호를 출력 전원 전압 VDDQ 레벨로 설정할 수 있고, 이에 따라 MOS 트랜지스터 QN을 확실하게 온 상태로 설정하여, 노드 NJ를 접지 전압 레벨로 유지할 수 있다.
또한, 도 5에 도시하는 인버터 IV1은 동작 전원 전압으로서 외부 전원 전압 EXVDD를 수취하고 있다. 그러나, 이 인버터 IV1은 동작 전원 전압으로서 주변 전원 전압 VDDP를 수취하더라도 무방하다. 단, 이 경우에는 인버터 IV1의 다음 단에 레벨 변환 회로를 배치할 필요가 있다.
이상과 같이, 본 발명의 실시예 3에 따르면, 출력 전원 전압을 동작 전원 전압으로서 수취하는 래치 회로의 인버터를 비율 회로로 구성하고, 그의 입력 논리 임계값이 입력 신호가 MOS 트랜지스터의 임계값 전압 정도이더라도, L 레벨의 신호라고 판단하여 출력 전원 전압 VDDQ를 출력하도록 설정하고 있으며, 외부 전원 전압의 차단시에 래치 회로의 인버터의 입력 신호의 전압 레벨이 부상하더라도, 확실하게 그의 입력 신호가 L 레벨로 유지되어, 출력 버퍼 회로를 출력 하이 임피던스 상태로 유지할 수 있다.
(실시예 4)
도 7은 본 발명의 실시예 4에 따른 출력 회로의 구성을 도시한 도면이다. 이 도 7에 도시하는 구성에서는 외부 전원 전압 EXVDD가 내부 회로를 동작시키는 동작 전원 전압으로서 이용된다.
도 7에서, 출력 회로는 도 4에 도시하는 출력 회로와 이하의 점이 다르다. 즉, NAND 회로(11)의 출력 신호를 수신하는 인버터 회로(13) 대신에, 외부 전원 전압 투입 검출 신호 ZPOREX와 NAND 게이트(11)의 출력 신호를 수신하는 NOR 회로(30)가 마련된다. 이 NOR 회로(30)의 출력 신호가 래치 회로를 구성하는 인버터 회로(2)에 인가된다. 또, 게이트 회로(12)의 출력 신호를 수신하는 인버터 회로(21) 대신에, 외부 전원 전압 투입 검출 신호 ZPOREX와 게이트 회로(12)의 출력 신호를 수신하는 NOR 회로(32)가 마련된다. 이 NOR 회로(32)의 출력 신호가 래치 회로를 구성하는 인버터 회로(22)에 인가된다. 이 도 7에 도시하는 출력 회로의 다른 구성은 도 4에 도시하는 출력 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.
외부 전원 전압 투입 검출 신호 ZPOREX는 외부 전원 전압 EXVDD가 안정화할 때까지 외부 전원 전압 VDDEX와 동일한 전압 레벨을 유지하고, 외부 전원 전압 EXVDD가 안정화되면, L 레벨로 설정된다. 따라서, 이 외부 전원 전압 EXVDD의 투입시, NOR 회로(30, 32)는 외부 전원 전압 투입 검출 신호 EXVDD를 H 레벨이라고 판정하기 때문에, 그들의 출력 신호는 L 레벨로 설정되어 부정 상태로 되는 것을 방지할 수 있다. 외부 전원 전압 EXVDD가 안정화하면, 외부 전원 전압 투입 검출 신호 ZPOREX가 L 레벨로 되고, NOR 회로(30, 32)가 인버터 회로로서 동작한다.
이 외부 전원 전압 EXVDD의 투입시에는, 출력 전원 전압 VDDQ가 공급되어 있기 때문에, 인버터 회로(2)와 MOS 트랜지스터(3)에 의해 이 노드 ND는 접지 전압 레벨로 유지된다. 마찬가지로, 인버터 회로(22) 및 MOS 트랜지스터(23)에 의해, 노드 NH가 접지 전압 레벨로 유지된다. 외부 전원 전압 EXVDD의 투입시에도 이 NOR 회로(30, 32)의 출력 신호가 L 레벨로, 이 외부 전원 전압 투입 검출 신호 ZPOREX가 L 레벨로 될 때까지 L 레벨로 유지되고, 그 외부 전원 전압 EXVDD 투입시 NOR 회로(30, 32)의 출력 신호가 불안정(uncertain) 상태로 되어, 인버터 회로(20, 22)의 출력 신호에 악영향을 미치는 것을 방지할 수 있다.
따라서, 외부 전원 전압 차단 후에 다시 반도체 기억 장치로 액세스하기 위해서 외부 전원 전압 EXVDD가 투입되었을 때에 있어서, 출력 회로가 출력 하이 임피던스 상태와는 다른 상태로 이행하여, 외부 버스의 데이터/신호에 대해서 악영향을 미치는 것을 확실하게 방지할 수 있다.
도 8은 외부 전원 전압 투입 검출 신호를 생성하는 부분의 구성의 일 예를 도시한 도면이다. 도 8에 있어서, 외부 전원 투입 검출부는, 외부 전원 전압 EXVDD의 투입을 검출하는 전원 투입 검출 회로(40)와, 전원 투입 검출 회로(40)의 출력 신호 POR을 반전하는 인버터 회로(42)를 포함한다. 이 인버터 회로(42)는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 수취해서, 전원 투입 검출 회로(40)가 출력하는 전원 투입 검출 신호를 반전하여 외부 전원 전압 투입 검출 신호 ZPOREX를 생성한다.
도 9는 도 8에 도시하는 전원 투입 검출부의 동작을 도시한 신호 파형도이다. 이하, 도 9를 참조하여 도 8에 도시하는 외부 전원 투입 검출부의 동작에 대해서 간단히 설명한다.
외부 전원 전압 EXVDD가 투입되면, 그의 전압 레벨이 외부 전원선의 부하에 따라 서서히 상승한다. 전원 투입 검출 회로(40)는 주지의 구성을 갖고 있으며, 외부 전원 투입시에 외부 전원 전압의 전압 레벨의 상승에 따라서 그의 출력 신호가 조금 상승하고, 즉시 내부 회로(인버터 회로)에 의해 접지 전압 레벨의 L 레벨로 구동된다.
이 전원 투입 검출 회로(40)의 출력 신호 POR이 L 레벨인 동안, 인버터 회로(42)는 그 외부 전원 전압 투입 검출 신호 ZPOREX의 전압 레벨을 외부 전원 전압 EXVDD의 전압 레벨에 따라서 상승시킨다.
외부 전원 전압 EXVDD가 소정의 전압 레벨에 도달하거나 또는 안정화하면, 전원 투입 검출 회로(40)의 출력 신호 POR이 H 레벨로 상승하고, 이에 따라 인버터 회로(40)로부터의 외부 전원 전압 투입 검출 신호 ZPOREX가 L 레벨로 된다.
따라서, 이 외부 전원 전압 EXVDD의 투입시, 외부 전원 전압 투입 검출 신호 ZPOREX가 NOR 회로(30, 32)에 포함되는 N채널 MOS 트랜지스터의 임계값 전압을 초과하면, 확실하게 이 NOR 회로(30, 32)의 출력 신호를 L 레벨로 유지한다. 따라서, 전원 투입시에, NOR 회로(30, 32)의 출력 신호를 확실하게 L 레벨로 고정시킬 수 있고, 인버터 회로와 MOS 트랜지스터로 구성되는 래치 회로의 래치 신호 전압에 조금도 악영향을 미치지 않는다.
또, 상술한 설명에서는 외부 전원 전압 EXVDD가 주변 회로의 동작 전원 전압으로서 이용되고 있다. 그러나, 외부 전원 전압 EXVDD를 강압한 주변 전원 전압 VDDP가 주변 회로의 동작 전원 전압으로서 이용되더라도 된다. 이 구성의 경우, 도 7에서 괄호 안에 나타내는 바와 같이, 인버터 회로(20)를 제외한 회로의 외부 전원 전압 대신에 주변 전원 전압 VDDP가 동작 전원 전압으로서 인가된다. 이 주변 전원 전압 VDDP를 주변 회로의 동작 전원 전압으로서 이용하는 경우, 주변 전원 전압 VDDP의 투입을 검출하는 주변 전원 전압 투입 신호가 외부 전원 전압 투입 검출 신호 ZPOREX 대신에 이용되더라도 된다.
이상과 같이, 본 발명의 실시예 4에 따르면, 래치 회로 전단의 외부 전원 전압에 대응하는 전압을 동작 전원 전압으로서 수취하는 게이트 회로에 전원 전압 투입 검출 신호를 인가하고 있으며, 그의 게이트 회로의 출력 신호를 외부 전원 전압 투입시에 소정의 전압 레벨로 유지할 수 있고, 외부 전원 전압 투입시의, 래치 회로의 래치 조작에 악영향을 미치는 것을 방지할 수 있으며, 확실하게 외부 전원 전압 복귀시에도 출력 버퍼 회로를 출력 하이 임피던스 상태로 설정할 수 있다.
또한, 상술한 설명에서는 출력 전원 전압 VDDQ가 공급된 상태에서 외부 전원 전압이 재투입될 때의 동작에 대해서 설명하고 있다. 그러나, 시스템 리세트 등의 전원 투입시에, 먼저 출력 전원 전압 VDDQ가 투입되고, 다음에 외부 전원 전압 EXVDD가 투입되는 시퀀스에서도, 확실하게 출력 회로를 출력 하이 임피던스 상태로 초기화할 수 있고, 시스템 전체의 오동작 및 반도체 기억 장치의 오초기화 등을 확실하게 방지할 수 있다.
(실시예 5)
도 10은 본 발명의 실시예 5에 따른 출력 회로의 주요부의 구성을 개략적으로 도시한 도면이다. 도 10에서는 인버터 회로 IV2와 N채널 MOS 트랜지스터 QN에 의해 하프 래치(래치 회로)가 구성된다. 이 인버터 회로 IV2와 MOS 트랜지스터 QN으로 구성되는 래치 회로는 상술한 실시예 1∼실시예 4 중의 어느 한 부분의 래치 회로이더라도 된다. 래치 회로 전단에 내부 신호의 진폭을 출력 전원 전압 VDDQ 레벨로 변환하는 레벨 변환 회로(52)가 마련된다. 이 레벨 변환 회로(52)는 내부 전원 전압(주변 전원 전압) VDDP를 동작 전원 전압으로서 수취하는 전단 게이트 회로(50)의 출력 신호의 진폭을 변환한다. 즉, 내부 회로에는 출력 전원 전압 VDDQ보다 낮은 전압이 동작 전원 전압으로서 인가된다. 이 레벨 변환 회로(52)의 구성은 도 13에 도시하는 레벨 변환 회로의 구성과 동일하다. 레벨 변환 회로(52)의 입력 노드와 출력 노드 사이에, 게이트에서 출력 전원 전압 VDDQ를 수취하는 N채널 MOS 트랜지스터로 구성되는 전송 게이트(54)가 배치된다.
이 전송 게이트(54)는 임계값 전압 Vthn이 낮은 저임계값 전압 트랜지스터(L-Vth 트랜지스터)이다. 대기 상태시에는 인버터 회로 IV2와 MOS 트랜지스터 QN에 의해, 이 레벨 변환 회로(52)의 출력 노드 NK가 접지 전압 레벨로 유지된다.
이 상태에서 외부 전원 전압 EXVDD의 공급이 차단되고, 이에 따라 주변 전원 전압 VDD의 전압 레벨도 저하하고, 전단 게이트 회로(50)의 출력 신호의 전압 레벨이 부정 상태로 되는 경우에서도, 이 전송 게이트(54)가 레벨 변환 회로(52)의 출력 노드 NK의 전압(접지 전압 레벨)을 전단 게이트 회로(50)의 출력 노드(레벨 변환 회로(52)의 입력 노드)에 전달한다. 따라서, 도 13에 도시하는 레벨 변환 회로에서, 노드 NB가 레벨 변환 회로(52)의 출력 노드 NK에 상당하는 경우에, 이 전단 게이트 회로(50)의 출력 신호(SIN)가 부정 상태로 되고, MOS 트랜지스터(908b, 908c)가 불안정한 상태로 되며, 이 내부 노드(NA 및 NB)의 전압 레벨이 중간 전압 레벨로 변화하려고 하더라도, 이 인버터 회로 IV2 및 MOS 트랜지스터 QN에 의해 레벨 변환 회로(52)의 출력 노드 NK를 접지 전압 레벨로 할 수 있으며, 이 레벨 변환 회로(52)의 내부 노드의 상승을 억제할 수 있다.
또, 도 13에 도시하는 내부 노드 NA가 중간 전압 레벨로 될 가능성이 있는 경우에도, 전송 게이트(54)에 의해 도 13에 도시하는 신호 SIN을 접지 전압 레벨로 유지하고 있으며, 확실하게 도 13에 도시하는 MOS 트랜지스터(908b)를 오프 상태로 설정하고 있고, 내부 노드 NA를 출력 전원 전압 VDDQ 레벨로 유지할 수 있고, 이 레벨 변환 회로(52)를 확실하게 래치 상태로 유지할 수 있으며, 관통 전류가 발생하는 것을 방지할 수 있다. 또, 레벨 변환 회로(52)의 출력 신호가 중간 전압 레벨로 부상하여, 인버터 IV2에 관통 전류가 흐르는 것을 방지할 수 있다.
따라서, 내부 회로가 출력 전원 전압 VDDQ보다 전압 레벨이 낮은 주변 전원 전압 VDDP를 동작 전원 전압으로서 수취하여 동작하는 경우에서, 레벨 변환 회로(52)를 마련하는 구성에서도, 인버터 회로 IV2 및 MOS 트랜지스터 QN에 의해 구성되는 래치 회로에 의해서 확실하게 외부 전원 전압(주변 전원 전압)의 공급 차단시에 레벨 변환 회로(52)의 출력 신호가 불확정(uncertain) 상태로 되는 것을 방지할 수 있고, 확실하게 출력 버퍼 회로를 출력 하이 임피던스 상태로 설정할 수 있다.
또, 전송 게이트(54)에 의해 전단 게이트 회로(50)의 출력 신호가 부정 상태로 되는 것을 방지할 수 있다.
또, 상술한 설명에서는 외부 전원 전압의 차단시의 동작에 대해서 설명하고 있다. 그러나, 외부 전원 전압의 재투입시에도 확실하게 레벨 변환 회로(52)의 입출력 노드를 대기 상태시의 전압 레벨로 유지할 수 있다.
이 도 10에 도시하는 구성은 실시예 1∼실시예 4에 나타내는 구성에서, 주변 전원 전압이 외부 전원 전압을 강압하여 생성되어 주변 회로의 동작 전원 전압으로서 이용되는 구성에 대해서 적용 가능하다.
(다른 구성)
실시예 1∼실시예 5에서는, 인버터 회로와 MOS 트랜지스터로 구성되는 래치 회로는 그의 입력 노드를 접지 전압 레벨로 유지하고 있다. 그러나, 인버터 회로와 P채널 MOS 트랜지스터를 이용하여, 이 래치 회로가 출력 전원 전압 레벨로 그의 입력 노드의 전압 레벨을 유지하도록 구성되더라도 된다. 이 경우, 출력 버퍼 회로에서 P채널 MOS 트랜지스터 TP 및 N채널 MOS 트랜지스터 TN이 모두 오프 상태로 되도록 인버터의 단수를 조정할 필요가 있다.
또, 상술한 설명에서 반도체 기억 장치의 출력 회로의 구성에 대해서 설명하고 있다. 그러나, 일반적인 반도체 장치에서, 내부 회로가 외부 전원 전압에 관련되는 전원 전압을 동작 전원 전압으로서 이용하고, 출력 버퍼 회로가 전용의 전원 전압을 이용하는 구성이면, 본 발명은 적용 가능하다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
이상과 같이 본 발명에 의하면, 출력 회로에서 이용되는 출력 전원 전압과 내부 회로가 이용하는 외부 전원 전압을 수취하는 반도체 장치에서, 외부 전원 전압에 의존하는 전원 전압을 동작 전원 전압으로 하는 회로의 다음 단에, 출력 전원 전압을 동작 전원 전압으로 하는 래치 회로를 마련하고 있어, 확실하게 외부 전원 전압을 출력 전원 전압을 투입한 상태에서 차단하는 경우에 있어서도, 내부 노드를 대기 상태시로 유지할 수 있고, 출력 회로를 출력 하이 임피던스 상태로 설정할 수 있다.
도 1은 본 발명의 실시예 1에 따른 출력 회로의 구성을 도시한 도면,
도 2는 도 1에 도시하는 출력 회로의 동작을 도시한 신호 파형도,
도 3은 본 발명의 실시예 1의 변경예에 따른 출력 회로의 구성을 도시한 도면,
도 4는 본 발명의 실시예 2의 출력 회로의 구성을 도시한 도면,
도 5는 본 발명의 실시예 3에 따른 출력 회로의 주요부의 구성을 개략적으로 도시한 도면,
도 6은 도 5에 도시하는 인버터 회로의 입출력 특성을 개략적으로 도시한 도면,
도 7은 본 발명의 실시예 4에 따른 출력 회로의 구성을 도시한 도면,
도 8은 도 7에 도시하는 전원 투입 검출 신호를 발생하는 부분의 구성을 개략적으로 도시한 도면,
도 9는 도 8에 도시하는 전원 투입 검출부의 동작을 도시한 신호 파형도,
도 10은 본 발명의 실시예 5에 따른 출력 회로의 주요부의 구성을 개략적으로 도시한 도면,
도 11은 종래의 반도체 장치의 전체의 구성을 개략적으로 도시한 도면,
도 12는 도 11에 도시하는 출력 회로의 구성을 개략적으로 도시한 도면,
도 13은 도 12에 도시하는 레벨 변환 회로의 구성의 일 예를 도시한 도면,
도 14는 종래의 데이터 처리 시스템의 구성을 개략적으로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1, 2, 4, 5, 7 : 인버터 회로
3, 6 : N채널 MOS 트랜지스터
905 : 내부 판독 회로
906 : NAND 회로
907 : 게이트 회로
912 : 출력 버퍼 회로
920 : 출력 노드

Claims (3)

  1. 제 1 전원 전압을 동작 전원 전압으로서 수취하여, 적어도 내부 신호에 따라서 제 1 출력 구동 신호를 생성하는 제 1 출력 구동 신호 생성 회로와,
    상기 제 1 전원 전압과 독립적으로 인가되는 제 2 전원 전압을 동작 전원 전압으로서 수취하여, 상기 제 1 출력 구동 신호를 래치하고 또한 전송하는 제 1 래치 회로와,
    상기 제 2 전원 전압을 동작 전원 전압으로서 수취하여, 상기 제 1 래치 회로의 출력 신호에 따라서, 버스 신호선에 결합되는 주출력 노드를 구동하는 제 1 출력 트랜지스터
    를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전원 전압을 동작 전원 전압으로서 수취하여, 적어도 상기 내부 신호에 따라서 제 2 출력 구동 신호를 생성하는 제 2 출력 구동 신호 생성 회로와,
    상기 제 2 전원 전압을 동작 전원 전압으로서 수취하여, 상기 제 2 출력 구동 신호를 래치하고 또한 전송하는 제 2 래치 회로와,
    적어도 상기 제 2 래치 회로의 출력 신호에 따라서 상기 주출력 노드를 구동하는 출력 구동 회로를 구비하며,
    상기 주출력 노드의 구동시에, 상기 출력 구동 회로는 상기 제 1 출력 트랜지스터와 상보적으로 상기 주출력 노드를 상기 내부 신호에 따라서 구동하는
    반도체 장치.
  3. 제 1 전원 전압을 동작 전원 전압으로서 수취하여, 인가된 신호에 따라서 제 1 신호를 생성하는 제 1 회로와,
    상기 제 1 전원 전압과 독립적으로 인가되는 제 2 전원 전압을 동작 전원 전압으로서 수취하여, 상기 제 1 회로로부터의 상기 제 1 신호를 수신해서 제 2 신호를 상기 제 1 신호에 따라 발생하는 제 2 회로
    를 구비하되,
    상기 제 2 회로는 입력부에서 상기 제 1 신호를 수신하고 또한 상기 입력부의 신호 전압을 래치하는 래치 회로를 구비하는
    반도체 장치.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541158B1 (ko) * 2003-05-28 2006-01-10 주식회사 하이닉스반도체 출력 회로
US7190206B2 (en) * 2003-07-22 2007-03-13 Samsung Electronics Co., Ltd. Interface circuit and signal clamping circuit using level-down shifter
KR100599216B1 (ko) * 2005-07-11 2006-07-12 삼성전자주식회사 반도체 메모리 장치의 출력회로 및 데이터 출력방법
US7541835B1 (en) * 2005-12-08 2009-06-02 Nvidia Corporation Circuit technique to achieve power up tristate on a memory bus
US7619444B1 (en) * 2005-12-08 2009-11-17 Nvidia Corporation Circuit technique to prevent device overstress
US7391266B2 (en) * 2006-09-14 2008-06-24 International Business Machines Corporation Serial link output stage differential amplifier and method
US7522000B2 (en) * 2006-09-14 2009-04-21 International Business Machines Corporation Design structure for a serial link output stage differential amplifier
JP4987607B2 (ja) * 2007-07-25 2012-07-25 ルネサスエレクトロニクス株式会社 レベルシフト回路
US7663959B2 (en) * 2007-11-29 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Power up/down sequence scheme for memory devices
KR100945811B1 (ko) * 2008-08-08 2010-03-08 주식회사 하이닉스반도체 데이터 출력 회로
JP5447227B2 (ja) * 2010-06-29 2014-03-19 セイコーエプソン株式会社 回路装置及びシステム
US8675420B2 (en) 2011-05-26 2014-03-18 Micron Technology, Inc. Devices and systems including enabling circuits
JP6134536B2 (ja) * 2012-02-28 2017-05-24 株式会社メガチップス 出力装置
JP6838566B2 (ja) * 2016-01-22 2021-03-03 ソニー株式会社 送信装置、送信方法、および通信システム
US10191086B2 (en) * 2016-03-24 2019-01-29 Apple Inc. Power detection circuit
US10812138B2 (en) 2018-08-20 2020-10-20 Rambus Inc. Pseudo-differential signaling for modified single-ended interface
TWI730822B (zh) * 2020-06-22 2021-06-11 瑞昱半導體股份有限公司 應用在多個電源域的電路
US11264989B1 (en) 2020-08-07 2022-03-01 Kabushiki Kaisha Toshiba Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970013732A (ko) * 1995-08-18 1997-03-29 김광호 멀티파워를 사용하는 데이타 출력버퍼
JPH09139078A (ja) * 1991-09-24 1997-05-27 Samsung Electron Co Ltd データ出力バッファ
KR970055506A (ko) * 1995-12-29 1997-07-31 김주용 혼합 전압 입력 버퍼
KR19980044105A (ko) * 1996-12-05 1998-09-05 김광호 반도체장치의 전원제어회로
KR19990002972A (ko) * 1997-06-24 1999-01-15 윤종용 반도체장치의 내부 전원 제어회로

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5891680A (ja) * 1981-11-26 1983-05-31 Fujitsu Ltd 半導体装置
JP2982196B2 (ja) * 1990-02-06 1999-11-22 日本電気株式会社 異電源インターフェース回路
JPH10209853A (ja) * 1997-01-27 1998-08-07 Sony Corp レベルシフト回路
JPH10285013A (ja) * 1997-04-08 1998-10-23 Mitsubishi Electric Corp 出力バッファ回路
US5864244A (en) * 1997-05-09 1999-01-26 Kaplinsky; Cecil H. Tristate buffer circuit with transparent latching capability
JP2001006369A (ja) 1999-06-21 2001-01-12 Nec Corp 半導体インターフェースシステム及び半導体メモリ回路
KR100308792B1 (ko) * 1999-09-28 2001-11-02 윤종용 레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법
JP3502330B2 (ja) * 2000-05-18 2004-03-02 Ｎｅｃマイクロシステム株式会社 出力回路
US6351173B1 (en) * 2000-08-25 2002-02-26 Texas Instruments Incorporated Circuit and method for an integrated level shifting latch

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139078A (ja) * 1991-09-24 1997-05-27 Samsung Electron Co Ltd データ出力バッファ
KR970013732A (ko) * 1995-08-18 1997-03-29 김광호 멀티파워를 사용하는 데이타 출력버퍼
KR970055506A (ko) * 1995-12-29 1997-07-31 김주용 혼합 전압 입력 버퍼
KR19980044105A (ko) * 1996-12-05 1998-09-05 김광호 반도체장치의 전원제어회로
KR19990002972A (ko) * 1997-06-24 1999-01-15 윤종용 반도체장치의 내부 전원 제어회로

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Publication number Publication date
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