JP4160088B2 - 半導体装置 - Google Patents

Description

この発明は半導体装置に関し、特に、内部信号に従って外部のバス信号線を駆動する出力回路の構成に関する。より特定的には、この発明は、信号出力用の出力電源電圧と内部回路を駆動するための外部電源電圧とが別々に与えられる半導体装置の信号出力部の構成に関する。

図１１は、従来の半導体装置の要部の構成を概略的に示す図である。この半導体装置９００は、外部電源電圧ＥＸＶＤＤから各種内部電圧を生成する内部電源回路９０１と、内部電源回路９０１からの各種内部電圧に従って動作するメモリ回路９０２と、外部からの出力電源電圧ＶＤＤＱを動作電源電圧として受け、メモリ回路９０２から読出されるデータをバッファ処理して外部へ出力する出力回路９０３を含む。

内部電源回路９０１は、メモリ回路９０２において動作電源電圧として利用される内部電源電圧電圧および中間電圧および基準電圧等を生成する。しかしながら、図面を簡単化するため、図１１においては、内部電源回路９０１が生成する周辺電源電圧ＶＤＤＰを代表的に示す。通常、外部電源電圧ＥＸＶＤＤは、たとえば２．５Ｖ以上であり、また出力電源電圧ＶＤＤＱは、たとえば１．８Ｖである。外部電源電圧ＥＸＶＤＤが２、５Ｖの場合には、外部電源電圧ＥＸＶＤＤが、周辺電源電圧ＶＤＤＰとして利用される。この場合、メモリ回路９０２に含まれるメモリセルアレイにおいて利用されるアレイ電源電圧が、外部電源電圧ＥＸＶＤＤを降圧して生成される。ここでは、周辺電源電圧ＶＤＤＰと外部電源電圧ＥＸＶＤＤとを区別して説明するために、周辺電源電圧ＶＤＤＰを示す。

メモリ回路９０２は、メモリセルアレイ、メモリセルアレイのメモリセルを選択する行および列選択回路、および内部データ読出回路等を含む。

出力回路９０３に対し、専用に出力電源電圧ＶＤＤＱを与えることにより、出力回路９０３の動作時、出力電源電圧ＶＤＤＱが変動しても、メモリ回路９０２は、外部電源電圧ＥＸＶＤＤから生成される内部電源電圧ＶＤＤＰ等に従って安定に動作させることができる。したがって、多ビットのデータＤＱを生成する場合においても、出力電源電圧ＶＤＤＱの変動の影響を受けることなく、メモリ回路９０２を安定に動作させることができる。

また、出力回路９０３に対し専用に出力電源電圧ＶＤＤＱを与えることにより、この出力回路９０３に対し、余裕を持って動作電源電圧を供給することができ、出力回路９０３を安定に動作させることができる。

図１２は、出力回路９０３の１ビットのデータ出力に関連する部分の構成を概略的に示す図である。図１２において、出力回路９０３は、メモリ回路９０２に含まれる内部読出回路９０５から読出される内部読出データＲＤと出力許可信号ＯＥＭとを受けるＮＡＮＤ回路９０６と、内部読出データＲＤと出力許可信号ＯＥＭとを受けるゲート回路９０７と、ＮＡＮＤ回路９０６の出力信号の振幅を、出力電源電圧ＶＤＤＱレベルに変換するレベル変換回路９０８と、ゲート回路９０７の出力信号の振幅を外部電源電圧ＥＸＶＤＤレベルに変換するレベル変換回路９０９と、レベル変換回路９０９の出力信号を反転するインバータ回路９１０と、レベル変換回路９０８の出力信号とインバータ９１０の出力信号とに従って出力ノード９２０を駆動する出力バッファ回路９１２を含む。

内部読出回路９０５は、図１１に示すメモリ回路９０２に含まれ、たとえばプリアンプ回路等を含み、周辺電源電圧ＶＤＤＰを動作電源電圧として受け、周辺電源電圧ＶＤＤＰレベルの振幅の内部読出データＲＤを生成する。

ＮＡＮＤ回路９０６およびゲート回路９０７は、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。ＮＡＮＤ回路９０６は、出力許可信号ＯＥＭがＬレベルのときには、Ｈレベルの信号を出力し、また、出力許可信号ＯＥＭがＨレベルとなるとインバータとして動作し、内部読出データＲＤを反転する。

ゲート回路９０７は、出力許可信号ＯＥＭがＬレベルのときには、Ｈレベルの信号を出力し、出力許可信号ＯＥＭがＨレベルとなると、バッファ回路として動作し、内部読出データＲＤに従って出力信号を生成する。

レベル変換回路９０８は、出力電源電圧ＶＤＤＱを動作電源電圧として受け、また、レベル変換回路９０９は外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。

これらのレベル変換回路９０８および９０９は、単にレベル（振幅）の変換を行なうだけであり、論理レベルの変換は行なわない。

出力バッファ回路９１２は、出力電源ノードと出力ノード９２０の間に接続されかつそのゲートにレベル変換回路９０８の出力信号を受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱと、出力ノード９２０と接地ノードとの間に接続されかつそのゲートにインバータ回路９１０の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱを含む。

今、出力許可信号ＯＥＭがＬレベルのときには、ＮＡＮＤ回路９０６およびゲート回路９０７の出力信号はともにＨレベルであり、レベル変換回路９０８の出力信号が出力電源電圧ＶＤＤＱレベル、レベル変換回路９０９の出力信号が外部電源電圧ＥＸＶＤＤレベルとなる。インバータ９１０が、外部電源電圧ＥＸＶＤＤを動作電源電圧として受けて、このレベル変換回路９０９の出力信号を反転しており、インバータ回路９１０の出力信号はＬレベルとなる。

したがって、出力バッファ回路９１２においては、ＭＯＳトランジスタＰＱおよびＮＱがともにオフ状態となり、出力バッファ回路９１２は、出力ハイインピーダンス状態となる。

出力許可信号ＯＥＭがＨレベルとなると、ＮＡＮＤ回路９０６がインバータとして動作し、一方、ゲート回路９０７がバッファ回路として動作する。内部読出データＲＤがＨレベルのときには、ＮＡＮＤ回路９０６の出力信号がＬレベル、ゲート回路９０７の出力信号がＨレベルとなる。したがって、レベル変換回路９０８の出力信号がＬレベル、インバータ回路９１０の出力信号がＬレベルとなり、出力バッファ回路９１２において、ＭＯＳトランジスタＰＱがオン状態、ＭＯＳトランジスタＮＱがオフ状態となる。この状態においては、出力ノード９２０は、ＭＯＳトランジスタＰＱを介して出力電源電圧ＶＤＤＱレベルにまで駆動される。

一方、内部読出データＲＤがＬレベルのときには、ＮＡＮＤ回路９０６の出力信号がＨレベル、ゲート回路９０７の出力信号がＬレベルとなる。応じて、インバータ９１０の出力信号が外部電源電圧ＥＸＶＤＤレベルとなり、出力バッファ回路９１２においてＭＯＳトランジスタＰＱがオフ状態、ＭＯＳトランジスタＮＱがオン状態となり、出力ノード９２０は、ＭＯＳトランジスタＮＱを介して接地電圧レベルにまで駆動される。インバータ回路９１０を用いて外部電源電圧レベルの信号を、ＭＯＳトランジスタＮＱのゲートへ与えることにより、このＭＯＳトランジスタＮＱの電流駆動能力を大きくして、高速で出力ノード９２０を接地電圧レベルにまで放電する。

図１３は、レベル変換回路９０８の構成の一例を示す図である。図１３において、レベル変換回路９０８は、ＮＡＮＤ回路９０６の出力信号ＳＩＮを受けるインバータ９０８ａと、内部ノードＮＡと接地ノードの間に接続されかつそのゲートにＮＡＮＤ回路の出力信号ＳＩＮを受けるＮチャネルＭＯＳトランジスタ９０８ｂと、内部ノードＮＢと接地ノードの間に接続されかつそのゲートにインバータ９０８ａの出力信号を受けるＮチャネルＭＯＳトランジスタ９０８ｃと、出力電源ノードと内部ノードＮＡの間に接続されかつそのゲートが内部ノードＮＢに接続されるＰチャネルＭＯＳトランジスタ９０８ｄと、出力電源ノードと内部ノードＮＢの間に接続されかつそのゲートが内部ノードＮＡに接続されるＰチャネルＭＯＳトランジスタ９０８ｅを含む。内部ノードＮＢから、このレベル変換回路９０８の出力信号ＳＯＵＴが生成される。

信号ＳＩＮがＨレベルのときには、ＭＯＳトランジスタ９０８ｂがオン状態、ＭＯＳトランジスタ９０８ｃがオフ状態となる。したがって、内部ノードＮＡが、ＭＯＳトランジスタ９０８ｂを介して放電され、その電圧レベルが低下し、応じてＭＯＳトランジスタ９０８ｅがオン状態となり、内部ノードＮＢを充電し、内部ノードＮＢの電圧レベルを、出力電源電圧ＶＤＤＱレベルに上昇させる。

内部ノードＮＢが、出力電源電圧レベルに到達すると、ＭＯＳトランジスタ９０８ｄはオフ状態となる。したがって、周辺電源電圧ＶＤＤＰレベルの信号ＳＩＮが、出力電源電圧ＶＤＤＱレベルの信号ＳＯＵＴに変換される。

一方、信号ＳＩＮがＬレベルのときには、ＭＯＳトランジスタ９０８ｂがオフ状態、ＭＯＳトランジスタ９０８ｃがオン状態となる。この状態においては、内部ノードＮＢがＭＯＳトランジスタ９０８ｃを介して放電され、その電圧レベルが低下する。応じて、ＭＯＳトランジスタ９０８ｄがオン状態となり、内部ノードＮＡを出力電源電圧ＶＤＤＰレベルにまで充電し、応じてＭＯＳトランジスタ９０８ｅがオフ状態となる。したがって、この状態においては、内部ノードＮＢからの信号ＳＯＵＴは、Ｌレベルとなる。

上述のように、このレベル変換回路９０８は、振幅が周辺電源電圧ＶＤＤＰレベルの信号ＳＩＮを、振幅ＶＤＤＱレベルの信号に変換し、論理レベルの変換は行なっていない。

このレベル変換回路９０８を用いることにより、内部の回路を、周辺電源電圧ＶＤＤＰレベルで駆動し、かつ出力バッファ回路９１２において、出力電源電圧レベルの信号を生成することができる。

また、周辺電源電圧ＶＤＤＰが外部電源電圧ＥＸＶＤＤに等しい場合において、出力電源電圧ＶＤＤＱよりも高い場合には、出力バッファ回路９１２に与えられる信号の振幅を出力電源電圧レベルに変換して、その立上りおよび立下り特性を等しくする。これにより、出力バッファ回路９１２の出力ノード駆動時の立上り／立下り特性を等しくすることを図る。

図１４は、データ処理システムの構成の一例を概略的に示す図である。図１４に示す処理システムにおいては、処理装置９５０と、この処理装置９５０の使用するデータを格納する半導体記憶装置９５２と、半導体記憶装置９５２と異なるメモリ９５４が、バス９５６を介して相互接続される。

処理装置９５０は、電源電圧ＶＤＤＬおよびＶＤＤＱを動作電源電圧として受ける。半導体記憶装置９５２は、電源電圧ＥＸＶＤＤおよびＶＤＤＱを動作電源電圧として受ける。メモリ９５４は、電源電圧ＶＤＤＬを、動作電源電圧として受ける。処理装置９５０がバス９５６を介して半導体記憶装置９５２へデータを伝達する場合、出力電源電圧ＶＤＤＱに従って信号を転送し、半導体記憶装置９５２との信号のインターフェイスを調整する。

このようなデータ処理システムにおいて、半導体記憶装置９５２へ長期に渡ってアクセスしない場合、処理装置９５０は、図示しない電源管理装置を介して、少なくとも半導体記憶装置９５２に対する外部電源電圧ＥＸＶＤＤの供給を停止する。処理装置９５０は、メモリ９５４の記憶データを利用して処理を実行する。

したがって、バス９５６を介して、メモリ９５４と処理装置９５０の間でデータ／信号が転送されるため、半導体記憶装置９５２は、出力電源電圧ＶＤＤＱが投入された状態で、外部電源電圧ＥＸＶＤＤの供給が停止された場合においても、図１２に示す出力バッファ回路９１２が、出力ハイインピーダンス状態を維持することが要求される。ＭＯＳトランジスタの場合、そのゲート−ソース間電圧がしきい値電圧の絶対値以下となると、オフ状態となる。したがって、たとえば図１３に示す構成において、外部電源電圧ＥＸＶＤＤから生成される周辺電源電圧ＶＤＤＰが、この外部電源電圧ＥＸＶＤＤの供給停止に従ってその電圧レベルが低下しても、そのスタンバイ状態時においてＨレベルに設定されている信号ＳＩＮが、接地電圧レベルまで放電されず、信号ＳＩＮが中間電圧レベルで保持され、また同様に、インバータ９０８ａの出力信号も、中間電圧レベルで保持されることがある。

この場合、レベル変換回路９０８において、ＭＯＳトランジスタ９０８ｂおよび９０８ｃが、ともにオン状態となる、またはともにオフ状態となった場合、この内部ノードＮＡおよびＮＢの電圧レベルが不定状態となり、このレベル変換回路９０８の出力信号ＳＯＵＴが、出力電源電圧ＶＤＤＱレベルに保持されず、中間電圧レベルに保持される状態が生じる。このような状態が生じると、出力バッファ回路９１２においてＭＯＳトランジスタＰＱが出力ノード９２０へ電流を供給することが考えられる。

同様に、また、図１２において、外部電源電圧ＥＸＶＤＤの供給を停止されてもインバータ９１０の出力信号が、完全に接地電圧レベルに放電されず、レベル変換回路９０９の出力信号が中間電圧レベルに浮き上がり、応じて、インバータ回路９１０の出力信号が中間電圧レベルに保持される状態になり、放電用ＭＯＳトランジスタがオン状態となる状態が生じる。したがって、この状態においても、出力バッファ回路９１２において、ＭＯＳトランジスタＮＱがオン状態となり、出力ノード９２０を接地電圧レベルへ駆動し、この出力バッファ回路９１２は、出力ハイインピーダンス状態とはならない。

この半導体記憶装置９５２において、出力バッファ回路９１２がハイインピーダンス状態と異なる状態に設定された場合、メモリ９５４と処理装置９５０の間で転送される信号／データに対し、この外部バッファ回路９１２の出力するデータが悪影響を及ぼし、正確に、処理装置９５０とメモリ９５４の間で信号／データを転送することができなくなるという問題が生じる。

また、この処理装置９５０と半導体記憶装置９５２とのバス９５６を介して接続され、メモリ９５４とは別のバスを介して処理装置９５０とメモリ９５４が接続される場合においても、この処理装置９５０と半導体記憶装置９５２を接続するバスの信号線が、出力電源電圧ＶＤＤＱと異なる電圧レベルに終端されている場合において、出力バッファ回路９１２が出力ハイインピーダンス状態と異なる状態に設定されている場合には、この出力バッファ回路９１２と終端電圧源との間で電流が流れ、消費電流が増大するという問題が生じる。

それゆえ、この発明の目的は、外部電源電圧が、出力電源電圧を供給した状態で遮断される場合においても、確実に、出力バッファ回路を出力ハイインピーダンス状態に保持することのできる半導体記憶装置を提供することである。

この発明の第１の観点に係る半導体装置は、第１の電源電圧を動作電源電圧として受け、少なくとも内部信号に従って第１の出力駆動信号を生成する第１の出力駆動信号生成回路と、第２の電源電圧を動作電源電圧として受け、第１の出力駆動信号をラッチしかつ転送する第１のラッチ回路と、第２の電源電圧を動作電源電圧として受け、第１のラッチ回路の出力信号に従ってバス信号線に結合される主出力ノードを駆動するとともに、第１の電源電圧の供給停止時非導通状態とされる第１の出力トランジスタを含む。

この発明の第１の観点に係る半導体装置は、さらに、第１の電源電圧を動作電源電圧として受け、少なくとも内部信号に従って第２の出力駆動信号を生成する第２の出力駆動信号生成回路と、第２の電源電圧を動作電源電圧として受け、第２の出力駆動信号をラッチしかつ転送する第２のラッチ回路と、少なくとも第２のラッチ回路の出力信号に従って選択的に導通状態とされて主出力ノードを第２の電源電圧と極性の異なる電圧レベルに駆動するとともに第１の電源電圧の供給停止時第２のラッチ回路の出力信号に従って非導通状態とされる第２の出力トランジスタを含む。主出力ノードは、第１および第２の出力トランジスタの非導通状態により第１の電源電圧の供給停止時ハイインピーダンス状態に設定される。

この発明の第２の観点に係る半導体装置は、第１の電源電圧を動作電源電圧として受け、少なくとも内部信号に従って第１の出力駆動信号を生成する第１の出力駆動信号生成回路と、第２の電源電圧を動作電源電圧として受け、第１の出力駆動信号をラッチしかつ転送する第１のラッチ回路と、第２の電源電圧を動作電源電圧として受け、第１のラッチ回路の出力信号に従ってバス信号線に結合される主出力ノードを駆動するとともに、第１の電源電圧の供給停止時非導通状態とされる第１の出力トランジスタを含む。

第１のラッチ回路は、第２の電源電圧を動作電源電圧として受け第１の出力駆動信号を反転するインバータと、このインバータの出力信号に従って選択的にがインバータの入力を第２の電源電圧と論理レベルの異なる第３の電源ノードに結合するラッチトランジスタを含む。

この発明の第２の観点に係る半導体装置は、さらに、第１の電源電圧を動作電源電圧として受け、少なくとも内部信号に従って第２の出力駆動信号を生成する第２の出力駆動信号生成回路と、第２の電源電圧を動作電源電圧として受け、第２の出力駆動信号をラッチしかつ転送する第２のラッチ回路と、少なくとも第２のラッチ回路の出力信号に従って選択的に導通状態とされて主出力ノードを第２の電源電圧と極性の異なる電圧レベルに駆動するとともに第１の電源電圧の供給停止時第２のラッチ回路の出力信号に従って非導通状態とされる第２の出力トランジスタを含む。

第２の電源電圧を動作電源電圧として受けるラッチ回路を設け、このラッチ回路の出力信号に従って出力トランジスタまたは出力駆動回路を駆動することにより、第１の電源電圧の供給が遮断された場合においても、ラッチ回路は、この第１の電源電圧遮断直前の状態をラッチしており、確実に出力トランジスタおよび出力駆動トランジスタを第１の電源電圧遮断直前の状態に保持して、出力ハイインピーダンス状態を維持することができる。これにより、第１の電源電圧供給遮断時においては、確実に、出力回路を出力ハイインピーダンス状態に設定することができ、外部バスで信号／データの衝突が生じるのを防止することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う出力回路の構成を概略的に示す図である。図１において、出力回路９０３は、ＮＡＮＤ回路９０６の出力信号を受けるインバータ回路１と、インバータ回路１の出力信号を受けるインバータ回路２と、インバータ回路２の出力信号がＨレベルのとき導通し、インバータ回路２の入力ノードＮＤを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ３と、ゲート回路９０７の出力信号を受けるインバータ回路４と、インバータ回路４の出力信号を受けるインバータ回路５と、インバータ回路５の出力信号がＨレベルのとき導通し、ノードＮＦを接地電圧レベルに保持するＮチャネルＭＯＳトランジスタ６と、インバータ回路６の出力信号を受けるインバータ回路７と、インバータ回路２および７の出力信号に従って出力ノード９２０を駆動する出力バッファ回路９１２を含む。

ＮＡＮＤ回路９０６は、従来と同様、周辺電源電圧ＶＤＤＰを動作電源電圧として受け、内部読出回路９０５からの内部読出データＲＤと読出許可信号ＯＥＭとを入力信号として受ける。

ゲート回路９０７は、内部読出データＲＤと読出許可信号ＯＥＭとを入力信号として受け、かつ周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。

この周辺電源電圧ＶＤＤＰは、外部電源電圧ＥＸＶＤＤと同一電圧レベルであっても良く、また、外部電源電圧ＥＸＶＤＤを降圧して生成されても良い。図１に示す実施の形態の説明においては、周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸＶＤＤを降圧して生成される場合について説明する。

インバータ回路２の出力信号が、出力バッファ回路９１２に含まれるＰチャネルＭＯＳトランジスタＴＰのゲートへ与えられ、インバータ回路７の出力信号が、出力バッファ回路９１２に含まれるＮチャネルＭＯＳトランジスタＴＮのゲートへ与えられる。

インバータ回路１および４は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受け、それぞれ、ＮＡＮＤ回路９０６およびゲート回路９０７の出力信号を反転する。周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸＶＤＤと電圧レベルが異なる場合には、これらのインバータ回路１および４は、レベル変換機能を有するかまたはそれらの前段にレベル変換回路が配置される。

なお、インバータ回路１および４は、動作電源電圧として周辺電源電圧ＶＤＤＰを受けてもよい。ここでは、外部電源電圧ＥＸＶＤＤの供給遮断時における内部信号の不定状態について説明し、この外部電源電圧に対応する内部電源電圧を動作電源電圧として受ける回路と出力電源電圧ＶＤＤＱを動作電源電圧として受ける回路の境界部における信号の安定化を説明するために、インバータ回路１および４は、動作電源電圧として外部電源電圧ＥＸＶＤＤを受けるように示す。

インバータ回路２、５および７は、出力電源電圧ＶＤＤＱを動作電源電圧として受ける。内部読出回路９０５は、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。

今、図２に示すように、出力電源電圧ＶＤＤＱが供給された状態で、外部電源電圧ＥＸＶＤＤの供給を停止する状態を考える。ここで、外部電源電圧ＥＸＶＤＤの供給停止は、半導体記憶装置がスタンバイ状態のときに行われる。

周辺電源電圧ＶＤＤＰは、外部電源電圧ＥＸＶＤＤから生成される。したがって、この外部電源電圧ＥＸＶＤＤの供給が停止されると、応じて、周辺電源電圧ＶＤＤＰの電圧レベルが低下する。この周辺電源電圧ＶＤＤＰの電圧レベルが、構成要素のＭＯＳトランジスタのしきい値電圧レベル程度まで低下すると、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける回路が動作不能状態となり、内部読出データＲＤおよび出力許可信号ＯＥＭ等を出力する周辺回路の出力信号の電圧レベルが不定状態となる。例えば、ＮＡＮＤ回路９０６および９０７において、入力信号の電圧レベルが、それらの構成要素のＮチャネルＭＯＳトランジスタのしきい値電圧レベルに到達すると、オン状態のＮチャネルＭＯＳトランジスタのゲートに印加される信号の電圧レベルがしきい値電圧レベル程度となり、オン状態のＮチャネルＭＯＳトランジスタはオフ状態となり、これらのＮＡＮＤ回路９０６およびゲート回路９０７の出力信号が不定状態となる。

この不定状態の出力信号に従って、外部電源電圧ＥＸＶＤＤを動作電源電圧として受けるインバータ回路１および４においても、同様に、その入出力信号の電圧レベルが不定状態となる。

スタンバイ状態においては、インバータ回路２およびＭＯＳトランジスタ３により、このインバータ回路１の出力ノードＮＤは接地電圧レベルに保持されており、また、インバータ回路５およびＭＯＳトランジスタ６により、インバータ回路４の出力ノードＮＦはＬレベルに設定されている。したがって、この状態において、外部電源電圧ＥＸＶＤＤの供給が遮断され、インバータ回路１および４の入力ノードの電圧が不定状態となっても、出力電源電圧ＶＤＤＱは供給されているため、インバータ２およびＭＯＳトランジスタ３により、ノードＮＤは接地電圧レベルに保持され、またノードＮＦは、インバータ回路５およびＭＯＳトランジスタ６により、接地電圧レベルに保持される。したがって、ＮＡＮＤ回路９０６、インバータ回路１、ゲート回路９０７およびインバータ回路４が外部電源電圧ＥＸＶＤＤの供給遮断により、動作不能状態となっても、確実に内部ノードＮＤおよびＮＦを、接地電圧レベルに保持することができる。

この状態において、インバータ回路２の出力ノードＮＥの電圧レベルはＨレベルであり、またインバータ回路５の出力信号を受けるインバータ回路７の出力ノードＮＧの電圧レベルはＬレベルであり、出力バッファ回路９１２においてＭＯＳトランジスタＴＰおよびＴＮはともにオフ状態となり、外部電源電圧ＥＸＶＤＤの供給遮断時においても、出力バッファ回路９１２をハイインピーダンス状態に保持することができる。

なお、図１において、インバータ回路１および４は、出力電源電圧ＶＤＤＱレベルの振幅の信号を生成するレベル変換機能付きインバータ回路であってもよい。この構成においても、ＮＡＮＤ回路９０６およびゲート回路９０７の出力信号が不定状態となると、レベル変換回路の入力信号が不定状態となり、レベル変換回路の出力信号が不定状態となる。この場合においても、次段のインバータおよびＭＯＳトランジスタで構成されるラッチ回路で、レベル変換回路の出力ノードをスタンバイ状態の電圧レベルに保持することにより、確実に、出力バッファ回路を、外部電源電圧ＥＸＶＤＤの供給遮断時に、出力ハイインピーダンス状態に設定することができる。

また、インバータ回路１および４は周辺電源電圧ＶＤＤＰを動作電源電圧として受けている場合においても、この周辺電源電圧ＶＤＤＰは、外部電源電圧の降圧電圧であり、同様の作用効果を得ることができる。

［変更例１］
図３は、この発明の実施の形態１の変更例の構成を概略的に示す図である。図３に示す構成においては、外部電源電圧ＥＸＶＤＤを、周辺回路を動作させるための動作電源電圧として供給する。すなわち、外部電源電圧ＥＸＶＤＤが周辺電源電圧ＶＤＤＰとして与えられる場合の電源電圧の分布を確認のために示す。例えば、外部電源電圧ＥＸＶＤＤが、２．５Ｖであり、出力電源電圧ＶＤＤＱが１．８Ｖの場合には、外部電源電圧ＥＸＶＤＤが周辺回路に対して動作電源電圧として与えられる。

内部読出回路１０が、外部電源電圧ＥＸＶＤＤを動作電源電圧として受け、外部電源電圧ＥＸＶＤＤレベルの内部読出データＲＤを生成する。出力許可信号ＯＥＭと内部読出データＲＤを受けるＮＡＮＤ回路１１も、その動作電源電圧として、外部電源電圧ＥＸＶＤＤを受ける。内部読出データＲＤと出力許可信号ＯＥＭを受けるゲート回路１２も、外部電源電圧ＥＸＶＤＤを、動作電源電圧として受ける。ＮＡＮＤ回路１１の出力信号を受けるインバータ回路１３は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受け、またゲート回路１２の出力信号を受けるインバータ回路１４も、外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。この場合、インバータ回路１３および１４は、レベル変換機能は有していない。この図２に示す出力回路９０３の他の構成は、図１に示す出力回路９０３の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２に示すように、外部電源電圧ＥＸＶＤＤが、内部回路の動作電源電圧として使用される場合において、外部電源電圧ＥＸＶＤＤの供給が遮断されて、インバータ回路１３および１４の出力信号が不定状態となる場合においても、図１に示す構成と同様、インバータ回路２およびＭＯＳトランジスタ３により、ノードＮＤは、スタンバイ状態時の電圧レベル（接地電圧レベル）に保持され、またノードＮＦが、インバータ回路５およびＭＯＳトランジスタ６により、スタンバイ状態時の電圧レベルに保持される。

したがって、外部電源電圧ＥＸＶＤＤが、内部回路の動作電源電圧として使用される場合においても、インバータ回路２およびＭＯＳトランジスタ３で構成されるラッチ回路およびインバータ回路５およびＭＯＳトランジスタ６で構成されるラッチ回路が、それぞれ、外部電源電圧ＥＸＶＤＤを動作電源電圧として受けるインバータ回路１３および１４の出力部に設けることにより、確実に、出力電源電圧ＶＤＤＱが供給された状態で、外部電源電圧ＥＸＶＤＤの供給が遮断されても、出力バッファ回路９１２を、出力ハイインピーダンス状態に保持することができる。

以上のように、この発明の実施の形態１に従えば、外部電源電圧に関連する電源電圧を動作電源電圧として受ける回路の出力段に、出力電源電圧を動作電源電圧として受けるラッチ回路を配置しており、出力電源電圧供給時に、外部電源電圧ＥＸＶＤＤの供給が遮断されても、確実に、出力バッファ回路を、出力ハイインピーダンス状態に保持することができる。

［実施の形態２］
図４は、この発明の実施の形態２に従う出力回路の構成を示す図である。図４においては、外部電源電圧ＥＸＶＤＤが、内部回路を動作する周辺電源電圧として用いられる。

出力バッファ回路９１２のＰチャネルＭＯＳトランジスタＴＰを駆動するために、内部読出データＲＤと出力許可信号ＯＥＭを受けるＮＡＮＤ回路１１と、ＮＡＮＤ回路１１の出力信号を受けるインバータ回路１３と、インバータ回路１３の出力信号を受けるインバータ回路２が設けられる。インバータ回路２の出力信号に従って、インバータ回路２の入力ノードＮＤを接地電圧レベルに保持するためにＮチャネルＭＯＳトランジスタ３が設けられる。図４に示すＰチャネルＭＯＳトランジスタＴＰを駆動する部分の構成は、図３に示す構成と同じである。

出力バッファ回路９１２に含まれるＮチャネルＭＯＳトランジスタＴＮを駆動するために、内部読出データＲＤと出力許可信号ＯＥＭを受けるゲート回路１２と、ゲート回路１２の出力信号に従って、ＭＯＳトランジスタＴＮのゲートを駆動するインバータ回路２０が設けられる。このインバータ回路２０には、外部電源電圧ＥＸＶＤＤを、動作電源電圧として受ける。出力ＭＯＳトランジスタＴＮのゲート電圧を導通時に外部電源電圧ＥＸＶＤＤレベルに設定することにより、このＭＯＳトランジスタＴＮの電流駆動力を大きくして、高速で出力ノードを放電する。

このＮチャネルＭＯＳトランジスタＴＮを駆動するため、さらに、ゲート回路１２の出力信号を受けるインバータ回路２１と、インバータ回路２１の出力信号を受けるインバータ回路２２と、インバータ回路２２の出力信号に従ってインバータ回路２０の出力ノードＮＧを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ２４と、インバータ回路２２の出力信号に従ってインバータ回路２２の入力ノードＮＨを接地電圧レベルに保持するＮチャネルＭＯＳトランジスタ２３が設けられる。

この図４に示す構成においては、インバータ回路２とＭＯＳトランジスタ３によりラッチ回路が構成される。したがって、スタンバイ状態時において、外部電源電圧ＥＸＶＤＤの供給が停止されても、先の実施の形態１の場合と同様、インバータ回路２とＭＯＳトランジスタ３により、インバータ回路２の出力ノードＮＥは、出力電源電圧ＶＤＤＱレベルに保持することができる。

ゲート回路１２、インバータ回路２０および２１は、外部電源電圧ＥＸＶＤＤを、動作電源電圧として受け、インバータ回路２２は、出力電源電圧ＶＤＤＱを動作電源電圧として受ける。したがって、外部電源電圧ＥＸＶＤＤの供給が遮断されても、インバータ回路２２とＭＯＳトランジスタ２３により、インバータ回路２２の入力ノードＮＨは、接地電圧レベルに保持され、このインバータ回路２２の出力ノードＮＩは、出力電源電圧ＶＤＤＱレベルに保持される。したがって、ＭＯＳトランジスタ２４は、オン状態を維持し、ノードＮＧが、インバータ回路２０の出力信号の状態に係らず接地電圧レベルに保持され、出力バッファ回路９１２のＭＯＳトランジスタＴＮは確実にオフ状態に維持される。

この図４に示す構成においては、外部電源電圧ＥＸＶＤＤを動作電源電圧として受けるインバータ回路２１の出力に、出力電源電圧ＶＤＤＱを動作電源電圧として受けるラッチ回路を配置することにより、出力バッファ回路９１２に含まれるＰチャネルＭＯＳトランジスタＴＰおよびＮチャネルＭＯＳトランジスタＴＮをともにオフ状態に保持することができ、出力ノード９２０を出力ハイインピーダンス状態に設定することができる。

なお、上述の構成において、図１に示す構成と同様、周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸＶＤＤから生成されて、この周辺回路の動作電源電圧として用いられても良い。この周辺電源電圧ＶＤＤＰを動作電源電圧として利用する構成の場合、図４に示すインバータ回路２０を除く回路に対し外部電源電圧ＥＸＶＤＤに代えて周辺電源電圧ＶＤＤＰが印加される。ただし、インバータ回路１３、２０および２１がレベル変換機能を有するインバータで構成される。

この周辺電源電圧ＶＤＤＰを外部電源電圧を降圧して生成する構成においても、周辺電源電圧ＶＤＤＰが外部電源電圧ＥＸＶＤＤから生成されるため、同様、ラッチ回路により不定状態となる可能性のある信号を確定状態の信号に保持することができる。

以上のように、この発明の実施の形態２に従えば、出力ノードを接地電圧レベルに放電するＭＯＳトランジスタのゲートを、外部電源電圧ＥＸＶＤＤレベルの振幅の信号で駆動する構成においても、出力ノード放電用ＭＯＳトランジスタＴＮのゲートを接地電圧レベルに駆動する経路に、出力電源電圧を動作電源電圧として受けるラッチ回路を配置することにより、外部電源電圧ＥＸＶＤＤの供給遮断時においても、放電用ＭＯＳトランジスタを確実にオフ状態に維持することができ、確実に、出力バッファ回路を出力ハイインピーダンス状態に設定することができる。

［実施の形態３］
図５は、この発明の実施の形態３に従うラッチ回路の構成を概略的に示す図である。この図５に示すラッチ回路は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受けるインバータＩＶ１の出力信号をラッチする。このラッチ回路は、出力電源電圧ＶＤＤＱを動作電源電圧として受けて、インバータＩＶ１の出力信号を反転するインバータ回路ＩＶ２と、インバータ回路ＩＶ２の出力信号に従ってこのインバータ回路ＩＶ２の入力ノードＮＪを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタＱＮを含む。このインバータ回路ＩＶ２およびＮチャネルＭＯＳトランジスタＱＮは、図１から３に示すラッチ回路を総称的に示す。

前段のインバータ回路ＩＶ１およびこのインバータ回路ＩＶ１の前段の回路は外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。したがって、外部電源電圧ＥＸＶＤＤが、ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈレベルに低下すると、外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける回路部分は、動作不能状態となる。すなわち、ＣＭＯＳ回路において、動作電源電圧が構成要素のＭＯＳトランジスタのしきい値電圧以上に上昇しないと、動作電流が流れる経路が形成されず動作することができない。

たとえば、ＣＭＯＳインバータ回路の出力信号がＨレベルのときに電源が遮断された場合、その放電用ＮチャネルＭＯＳトランジスタはオフ状態にあり、放電動作を行なわない。一方、ＰチャネルＭＯＳトランジスタは、この状態において、ゲート−ソース間電圧がそのしきい値電圧となるとオフ状態となる。その出力信号が、電源電圧の電圧レベルに従って低下しても、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値以下には低下しない。

また、ＣＭＯＳインバータ回路の出力信号がＬレベルのときに電源が遮断されると、その入力信号の電圧レベルの低下速度が動作電源電圧の電圧低下速度よりも早い場合、ＰチャネルＭＯＳトランジスタがオン状態となり出力信号の電圧レベルを上昇させ、ＮチャネルＭＯＳトランジスタがオフ状態となり、この出力信号の電圧上昇を放電することができない。また、このときに、ＰチャネルＭＯＳトランジスタが、ゲート−ソース間電圧がそのしきい値電圧の絶対値となり、オフ状態となっても、その出力信号は、動作電源から切り離されているため、動作電源電圧とともに低下することができず、出力信号が、電圧レベルが浮き上がった状態となる。

したがって、電源電圧ＥＸＶＤＤの低下速度とインバータＩＶ１の入出力信号の変化速度の関係から、インバータ回路ＩＶ１の出力信号は、最大、その構成要素のＭＯＳトランジスタのしきい値電圧の絶対値（以下、単にしきい値電圧と称する）Ｖｔｈレベルに到達することが考えられる。インバータ回路ＩＶ２をレシオ回路で構成し、インバータＩＶ１の出力ノードＮＪの信号電圧が、しきい値電圧Ｖｔｈレベルであっても、確実に、出力電源電圧ＶＤＤＱの電圧レベルの信号を出力するように、その構成要素のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのサイズ（β比）を調整する。

すなわち、図６に示すように、一般に、ＣＭＯＳインバータ回路においては、その入力論理しきい値は、動作電源電圧の１／２の電圧レベルに設定され、レシオレス回路で構成されることが多い。この場合、出力電源電圧ＶＤＤＱが１．８Ｖであれば、入力論理しきい値は、ＶＤＤＱ／２であり、０．９Ｖとなる。しきい値電圧Ｖｔｈが、０．８Ｖであれば、図６の曲線Ａに示すように、この入力信号ＩＮが、しきい値電圧Ｖｔｈレベルを少し超えると、急速に、その出力信号ＯＵＴの電圧レベルが低下する。たとえば、インバータ回路ＩＶ１の出力信号に従って、インバータＩＶ２の出力信号が、急激に低下して、たとえば出力電源電圧ＶＤＤＱの１／２の電圧レベルに低下した場合、ＮチャネルＭＯＳトランジスタＱＮのしきい値電圧と近い電圧レベルにインバータ回路ＩＶ２の出力信号の電圧レベルが低下し、ＭＯＳトランジスタＱ２を十分にオン状態とすることができず、ノードＮＪを接地電圧レベルに保持することができなくなるおそれがある。

また、このような中間電圧レベルに、ノードＮＪが保持された場合、インバータ回路ＩＶ２においては、貫通電流が流れる。したがって、このインバータ回路ＩＶ２をレシオ回路で構成し、その入力論理しきい値を高くし、図６において曲線Ｂで示すように、入力信号（ノードＮＪの信号電圧）が、しきい値電圧Ｖｔｈレベルであっても、確実に、出力電源電圧ＶＤＤＱレベルの電圧を出力するように構成する。

一般に、入力論理しきい値ＶＴと、構成要素ＭＯＳトランジスタのサイズは、通常次式で表わされる。

ここで、ＶｔｈｎおよびＶｔｈｐは、それぞれＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧を示し、βＰおよびβＮは、それぞれ、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのサイズ（チャネル幅とチャネル長の比：Ｗ／Ｌ）により決定される係数である。

係数βＰが、ＰチャネルＭＯＳトランジスタのチャネル幅とチャネル長の比で決定され、係数βＮが、ＮチャネルＭＯＳトランジスタのチャネル幅とチャネル長の比で決定されるため、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのサイズを調整して、その入力論理しきい値を通常よりも高く設定する。これにより、ノードＮＪの電圧レベルが、前段の外部電源電圧ＥＸＶＤＤを受ける回路が動作不能状態となって上昇しても、確実にインバータ回路ＩＶ２の出力信号を出力電源電圧ＶＤＤＱレベルに設定でき、応じてＭＯＳトランジスタＱＮを確実にオン状態に設定して、ノードＮＪを接地電圧レベルに保持することができる。

なお、図５に示すインバータＩＶ１は、動作電源電圧として外部電源電圧ＥＸＶＤＤを受けている。しかしながら、このインバータＩＶ１は動作電源電圧として、周辺電源電圧ＶＤＤＰを受けても良い。ただし、この場合には、インバータＩＶ１の次段にレベル変換回路を配置する必要がある。

以上のように、この発明の実施の形態３に従えば、出力電源電圧を動作電源電圧として受けるラッチ回路のインバータをレシオ回路で構成して、その入力論理しきい値が、入力信号がＭＯＳトランジスタのしきい値電圧程度であっても、Ｌレベルの信号であると判断して、出力電源電圧ＶＤＤＱを出力する様に設定しており、外部電源電圧の遮断時において、ラッチ回路のインバータの入力信号の電圧レベルが浮き上がっても、確実に、その入力信号をＬレベルの信号を保持して、出力バッファ回路を出力ハイインピーダンス状態に保持することができる。

［実施の形態４］
図７は、この発明の実施の形態４に従う出力回路の構成を示す図である。この図７に示す構成においては、外部電源電圧ＥＸＶＤＤが、内部回路を動作させる動作電源電圧として用いられる。

図７において、出力回路は、図４に示す出力回路と以下の点が異なっている。すなわち、ＮＡＮＤ回路１１の出力信号を受けるインバータ回路１３に代えて、外部電源電圧投入検出信号ＺＰＯＲＥＸとＮＡＮＤゲート１１の出力信号を受けるＮＯＲ回路３０が設けられる。このＮＯＲ回路３０の出力信号が、ラッチ回路を構成するインバータ回路２へ与えられる。また、ゲート回路１２の出力信号を受けるインバータ回路２１に代えて、外部電源電圧投入検出信号ＺＰＯＲＥＸとゲート回路１２の出力信号を受けるＮＯＲ回路３２が設けられる。このＮＯＲ回路３２の出力信号が、ラッチ回路を構成するインバータ回路２２へ与えられる。この図７に示す出力回路の他の構成は、図４に示す出力回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

外部電源電圧投入検出信号ＺＰＯＲＥＸは、外部電源電圧ＥＸＶＤＤが安定化するまで、外部電源電圧ＶＤＤＥＸと同一電圧レベルを維持し、外部電源電圧ＥＸＶＤＤが安定化すると、Ｌレベルに設定される。したがって、この外部電源電圧ＥＸＶＤＤの投入時、ＮＯＲ回路３０および３２は、外部電源電圧投入検出信号ＥＸＶＤＤをＨレベルと判定するため、それらの出力信号は、Ｌレベルに設定され、不定状態になるのを防止することができる。外部電源電圧ＥＸＶＤＤが安定化すると、外部電源電圧投入検出信号ＺＰＯＲＥＸがＬレベルとなり、ＮＯＲ回路３０および３２が、インバータ回路として動作する。

この外部電源電圧ＥＸＶＤＤの投入時においては、出力電源電圧ＶＤＤＱは供給されているため、インバータ回路２とＭＯＳトランジスタ３によりこのノードＮＤは接地電圧レベルに保持される。同様に、インバータ回路２２およびＭＯＳトランジスタ２３により、ノードＮＨが、接地電圧レベルに保持される。外部電源電圧ＥＸＶＤＤの投入時においても、このＮＯＲ回路３０および３２の出力信号がＬレベルに、この外部電源電圧投入検出信号ＺＰＯＲＥＸがＬレベルとなるまで、Ｌレベルに保持され、その外部電源電圧ＥＸＶＤＤ投入時ＮＯＲ回路３０および３２の出力信号が不安定状態となり、インバータ回路２０および２２の出力信号に悪影響を及ぼすのを防止することができる。

したがって、外部電源電圧遮断後において、再び、半導体記憶装置へアクセスするために外部電源電圧ＥＸＶＤＤが投入されたときにおいて、出力回路が出力ハイインピーダンス状態と異なる状態に移行して、外部バスのデータ／信号に対し悪影響を及ぼすのを確実に防止することができる。

図８は、外部電源電圧投入検出信号を生成する部分の構成の一例を示す図である。図８において、外部電源投入検出部は、外部電源電圧ＥＸＶＤＤの投入を検出する電源投入検出回路４０と、電源投入検出回路４０の出力信号ＰＯＲを反転するインバータ回路４２を含む。このインバータ回路４２は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受け、電源投入検出回路４０の出力する電源投入検出信号を反転して、外部電源電圧投入検出信号ＺＰＯＲＥＸを生成する。

図９は、図８に示す電源投入検出部の動作を示す信号波形図である。以下、図９を参照して図８に示す外部電源投入検出部の動作について簡単に説明する。

外部電源電圧ＥＸＶＤＤが投入されると、その電圧レベルが、外部電源線の負荷に応じて徐々に上昇する。電源投入検出回路４０は、周知の構成を有しており、外部電源投入時、外部電源電圧の電圧レベルの上昇に従って、その出力信号が少し立上がり、すぐに、内部回路（インバータ回路）により、接地電圧レベルのＬレベルに駆動される。

この電源投入検出回路４０の出力信号ＰＯＲがＬレベルの間、インバータ回路４２は、その外部電源電圧投入検出信号ＺＰＯＲＥＸの電圧レベルを、外部電源電圧ＥＸＶＤＤの電圧レベルに従って上昇させる。

外部電源電圧ＥＸＶＤＤが所定の電圧レベルに到達するかまたは安定化すると、電源投入検出回路４０の出力信号ＰＯＲがＨレベルに立上がり、応じて、インバータ回路４０からの外部電源電圧投入検出信号ＺＰＯＲＥＸがＬレベルとなる。

したがって、この外部電源電圧ＥＸＶＤＤの投入時、外部電源電圧投入検出信号ＺＰＯＲＥＸが、ＮＯＲ回路３０および３２に含まれるＮチャネルＭＯＳトランジスタのしきい値電圧を超えると、確実に、このＮＯＲ回路３０および３２の出力信号をＬレベルに保持する。したがって電源投入時において、ＮＯＲ回路３０および３２の出力信号を確実にＬレベルに固定することができ、インバータ回路とＭＯＳトランジスタで構成されるラッチ回路のラッチ信号電圧に何ら悪影響を及ぼさない。

なお、上述の説明においては外部電源電圧ＥＸＶＤＤが、周辺回路の動作電源電圧として用いられている。しかしながら，外部電源電圧ＥＸＶＤＤを降圧下周辺電源電圧ＶＤＤＰが、周辺回路の動作電源電圧として用いられても良い。この構成の場合、図７において、括弧内に示すように、インバータ回路２０を除く回路の外部電源電圧に代えて周辺電源電圧ＶＤＤＰが動作電源電圧として与えられる。この周辺電源電圧ＶＤＤＰを周辺回路の動作電源電圧として用いる場合、周辺電源電圧ＶＤＤＰの投入を検出する周辺電源電圧投入信号が外部電源電圧投入検出信号ＺＰＯＲＥＸに代えて用いられても良い。

以上のように、この発明の実施の形態４に従えば、ラッチ回路前段の外部電源電圧に対応する電圧を動作電源電圧として受けるゲート回路に、電源電圧投入検出信号を与えており、そのゲート回路の出力信号を外部電源電圧投入時、所定の電圧レベルに保持することができ、外部電源電圧投入時の、ラッチ回路のラッチ操作に悪影響を及ぼすのを防止することができ、確実に外部電源電圧復帰時においても、出力バッファ回路を出力ハイインピーダンス状態に設定することができる。

なお、上述の説明においては、出力電源電圧ＶＤＤＱが供給された状態で外部電源電圧が再投入される時の動作について説明している。しかしながら、システムリセットなどの電源投入時において、先に出力電源電圧ＶＤＤＱが投入され、ついで外部電源電圧ＥＸＶＤＤが投入されるシーケンスにおいても、確実に出力回路を出力ハイインピーダンス状態に初期化することができ、システム全体の誤動作および半導体記憶装置の誤初期化などを確実に防止することができる。

［実施の形態５］
図１０は、この発明の実施の形態５に従う出力回路の要部の構成を概略的に示す図である。図１０においては、インバータ回路ＩＶ２とＮチャネルＭＯＳトランジスタＱＮとにより、ハーフラッチ（ラッチ回路）が構成される。このインバータ回路ＩＶ２とＭＯＳトランジスタＱＮで構成されるラッチ回路は、先の実施の形態１から４のいずれの部分のラッチ回路であってもよい。ラッチ回路前段に、内部信号の振幅を、出力電源電圧ＶＤＤＱレベルに変換するレベル変換回路５２が設けられる。このレベル変換回路５２は、内部電源電圧（周辺電源電圧）ＶＤＤＰを動作電源電圧として受ける前段ゲート回路５０の出力信号の振幅を変換する。すなわち、内部回路へは、出力電源電圧ＶＤＤＱよりも低い電圧が動作電源電圧として与えられる。このレベル変換回路５２の構成は、図１３に示すレベル変換回路の構成と同じである。レベル変換回路５２の入力ノードと出力ノードの間に、ゲートに出力電源電圧ＶＤＤＱを受けるＮチャネルＭＯＳトランジスタで構成される転送ゲート５４が配置される。

この転送ゲート５４は、しきい値電圧Ｖｔｈｎが低い低しきい値電圧トランジスタ（Ｌ−Ｖｔｈトランジスタ）である。スタンバイ状態時においては、インバータ回路ＩＶ２とＭＯＳトランジスタＱＮにより、このレベル変換回路５２の出力ノードＮＫは接地電圧レベルに保持される。

この状態で、外部電源電圧ＥＸＶＤＤの供給が遮断され、応じて周辺電源電圧ＶＤＤの電圧レベルも低下し、前段ゲート回路５０の出力信号の電圧レベルが不定状態となる場合においても、この転送ゲート５４が、レベル変換回路５２の出力ノードＮＫの電圧（接地電圧レベル）を、前段ゲート回路５０の出力ノード（レベル変換回路５２の入力ノード）に伝達する。したがって、図１３に示すレベル変換回路において、ノードＮＢがレベル変換回路５２の出力ノードＮＫに相当する場合において、この前段ゲート回路５０の出力信号（ＳＩＮ）が不定状態となり、ＭＯＳトランジスタ９０８ｂおよび９０８ｃが、不安定な状態となり、この内部ノード（ＮＡおよびＮＢ）の電圧レベルが中間電圧レベルに変化しようとしても、このインバータ回路ＩＶ２およびＭＯＳトランジスタＱＮにより、レベル変換回路５２の出力ノードＮＫを接地電圧レベルにでき、このレベル変換回路５２の内部ノードの立上がりを抑制できる。

また、図１３に示す内部ノードＮＡが中間電圧レベルになる可能性がある場合においても、転送ゲート５４により、図１３に示す信号ＳＩＮを接地電圧レベルに保持しており、確実に図１３に示すＭＯＳトランジスタ９０８ｂをオフ状態に設定しており、内部ノードＮＡを出力電源電圧ＶＤＤＱレベルに保持でき、このレベル変換回路５２を確実にラッチ状態に保持でき、貫通電流が生じるのを防止することができる。また、レベル変換回路５２の出力信号が中間電圧レベルに浮き上がり、インバータＩＶ２に貫通電流が流れるのを防止することができる。

したがって、内部回路が、出力電源電圧ＶＤＤＱよりも電圧レベルの低い周辺電源電圧ＶＤＤＰを動作電源電圧として受けて動作する場合において、レベル変換回路５２を設ける構成においても、インバータ回路ＩＶ２およびＭＯＳトランジスタＱＮにより構成されるラッチ回路により、確実に、外部電源電圧（周辺電源電圧）の供給遮断時に、レベル変換回路５２の出力信号が不確定状態となるのを防止でき、確実に、出力バッファ回路を出力ハイインピーダンス状態に設定することができる。

また、転送ゲート５４により、前段ゲート回路５０の出力信号が不定状態となるのを防止することができる。

また、上述の説明においては、外部電源電圧の遮断時の動作について説明している。しかしながら、外部電源電圧の再投入時においても確実に、レベル変換回路５２の入出力ノードをスタンバイ状態時の電圧レベルに保持することができる。

この図１０に示す構成は実施の形態１から４に示す構成において、周辺電源電圧が外部電源電圧を降圧して生成されて周辺回路の動作電源電圧として利用される構成に対して、適用可能である。

［他の構成]
実施の形態１から５においては、インバータ回路とＭＯＳトランジスタで構成されるラッチ回路は、その入力ノードを接地電圧レベルに保持している。しかしながら、インバータ回路とＰチャネルＭＯＳトランジスタを用いて、このラッチ回路が、出力電源電圧レベルにその入力ノードの電圧レベルを保持するように構成されてもよい。この場合、出力バッファ回路においてＰチャネルＭＯＳトランジスタＴＰおよびＮチャネルＭＯＳトランジスタＴＮがともにオフ状態になるようにインバータの段数を調整する必要がある。

また、上述の説明において、半導体記憶装置の出力回路の構成について説明している。しかしながら、一般の半導体装置において、内部回路が外部電源電圧に遮断する電源電圧を動作電源電圧として利用し、出力バッファ回路が、専用の電源電圧を利用する構成であれば、本発明は、適用可能である。

以上のように、この発明に従えば、出力回路において用いられる出力電源電圧と内部回路が利用する外部電源電圧を受ける半導体装置において、外部電源電圧に依存する電源電圧を動作電源電圧とする回路の次段に、出力電源電圧を動作電源電圧とするラッチ回路を設けており、確実に、外部電源電圧を出力電源電圧を投入した状態で遮断する場合においても、内部ノードを、スタンバイ状態時に保持することができ、出力回路を出力ハイインピーダンス状態に設定することができる。

すなわち、内部信号に従って生成されかつ第１の電源電圧レベルの振幅を有する第１の出力駆動信号を、第２の電源電圧を動作電源電圧として受けるラッチ回路でラッチかつ転送するとともに、このラッチ回路の出力信号に従って出力ノードを駆動する第１の出力トランジスタのゲート電圧を設定しており、第１の電源電圧の供給が遮断されても、確実に、第１のラッチ回路により第１の出力トランジスタのゲート電圧をスタンバイ状態時と同じ電圧レベルに保持することができ、確実に、この第１の出力トランジスタをオフ状態に維持することができる。

また、内部信号に従って生成される第１の電源電圧レベルの振幅の有する第２の出力駆動信号を第２のラッチ回路でラッチしかつ転送するとともに、第２の出力トランジスタを、この第２のラッチ回路の出力信号に従って駆動することにより、確実に、この第１の電源電圧供給遮断時においても、第２の出力トランジスタをオフ状態に維持することができる。

また、出力駆動回路として、ラッチ回路の出力信号に従って出力ノードを駆動する第２の出力トランジスタで構成することにより、簡易な回路構成で、第１の電源電圧供給遮断時に、確実に出力ノードを出力ハイインピーダンス状態に設定することができる。

また、この出力駆動回路を、第２の出力駆動信号と同一論理レベルの信号を生成する補助駆動回路と、この補助駆動回路の出力ノードをラッチ回路の出力信号に従って参照電圧レベルに駆動し、かつこの補助駆動回路の出力ノードの電圧に従って出力ノードを第２の出力トランジスタで駆動することにより、この第２の出力トランジスタのゲート電圧を、外部電源電圧レベルに保持でき、大きな電流駆動力で出力ノードを駆動する構成においても、安定に、第１の電源電圧供給遮断時において出力ノードを出力ハイインピーダンス状態に設定することができる。

この第１のラッチ回路の入力論理しきい値を、第１の出力駆動信号生成回路が動作不能となる第１の電源電圧レベルよりも高く設定することにより、確実に、動作不能状態とされた第１の出力駆動信号生成回路の出力電圧が、中間電圧レベルに保持される可能性がある場合においても、確実に、インバータにより、この第１の出力駆動信号生成回路の出力ノードを参照電圧レベルに駆動することができ、安定に、ラッチ状態を維持することができる。また、インバータにおける貫通電流も生じず、消費電流が増大するのを抑制することができる。

また、同様に、第２のラッチ回路を、その入力論理しきい値を、第２の出力駆動信号生成回路が動作不能となる第２の電源電圧レベルよりも高くしたインバータ回路で構成することにより、確実に、この第１の電源電圧遮断時においても、インバータ回路の出力信号を、所定の電圧レベルに保持でき、確実に、ラッチ動作を行なうことができる。また、中間電圧レベルにこのラッチ回路の入力ノードがなるのを防止でき、ラッチ回路に貫通電流が生じるのを防止できる。

また、第１の電源電圧の投入を検出する回路を用い、この第１の電源投入検出信号に従って第１の出力駆動信号を生成することにより、外部電源電圧の投入時において、内部ノードの電圧レベルが不定状態となるを防止することができ、確実に、この外部電源電圧投入時においてもラッチ回路によるラッチ電圧レベルを維持することができる。

第２の出力駆動信号も、第１の電源電圧投入検出信号に従って生成することにより、この第２の出力駆動信号も、第２の電源電圧投入時に不定となるのを防止することができ、確実にラッチ回路にラッチを行なわせることができる。

また、ラッチ前段に、第１の電源電圧を出力電源電圧レベルの振幅の信号に変換するレベル変換回路を配置し、このレベル変換回路の入出力ノードを第１の電源電圧をゲートに受ける転送ゲートで接続することにより、第１の電源電圧投入遮断時においても、確実に、このラッチ回路の出力信号に従って、レベル変換回路を内部ノードの電圧レベルを所定電圧レベルに維持することができ、レベル変換回路における貫通電流が生じるのを防止でき、またレベル変換回路出力信号が不定状態となるのを防止することができる。

同様に、第２のラッチ回路前段に、レベル変換回路が設けられる構成においても、このレベル変換回路の出力ノードを第２の電源電圧をゲートに受ける転送ゲートで接続することにより、第１の電源電圧投入時においてまたは遮断時において、レベル変換回路の出力信号が不定状態となるのを防止することができる。

この発明は、電源電圧の異なる異なる回路装置間のインタフェースを取る回路に適用することにより、消費電流を低減することができる。

この発明の実施の形態１に従う出力回路の構成を示す図である。 図１に示す出力回路の動作を示す信号波形図である。 この発明の実施の形態１の変更例に従う出力回路の構成を示す図である。 この発明の実施の形態２の出力回路の構成を示す図である。 この発明の実施の形態３に従う出力回路の要部の構成を概略的に示す図である。 図５に示すインバータ回路の入出力特性を概略的に示す図である。 この発明の実施の形態４に従う出力回路の構成を示す図である。 図７に示す電源投入検出信号を生成する部分の構成を概略的に示す図である。 図８に示す電源投入検出部の動作を示す信号波形図である。 この発明の実施の形態５に従う出力回路の要部の構成を概略的に示す図である。 従来の半導体装置の全体の構成を概略的に示す図である。 図１１に示す出力回路の構成を概略的に示す図である。 図１２に示すレベル変換回路の構成の一例を示す図である。 従来のデータ処理システムの構成を概略的に示す図である。

符号の説明

１，２，４，５ インバータ回路、３，６ ＭＯＳトランジスタ、１１ ＮＡＮＤ回路、７，１３，１４ インバータ回路、１２ ゲート回路、２０，２１，２２ インバータ回路、２３，２４ ＭＯＳトランジスタ、３０，３２ ＮＯＲ回路、４０ 電源投入検出回路、４２ インバータ回路、５０ 前段ゲート回路、５２ レベル変換回路、５４ 転送ゲート、ＩＶ１，ＩＶ２ インバータ回路、ＱＮ，ＴＰ，ＴＮ ＭＯＳトランジスタ、９０６ ＮＡＮＤ回路、９０７ ゲート回路、９１２ 出力バッファ回路。

Claims (2)

1. 第１の電源電圧を動作電源電圧として受け、少なくとも内部信号に従って第１の出力駆動信号を生成する第１の出力駆動信号生成回路、
   第２の電源電圧を動作電源電圧として受け、前記第１の出力駆動信号をラッチしかつ転送する第１のラッチ回路、
   前記第２の電源電圧を動作電源電圧として受け、前記第１のラッチ回路の出力信号に従って、バス信号線に結合される主出力ノードを駆動するとともに、前記第１の電源電圧の供給停止時、前記第１のラッチ回路の出力信号に従って非導通状態とされる第１の出力トランジスタ、
   前記第１の電源電圧を動作電源電圧として受け、少なくとも前記内部信号に従って第２の出力駆動信号を生成する第２の出力駆動信号生成回路、
   前記第２の電源電圧を動作電源電圧として受け、前記第２の出力駆動信号をラッチしかつ転送する第２のラッチ回路、および
   少なくとも前記第２のラッチ回路の出力信号に従って前記主出力ノードを駆動する出力駆動回路を備え、前記出力駆動回路は、前記第２のラッチ回路の出力信号に従って選択的に導通状態とされて前記主出力ノードを前記第２の電源電圧と極性の異なる電圧レベルに駆動するとともに前記第１の電源電圧の供給停止時、前記第２のラッチ回路の出力信号に従って非導通状態とされる第２の出力トランジスタを含み、前記主出力ノードは、前記第１の電源電圧の供給停止時、前記第１および第２の出力トランジスタの非導通状態によりハイインピーダンス状態に設定される、半導体装置。
2. 第１の電源電圧を動作電源電圧として受け、少なくとも内部信号に従って第１の出力駆動信号を生成する第１の出力駆動信号生成回路、および
   第２の電源電圧を動作電源電圧として受け、前記第１の出力駆動信号をラッチしかつ転送する第１のラッチ回路を備え、前記第１のラッチ回路は、前記第２の電源電圧を動作電源電圧として受けて前記第１の出力駆動信号を反転するインバータと、前記インバータの出力信号に従って選択的に前記インバータの入力を前記第２の電源電圧と論理レベルの異なる第３の電源ノードに結合するラッチトランジスタを含み、さらに
   前記第２の電源電圧を動作電源電圧として受け、前記第１のラッチ回路の出力信号に従って、バス信号線に結合される主出力ノードを駆動するとともに、前記第１の電源電圧の供給停止時、前記第１のラッチ回路のラッチ出力信号に従って非導通状態とされる第１の出力トランジスタ、
   前記第１の電源電圧を動作電源電圧として受け、少なくとも前記内部信号に従って第２の出力駆動信号を生成する第２の出力駆動信号生成回路、
   前記第２の電源電圧を動作電源電圧として受け、前記第２の出力駆動信号をラッチしかつ転送する第２のラッチ回路、および
   少なくとも前記第２のラッチ回路の出力信号に従って前記主出力ノードを駆動する出力駆動回路を備え、前記出力駆動回路は、前記第２のラッチ回路の出力信号に従って選択的に導通状態とされて前記主出力ノードを前記第２の電源電圧と極性の異なる電圧レベルに駆動するとともに前記第１の電源電圧の供給停止時、前記第２のラッチ回路の出力信号に従って非導通状態とされる第２の出力トランジスタを備える、半導体装置。

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