KR19980044105A - 반도체장치의 전원제어회로 - Google Patents
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Abstract
저 전력 셀프 리프레쉬 모드에서도 안정적으로 전원을 공급하기 위한 반도체 장치의 전원 제어 회로가 개시되어 있다. 제1 및 제2 전원 전압 발생부는 전원 전압(VINT)이 각각 소정 제1 및 제2 기준 전압 이상인 경우에는 전원 전압을 출력하고 이하인 경우에는 그 출력이 디스에이블된다. 제1 기준 전압은 제2 기준 전압보다 높다. 래치 논리 수단은 제1 전원 전압 발생부의 출력을 VCCH1 이라 하고, 제2 전원 전압 발생부의 출력을 VCCH2 이라 하며, 그 자신의 출력을 VCCH라고 하며, 그 자신의 이전 상태의 출력을 PVCCH 라고 할 때 다음과 같은 출력 특성을 나타낸다.
래치 논리 수단의 출력에 의하여 로우 어드레스 스트로브 버퍼가 구동된다. 그리하여 파워-업시에는 전원 전압이 제1 기준 전압 이상이 된 시점 이후부터 로우 어드레스 스트로브 버퍼가 동작되고, 일단 전원이 공급된 이후에는 전원 전압이 제2 기준 전압 이하로 떨어진 경우에만 로우 어드레스 스트로브 버퍼에 대한 전원 공급이 차단된다.
Description
본 발명은 반도체 장치의 전원 제어 회로에 관한 것으로, 특히 파워-업시 인-러쉬(In-rush) 전류에 의한 오동작을 방지하기 위한 반도체 메모리 장치의 전원 제어 회로에 관한 것이다.
반도체 메모리 장치에 외부로부터 전원 공급이 시작되면 전원 전압 레벨이 일정 기간동안 불안정하게 되며 초기에 많은 과다 전류(In-Rush current)가 흐르게 된다. 따라서, 반도체 메모리 장치의 동작을 안정시키기 위해서는 전원 전압의 레벨이 일정 레벨 이상인 경우에만 동작이 이루어지도록 할 필요가 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 전원 제어 회로를 나타낸 블럭도로서, 전원 전압 발생부(110), 로우 어드레스 스트로브 버퍼(120)로 구성되어 있다. 반도체 메모리 장치는 칩 외부에서 인가되는 전원 전압을 내부 전압 변환 회로(IVC; Internal Voltage Converter)를 이용하여 내부 전원 전압(VINT)으로 변환시킨다. 전원 전압 발생부(110)는 내부 전원 전압(VINT)이 소정 기준 전압(VREF) 이상인 경우에는, 그 출력(VCCHE)이 내부 전원 전압(VINT)과 같고, 내부 전원 전압(VINT)이 소정 기준 전압(VREF) 보다 작은 경우에는 그 출력(VCCHE)이 접지 레벨이 된다. 전압 발생부(110)의 출력(VCCHE)은 로우 어드레스 스트로브 버퍼(120)의 전원으로서 공급된다. 따라서, 로우 어드레스 스트로브 버퍼(120)는 내부 전원 전압(VINT)이 기준 전압(VREF)보다 낮은 경우에는 동작하지 아니하고 내부 전원 전압(VINT)이 기준 전압(VREF) 이상인 경우에만 동작된다.
동기식 다이내믹 랜덤 액세스 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 신호는 데이타 읽기/쓰기 동작을 트리거하는 신호로서의 역할을 한다. 따라서, 로우 어드레스 스트로브 버퍼가 동작되지 않게 되면, 이에 관련된 반도체 메모리 동작이 모두 이루어지지 않게 된다. 즉, 반도체 메모리 장치는 내부 전원 전압(VINT)이 기준 전압(VREF) 이상이고 로우 어드레스 스트로브 신호(RASB)가 액티브인 경우에 활성화되고, 내부 전원 전압(VINT)이 적정 전압보다 낮아지면 비활성화된다.
도 2는 도 1에 도시된 반도체 장치의 전원 제어 회로에 동작을 나타내는 그래프로서, 참조 부호 201은 내부 전원 전압(VINT)을 나타내고 참조 부호 202는 전원 전압 발생부(110)의 출력을 나타낸다. 도 2에서 알 수 있는 바와 같이, 전원 전압 발생부(110)의 출력은, 내부 전원 전압(VINT)이 기준 전압(VREF) 이상인 경우에는 내부 전원 전압(VINT)과 동일하고, 내부 전원 전압(VINT)이 기준 전압(VREF) 보다 낮은 경우에는 접지 레벨이 된다.
여기서, 기준 전압(VREF)이 높게 설정되면 반도체 메모리 장치의 저 전력 동작에 대한 마진이 없게 되며, 기준 전압(VREF)이 지나치게 낮게 되면 파워-업시 과다 전류를 방지할 수 없게 된다. 이를 설명하면 다음과 같다.
도 3은 저 전력 셀프 리프레쉬 모드에서의 신호들의 타이밍도를 나타낸 것이며, 다음 표 1은 NEC사의 저 전력 셀프 리프레쉬 모드에서의 사양(SPEC)을 나타낸 것이다.
| ADDRESS/WEB | 상관없음 |
| DQ | Hi-Z |
| Vent/Vop | 3.0 V / 2.5 V |
| tA[min] | 0.5[ms] |
| tB[min] | 0.0[s] |
| tC[min] | 256[ms] |
도 3 및 표 1에서 참조 부호 Vent는 반도체 메모리 장치가 정상 동작을 하는 경우에 전원 전압 레벨을 나타낸 것이고, 참조 부호 Vop는 저 전력 동작시의 전압 레벨을 나타낸다.
도 3을 참조하면, 컬럼 어드레스 스트로브 신호(CASB)가 신호가 로우 레벨로 액티브된 후 로우 어드레스 스트로브 신호(RASB)가 로우 레벨로 액티브되면, 저 전력(low power) 모드가 설정된다. 참조 부호 tB는 저 전력 모드를 설정하기 위하여 로우 어드레스 스트로브 신호(RASB)가 액티브된 후 전원 레벨(VCC)이 천이하기 시작하는 시점까지의 시간을 나타낸다. 참조 부호 tA는 전원 레벨(VCC)이 고 전원 레벨(Vent)에서 저 전원 레벨(Vop)로 천이하거나 또는 그 반대로 천이하는데 걸리는 시간을 나타낸다. 참조 부호 tC는 전원 레벨(VCC)이 고 전원 레벨(Vent)로 복귀한 후 저 전력 모드에서 정상 동작 모드로 복귀하기까지 걸리는 시간을 나타낸다.
이와 같이 저 전력 셀프 리프레쉬 모드를 설정하는 것은 반도체 장치에서 소모되는 전력을 감소시키기 위한 것이다. 특히, 밧데리에 의하여 전원이 공급되는 랩탑 컴퓨터, 노트-북 PC 등과 같은 기기에서는 전력 소모를 감소시켜, 장시간 사용할 수 있도록 하는 것이 매우 중요하다.
도 4는 도 1에 도시된 반도체 장치의 전원 제어 회로의 셀프 리프레쉬 모드에서의 동작 특성을 설명하기 위한 그래프이다. 도 4에서 참조 부호 211은 전원 전압 발생부(110)의 출력을 나타내고 참조 부호 212는 내부 전원 전압(VINT)을 나타낸다. 파워-업시에 전원 전압 발생부(110)는 그로 인가되는 내부 전원 전압(VINT)이 기준 전압(VREF)에 도달하기 전까지는 그 출력이 접지 레벨이고, 그로 인가되는 내부 전원 전압(VINT)이 기준 전압(VREF) 이상인 경우에는 그 출력이 내부 전원 전압(VINT)과 같은 레벨이 된다. 파워-다운시에도 전원 전압 발생부(110)는 내부 전원 전압(VINT)이 기준 전압(VREF) 이하로 떨어지면 그 출력이 접지 레벨이 된다. 이와 같이 파워-업 및 파워-다운시에 일정 전압 레벨 이하에서 전원 공급을 차단하는 것은 과다 전류에 의한 오동작을 방지하기 위한 것이다. 그러나, 도 3 및 표 1과 같이, 반도체 장치에서 소모되는 전력을 감소시키기 위하여 저 전력 셀프 리프레쉬 모드를 설정하는 경우에도 전원 전압 발생부(110)는 내부 전원 전압(VINT)이 기준 전압(VREF) 이하이면 그 출력을 디스에이블시키기 때문에 반도체 장치의 전체적으로 그 동작이 멈추게 되는 문제점이 있다. 저 전력 셀프 리프레쉬 모드에서는 반도체 메모리 장치의 동작을 정지시키는 것이 아니라, 그 안에 저장되어 있는 데이타의 유지를 위한 필요 최소한의 동작만을 수행하는 모드이다. 따라서, 저 전력 셀프 리프레쉬 모드에서 반도체 메모리 장치의 전원 공급이 차단되면, 그 안에 저장되어 있는 데이타를 잃어버리게 되는 문제점이 발생하게 된다.
한편, 저 전력 셀프 리프레쉬 모드에서 데이타를 잃어버리지 않도록 하기 위하여 전원 전압 발생부(110)의 기준 전압(VREF)을 저 전력 셀프 리프레쉬 모드의 저 전원 전압(Vop) 보다 낮게 설정할 수 있다. 그러나, 이 경우에는 파워-업시에 나타나는 과다 전류에 의한 오동작을 충분히 방지할 수 없게 된다.
도 5는 종래 기술의 다른 예에 의한 반도체 장치의 전원 제어 회로의 블럭도로서, 전원 전압 발생부(110), 래치 논리부(130) 및 로우 어드레스 스트로브 버퍼(120)로 구성되어 있다.
도 5에서 전원 전압 발생부(110)는 도 1의 전원 전압 발생부(110)와 같다. 래치 논리부(130)는 다음 표 2와 같은 출력 특성을 나타낸다.
| VCCHE | RASB | PVCCHR | VCCHR |
| 0 | 상관없음 | 상관없음 | 0 |
| VINT | 액티브 | 0 | 0 |
| VINT | 상관없음 | VINT | VINT |
| 0 | 상관없음 | VINT | 0 |
표 2에서 VCCHE는 전원 전압 발생부(110)의 출력을 나타내고, RASB는 로우 어드레스 스트로브 신호를 나타내며, PVCCHR은 래치 논리부(130)의 이전 상태의 출력을 나타내며, VCCHR은 래치 논리부(130)의 출력을 나타낸다. 0은 접지 레벨을 나타내고, VINT는 내부 전원 전압 레벨을 나타낸다.
도 6은 도 5에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래프로서, 참조 부호 221은 래치 논리부(130)의 출력(VCCHR) 파형을 나타낸 것이고, 참조 부호 222는 내부 전원 전압(VINT)을 나타낸 것이다. 도 6에서 알 수 있는 바와 같이, 도 5에 도시되어 있는 반도체 장치의 전원 제어 회로에서 래치 논리부(130)의 출력(VCCHR)도 저 전력(low power) 셀프 리프레쉬 모드(self refresh mode: SR 모드)에서 디스에이블되기 때문에 데이타를 잃어버리게 되는 문제점이 있다.
따라서, 본 발명의 목적은 저 전력 셀프 리프레쉬 모드에서 안정적으로 동작할 수 있는 반도체 장치의 전원 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은 파워-업시에 반도체 장치가 오동작을 하지 않도록 하는 반도체 장치의 전원 제어 회로를 제공하는 것이다.
도 1은 종래 기술의 일 예에 따른 반도체 장치의 전원 제어 회로의 블럭도이다.
도 2는 도 1에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래이다.
도 3은 반도체 장치의 셀프 리프레쉬 모드에서의 신호들의 타이밍도들이다.
도 4는 도 1에 도시된 반도체 장치의 전원 제어 회로의 셀프 리프레쉬 모드에서의 동작 특성을 설명하기 위한 그래프이다.
도 5는 종래 기술의 다른 예에 의한 반도체 장치의 전원 제어 회로의 블럭도이다.
도 6은 도 5에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 의한 반도체 장치의 전원 제어 회로의 블럭도이다.
도 8은 도 7에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래프이다.
도 9는 도 7에 도시된 반도체 장치의 전원 제어 회로의 셀프 리프레쉬 모드에서의 동작을 설명하기 위한 그래프이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 전원 제어 회로의 블럭도이다.
도 11은 도 7 및 도 10에 도시된 제1 전원 전압 발생부의 구체적인 회로도이다.
도 12는 도 7 및 도 10에 도시된 제2 전원 전압 발생부의 구체적인 회로도이다.
도 13은 도 10에 도시된 래치 논리부(700)의 구체적인 회로도이다.
도면의 주요 부분에 대한 부호의 설명
300...제1 전원 전압 발생부 400...제2 전원 전압 발생부
500...래치 논리부 600...로우 어드레스 스트로브 버퍼
700...래치 논리부
상기 목적을 달성하기 위하여 본 발명의 일 태양에 따른 반도체 장치의 전원 제어 회로는 제1 전원 전압 발생부 제2 전원 전압 발생부, 래치 논리 수단 및 로우 어드레스 스트로브 버퍼를 구비한다. 제1 전원 전압 발생부는 내부 전원 전압(VINT)이 소정 제1 기준 전압(VREF1) 이상인 경우에는 그 출력 레벨이 내부 전원 전압(VINT)과 같고, 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 보다 낮은 경우에는 출력 레벨이 접지 레벨이 된다. 제2 전원 전압 발생부는 내부 전원 전압(VINT)이 소정 제2 기준 전압(VREF2) 이상인 경우에는 그 출력 레벨이 내부 전원 전압(VINT)과 같고, 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 보다 낮은 경우에는 출력이 접지 레벨이 된다.
래치 논리 수단의 출력 특성은 다음과 같다. 제2 전원 전압 발생부의 출력(VCCH2)이 접지 레벨이면 래치 논리 수단의 출력(VCCH)은 접지 레벨이 된다. 제1 전원 전압 발생부의 출력(VCCH1)이 접지 레벨이고 제2 전원 전압 발생부의 출력(VCCH2)이 전원 전압(VINT) 레벨이면 래치 논리 수단의 출력(VCCH)은 그 이전 상태의 전압 레벨을 그대로 유지하게 된다. 제1 전원 전압 발생부의 출력(VCCH1) 및 제2 전원 전압 발생부의 출력(VCCH2)이 모두 전원 전압(VINT) 레벨이면, 래치 논리 수단의 출력(VCCH)은 전원 전압(VINT)레벨이다.
래치 논리 수단의 출력은 전원으로서 로우 어드레스 스트로브 버퍼에 공급된다. 여기서, 제1 기준 전압(VREF1)은 제2 기준 전압(VREF2)보다 높게 설정된다.
래치 논리 수단은 제1 전원 전압 발생부의 출력을 반전하는 인버터(501); 상기 인버터(501)의 출력과 NAND 게이트(503)의 출력을 입력하는 NAND 게이트(502); NAND 게이트(502)의 출력과 제2 전원 전압 발생부의 출력을 입력하는 NAND 게이트(503); 및 NAND 게이트(503)의 출력을 반전하는 인버터(504)로 구성될 수 있다.
제1 전원 전압 발생부 및 제2 전원 전압 발생부는 반도체 장치의 내부에서 발생되는 전원 전압이 인가될 수 있다.
상기 목적을 달성하기 위하여 본 발명의 다른 태양에 의한 반도체 장치의 전원 제어 회로는 제1 전원 전압 발생부, 제2 전원 전압 발생부, 제1 래치 논리 수단, 제2 래치 논리 수단 및 로우 어드레스 스트로브 버퍼를 구비한다. 제1 전원 전압 발생부는 전원 전압(VINT)이 소정 제1 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블된다.
제1 래치 논리 수단은 출력 특성은 다음과 같다. 제1 전원 전압 발생부의 출력(VCCH1)이 접지 레벨이면 제1 래치 논리 수단의 출력(VCCH1R)은 접지 레벨이 된다. 제1 전원 전압 발생부의 출력(VCCH1)이 전원 전압(VINT) 레벨이고, 이전 상태의 출력(PVCCH1R)이 전원 전압(VINT) 레벨이면, 제1 래치 논리 수단의 출력(VCCH1R)은 계속적으로 전원 전압(VINT) 레벨을 유지하게 된다. 제1 전원 전압 발생부의 출력(VCCH1)이 전원 전압(VINT) 레벨이고 로우 어드레스 스트로브 신호(RASB)가 액티브이며 이전 상태의 출력(PVCCH1R)이 접지 레벨이면, 제1 래치 논리 수단의 출력(VCCH1R)은 계속적으로 접지 레벨을 유지하게 된다. 제1 전원 전압 발생부의 출력(VCCH1)이 전원 전압(VINT) 레벨이고, 로우 어드레스 스트로브 신호(RASB)가 논액티브이며 이전 상태의 출력(PVCCH1R)이 접지 레벨이면, 제1 래치 논리 수단의 출력(VCCH1R)은 내부 전원 전압(VINT) 레벨로 변환된다.
제2 전원 전압 발생부는 전원 전압(VINT)이 소정 제2 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블된다.
제2 전원 전압 발생부의 출력(VCCH2)이 접지 레벨이면, 제2 래치 논리 수단의 출력(VCCH)은 접지 레벨이 된다. 제1 래치 논리 수단의 출력(VCCH1R)이 접지 레벨이고 제2 전원 전압 발생부의 출력(VCCH2)이 전원 전압(VINT) 레벨이면 그 이전 상태의 출력을 그대로 유지하게 된다. 제1 래치 논리 수단의 출력(VCCH1R) 및 제2 전원 전압 발생부의 출력(VCCH2)이 모두 전원 전압(VINT) 레벨이면, 제2 래치 논리 수단의 출력(VCCH)은 전원 전압(VINT) 레벨이 된다. 제2 래치 논리 수단의 출력은 로우 어드레스 스트로브 버퍼로 인가되며, 제1 기준 전압은 제2 기준 전압보다 높게 설정된다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 7은 본 발명의 일 실시예에 의한 반도체 장치의 전원 제어 회로의 블럭도로서, 반도체 장치의 전원 제어 회로는 제1 전원 전압 발생부(300), 제2 전원 전압 발생부(400), 래치 논리부(500) 및 로우 어드레스 스트로브 버퍼(600)를 구비한다.
제1 전원 전압 발생부(300)로 인가되는 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 이상인 경우에는 제1 전원 전압 발생부(300)의 출력(VCCH1) 레벨이 내부 전원 전압(VINT) 레벨과 같고, 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 보다 낮은 경우에는 제1 전원 전압 발생부(300)의 출력(VCCH1)이 접지 레벨이 된다.
마찬가지로, 제2 전원 전압 발생부(400)로 인가되는 내부 전원 전압(VINT)이 소정 제2 기준 전압(VREF2) 이상인 경우에는 제2 전원 전압 발생부(400)의 출력(VCCH2)은 내부 전원 전압(VINT) 레벨이 되고, 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 보다 낮은 경우에는 제2 전원 전압 발생부(400)의 출력(VCCH2)은 접지 레벨이 된다. 여기서, 제1 기준 전압(VREF1)이 제2 기준 전압(VREF2) 보다 높게 설정된다.
래치 논리부(500)는 제1 전원 전압 발생부(300)의 출력을 VCCH1 이라 하고, 제2 전원 전압 발생부(400)의 출력을 VCCH2 이라 하며, 래치 논리부(500)의 출력을 VCCH라고 하며, 래치 논리부(500)의 이전 상태의 출력을 PVCCH 라고 할 때 다음 표 3과 같은 출력 특성을 나타낸다.
| VCCH1 | VCCH2 | PVCCH | VCCH |
| 0 | 0 | 0 | 0 |
| 0 | 0 | VINT | 0 |
| 0 | VINT | 0 | 0 |
| 0 | VINT | VINT | VINT |
| VINT | 0 | 0 | 0 |
| VINT | 0 | VINT | 0 |
| VINT | VINT | 0 | VINT |
| VINT | VINT | VINT | VINT |
표 3에서, 0은 접지 레벨을 나타낸다.
내부 전원 전압(VINT)의 전압 레벨이 시간이 경과함에 따라 점차로 증가하였다가 다시 접지 레벨로 감소하는 경우에 맞추어 표 3을 재배열하면 다음 표 4와 같이 나타낼 수 있다.
| VCCH1 | VCCH2 | PVCCH | VCCH |
| 0 | 0 | 0 | 0 |
| 0 | VINT | 0 | 0 |
| VINT | VINT | 0 | VINT |
| VINT | VINT | VINT | VINT |
| 0 | VINT | VINT | VINT |
| 0 | 0 | VINT | 0 |
따라서, 래치 논리부(500)의 출력 특성은 다음 표 5와 같이 요약할 수 있다.
| VCCH1 | VCCH2 | PVCCH | VCCH |
| 상관없음 | 0 | 상관없음 | 0 |
| 0 | VINT | 0 | 0 |
| 0 | VINT | VINT | VINT |
| VINT | VINT | 상관없음 | VINT |
표 5에서 알 수 있는 바와 같이, 제2 전원 전압 발생부(400)의 출력(VCCH2)이 접지 레벨이면 래치 논리부(500)의 출력(VCCH)은 접지 레벨이 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 접지 레벨이고 제2 전원 전압 발생부(400)의 출력(VCCH2)이 내부 전원 전압(VINT) 레벨이면 래치 논리부(500)는 그 이전 상태의 출력을 그대로 유지하게 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1) 및 제2 전원 전압 발생부(400)의 출력(VCCH2)이 모두 내부 전원 전압(VINT) 레벨인 경우에는, 래치 논리부(500)의 출력은 내부 전원 전압(VINT) 레벨이 된다.
여기서, 제1 전원 전압 발생부(300) 및 제2 전원 전압 발생부(400)로부터 출력되는 내부 전원 전압(VINT) 레벨은 래치 논리부(500)에서 로직 하이 레벨로 인식되기에 충분한 값을 가진다.
도 7에서 래치 논리부(500)는 인버터들(501, 504) 및 NAND 게이트들(502, 503)로 구성되어 있다. 이와 같은 구성은 로우 어드레스 스트로브 신호(RASB)가 로우 액티브인 경우에 적용될 수 있다. 인버터(501)는 제1 전원 전압 발생부(300)의 출력(VCCH1)을 반전하여 출력한다. NAND 게이트(502)는 인버터(501)의 출력과 NAND 게이트(503)의 출력을 논리곱하고 반전하여 출력한다. NAND 게이트(503)는 제2 전원 전압 발생부(400)의 출력(VCCH2)과 NAND 게이트(502)의 출력을 논리곱하고 반전하여 출력한다. 인버터(504)는 NAND 게이트(503)의 출력을 반전한다.
래치 논리부(500)의 출력(VCCH)은 전원으로서 로우 어드레스 스트로브 버퍼(600)로 인가된다. 그리하여 파워-업시에는 전원 전압이 제1 기준 전압 이상이 된 시점 이후부터 로우 어드레스 스트로브 버퍼가 동작되고, 일단 전원이 공급된 이후에는 전원 전압이 제2 기준 전압 이하로 떨어진 경우에만 로우 어드레스 스트로브 버퍼에 대한 전원 공급이 차단된다. 위에서 언급한 바와 같이, 동기식 다이내믹 랜덤 액세스 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 신호는 데이타 읽기/쓰기 동작을 트리거하는 신호로서의 역할을 한다. 따라서, 로우 어드레스 스트로브 버퍼가 동작되지 않게 되면, 이에 관련된 반도체 메모리 동작이 모두 이루어지지 않게 된다. 따라서, 도 7에 도시된 바와 같은 전원 제어 회로를 구비하는 반도체 메모리 장치는, 파워-업시에는 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 이상이고 로우 어드레스 스트로브 신호(RASB)가 액티브인 경우에 데이타 읽기/쓰기 등의 동작이 이루어지게 된다. 반면에, 파워-다운시에는 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 이하로 떨어진 경우에 비로소 그 동작을 멈추게 된다.
도 8은 도 7에 도시된 반도체 장치의 전원 제어 회로의 동작을 나타내는 그래프로서, 참조 부호 801은 로우 어드레스 스트로브 버퍼(600)의 출력(VCCH)을 나타내는 파형도이고, 참조 부호 802는 내부 전원 전압(VINT)의 파형을 나타낸 것이다. 도 8에서, 파워-업시에는 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 이상인 경우에 비로소 로우 어드레스 스트로브 버퍼(600)에 전원 공급이 개시된다. 반면에, 파워-다운시에는 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 이하로 떨어져야만 로우 어드레스 스트로브 버퍼(600)의 전원 공급이 차단됨을 알 수 있다.
도 9는 도 7에 도시된 반도체 장치의 전원 제어 회로의 셀프 리프레쉬 모드에서의 동작을 설명하기 위한 그래프이다. 참조 부호 901은 래치 논리부(500)의 출력(VCCH) 파형을 나타낸 것이고, 참조 부호 902는 내부 전원 전압(VINT)의 파형을 나타낸 것이다.
저 전력 셀프 리프레쉬 모드는 반도체 장치에서 소모되는 전력을 감소시키기 위한 동작 모드이다. 저 전력 셀프 리프레쉬 모드에서는 반도체 메모리 장치 내에 저장되어 있는 데이타의 유지를 위하여 필요한 최소한의 동작만이 수행되게 된다. 따라서, 저 전력이기는 하나 반드시 전원이 공급되어야 한다. 도 9에서 알 수 있는 바와 같이, 제2 기준 전압(VREF2)은 저 전력 셀프 리프레쉬 모드의 동작 전원 전압 레벨보다 낮게 설정되기 때문에, 저 전력 셀프 리프레쉬 모드에서도 래치 논리부(500)의 출력이 접지 레벨이 되지 않는다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 전원 제어 회로의 블럭도로서, 반도체 장치의 전원 제어 회로는 제1 전원 전압 발생부(300), 제2 전원 전압 발생부(400), 래치 논리부(500), 로우 어드레스 스트로브 버퍼(600) 및 래치 논리부(700)를 구비한다.
제1 전원 전압 발생부(300)는 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 이상인 경우에는 내부 전원 전압(VINT) 레벨을 출력하고, 내부 전원 전압(VINT)이 제1 기준 전압(VREF1) 보다 낮은 경우에는 접지 레벨을 출력한다. 제2 전원 전압 발생부(400)는 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 이상인 경우에는 내부 전원 전압(VINT) 레벨을 출력하고, 내부 전원 전압(VINT)이 제2 기준 전압(VREF2) 보다 낮은 경우에는 접지 레벨을 출력한다. 여기서, 제1 기준 전압(VREF1)이 제2 기준 전압(VREF2) 보다 높게 설정된다.
래치 논리부(700)는 제1 전원 전압 발생부(300)의 출력을 VCCH1 이라 하고, 로우 어드레스 스트로브 신호를 RASB 라고 하며, 래치 논리부(700) 자신의 이전 출력을 PVCCH1R이라고 할 때 다음 표 6과 같은 출력 특성을 나타낸다.
| VCCH1 | RASB | PVCCH1R | VCCH1R |
| 0 | 상관없음 | 상관없음 | 0 |
| VINT | 액티브 | 0 | 0 |
| VINT | 논액티브 | 0 | VINT |
| VINT | 상관없음 | VINT | VINT |
표 6에서, 0은 접지 레벨을 나타내고, VINT는 내부 전원 전압 레벨을 나타낸다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 접지 레벨이면 래치 논리부(700)의 출력(VCCH1R)은 접지 레벨이 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 내부 전원 전압(VINT) 레벨이고, 이전 상태의 출력(PVCCH1R)이 내부 전원 전압(VINT) 레벨이면 래치 논리부(700)의 출력(VCCH1R)은 계속적으로 내부 전원 전압(VINT) 레벨을 유지하게 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 내부 전원 전압(VINT) 레벨이고 로우 어드레스 스트로브 신호(RASB)가 액티브이며 이전 상태의 출력(PVCCH1R)이 접지(VSS) 레벨이면, 래치 논리부(700)의 출력(VCCH1R)은 계속적으로 접지 레벨을 유지하게 된다. 제1 전원 전압 발생부(300)의 출력(VCCH1)이 내부 전원 전압(VINT) 레벨이고, 로우 어드레스 스트로브 신호(RASB)가 논액티브이며 이전 상태의 출력(PVCCH1R)이 접지 레벨이면, 래치 논리부(700)의 출력(VCCH1R)은 내부 전원 전압(VINT) 레벨로 변환된다. 즉, 제1 전원 전압 발생부(300)의 출력(VCCH1)이 내부 전원 전압(VINT) 레벨인 경우에는, 로우 어드레스 스트로브 신호(RASB)가 논액티브인 경우에만 전원 레벨이 변하게 된다.
래치 논리부(500)는 제2 전원 전압 발생부(400)의 출력을 VCCH2 라고 하고, 래치 논리부(700)의 출력을 VCCH1R 이라고 하며, 래치 논리부(500)의 출력을 VCCH라고 하며, 래치 논리부(500)의 이전 상태의 출력을 PVCCH 라고 할 때 다음 표 7과 같은 출력 특성을 나타낸다.
| VCCH1R | VCCH2 | PVCCH | VCCH |
| 상관없음 | 0 | 상관없음 | 0 |
| 0 | VINT | 0 | 0 |
| 0 | VINT | VINT | VINT |
| VINT | VINT | 상관없음 | VINT |
여기서, 0은 접지 레벨을 나타내고, VINT는 내부 전원 전압 레벨을 나타낸다. 표 7에서, 제2 전원 전압 발생부(400)의 출력(VCCH2)이 접지 레벨이면 래치 논리부(500)의 출력(VCCH)은 접지 레벨이 된다. 래치 논리부(700)의 출력(VCCH1R)이 접지 레벨이고 제2 전원 전압 발생부(400)의 출력(VCCH2)이 내부 전원 전압(VINT) 레벨이면 래치 논리부(500)는 그 이전 상태의 출력을 그대로 유지하게 된다. 래치 논리부(700)의 출력(VCCH1R) 및 제2 전원 전압 발생부(400)의 출력(VCCH2)이 모두 내부 전원 전압(VINT) 레벨인 경우에는, 래치 논리부(500)의 출력은 내부 전원 전압(VINT) 레벨이 된다.
여기서, 제1 전원 전압 발생부(300) 및 제2 전원 전압 발생부(400)로부터 출력되는 내부 전원 전압(VINT) 레벨은 래치 논리부(500) 및 래치 논리부(700)에서 로직 하이 레벨로 인식되기에 충분한 값을 가진다.
도 10에서 래치 논리부(500)는 도 7의 래치 논리부(500)와 같이 구성할 수 있다. 래치 논리부(500)의 출력(VCCH)은 전원으로서 로우 어드레스 스트로브 버퍼(600)로 인가된다. 그리하여 파워-업시에는 전원 전압이 제1 기준 전압 이상이 된 시점 이후부터 로우 어드레스 스트로브 버퍼가 동작되고, 일단 전원이 공급된 이후에는 전원 전압이 제2 기준 전압 이하로 떨어진 경우에만 로우 어드레스 스트로브 버퍼에 대한 전원 공급이 차단된다.
도 11은 도 7 및 도 10에 도시된 제1 전원 전압 발생부(300)의 구체적인 회로도로서, 비교 전압 발생부(310), 오버슈트/언더슈트 방지부(320), 비교부(330), 초기치 설정부(340), 반전부(350) 및 구동부(360)를 구비한다.
비교 전압 발생부(310)는 내부 전원 전압(VINT)을 입력하여 그에 비례하는 전압이 노드(N1)에 나타나도록 한다. 비교 전압 발생부(310)는 PMOS 트랜지스터들(311, 312, 313), 캐패시터(314) 및 저항(315)으로 구성되어 있다. PMOS 트랜지스터들(311, 312, 313)은 내부 전원 전압(VINT)이 인가되는 단자와 노드(N1) 사이에 상호 직렬로 연결되어 있으며 각각의 게이트는 노드(N1)에 연결되어 있다. 캐패시터(314)는 노드(N1)와 접지(VSS) 사이에 연결되어 있고, 저항(315)은 노드(N1)와 접지(VSS) 사이에 연결되어 있다.
오버슈트/언더슈트 방지부(320)는 노드(N1)에 오버슈트/언더슈트가 발생되는 것을 방지하는 것으로, PMOS 트랜지스터(321) 및 NMOS 트랜지스터(322)로 구성되어 있다. PMOS 트랜지스터(321)는 그 소스 및 게이트가 내부 전원 전압(VINT) 단자에 공통 연결되어 있고, 그 드레인은 노드(N1)에 연결되어 있다. 그리하여, 노드(N1)에 오버슈트가 발생하면 PMOS 트랜지스터(321)가 턴-온된다. NMOS 트랜지스터(322)는 그 드레인이 노드(N1)에 연결되어 있고, 그 게이트 및 소스가 접지(VSS)에 공통 연결되어 있다. 그리하여, 노드(N1)에 언더슈트가 발생하면 NMOS 트랜지스터(322)가 턴-온된다.
비교부(330)는 내부 전원 전압(VINT)과 노드(N1)의 전압의 차이가 일정 전압 이상인 경우에 노드(N2)가 로우 레벨이 되도록 한다. 비교부(330)는 PMOS 트랜지스터들(331, 332, 333) 및 NMOS 트랜지스터들(334, 335)을 구비한다. PMOS 트랜지스터들(331, 332, 333)은 내부 전원 전압(VINT)과 노드(N2) 사이에 상호 직렬로 연결되어 있으며 각각의 게이트는 노드(N1)에 연결되어 있다. NMOS 트랜지스터들(334, 335)은 노드(N2)와 접지(VSS) 사이에 직렬로 연결되어 있으며 각각의 게이트는 노드(N1)에 연결되어 있다.
초기치 설정부(340)는 내부 전원 전압(VINT)이 접지 레벨에서 점차적으로 동작 전원 레벨로 증가하는 경우에 노드(N2)를 하이 레벨로 고정시키는 역할을 한다. 그리하여, 제1 전원 전압 발생부(300)의 출력(VCCH1)이 파워-업시 불필요하게 내부 전원 전압(VINT) 레벨이 나타나지 않도록 한다. 초기치 설정부(340)는 다수의 PMOS 트랜지스터들(341, 342, 343, 344) 및 NMOS 트랜지스터(345)를 구비한다. PMOS 트랜지스터들(341, 342, 343, 344)은 내부 전원 전압(VINT)과 노드(N2) 사이에 직렬로 연결되어 있으며 각각의 게이트는 접지(VSS)되어 있다. NMOS 트랜지스터(345)의 드레인은 노드(N2)에 연결되어 있고 그 게이트 및 소스는 접지(VSS)되어 있다.
반전부(350)는 노드(N2)의 로직 상태를 반전하는 것으로서, 다수의 PMOS 트랜지스터들(351, 352, 353, 354, 355) 및 NMOS 트랜지스터(356)를 구비한다. PMOS 트랜지스터들(351, 352, 353, 354, 355)은 상호 직렬로 연결되어 있고 각각의 게이트는 노드(N2)에 연결되어 있다. NMOS 트랜지스터(356)의 게이트는 노드(N2)에 연결되어 있고 소스는 접지(VSS)되어 있다. 구동부(360)는 다수의 인버터들로 구성되어 있는 것으로, 각각의 인버터들로 공급되는 전원은 내부 전원 전압(VINT)이 된다. 구동부(360)에 있어서, 첫단의 인버터는 PMOS 트랜지스터(361) 및 NMOS 트랜지스터(362)로 구성되어 있으며, 두 번째 인버터는 PMOS 트랜지스터(363) 및 NMOS 트랜지스터(364)로 구성되어 있다. 세 번째 인버터(365) 및 네 번째 인버터(366)도 마찬가지로 구성할 수 있다. 이와 같이 다수의 인버터들을 직렬로 연결함으로써 입력 임피던스를 증가시키게 되고, 그에 의하여 버퍼링 효과를 얻을 수 있다.
도 12는 도 7 및 도 10에 도시된 제2 전원 전압 발생부(400)의 구체적인 회로도이다. 제2 전원 전압 발생부(400)는 비교 전압 발생부(410), 오버슈트/언더슈트 방지부(420), 비교부(430), 초기치 설정부(450), 반전부(460), 구동부(470)를 구비한다.
비교 전압 발생부(410)는 내부 전원 전압(VINT)을 입력하며 그에 비례하는 전압이 노드(N3)에 나타나도록 하는 것으로, PMOS 트랜지스터들(411, 412) 및 캐패시터(413)를 포함하여 구성되어 있다. PMOS 트랜지스터들(411, 412)은 내부 전원 전압(VINT)과 노드(N3) 사이에 직렬로 연결되어 있으며 각각의 게이트는 노드(N3)에 연결되어 있다. 캐패시터(413)는 노드(N3)와 접지(VSS) 사이에 연결되어 있다.
오버슈트/언더슈트 방지부(420)는 노드(N3)에 오버슈트/언더슈트가 발생되는 것을 방지하는 것으로서, PMOS 트랜지스터(421) 및 NMOS 트랜지스터(422)로 구성되어 있다. PMOS 트랜지스터(421)는 그 소스 및 게이트가 내부 전원 전압(VINT) 단자에 공통 연결되어 있고, 그 드레인은 노드(N3)에 연결되어 있다. 그리하여, 노드(N3)에 오버슈트가 발생하면 PMOS 트랜지스터(421)가 턴-온된다. NMOS 트랜지스터(422)는 그 드레인이 노드(N3)에 연결되어 있고, 그 게이트 및 소스가 접지(VSS)에 공통 연결되어 있다. 그리하여, 노드(N3)에 언더슈트가 발생하면 NMOS 트랜지스터(422)가 턴-온된다.
비교부(430)는 내부 전원 전압(VINT)과 노드(N1)의 전압의 차이가 일정 전압 이상인 경우에 노드(N4)가 로우 레벨이 되도록 한다. 비교부(430)는 PMOS 트랜지스터들(431, 432, 433, 434) 및 NMOS 트랜지스터들(435, 436, 437, 438, 439, 440)을 구비한다. PMOS 트랜지스터들(431, 432, 433, 434)은 내부 전원 전압(VINT)과 노드(N4) 사이에 상호 직렬로 연결되어 있으며 각각의 게이트는 노드(N3)에 연결되어 있다. NMOS 트랜지스터들(435, 436, 437, 438, 439, 440)은 노드(N4)와 접지(VSS) 사이에 직렬 및 병렬로 연결되어 있으며 각각의 게이트는 노드(N3)에 연결되어 있다.
초기치 설정부(450)는 내부 전원 전압(VINT)이 접지 레벨에서 점차적으로 동작 전원 레벨로 증가하는 경우에 노드(N4)를 하이 레벨로 고정시키는 역할을 한다. 그리하여, 파워-업시 제1 전원 전압 발생부(300)의 출력(VCCH1)이 불필요하게 내부 전원 전압(VINT) 레벨이 되지 않도록 한다. 초기치 설정부(450)는 다수의 PMOS 트랜지스터들(451, 452, 453, 454, 455) 및 NMOS 트랜지스터(456)를 구비한다. PMOS 트랜지스터들(451, 452, 453, 454, 455)은 내부 전원 전압(VINT)과 노드(N2) 사이에 직렬로 연결되어 있으며 각각의 게이트는 접지(VSS)되어 있다. NMOS 트랜지스터(456)의 드레인은 노드(N4)에 연결되어 있고 그 게이트 및 소스는 접지(VSS)되어 있다.
반전부(460)는 노드(N4)의 로직 상태를 반전하는 것으로서, 다수의 PMOS 트랜지스터들(461, 462, 463, 464, 465) 및 NMOS 트랜지스터(466)를 구비한다. PMOS 트랜지스터들(461, 462, 463, 464, 465)은 상호 직렬로 연결되어 있고 각각의 게이트는 노드(N4)에 연결되어 있다. NMOS 트랜지스터(466)의 게이트는 노드(N4)에 연결되어 있고 소스는 접지(VSS)되어 있다. 구동부(470)는 다수의 인버터들로 구성되어 있는 것으로, 각각의 인버터들로 공급되는 전원은 내부 전원 전압(VINT)이 된다. 구동부(470)에 있어서, 첫단의 인버터는 PMOS 트랜지스터(471) 및 NMOS 트랜지스터(472)로 구성되어 있으며, 두 번째 인버터는 PMOS 트랜지스터(473) 및 NMOS 트랜지스터(474)로 구성되어 있으며, 세 번째 인버터(475) 및 네 번째 인버터(476)도 이와 같이 구성할 수 있다.
도 11 및 도 12에서 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)은 그 안에 포함되는 각 트랜지스터들의 길이/넓이 등의 공정 치수를 조절하고 저항의 포함 여부를 조절함으로써 설정할 수 있다.
도 13은 도 10에 도시된 래치 논리부(700)의 구체적인 회로도를 나타낸 것이다. 도 13을 참조하면, 로우 어드레스 스트로브 버퍼(600)에서 PMOS 트랜지스터들(711, 712), NMOS 트랜지스터들(713, 714, 715, 716, 717) 및 저항들(710, 718)은 입력단 인버터를 구성한다. 저항(613)은 내부 전원 전압(VINT)에 연결되어 있기 때문에, 입력단 인버터의 전원은 내부 전원 전압(VINT)이 된다. 한편, PMOS 트랜지스터(711)의 게이트 및 NMOS 트랜지스터(722)의 게이트는 래치 논리부(700)의 출력(VCCH1R)이 인가된다. 따라서, 래치 논리부(700)의 출력(VCCH1R)이 하이 레벨인 내부 전원 전압(VINT) 레벨이면 NMOS 트랜지스터(722)가 턴-온되어 노드(N5)가 접지 레벨이 되고, 래치 논리부(700)의 출력(VCCH1R)이 접지 레벨인 경우에는 PMOS 트랜지스터(711)가 턴-온되어 노드(N5)에는 로우 어드레스 스트로브 신호(RASB)가 반전되어 나타난다. NMOS 트랜지스터(719)는 노드(N5)가 하이 레벨일 때 턴-온된다. NMOS 트랜지스터들(720, 721)은 노드(N5)의 언더슈트를 방지한다.
인버터들(701, 702)을 경유하여 노드(N5)의 신호가 NAND 게이트(703)로 입력된다. NAND 게이트들(703, 704)은 래치를 구성하며, PMOS 트랜지스터(705) 및 NMOS 트랜지스터(706)는 인버터를 구성한다. PMOS 트랜지스터(707) 및 NMOS 트랜지스터(708)는 각각 오버슈트 및 언더슈트의 발생을 방지한다.
이와 같은 반도체 장치의 전원 제어 회로는 위에서 언급한 바와 같이, 파워-업 시 발생할 수 있는 불필요한 동작에 의한 과다 전류를 막아 주게 된다. 전원 전압 발생부(110)의 출력은 로우 어드레스 스트로브 버퍼의 전원으로 사용되는 외에도, 반도체 장치의 신호 발생기 및 래치단 등에 입력되어 초기 상태를 설정해 줄 수 있다. 이와 같이 함으로써 칩의 오동작을 방지하게 된다.
본 발명은 이와 같은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이, 본 발명에 의한 반도체 장치의 전원 제어 회로는 저 전력 셀프 리프레쉬 모드에서도 안정적으로 로우 어드레스 스트로브 버퍼로 전원이 공급되도록 하여 그 안에 저장되어 있는 데이타를 유지하도록 한다. 또한, 파워-업시에 과다 전류를 방지하여, 반도체 장치의 오동작을 방지한다.
Claims (22)
- 반도체 장치에 있어서,전원 전압(VINT)이 소정 제1 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블되는 제1 전원 전압 발생부;전원 전압(VINT)이 소정 제2 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블되는 제2 전원 전압 발생부; 및상기 제1 전원 전압 발생부의 출력을 VCCH1 이라 하고, 상기 제2 전원 전압 발생부의 출력을 VCCH2 이라 하며, 그 자신의 출력을 VCCH라고 하며, 그 자신의 이전 상태의 출력을 PVCCH 라고 할 때 다음과 같은 출력 특성을 나타내는 래치 논리 수단; 및
VCCH1 VCCH2 PVCCH VCCH 상관없음 0 상관없음 0 0 VINT 0 0 0 VINT VINT VINT VINT VINT 상관없음 VINT 상기 래치 논리 수단으로부터 출력되는 전원 전압에 의하여 구동되는 로우 어드레스 스트로브 버퍼를 구비하며,상기 제1 기준 전압은 상기 제2 기준 전압보다 높은 것을 특징으로 하는 반도체 장치의 전원 제어 회로. - 제1항에 있어서, 상기 래치 논리 수단은상기 제1 전원 전압 발생부의 출력을 반전하는 제1 인버터;상기 제1 인버터의 출력과 다른 하나의 신호를 입력하는 제1 NAND 게이트;상기 제1 NAND 게이트의 출력과 상기 제2 전원 전압 발생부의 출력을 입력하며 그 자신의 출력을 상기 제1 NAND 게이트의 다른 하나의 입력으로 피드 백 하는 제2 NAND 게이트; 및상기 제2 NAND 게이트의 출력을 반전하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제1항에 있어서, 상기 제1 전원 전압 발생부 및 상기 제2 전원 전압 발생부는 상기 반도체 장치의 내부에서 발생되는 전원 전압이 인가되는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제1항에 있어서, 상기 제1 전원 전압 발생부는제1 및 제2 노드;상기 전원 전압을 입력하며 그에 비례하는 전압이 상기 제1 노드에 나타나도록 하는 비교 전압 발생 수단;상기 제1 노드에 오버슈트/언더슈트가 발생되는 것을 방지하는 오버슈트/언더슈트 방지 수단;상기 전원 전압과 상기 제1 노드의 전압의 차가 일정 전압 이상인 경우에 상기 제2 노드가 로우 레벨이 되도록 하는 비교 수단;상기 전원 전압이 공급되는 초기에 상기 제2 노드를 하이 레벨로 설정하는 초기치 설정 수단;상기 제2 노드의 로직 상태를 반전하여 출력하는 반전 수단; 및상기 인버터의 출력을 구동하는 것으로 상기 전압 전압에 의하여 구동되는 구동부를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로
- 제4항에 있어서, 상기 비교 전압 발생 수단은상기 전원 전압과 상기 제1 노드 사이에 직렬로 연결되어 있는 다수의 PMOS 트랜지스터들;상기 제1 노드와 접지 사이에 연결되어 있는 캐패시터; 및상기 제1 노드와 접지 사이에 연결되어 있는 저항을 구비하며,상기 다수의 PMOS 트랜지스터들의 각 게이트는 상기 제1 노드에 연결되어 있는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제4항에 있어서, 상기 오버슈트/언더슈트 방지 수단은상기 전원 전압에 그 소스 및 게이트가 공통 연결되어 있고 그 드레인이 상기 제1 노드에 연결되어 있는 PMOS 트랜지스터; 및상기 제1 노드에 그 드레인이 연결되어 있고 그 소스 및 게이트가 접지되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제4항에 있어서, 상기 비교 수단은상기 전원 전압과 상기 제2 노드 사이에 직렬로 연결되어 있으며 각각의 게이트는 상기 제1 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및상기 제2 노드와 접지 사이에 직렬로 연결되어 있으며 각각의 게이트는 상기 제1 노드에 연결되어 있는 다수의 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제4항에 있어서, 상기 초기치 설정 수단은상기 전원 전압과 상기 제2 노드 사이에 직렬로 연결되어 있고 각각의 게이트가 접지되어 있는 다수의 PMOS 트랜지스터들; 및그 드레인이 상기 제2 노드에 연결되어 있고, 그 게이트 및 그 소스가 접지되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제4항에 있어서, 상기 반전 수단은상호 직렬로 연결되어 있으며 각각의 게이트가 상기 제2 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및그 소스가 접지되어 있고 그 게이트가 상기 제2 노드에 연결되어 잇는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제4항에 있어서, 상기 구동부는각각 상기 전원 전압에 의하여 구동되는 다수의 인버터들로 구성되어 있는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제1항에 있어서, 상기 제2 전원 전압 발생부는제1 및 제2 노드;상기 전원 전압을 입력하며 그에 비례하는 전압이 상기 제1 노드에 나타나도록 하는 비교 전압 발생 수단;상기 제1 노드에 오버슈트/언더슈트가 발생되는 것을 방지하는 오버슈트/언더슈트 방지 수단;상기 전원 전압과 상기 제1 노드의 전압의 차가 일정 전압 이상인 경우에 상기 제2 노드가 로우 레벨이 되도록 하는 비교 수단;상기 전원 전압이 공급되는 초기에 상기 제2 노드를 하이 레벨로 설정하는 초기치 설정 수단;상기 제2 노드의 로직 상태를 반전하여 출력하는 반전 수단; 및상기 인버터의 출력을 구동하는 것으로 상기 전압 전압에 의하여 구동되는 구동부를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로
- 제11항에 있어서, 상기 비교 전압 발생 수단은상기 전원 전압과 상기 제1 노드 사이에 직렬로 연결되어 있으며 각각의 게이트가 제1 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및상기 제1 노드와 접지 사이에 연결되어 있는 캐패시터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제11항에 있어서, 상기 오버슈트/언더슈트 방지 수단은상기 전원 전압에 그 소스 및 게이트가 공통 연결되어 있고 상기 제1 노드에 그 드레인이 연결되어 있는 PMOS 트랜지스터; 및상기 제1 노드에 그 드레인이 연결되어 있고 접지에 그 게이트 및 그 소스가 연결되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제11항에 있어서, 상기 비교 수단은상기 전원 전압과 상기 제2 노드 사이에 직렬로 연결되어 있으며 각각의 게이트가 상기 제1 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및상기 제2 노드와 접지 사이에 상호 직렬 및 병렬로 연결되어 있으며 각각의 게이트가 상기 제1 노드에 연결되어 있는 다수의 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제11항에 있어서, 상기 초기치 설정 수단은상기 전원 전압과 상기 제2 노드 사이에 직렬로 연결되어 있으며 각각 그 게이트가 상기 제2 노드가 접지되어 있는 다수의 PMOS 트랜지스터들; 및그 드레인이 상기 제2 노드에 연결되어 있고 그 소스 및 그 게이트가 접지되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제11항에 있어서, 상기 반전 수단은상호 직렬로 연결되어 있으며 그 첫단의 소스가 상기 전원 전압에 연결되어 있고 각각의 게이트가 상기 제2 노드에 연결되어 있는 다수의 PMOS 트랜지스터들; 및그 게이트가 상기 제2 노드에 연결되어 있고 그 드레인이 상기 PMOS 트랜지스터들의 최종단의 드레인에 연결되어 있으며 그 소스가 접지되어 있는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제11항에 있어서, 상기 구동부는각각 상기 전원 전압에 의하여 구동되는 다수의 인버터들로 구성되어 있는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 반도체 장치에 있어서,전원 전압(VINT)이 소정 제1 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블되는 제1 전원 전압 발생부;상기 제1 전원 전압 발생부의 출력을 VCCH1 이라 하고, 로우 어드레스 스트로브 신호를 RASB라하며, 그 자신의 출력을 VCCH1R 이라고 하며, 그 자신의 이전 상태의 출력을 PVCCH1R 이라고 할 때 다음과 같은 출력 특성을 나타내는 제1 래치 논리 수단;
VCCH1 RASB PVCCH1R VCCH1R 0 상관없음 상관없음 0 VINT 액티브 0 0 VINT 논액티브 0 VINT VINT 상관없음 VINT VINT 전원 전압(VINT)이 소정 제2 기준 전압 이상인 경우에는 이를 출력하고 이하인 경우에는 그 출력이 디스에이블되는 제2 전원 전압 발생부; 및상기 제1 래치 논리 수단의 출력을 VCCH1R 이라 하고, 상기 제2 전원 전압 발생부의 출력을 VCCH2 이라 하며, 그 자신의 출력을 VCCH라고 하며, 그 자신의 이전 상태의 출력을 PVCCH 라고 할 때 다음과 같은 출력 특성을 나타내는 제2 래치 논리 수단; 및VCCH1R VCCH2 PVCCH VCCH 상관없음 0 상관없음 0 0 VINT 0 0 0 VINT VINT VINT VINT VINT 상관없음 VINT 상기 제2 래치 논리 수단으로부터 출력되는 전원 전압에 의하여 구동되는 로우 어드레스 스트로브 버퍼를 구비하며,상기 제1 기준 전압은 상기 제2 기준 전압보다 높은 것을 특징으로 하는 반도체 장치의 전원 제어 회로. - 제18항에 있어서, 상기 로우 어드레스 스트로브 신호가 로우 액티브인 경우에 상기 제1 래치 논리 수단은상기 로우 어드레스 스트로브 신호를 반전하는 제1 인버터;상기 인버터의 출력과 다른 하나의 신호를 입력하는 제1 NAND 게이트;상기 제1 NAND 게이트의 출력과 상기 제1 전원 전압 발생부의 출력을 입력하며 그 자신의 출력을 상기 제1 NAND 게이트의 다른 하나의 입력으로 피드 백 하는 제2 NAND 게이트; 및상기 제2 NAND 게이트의 출력을 반전하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제19항에 있어서, 상기 제1 래치 논리 수단은상기 제2 인버터의 출력에 나타나는 오버슈트 및 언더슈트를 방지하기 위한 오버슈트/언더슈트 방지 수단을 더 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제18항에 있어서, 상기 제2 래치 논리 수단은상기 제1 래치 논리 수단의 출력을 반전하는 제1 인버터;상기 제1 인버터의 출력과 다른 하나의 신호를 입력하는 제1 NAND 게이트;상기 제1 NAND 게이트의 출력과 상기 제2 전원 전압 발생부의 출력을 입력하며 그 자신의 출력을 상기 제1 NAND 게이트의 다른 하나의 입력으로 피드 백 하는 제2 NAND 게이트; 및상기 제2 NAND 게이트의 출력을 반전하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
- 제18항에 있어서, 상기 제1 전원 전압 발생부 및 상기 제2 전원 전압 발생부는 상기 반도체 장치의 내부에서 발생되는 전원 전압이 인가되는 것을 특징으로 하는 반도체 장치의 전원 제어 회로.
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| KR100463201B1 (ko) * | 2002-05-28 | 2004-12-23 | 삼성전자주식회사 | 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그 플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및 플래시 메모리 장치의 안정적인 파워-온 독출 방법 |
| KR100493228B1 (ko) * | 2001-10-29 | 2005-06-03 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
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