CN117174125A - 通过读出放大器锁存装置的读出放大器参考电压 - Google Patents

Abstract

本申请案涉及通过读出放大器锁存装置的读出放大器参考电压。用于存储器装置的读出放大器包含锁存晶体管，所述锁存晶体管用于基于存储器单元中的电荷来锁存值。第一锁存晶体管经由这些锁存晶体管中的一者将参考电压施加到所述读出放大器的第一关键节点。所述读出放大器还从对应于所述读出放大器的存储器单元向第二关键节点施加电荷。所述读出放大器还基于所述参考电压与所述电荷之间的关系来将值锁存在所述读出放大器中。

Description

通过读出放大器锁存装置的读出放大器参考电压

相关申请案的交叉参考

本申请案主张2022年6月2日提交的标题为“通过读出放大器锁存装置的读出放大器参考电压(Sense Amplifier Reference Voltage Through Sense Amplifier LatchDevices)”的第63/348,345号美国临时申请案的优先权，所述申请案的全部公开内容出于所有目的以引用的方式并入。

技术领域

本公开的实施例大体上涉及存储器装置。更具体来说，本公开的实施例涉及存储器装置的读出放大器。

背景技术

通常，计算系统可包含在操作中经由电信号传达信息的电子装置。举例来说，计算系统可包含处理器，所述处理器通信地耦合到存储器装置，例如动态随机存取存储器(DRAM)装置、铁电随机存取存储器(FeRAM)装置、另一随机存取存储器(RAM)装置，及/或并入一种以上类型的RAM的混合装置。以此方式，处理器可与存储器装置通信，举例来说，以检索可执行指令，检索要通过处理器处理的数据，及/或存储从处理器输出的数据。在一些实施例中，可使用数据近似存储器来改进能量效率。然而，近似存储器可能使数据元素暴露在错误中。与近似数据对接的一种机制是经配置以降低执行崩溃的可能性的AxRAM。

AxRAM(及其它类型的)存储器装置利用由存储器装置在读取操作期间使用的读出放大器。具体来说，存储器装置的读取电路系统利用读出放大器来接收低电压信号并放大较小电压以使存储器装置能够正确地解释数据。然而，归因于存储器装置中的大量读出放大器，甚至在单个读出放大器中的变化相对较小时，读出放大器中的资源(例如，功率及/或面积)的任何过量消耗可能影响存储器装置的资源的效率。此外，一些读出放大器可对读出放大器锁存装置(例如，NMOS及/或PMOS晶体管)之间的阈值电压失配敏感。

本公开的实施例可针对上文所阐述的问题中的一或多者。

发明内容

在一个方面中，本公开提供一种操作存储器装置的读出放大器的方法，其包括：经由锁存晶体管将参考电压施加到所述读出放大器的第一关键节点(gut node)；从对应于所述读出放大器的存储器单元向第二关键节点施通电荷；及使用所述锁存晶体管来基于所述参考电压与所述电荷之间的关系将值锁存在所述读出放大器中。

在另一方面中，本公开提供一种读出放大器，其包括：第一锁存晶体管，其包括：所述第一锁存晶体管的第一端子，其耦合到顶部节点；所述第一锁存晶体管的第二端子，其耦合到第一关键节点；及所述第一锁存晶体管的第三端子，其耦合到第二关键节点，其中所述第一锁存晶体管经配置以在所述第二关键节点将从对应于所述读出放大器的一或多个存储器单元接收第一电荷以进行读出时通过所述第一锁存晶体管将第一参考电压从所述顶部节点供应到所述第一关键节点，且所述第一参考电压用来解释所述第一电荷的第一逻辑值；及第二锁存晶体管，其包括：所述第二锁存晶体管的第一端子，其耦合到所述顶部节点；所述第二锁存晶体管的第二端子，其耦合到所述第二关键节点；及所述第二锁存晶体管的第三端子，其耦合到所述第一关键节点，其中所述第二锁存晶体管经配置以在所述第一关键节点将从对应于所述读出放大器的所述一或多个存储器单元接收第二电荷以进行读出时通过所述第二锁存晶体管将第二参考电压从所述顶部节点供应到所述第二关键节点，且所述第二参考电压用来解释所述第二电荷的第二逻辑值。

在另一方面中，本公开提供一种存储器装置，其包括：一或多个存储器单元，其经配置以存储数据；一对数字线，其耦合到所述一或多个存储器单元；及读出放大器，其耦合到所述数字线对且包括：交叉耦合晶体管，其耦合到第一节点；第一关键节点，其耦合到所述交叉耦合晶体管的第一晶体管，其中所述第一关键节点对应于所述数字线对的第一数字线，且所述第一晶体管经配置以将第一参考电压供应到所述第一关键节点；第二关键节点，其耦合到所述交叉耦合晶体管的第二晶体管，其中所述第二关键节点对应于所述数字线对的第二数字线，且所述第二晶体管经配置以将第二参考电压供应到所述第二关键节点；第三晶体管，其耦合到所述第一关键节点；第四晶体管，其耦合到所述第二关键节点；第一隔离晶体管，其耦合在所述第一数字线与所述第一关键节点之间，以在放大所述第一或第二关键节点上的电压时选择性地将所述第一数字线与所述第一关键节点解耦；及第二隔离晶体管，其耦合在所述第二数字线与所述第二关键节点之间，以在放大所述第一及第二关键节点上的电压时选择性地将所述第二数字线与所述第二关键节点解耦。

附图说明

图1是说明根据本公开的实施例的具有读出放大器的存储器装置的某些特征的简化框图；

图2是根据本公开的实施例的具有参考晶体管/开关的图1的读出放大器的实施例的电路图；

图3是根据本公开的实施例的在读出放大器中不具有显式参考晶体管/开关的图1的读出放大器的替代实施例的电路图；

图4是根据本公开的实施例的具有阈值电压补偿电路系统的图3的读出放大器的实施例的电路图；

图5是根据本公开的实施例的使用图4的读出放大器的操作的实施例的曲线图；及

图6是根据本公开的实施例的具有用于阈值补偿电路系统的多个偏移驱动信号的图4的读出放大器的替代实施例。

具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应明白，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发人员的特定目标，例如遵守系统相关及业务相关约束，所述约束可能因实施方案而异。此外，应明白，此开发工作可能是复杂且耗时的，但是对于受益于本公开的一般技术人员来说仍将是设计、制造及制作的例行工作。

如先前所论述，存储器装置的读取电路系统利用读出放大器来接收低电压(例如，低差分)信号并放大较小电压差以使存储器装置能够正确地解释数据。然而，读出放大器的一些实施例消耗过量资源(例如，功率及/或面积)。因此，如本文中所教示，可修改读出放大器以省略用于将关键节点充电到参考电压电平的专用参考电压晶体管，以用于从用于对其它关键节点充电的电压确定逻辑值。换句话说，在关键节点对中，第一关键节点存储与存储在存储器单元中的电荷成比例的电荷，而第二关键节点存储参考电压。当第一关键节点的电荷大于第二关键节点的电荷时，数据可被解释为逻辑高值。然而，当第一关键节点的电荷小于第一关键节点的电荷时，数据可被解释为逻辑低电平。如所述，参考电压可使用专用参考晶体管来对第二关键节点充电。然而，这些晶体管消耗空间。为减少由读出放大器消耗的面积，可省略参考晶体管。代替专用参考晶体管，可使用锁存晶体管(例如，PMOS晶体管)来将参考电压递送到适当关键节点。通过使用也用于锁存及放大的锁存晶体管，读出放大器可较小且在存储器装置中消耗较少面积，同时维持时序及/或操作能力。

现在转到附图，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率类型五的同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低的功耗、较大的带宽及较大的存储容量。

存储器装置10可包含若干存储体12。例如，存储体12可为DDR5 SDRAM存储体。存储体12可设置在布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将明白，每一DIMM可包含若干SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储体12。存储器装置10表示具有若干存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储体12可进一步经布置以形成存储体群组。例如，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储体12，每一存储体群组包含2个存储体。例如，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储体12，每一存储体群组包含4个存储体。取决于总体系统的应用及设计，可利用存储器装置10上的存储体12的各种其它配置、组织及大小。

存储体12及/或存储体控制块22包含读出放大器13。如先前所述，读出放大器13在读取操作期间由存储器装置10使用。具体来说，存储器装置10的读取电路系统利用读出放大器13以从存储体12的存储器单元接收低电压(例如，低差分)信号并放大较小电压差以使存储器装置10能够正确地解释数据。

存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从外部(例如，主机)装置(未展示)，例如处理器或控制器，提供若干信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10，以促进传输及接收待写入存储器装置10或从存储器装置10读取的数据。

如将明白，命令接口14可包含若干电路，例如时钟输入电路18及命令地址输入电路20，以例如确保信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用差分系统时钟信号对，真实时钟信号Clk_t及条形/互补时钟信号Clk_c。DDR的正时钟边缘是指上升的真实时钟信号Clk_t与下降的互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降的真实时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。通常在时钟信号的正边缘上输入命令(例如，读取命令、写入命令等)且在正及负时钟边缘两者上传输或接收数据。

时钟输入电路18接收真实时钟信号Clk_t及互补时钟信号Clk_c，且生成内部时钟信号CLK。内部时钟信号CLK被供应给内部时钟生成器，例如延迟锁定回路(DLL)电路30。DLL电路30基于经接收的内部时钟信号CLK生成相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK被供应给例如I/O接口16，且被用作用于确定读取数据的输出时序的时序信号。在一些实施例中，时钟输入电路18可包含将时钟信号分成多个(例如，4个)相位的电路系统。时钟输入电路18还可包含相位检测电路系统，以在多组脉冲过于频繁地出现时检测哪个相位接收第一脉冲以使时钟输入电路18能够在多组脉冲之间复位。

(若干)内部时钟信号/相位CLK还可被提供到存储器装置10内的各种其它组件，且可用于生成各种额外的内部时钟信号。例如，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30，以协调相位控制内部时钟信号LCLK的生成。例如，相位控制内部时钟信号LCLK可用于对通过IO接口16的数据进行时控。

此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、激活命令等的命令进行解码，且经由总线路径40提供对对应于所述命令的特定存储体12的存取。如将明白，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储体12的存取。在一个实施例中，每一存储体12包含存储体控制块22，所述存储体控制块22提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)，以促进往返于存储体12的命令的执行。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号来执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t及Clk_c)来将命令/地址信号时控到命令接口14。命令接口可包含命令地址输入电路20，所述命令地址输入电路20经配置以接收及传输命令，以例如通过命令解码器32提供对存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。利用命令在CA<13:0>总线上对存储器装置10内的特定存储体12的存取进行编码。

另外，命令接口14可经配置以接收若干其它命令信号。例如，可提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。例如可在通电期间使用复位命令(RESET_n)来复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，所述CAI信号可经提供以例如取决于特定存储器装置10的命令/地址路由来反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号，使得它们可经交换以实现信号到存储器装置10的特定路由。还可提供促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。

命令接口14还可用于针对可检测到的某些错误将警报信号(ALERT_n)提供给系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可生成其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，例如使用TEN信号执行的连接性测试模式，如上文所描述。

通过经由IO接口16传输及接收数据信号44，可利用上文所论述的命令及时控信号来将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，可通过数据路径46将数据发送到存储体12或从存储体12检索数据，所述数据路径46包含多个双向数据总线。通常在一或多个双向数据总线中传输及接收通常被称为DQ信号的数据IO信号。对于某些存储器装置，例如DDR5 SDRAM存储器装置，IO信号可被划分为上及下字节。例如，对于x16存储器装置，IO信号可被划分为例如对应于数据信号的上及下字节的上及下IO信号(例如，DQ<15:8>及DQ<7:0>)。

为了允许存储器装置10内的较高数据速率，某些存储器装置，例如DDR存储器装置可利用通常被称为DQS信号的数据选通信号。DQS信号由发送数据的外部处理器或控制器(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)来驱动。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以捕获对应输入数据。与时钟信号(Clk_t及Clk_c)一样，DQS信号可被提供为差分数据选通信号对(DQS_t及DQS_c)，以在读取及写入期间提供差分对信令。对于某些存储器装置，例如DDR5 SDRAM存储器装置，差分DQS信号对可被划分为例如对应于发送到存储器装置10及从存储器装置10发送的数据的上及下字节的上及下数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)。

也可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可被提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。因为PVT特性可能影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准为已知值。如将明白，精密电阻器通常被耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这个电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。

另外，可通过IO接口16将环回数据信号(LBDQ)及环回选通信号(LBDQS)提供到存储器装置10。环回数据信号及环回选通信号可在测试或调试阶段期间用于将存储器装置10设置成其中信号通过同一引脚环回通过存储器装置10的模式。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含LBDQ及LBDQS两者，或可能仅包含环回数据引脚。这通常意在用于监测由存储器装置10在IO接口16处捕获的数据。LBDQ可指示例如存储器装置10的目标存储器装置的数据操作，且因此，可经分析以监测目标存储器装置的数据操作(例如，调试及/或对其执行诊断)。另外，LBDQS可指示例如存储器装置10的目标存储器装置的选通操作(例如，数据操作的时控)，且因此，可经分析以监测目标存储器装置的选通操作(例如，调试及/或对其执行诊断)。

如将明白，各种其它组件，例如电力供应电路(其用于接收外部VDD及VSS信号)、模式寄存器(其用于定义可编程操作及配置的各种模式)、读取/写入放大器(其用于在读取/写入操作期间放大信号)、温度传感器(其用于感测存储器装置10的温度)等也可并入存储器装置10中。因此，应理解，图1的框图仅经提供用于突出存储器装置10的某些功能特征以辅助后续详细描述。此外，尽管前述内容将存储器装置10论述为DDR5装置，但是存储器装置10可为任何合适装置(例如，低功率双倍数据速率(LPDDR)装置、双倍数据速率类型4DRAM(DDR4)装置、铁电RAM装置或不同类型的存储器装置的组合)。

图2是可实施为图1的读出放大器13的实施例的读出放大器50的电路图。尽管仅展示单个读出放大器50，但是多个读出放大器13包含在存储器装置10中，其类似运作且可共享至少一些控制信号及/或供应电压。

如所说明，读出放大器50经由“顶部节点”在PMOS晶体管54及55的端子(例如，源极端子)处接收ACT信号52。尽管所说明的实施例展示耦合到相同ACT信号52且因此接收相同电压的PMOS晶体管54及55两者，但是读出放大器50的一些实施例可将PMOS晶体管54及55连接到不同ACT信号，以能够以不同电压电平驱动PMOS晶体管54及55的源极端子。通常使用ACT信号52来控制数据移动及读出放大器50的控制。PMOS晶体管54的另一端子(例如，漏极)耦合到关键节点a(GUTa)56，且PMOS晶体管55的另一端子(例如，漏极)耦合到关键节点b(GUTb)58。PMOS晶体管54的栅极端子也耦合到关键节点b 58，且PMOS晶体管55的栅极端子也耦合到关键节点a 56。换句话说，PMOS晶体管54及55是耦合在关键节点与ACT信号52之间的交叉耦合PMOS晶体管。

读出放大器50还包含NMOS晶体管60，所述NMOS晶体管60具有耦合到关键节点a 56的端子(例如，源极端子)，而NMOS晶体管62的栅极端子耦合到关键节点b 58。类似地，读出放大器50还包含NMOS晶体管62，所述NMOS晶体管62具有耦合到关键节点b 58的端子(例如，源极端子)，而NMOS晶体管62的栅极端子耦合到关键节点a 56。NMOS晶体管60及62的其它端子一起耦合到信号98。信号98(例如，NMOS选通信号)可为可选择的电压，一旦读出放大器50中的放大已放大来自存储器单元的相对较低电压，所述可选择的电压就可将NMOS晶体管60及62选通到电压电平(例如，接地)以完成锁存。

在一些存储器装置(例如，AxRAM装置)中，关键节点中的一者(关键节点a 56或关键节点b 58)可由存储器单元充电，而另一关键节点可被用作参考电压以解释来自存储器单元的电荷。任一关键节点可为另一关键节点的参考。因此，为了使关键节点a 56能够载送用于与关键节点b 58上的电荷进行比较的参考电压，读出放大器50包含晶体管64(例如，NMOS晶体管)，所述晶体管64利用ARREFa信号66来将参考电压68施加到关键节点a 56。类似地，为了使关键节点b 58能够载送用于与关键节点a 56上的电荷进行比较的参考电压68，读出放大器50包含晶体管70(例如，NMOS晶体管)，所述晶体管70利用ARREFb信号72来将参考电压68施加到关键节点b 58。此外，尽管所说明的实施例展示参考电压68对于经由晶体管64及70的两个关键节点是相同的，但是在一些实施例中，晶体管64及70可施加不同参考电压电平。

此外，在一些实施例(例如，AxRAM装置)中，在由存储器单元对第一关键节点充电及将第二关键节点充电到参考电压68之前，读出放大器50可将关键节点充电/放电到特定电平(例如，0V或某一其它电压)。为了对关键节点a 56充电/放电，读出放大器50包含晶体管74(例如，NMOS晶体管)，所述晶体管74利用ARPREa信号76来选择性地将关键节点a 56耦合到VSS 78(例如，0V或某一其它电压)。类似地，为了对关键节点b 58充电/放电，读出放大器50包含晶体管80(例如，NMOS晶体管)，所述晶体管80利用ARPREb信号82来选择性地将关键节点b 58耦合到VSS 84(例如，0V或某一其它电压)。VSS 78及VSS 84可为彼此相同的值或彼此不同的值。

关键节点a 56可经由本地IO线(LIOa)86从存储器单元接收电荷。关键节点a 56还可在放大之后将来自读出放大器的经放大电压施加回到LIOa 86。为了控制关键节点a56何时从存储器单元接收电荷及/或经由LIOa 86传输，读出放大器50包含晶体管88(例如，NMOS晶体管/隔离晶体管)，所述晶体管88选择性地将关键节点a 56耦合到LIOa 86及将关键节点a 56与LIOa 86解耦。晶体管88使用ARLIOEn信号90来启用或停用LIOa86与关键节点a 56之间的连接。

类似地，关键节点b 58可经由本地IO线(LIOb)92从存储器单元接收电荷。关键节点b 58还可在放大之后将来自读出放大器的经放大电压施加回到LIOb 92。为了控制关键节点b 58何时从存储器单元接收电荷及/或经由LIOb 92传输，读出放大器50包含晶体管94(例如，NMOS晶体管/隔离晶体管)，所述晶体管94选择性地将关键节点b 58耦合到LIOb 92及将关键节点b 58与LIOb 92解耦。晶体管94使用ARLIOEn信号90来启用或停用LIOb 92与关键节点b 58之间的连接。

为了减小存储器装置10的大小，可通过PMOS锁存装置(例如，PMOS晶体管54及55)中的一者经由ACT信号52施加参考电压68以对任一关键节点充电。使用此类技术，可减小读出放大器50的整体大小。如可明白，存储器装置10中有大量读出放大器13。因此，甚至对功率或面积消耗的微小改进也可能对存储器装置10的整体设计产生重大影响。因此，如图3的读出放大器100中所说明，当使用读出放大器100来实施读出放大器13而不是读出放大器50时，从读出放大器50移除晶体管64及70减小读出放大器13的大小。

如图3中所说明，读出放大器100与读出放大器50相同运作，除在对关键节点中的一者充电时，省略晶体管64及70并将参考电压施加到ACT信号52之外。通过经由ACT信号52施加参考电压68，读出放大器100可比具有相同读取窗口的读出放大器50少两个晶体管(例如，不具有时序损失以换取减小的大小)。

在一些存储器装置中，锁存装置(例如，PMOS晶体管54及55)可能与不同阈值电压失配。举例来说，归因于PVT变动，锁存装置可能具有不同相应阈值电压。为了解决这些失配，存储器装置10的一些实施例可包含阈值电压补偿(VTC)电路系统。举例来说，图4是读出放大器120的电路图，所述读出放大器120类似于图3的读出放大器100运作，除读出放大器120包含VTC电路系统121之外。如所说明，VTC电路系统121安置在PMOS晶体管54及55与NMOS晶体管60及62之间且利用用于控制何时施加VTC的偏移信号122。具体来说，VTC电路系统121包含晶体管124(例如，NMOS晶体管)，所述晶体管124基于偏移信号122的值选择性地将PMOS晶体管54的栅极及漏极端子耦合在一起。VTC电路系统121还包含在PMOS晶体管54的漏极端子与关键节点a 56之间的晶体管126(例如，PMOS晶体管)。晶体管124及晶体管126可具有不同掺杂类型，以响应于偏移信号122的断言而使一个晶体管充当断开开关且使另一晶体管充当闭合开关。因此，当晶体管124充当闭合开关以将PMOS晶体管54配置成二极管配置时，晶体管126将PMOS晶体管54与关键节点a 56断开连接。

同样地，VTC电路系统121包含晶体管128(例如，NMOS晶体管)，所述晶体管128基于偏移信号122的值选择性地将PMOS晶体管55的栅极及漏极端子耦合在一起。VTC电路系统121还包含在PMOS晶体管55的漏极端子与关键节点b 58之间的晶体管130(例如，PMOS晶体管)。晶体管128及晶体管130可具有不同掺杂类型，以响应于偏移信号122的断言而使一个晶体管充当断开开关且使另一晶体管充当闭合开关。因此，当晶体管128充当闭合开关以将PMOS晶体管55配置成二极管配置时，晶体管130将PMOS晶体管55与关键节点b 58断开连接。

在PMOS晶体管54及55呈二极管配置的情况下，利用与PMOS晶体管54及55的相应阈值电压成比例的电压对关键节点充电。当通过在已经启用偏移信号122之后解除断言所述偏移信号122来停用VTC时，读出放大器120的VTC电路系统121的功能连接与不具有VTC电路系统121的读出放大器100的功能连接完全相同，除读出放大器120的关键节点存储电荷以补偿PMOS晶体管54及55的阈值电压，使得通过关键节点上的经存储电荷补偿PVT变动中的任何失配之外。

图5是展示使用读出放大器120的操作的实施例的曲线图150。如所说明，曲线图150包含对应于相应字线的电压的线152及154。线152对应于接近其字线驱动器的字线，且线154对应于远离其字线驱动器的字线。曲线图150还包含对应于作为ACT信号52载送的电压的线156。此外，曲线图150包含对应于偏移信号122的线158。曲线图150进一步包含对应于ARPREa信号76的线160及对应于ARPREb信号82的线162。曲线图150还包含对应于读出放大器120的关键节点上的电压的线164、166、168及170。在一些实施例中，线164及166对应于存储器装置10中的读出放大器120的第一迭代，而线168及170对应于存储器装置10中的读出放大器120的第二迭代。或者，线164、166、168及170对应于相同读出放大器120，但线164及166对应于存储在存储器单元中的与线168及170不同的值的读取。

无论哪个读出放大器120由线164、166、168及170表示，线164及168对应于用于从单元读取的(若干)关键节点(例如，关键节点a 56)。同样地，线166及170对应于用于载送参考电压的(若干)关键节点(例如，关键节点b58)。关于线164，对应存储器单元存储逻辑低值。关于线168，对应存储器单元存储逻辑高值。

在时间172，ARPREa信号76及ARPREb信号82经断言而使关键节点a 56及关键节点b58被放电到VSS(例如，到0V)，如由线164、166、168及170说明。在特定实施例中，可将经放电关键节点拉到0V以下以降低总电压，以在解释数据时提供较大窗口以换取读出放大器120中的增加的功耗。在一些实施例中，ACT信号52可在时间172之前以某一非零电压开始，而在其它实施例中，ACT信号52可在时间172之前以0V开始。

无论如何，在时间174，ACT信号52稳定为要施加到相应关键节点(例如，关键节点b58)的参考电压，以用于解释来自用于对其它关键节点(例如，关键节点a 56)充电的存储器单元的数据。同样在时间174，用于对关键节点b 58预充电的ARPREb信号82经解除断言以使关键节点b 58能够被充电到参考电压。

此外，在时间174，偏移信号122保持经断言以使VTC电路系统121能够应用VTC，而对应于线154的远字线仍是稳定的。因此，使用前述信号，关键节点a 56(线164及168)被预充电到0V而关键节点b 58(线166及170)经历VTC且被充电到参考电压。

在时间176，偏移信号122、ARPREa信号76被解除断言，且使用对应存储器单元对关键节点a 56充电。因此，将线164及168充电到相应电压。换句话说，线168增加到高于存储在对应于线170的关键节点中的参考电压，而线164保持低于线166。因此，当在锁存时间178使用信号98选通NMOS晶体管60及62时，对应于线164及166的读出放大器120锁存在逻辑低值。类似地，当在锁存时间178使用信号98选通NMOS晶体管60及62时，对应于线168及170的读出放大器120锁存在逻辑高值。然后，基于锁存时哪个关键节点电压较高，在时间180经由输入/输出线(例如，LIOa 86或LIOb 92)输出输出值。

读出放大器13的一些实施例可包含类似运作但可具有不同配置的各种差异。举例来说，图6说明读出放大器200，其正如图4中的读出放大器120一样运作，除晶体管126及130已被晶体管202及204取代之外。如先前提及，晶体管124及126彼此不同地掺杂，就像晶体管128及130彼此不同地掺杂。在读出放大器200中，晶体管124、128、202及204都是相同类型。然而，为了确保在通过将PMOS晶体管54的漏极及栅极端子耦合在一起所执行的VTC期间将关键节点a 56与NMOS晶体管60断开连接，使用不同偏移信号来控制晶体管124及202。例如，可利用偏移信号a 206来控制晶体管202，且可利用偏移信号b 208来控制晶体管124。这些信号可为互补信号，但在一些实施例中，只有在PMOS晶体管54的栅极及漏极端子彼此断开连接之后，才可使用偏移信号a 206来将PMOS晶体管54连接到关键节点a 56。换句话说，只有在偏移信号b208被解除断言之后，偏移信号a 206才被解除断言。在一些实施例中，可在启动VTC时的同时断言偏移信号a 206及偏移信号b 208的断言。或者，在其它实施例中，可在断言偏移信号b 208之前断言偏移信号a 206。

类似地，为了确保在通过将PMOS晶体管54的漏极及栅极端子耦合在一起所执行的VTC期间将关键节点b 58与NMOS晶体管62断开连接，使用不同偏移信号来控制晶体管128及204。例如，可利用偏移信号a 206来控制晶体管204，且可利用偏移信号b 208来控制晶体管128。这些信号可为互补信号，但在一些实施例中，只有在PMOS晶体管55的栅极及漏极端子彼此断开连接之后，才可使用偏移信号a 206来将PMOS晶体管55连接到关键节点b 58。

虽然本公开可具有各种修改及替代形式，但是特定实施例已在附图中以实例方式展示且已在本文中进行详细描述。然而，应理解，本公开并非意在限于所公开的特定形式。而是，本公开意在涵盖落入如由以下所附权利要求书定义的本公开的精神及范围内的所有修改、等效物及替代物。

本文中所提出及主张的技术被引用且应用于可论证地改进本技术领域的实际性质的实质对象及具体实例，且因而并非抽象的、无形的或纯理论的。此外，如果附在本说明书末尾的任何权利要求含有指定为“用于[执行][功能]…的部件”或“用于[执行][功能]…的步骤”的一或多个元素，那么此类元素意在根据35U.S.C.112(f)规定进行解释。然而，对于含有以任何其它方式指定的元素的任何权利要求，此类元素并非意在根据35U.S.C.112(f)规定进行解释。

Claims (23)

1.一种操作存储器装置的读出放大器的方法，其包括：

经由锁存晶体管将参考电压施加到所述读出放大器的第一关键节点；

从对应于所述读出放大器的存储器单元向第二关键节点施加电荷；及

使用所述锁存晶体管来基于所述参考电压与所述电荷之间的关系将值锁存在所述读出放大器中。

2.根据权利要求1所述的方法，其中所述锁存晶体管包括耦合到所述第一关键节点的第一锁存PMOS晶体管及耦合到所述第二关键节点的第二锁存PMOS晶体管。

3.根据权利要求2所述的方法，其包括将电压阈值补偿施加到所述第一及第二PMOS锁存晶体管。

4.根据权利要求3所述的方法，其中施加电压阈值补偿包括：

将所述第一PMOS晶体管与所述第一关键节点解耦；

将所述第二PMOS晶体管与所述第二关键节点解耦；

将所述第一PMOS晶体管的两个端子耦合在一起；及

将所述第二PMOS晶体管的两个端子耦合在一起。

5.根据权利要求4所述的方法，其中将所述第一PMOS晶体管的所述两个端子耦合在一起包括：经由第一补偿晶体管将所述第一PMOS晶体管的栅极端子及所述第一PMOS晶体管的漏极端子耦合在一起，且其中将所述第二PMOS晶体管的所述两个端子耦合在一起包括：经由第二补偿晶体管将所述第二PMOS晶体管的栅极端子及所述第二PMOS晶体管的漏极端子耦合在一起。

6.根据权利要求4所述的方法，其中在将所述第一PMOS晶体管的所述两个端子耦合在一起之前执行将所述第一PMOS晶体管与所述第一关键节点解耦，且在将所述第二PMOS晶体管的所述两个端子耦合在一起之前执行将所述第二PMOS晶体管与所述第二关键节点解耦。

7.根据权利要求6所述的方法，其中使用第一控制信号来执行将所述第一PMOS晶体管与所述第一关键节点解耦及将所述第二PMOS晶体管与所述第二关键节点解耦，且使用不同于所述第一控制信号的第二控制信号来执行将所述第一PMOS晶体管的所述两个端子耦合在一起及将所述第二PMOS晶体管的所述端子耦合在一起。

8.根据权利要求4所述的方法，其包括：

在施加电压阈值补偿之后将所述第一PMOS晶体管的所述两个端子彼此解耦；

在施加电压阈值补偿之后将所述第二PMOS晶体管的所述两个端子彼此解耦；

在施加电压阈值补偿之后将所述第一PMOS晶体管重新耦合到所述第一关键节点；及

在施加电压阈值补偿之后将所述第二PMOS晶体管重新耦合到所述第二关键节点。

9.根据权利要求8所述的方法，其中在解耦所述第一PMOS晶体管的所述两个端子之后执行将所述第一PMOS晶体管重新耦合到所述第一关键节点，且在解耦所述第二PMOS晶体管的所述两个端子之后执行将所述第二PMOS晶体管重新耦合到所述第二关键节点。

10.一种读出放大器，其包括：

第一锁存晶体管，其包括：

所述第一锁存晶体管的第一端子，其耦合到顶部节点；

所述第一锁存晶体管的第二端子，其耦合到第一关键节点；及

所述第一锁存晶体管的第三端子，其耦合到第二关键节点，其中所述第一锁存晶体管经配置以在所述第二关键节点将从对应于所述读出放大器的一或多个存储器单元接收第一电荷以进行读出时通过所述第一锁存晶体管将第一参考电压从所述顶部节点供应到所述第一关键节点，且所述第一参考电压用来解释所述第一电荷的第一逻辑值；及

第二锁存晶体管，其包括：

所述第二锁存晶体管的第一端子，其耦合到所述顶部节点；

所述第二锁存晶体管的第二端子，其耦合到所述第二关键节点；及

所述第二锁存晶体管的第三端子，其耦合到所述第一关键节点，其中所述第二锁存晶体管经配置以在所述第一关键节点将从对应于所述读出放大器的所述一或多个存储器单元接收第二电荷以进行读出时通过所述第二锁存晶体管将第二参考电压从所述顶部节点供应到所述第二关键节点，且所述第二参考电压用来解释所述第二电荷的第二逻辑值。

11.根据权利要求10所述的读出放大器，其包括：

第一预充电晶体管，其经配置以将所述第一关键节点预充电到电压电平；及

第二预充电晶体管，其经配置以将所述第二关键节点预充电到所述电压电平。

12.根据权利要求11所述的读出放大器，其中所述电压电平包括0V。

13.根据权利要求11所述的读出放大器，其中将所述第一关键节点预充电到所述电压电平及将所述第二关键节点预充电到所述电压电平发生在使用所述第一参考电压对所述第一关键节点充电及使用所述第一电荷对所述第二关键节点充电之前。

14.根据权利要求11所述的读出放大器，其中将所述第一关键节点预充电到所述电压电平及将所述第二关键节点预充电到所述电压电平发生在使用所述第二参考电压对所述第二关键节点充电及使用所述第二电荷对所述第一关键节点充电之前。

15.根据权利要求10所述的读出放大器，其中所述第一锁存晶体管包括第一PMOS晶体管，且所述第二锁存晶体管包括第二PMOS晶体管。

16.根据权利要求10所述的读出放大器，其包括：

第一补偿晶体管，其经配置以在阈值电压补偿期间选择性地将所述第一锁存晶体管的所述第二及第三端子耦合在一起；

第二补偿晶体管，其经配置以在阈值电压补偿期间选择性地将所述第一锁存晶体管与所述第一关键节点解耦；

第三补偿晶体管，其经配置以在阈值电压补偿期间选择性地将所述第二锁存晶体管的所述第二及第三端子耦合在一起；及

第四补偿晶体管，其经配置以在阈值电压补偿期间选择性地将所述第二锁存晶体管与所述第二关键节点解耦。

17.根据权利要求16所述的读出放大器，其中使用单个控制信号来控制所述第一、第二、第三及第四补偿晶体管，所述第一及第三补偿晶体管具有第一掺杂类型，且所述第二及第四补偿晶体管具有不同于所述第一掺杂类型的第二掺杂类型。

18.根据权利要求16所述的读出放大器，其中所述第一、第二、第三及第四补偿晶体管都是相同掺杂类型，使用第一控制信号来控制所述第一及第三补偿晶体管，且使用第二控制信号来控制所述第二及第四补偿晶体管。

19.一种存储器装置，其包括：

一或多个存储器单元，其经配置以存储数据；

一对数字线，其耦合到所述一或多个存储器单元；及

读出放大器，其耦合到所述数字线对且包括：

交叉耦合晶体管，其耦合到第一节点；

第一关键节点，其耦合到所述交叉耦合晶体管的第一晶体管，其中所述第一关键节点对应于所述数字线对的第一数字线，且所述第一晶体管经配置以将第一参考电压供应到所述第一关键节点；

第二关键节点，其耦合到所述交叉耦合晶体管的第二晶体管，其中所述第二关键节点对应于所述数字线对的第二数字线，且所述第二晶体管经配置以将第二参考电压供应到所述第二关键节点；

第三晶体管，其耦合到所述第一关键节点；

第四晶体管，其耦合到所述第二关键节点；

第一隔离晶体管，其耦合在所述第一数字线与所述第一关键节点之间，以在放大所述第一或第二关键节点上的电压时选择性地将所述第一数字线与所述第一关键节点解耦；及

第二隔离晶体管，其耦合在所述第二数字线与所述第二关键节点之间，以在放大所述第一及第二关键节点上的电压时选择性地将所述第二数字线与所述第二关键节点解耦。

20.根据权利要求19所述的存储器装置，其中所述第一及第二晶体管包括PMOS晶体管。

21.根据权利要求19所述的存储器装置，其中所述读出放大器包括阈值电压补偿电路系统，所述阈值电压补偿电路系统包括：

第一补偿晶体管，其经配置以在电压阈值补偿期间通过耦合所述第一晶体管的栅极及漏极端子来以二极管配置选择性地耦合所述第一晶体管；

第二补偿晶体管，其经配置以在电压阈值补偿期间选择性地将所述第一晶体管与所述第一关键节点解耦；

第三补偿晶体管，其经配置以在电压阈值补偿期间通过耦合所述第二晶体管的栅极及漏极端子来以二极管配置选择性地耦合所述第二晶体管；及

第四补偿晶体管，其经配置以在电压阈值补偿期间选择性地将所述第二晶体管与所述第二关键节点解耦。

22.根据权利要求21所述的存储器装置，其中阈值电压补偿包括：

将所述第一关键节点充电到与所述第一晶体管的阈值电压成比例的第一电荷电平；及

将所述第二关键节点充电到与所述第二晶体管的阈值电压成比例的第二电荷电平。

23.根据权利要求21所述的存储器装置，其中当所述存储器装置中的字线电压斜升时发生阈值电压补偿。