CN104347111A - 半导体集成电路器件 - Google Patents

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Abstract

提供了一种半导体集成电路器件，该半导体集成电路器件能够利用开销抑制而生成唯一ID。当生成唯一ID时，SRAM中的存储器单元的字线的电位上升至该SRAM的供电电压以上，并且随后下降至该SRAM的供电电压以下。当该字线的电位高于SRAM的供电电压时，相同数据被提供至存储器单元的两条位线。由此，SRAM中的存储器单元被置入无定义状态并且随后发生变化从而根据形成该存储器单元的元件的特性等保存数据。在制造SRAM时，形成存储器单元的元件的特性等发生变化。因此，SRAM中的存储器单元根据制造中所发生的变化保存数据。

Description

半导体集成电路器件
相关申请的交叉引用
于2013年7月25日提交的日本专利申请号2013-154883包括说明书、附图和摘要在内的公开内容通过引用全文结合于此。
技术领域
本发明涉及半导体集成电路器件，尤其涉及一种包含存储器电路和微处理器的半导体集成电路器件。
背景技术
存在包含存储器电路和微处理器(此后称作CPU)的半导体集成电路器件。例如，存在被称作所谓的SoC(片上系统)的半导体集成电路器件，其通过在一个半导体芯片上形成存储器电路和CPU而获得。这样的半导体电路器件在许多领域得以使用。
近来，诸如e商务和互联网银行之类的通过互联网所实施的电子商务服务的市场稳定增长。另外，使用IC卡的电子钱币服务已经被广泛使用并且进入了增长期。许多半导体集成电路器件也在这些电子商务服务和电子钱币服务中得以使用。特别是在这些服务中，对金钱和/或个人信息进行处理；因此始终都要求具有较高的安全等级。因此，对于在这些服务中使用的半导体集成电路器件而言，也要求较高的安全等级。
安全技术包括软件级别的技术和硬件级别的技术。在软件级别，例如通过以强加密算法为中心的加密技术而实现了较高的安全等级。另一方面，在硬件级别也已经尝试以物理方式实施加密算法。然而，存在着允许诸如所谓的黑客(破坏者)之类的攻击方对安全密钥进行解密的可能性。
在制造半导体集成电路器件时，ID(标识)被存储在整合于其中的保险丝或非易失性存储器电路中。在这种情况下所存在的问题在于，存在着制造时所存储的数据在实际使用时被篡改的风险或者半导体芯片自身被克隆的可能性。
为了解决这样的问题，提出了聚焦于在制造半导体集成电路器件时所出现的变化而针对半导体集成电路器件生成唯一ID。例如，在其中场效应晶体管(此后被称作MOSFET)作为元件被形成的半导体芯片中，提出了使用MOSFET在制造期间所出现的变化而生成针对该半导体芯片唯一的ID(唯一ID)。根据这样的提议，可能生成无法物理克隆的半导体芯片唯一ID(PUF：不可物理克隆功能)。
发明内容
日本未审专利公开号2012-43517(专利文献1)公开了一种用于使用存储器测试中出现错误的地址而创建唯一ID的技术，该存储器测试由存储器BIST 104以针对存储器103的供电电压执行，该供电电压与正常操作期间相比有所减小(图7)。日本未审专利公开号2012-73954(专利文献2)公开了一种在向SRAM存储区单元写入初始数据并因此同时向SRAM存储器单元的两条位线写入“低”之后使用从SRAM存储器单元所读取的数据创建唯一ID的技术。
在专利文献1所公开的技术中，需要对存储器103的供电电压进行控制的配置，这可能会导致开销。另外，由于存储器BIST 104执行存储器测试，所以创建唯一ID可能会耗费时间。在专利文献2所公开的技术中，要求“低”被同时写入两条位线，这会导致开销。
其它问题和新颖特征将由于对该说明书和附图的描述而变得显而易见。
根据一个实施例，当生成唯一ID时，SRAM(静态随机访问存储器)中的存储器单元的字线的电位上升至该SRAM的供电电压以上，并且随后下降至该SRAM的供电电压以下。当该字线的电位高于SRAM的供电电压时，相同数据(“高”或“低”)被提供至存储器单元的两条位线。由此，SRAM中的存储器单元被置入无定义状态(损毁状态)并且因此发生变化从而根据形成该存储器单元的元件的特性等保存数据。在制造SRAM时，形成存储器单元的元件的特性等发生变化。因此，SRAM中的存储器单元根据制造生所发生的变化保存数据。也就是说，唯一ID在SRAM中的存储器单元中生成并存储。
根据一个实施例，当生成唯一ID时，应用于SRAM中的存储器单元的字线的电压由升压电路所生成。这使得可能抑制电路大小和操作速度方面的开销。
存在其中相对高的电位在数据写入存储器单元时被应用于SRAM中的存储器单元的字线。这是为了辅助将数据写入SRAM中的存储器单元，但是并不在存储器单元中生成并存储唯一ID。另外，由于用于辅助写入的技术，在相对高的电位被提供至字线时，根据待写入数据的互相不同的电压(“高”或“低”)被提供至两条位线。
根据一个实施例，可能提供一种能够利用开销抑制而生成唯一ID的半导体集成电路器件。
附图说明
图1是示出根据实施例的半导体集成电路器件的配置的框图。
图2是示出根据第一实施例的半导体集成电路器件的配置的框图。
图3是示出根据第一实施例的SRAM的配置的框图。
图4A和4B是示出根据第一实施例的SRAM的操作的波形图。
图5是示出根据第二实施例的SRAM的配置的框图。
图6是示出根据第二实施例的SRAM的配置的框图。
图7A至7C是示出根据第二实施例的SRAM的操作的波形图。
图8是示出根据第二实施例的SRAM的配置的框图。
图9A至9C是示出根据第二实施例的SRAM的操作的波形图。
图10A至10C是示出根据第三实施例的非易失性存储器的配置的电路图。
图11是示出根据第四实施例的SRAM的配置的框图。
图12是示出根据第四实施例的SRAM的主要部分的电路的电路图。
图13A至13G是示出根据第四实施例的SRAM的操作的波形图。
图14是示出根据第五实施例的半导体集成电路器件的配置的框图。
具体实施方式
随后，参考附图对本发明的实施例进行详细描述。在用于图示实施例的所有附图中，相同的部分基本上由相同的附图标记所表示，并且其描述将不被重复。
首先，将参考图1对根据实施例的半导体集成电路器件的配置进行描述。图1是示出半导体集成电路器件的配置的框图。在图1中，附图标记100表示密封在半导体集成电路器件中的半导体芯片。在半导体集成电路器件的制造中，多个半导体芯片通过多种制造过程而被形成在半导体晶片中。图1示出了通过多种制造过程而形成的半导体芯片。在半导体制造过程中，在诸如MOSFET和/或形成于相同半导体晶片中的多个半导体芯片之间的连线线路之类的元件的特性会由于制造过程中的制造条件变化而发生变化。显然，在不同半导体晶片的情况下，元件(包括诸如MOSFET和连线线路之类的元件)的特性在半导体晶片中所形成的半导体芯片之间发生变化。虽然并无限制，但是半导体集成电路器件通过将经由制造过程所形成的半导体芯片密封到封装之中而得以完成。
在半导体芯片100中形成有各种电路模块。在实施例中，在各种电路模块中，示出了微处理器(CPU)101以及经由总线102耦合至CPU 101的存储器电路103和104。在实施例中，存储器电路103和104由SRAM所组成。
CPU 101经由总线102取得程序，并且根据所取得的程序执行预定处理。例如，在该预定处理中，CPU 101经由总线102从存储器电路读取数据，或者经由总线102将数据提供至存储器电路等。CPU101所取得的程序可以从SRAM 103、104读取，或者可以从另一个存储器电路(未示出)读取。当CPU 101根据该程序执行处理时，经由总线102读入CPU 101的数据可以从存储器103或104中的任一个输入，或者可以从另一个存储器电路等(未示出)输出。类似地，当CPU 101执行处理时，经由总线102从CPU 101所输出的数据可能被提供至存储器103或104中的任一个，或者可能被提供至另一电路模块(未示出)。
在图1中，SRAM 103和104具有相似的配置。然而，不同于SRAM 104，SRAM 103具有生成对半导体芯片100而言唯一的ID(唯一ID)的附加功能。当CPU 101向SRAM 103提供用于生成对于半导体芯片100而言唯一的ID的唯一ID生成指令信号(IDgen)105时，SRAM 103生成该唯一ID。SRAM 103所生成的唯一ID被保存在SRAM 103中。CPU 101从SRAM 103读取所保存的唯一ID并且将其用于安全目的。例如，CPU 101使用所读取的唯一ID生成密钥。考虑到CPU 101在SRAM生成唯一ID时对该唯一ID的生成进行控制，CPU 101还能够被视为对控制电路进行配置。
此后，将对有关具有ID生成功能的SRAM 103(存储器电路)的配置的实施例进行描述。
在图1的示例中，提供了两个具有ID生成功能的SRAM 103。因此，使用具有ID生成功能的SRAM 103使得可能容易地生成多个唯一ID。然而，本发明并不局限于多个SRAM，并且还可应用于单个具有ID生成功能的SRAM 103。
第一实施例
图2是示出根据第一实施例的半导体集成电路器件的配置的框图。在图2中，由图1中相同的部分由相同的附图标记所表示。在图2中，附图标记200表示升压电路(电压生成电路)，而附图标记202则表示被升压电路200升压的电压被提供至其的电压连线线路。另外，在图2中，附图标记203表示提供于半导体芯片100中的供电电压端子，并且附图标记201则表示用于将提供至供电电压端子的供电电压VDD提供至半导体芯片100中所形成的每个电路模块的供电电压连线线路。在图2中，供电电压连线线路201耦合至CPU 101、SRAM 103、104以及升压电路200。虽然在图2中未示出，但是接地电压GND经由接地电压连线线路而被提供至半导体芯片100中的电路模块(包括CPU 101、SRAM 103、104以及升压电路200)。CPU 101、SRAM 103、104以及升压电路200利用供电电压连线线路201和接地电压连线线路(未示出)之间的电位差(VDD-GND)作为供电电压进行操作。
在该实施例中，供电电压VDD由升压电路200进行升压，并且升压电压经由电压连线线路202提供至SRAM 103、104中具有ID生成功能的SRAM 103。接下来，将参考图3以及图4A和4B进行描述。当接收到唯一ID生成指令信号105时，具有ID生成功能的SRAM 103使用由升压电路200所升压的电压生成唯一ID并保存该ID。
图3是示出图2所示的具有ID生成功能的SRAM 103的配置的框图。在图3中，附图标记300表示单元阵列(存储器阵列)；301是字线解码器(WL解码器)；302是位线控制电路；303是输入/输出电路；而304是控制单元。
单元阵列具有以矩阵进行布置的多个存储器单元M。字线被布置在该矩阵的相应行中，并且每个字线耦合至该布置于该行之中的多个存储器单元M。另外，位线对被布置在该矩阵的相应列中，并且每个位线对耦合至布置于该列之中的多个存储区单元M。
多个地址信号经由总线102而被提供至具有ID生成功能的SRAM 103。地址信号中的一个地址信号是行地址信号，其被提供至字线解码器301，而地址信号中的一个地址信号是列地址信号，其被提供至位线控制电路302。字线解码器301对所提供的行地址信号进行解码，并且根据该行地址信号从多个字线(未示出)选择一个字线。另一方面，位线控制电路302对该列地址信号进行解码，并且根据该列地址信号从多个位线对中选择一个或多个位线对。也就是说，字线解码器301能够被视为行选择电路，而位线控制电路302能够被视为列选择电路。
如此选择的一个或多个位线对经由输入/输出电路303耦合至总线102。
一个字线由字线解码器301所选择，从而耦合至该字线的多个存储器单元M(处于一行之中)都被选择，并且一个或多个位线对由位线控制电路302所选择。因此，布置于所选择的一个字线与一个或多个位线对的交叉处的一个或多个存储器单元M从存储器阵列300中被选择。
控制单元304从(图1中的)CPU 101接收用于读操作和写操作的指令作为读/写指令信号R/W。另外，控制单元34接收唯一ID生成指令信号105。如果来自CPU 101的读/写指令信号R/W指定了读操作，则控制单元304指示字线解码器301将供电电压VDD应用于行地址信号所指定的字线。另外，与此同时，控制单元304指示输入/输出电路303将所选择的一个或多个位线对上的数据输出到总线102。因此，保存在所选择的一个或多个存储器单元中的数据经由总线102而被读入CPU 101。
另一方面，如果来自CPU 101的读/写指令信号R/W指定了写操作，则控制单元304指示字线解码器301将供电电压VDD应用于行地址信号所指定的字线。另外，与此同时，控制单元304指示输入/输出电路303将总线102上的(输入)数据传输到所选择的一个或多个位线对。因此，来自CPU 101的数据经由总线102而被传输并写入到所选择的一个或多个存储器单元。
在第一实施例中，当唯一ID生成指令信号105被提供至控制单元304时，控制单元304指示字线解码器301将升压电路200所生成的升压电压应用于行地址信号所指定的字线。通过该指令，字线解码器301将高于供电电压VDD的升压电压应用于所选择的字线，并且在过去预定时间之后将字线的电位降低至低于供电电压VDD的电位。与此同时，控制单元304指示输入/输出电路303以将等于供电电压VDD的电压应用于所选择的一个或多个位线对。响应于该指令。输入/输出电路303将位线控制电路302从总线102电分离，并且将等于供电电压VDD的电压应用于所选择的一个或多个位线对。换句话说，等于供电电压VDD的电压被应用于所选择位线对的两个位线。
因此，当唯一ID生成指令信号被提供至控制单元304时，超过供电电压VDD的升压电压经由字线而被提供至所选择的一个或多个存储器单元。与此同时，等于供电电压VDD的电压被提供至形成位线对的一对位线。另外，字线的电位在过去预定时间之后被降低至低于供电电压VDD的电位。
图3的右上方示出了布置于单元阵列300中的存储器单元中的一个典型存储器单元的电路。
该存储器单元包括P通道MOSFET(随后称作P-MOSFET)P1和P2以及N通道MOSFET(随后称作N-MOSFET)N1至N4。P-MOSFET P1的源极耦合至供电电压连线线路201，供电电压VDD经由供电电压节点Vn而被馈送至该供电电压连线线路201，并且N-MOSFET N3的源极耦合至接地电压连线线路，接地电压GND经由接地电压节点Vs而被馈送至该接地电压连线线路。P-MOSFET P1的漏极和N-MOSFET N3的漏极互相耦合在一起。另外，P-MOSFETP1的栅极和N-MOSFET N3的栅极互相耦合在一起。因此，P-MOSFET P1和N-MOSFET N3形成了第一反向器电路，其以供电电压VDD和接地电压GND之间的供电电压进行操作。
类似地，P-MOSFET P2的源极耦合至供电电压连线线路201，供电电压VDD经由供电电压节点Vn而被馈送至该供电电压连线线路201，并且N-MOSFET N4的源极耦合至接地电压连线线路，接地电压GND经由接地电压节点Vs而被馈送至该接地电压连线线路。P-MOSFET P2的漏极和N-MOSFET N4的漏极互相耦合在一起。另外，P-MOSFET P2的栅极和N-MOSFET N4的栅极互相耦合在一起。因此，P-MOSFET P2和N-MOSFET N4形成了第二反向器电路，其以供电电压VDD和接地电压GND之间的供电电压进行操作。
作为第一反向器电路的输入的P-MOSFET P1和N-MOSFET N3的栅极耦合至作为第二反向器电路的输出的P-MOSFET P2和N-MOSFET N4的漏极。也就是说，第一反向器电路和第二反向器电路形成了所谓的锁存电路(保持电路)。在这种情况下，该锁存电路利用第一和第二反向器电路所形成，并且因此利用供电电压VDD和接地电压GND之间的电压差(电压)作为供电电压进行操作。
第一反向器电路的输入经由N-MOSFET N2连接至形成位线对的一个位线BB，并且第二反向器电路的输入经由N-MOSFET N1连接至配置该位线对的另一位线BT。N-MOSFET N1和N2的栅极耦合至字线WL。N-MOSFET N1和N2用作用于在位线对和锁存电路之间传输数据的MOSFET。N-MOSFET N1和N2具有耦合至位线的第一输入/输出电极以及耦合至锁存电路的一对输入/输出节点I2和I1的第二输入/输出电极。第一和第二输入/输出电极用作源极或漏极，它们在操作时根据电压进行切换，因此在这里仅被写为输入/输出电极。
图4A和4B示出了以上所描述的通过行地址信号和列地址信号所选择的存储器单元M的操作波形。如图4A和4B所示，在周期Tr中，字线的电压和位线对的电压在读/写指令信号R/W指定了读操作(模式)时发生变化。另外，在周期Tw中，字线的电压和位线对的电压在读/写指令信号R/W指定了写操作(模式)时发生变化。另外，在周期Ti中，字线的电压和位线对(BL对)的电压在唯一ID生成指令信号105指定了唯一ID生成操作(模式)时发生变化。
当指定了读操作(Read)时，如图4A所示，所选择字线WL的电位从接地电压GND上升至供电电压VDD(选择电压)。形成位线对的位线BB和BT在读操作之前被预充电至预定电压。当字线WL的电压变为供电电压VDD时，传输MOSFET N1和N2形成导通。因此，根据保存在存储器M中的数据，形成位线对的一个位线或另一位线的电位从预充电电位下降。
例如，在这样的接通N-MOSFET N4并关断N-MOSFET N3的数据被保存在存储器单元M中的情况下，当字线WL的电位上升时，事先在位线BB中累加的电荷经由传输MOSFET N2和N-MOSFETN4进行放电，从而位线BB的电位下降。与此同时，N-MOSFET N3保持关断，而使得位线BT的电位得以保持(图4B)。
指定了读操作(Write)时，如图4A所示，所选择字线WL的电位从接地电压GND上升至供电电压VDD(选择电压)。于此同时，配置位线对的一个位线和另一位线根据要从CPU 101经由总线102和输入/输出电路303所写入的数据而被提供以电位。也就是说，位线对被提供以互补电压。
例如，等于供电电压VDD的电压被提供至形成位线对的一个位线BB，而等于接地电压GND的电压则被提供之另一位线BT(图4B)。当字线WL的电位上升至供电电压VDD时，传输MOSFET N1和N2接通。因此，等于供电电压VDD的电压被提供至形成第一反向器电路的P-MOSFET P1和N-MOSFET N3的栅极。另一方面，等于接地电压GND的电压被提供至形成第二反向器电路的P-MOSFETP2和N-MOSFET N4的栅极。由于第一反向器电路和第二反向器电路形成施加正反馈的锁存电路，所以形成第二反向器电路的N-MOSFET N4关断，而形成第一反向器电路的N-MOSFET N3则接通。
因此，N-MOSFET N4或N3根据所要写入的数据以及被写入数据而接通(关断)。在数据被写入之后，上升至供电电压VDD的所选择字线WL的电压从供电电压VDD降低至接地电压GND。因此，传输MOSFET N1和N2关断，而使得锁存器电路的状态(稳定状态)得以保持。换句话说，写入存储器单元M的数据得以被保存。
接下来，将对唯一ID生成操作进行描述。当指定唯一ID生成操作时，响应于唯一ID生成指令信号105，控制单元304指示字线解码器301将升压电路200所升压的电压应用于所选择的字线WL。因此，字线解码器301将超过供电电压VDD的电压应用于所选择的字线WL。与此同时，控制单元304指示输入/输出电路303将等于供电电压VDD的电压提供至所选择的危险。因此，如图4B所示，输入/输出电路303将等于供电电压VDD的电压提供至形成位线对的两个位线BB和BT。在字线WL的电压上升至超过供电电压VDD的电压之后，字线解码器301在过去预定时间之后的时间t1降低该电压。
通过将字线WL的电压升高至高于供电电压VDD的电压，传输MOSFET N1和N2的阈值电压所导致的电压损失有所减少，并且电压在存储器单元中所包括的锁存电路的输入/输出节点I1、I2与位线BB、BT之间进行传输。也就是说，(等于供电电压VDD的)相同电压被应用于形成锁存电路的第一反向器电路和第二反向器电路的输入。通过第一反向器电路和第二反向器电路所形成的正反馈，第一反向器电路和第二反向器电路的输入(锁存电路的输入/输出节点I1、I2)的电位变为供电电压VDD和接地电压GND之间的中间电位。换句话说，利用第一反向器电路和第二反向器电路所配置的锁存电路进入无定义状态。
当字线WL的电位下降并且传输MOSFET N1和N2在时间t1关断时，锁存电路的输入/输出节点I1、I2处的电压根据P-MOSFETP1、P2和N-MOFSET N3、N4的特性而发生变化。例如，在N-MOFSETN4的例如其阈值电压的特性低于N-MOFSET N3的情况下，输入/输出节点I1处的电压比输入/输出节点I2处的电压更早下降。输入/输出节点I1和I2之间的电位差通过正反馈而被放大。该放大导致了稳定状态，其中N-MOFSET N4被接通而N-MOFSET N3则被关断。这些MOSFET之间的特性差异例如由制造期间的变化所导致。结果，当字线WL的电压下降并且传输MOSFET N1和N2关断时，存储器单元根据诸如MOSFET的元件的特性变化而保存数据。
因此，可能基于元件等在制造期间的特性变化而生成唯一ID。保存在存储器单元M中的所生成的唯一ID被CPU 101所读取并且因此能够被用作认证密钥。在这种情况下，例如，耦合至字线WL的每个存储器单元可能会生成如以上所描述的唯一ID，或者一个存储器单元可能会生成唯一ID。
根据第一实施例，响应于唯一ID生成指令信号，存储器单元的字线的电压在绝对值方面上升至高于存储器单元的供电电压VDD的电压，并且等于供电电压VDD的电压经由位线对被提供至存储器单元。这使得可能减少从位线对传输至形成该存储器单元的锁存电路的电压的损失并且可靠地将存储器单元置于无定义状态。另外，通过将字线的电压在绝对值方面降低至小于存储器单元的供电电压VDD的数值，根据形成该存储器单元的MOSFET的特性的数据(唯一ID)得以被生成并保存在该存储器单元中。
形成于相同半导体芯片100中并且向其它电路模块提供升压电压的升压电路可以被用作升压电路200。例如，在以上所提到的写辅助中，使用相对高的电压并且在半导体芯片中提供用于生成该电压的电压生成电路。该电压生成电路也可以被用作升压电路200。
因此，根据该实施例，可能利用开销抑制而生成唯一ID。
第二实施例
图5是示出根据第二实施例的SRAM的配置的框图。图5所示的SRAM的配置与图2和3中所示的SRAM相类似。在图5中，与图2和3中相同的部分由相同的附图标记所表示，并且将主要对差异进行描述。
如利用图3所描述的，单元阵列300包括以矩阵布置的多个存储器单元M。在第二实施例中，针对存储器单元M的供电电压VDD和/或接地电压GND的馈送由唯一ID生成指令信号105所控制。
在图5中，单元供电控制电路(电压控制电路)500接收唯一ID生成指令信号105并且控制供电电压VDD(接地电压GND)针对单元阵列300的馈送。在第二实施例中，单元供电控制电路500由耦合在供电电压连线线路201和接地电压连线线路(未示出)之间的反向器电路所组成，并且利用供电电压VDD和接地电压GND之间的电压差作为供电电压进行操作。唯一ID生成指令信号105被提供至反向器电路的输入。该反向器电路的输出，也就是单元供电控制电路500的输出被耦合至包括于单元阵列300中的存储器单元M的供电节点。虽然随后参考图6和8进行描述，但是供电节点是存储器单元M接收作为操作电压的供电电压或接地电压的节点。
在图5中，阵列300的外围电路501包括字线解码器(WL解码器)502、位线控制电路505、输入/输出电路503和控制单元504。外围电路501耦合在为其馈送供电电压VDD和接地电压GND的供电电压连线线路201和接地电压连线线路(未示出)之间。外围电路501中所包括的每个电路模块(字线解码器502、位线控制电路505、输入/输出电路503、控制单元504等)利用供电电压VDD和接地电压GND之间的电压差作为供电电压进行操作。
如图5所示的控制单元504、字线解码器502、位线控制电路505和输入/输出电路503与利用图3所描述的控制单元304、字线解码器301、位线控制电路302和输入/输出电路303相类似，并且将对差异进行描述。
控制单元504接收读/写指令信号R/W和唯一ID生成指令信号105，并且在唯一ID生成指令信号105指定生成唯一ID时以不同于利用图3所描述的控制单元304的方式进行操作。也就是说，当指定生成唯一ID时；作为其响应，控制单元504指示字线解码器将电路的接地电压应用于所选择的字线。另外，当指定生成唯一ID时，控制单元504指示位线控制电路505和输入/输出电路503将位线对保持在预充电状态。
在读操作和写操作中，字线解码器502将等于供电电压VDD的电压供应至所选择的字线，诸如图3中描述的字线解码器301。另一方面，在唯一ID的生成中，根据来自控制单元504的指令，字线解码器502将等于接地电压GND的电压应用于有行地址信号所选择的字线。类似地，在读操作和写操作中，位线控制电路505和输入/输出电路503类似于图3中所描述的位线控制电路302和输入/输出电路303操作。然而，当指定唯一ID的生成时，位线控制电路505和输入/输出电路503保持位线对在预充电状态。
唯一ID生成指令信号105在指定生成唯一ID时从低电平变为高电平。当唯一ID生成指令信号105变为高电平时，单元供电控制电路(反向器电路)500将馈送至存储器单元M的供电电压从供电电压VDD变为接地电压GND。因此，停止供电电压VDD对存储器单元M的馈送，这使得存储器单元M无法保存信息。在从馈送停止起过去预定时间之后继续针对存储器单元M的馈送。当馈送继续并且供电电压VDD被提供至存储器单元M时，存储器单元M中所包括的锁存电路的状态根据形成存储器单元M的元件(诸如MOSFET)的特性进行确定。因此，根据制造期间的变化的数据得以被生成并存储在存储器单元M中，因此生成了唯一ID。
例如，通过在从其变为高电平起过去预定时间之后将唯一ID生成指令信号105变为低电平而继续馈送。如此变化的唯一ID生成指令信号105由作为控制电路的(图1中的)CPU 101所生成。为了生成唯一ID，可能使用单元阵列300中的一个或多个存储器单元。由此生成并存储在存储器单元中的唯一ID在使用时由CPU 101从(图1中的)SRAM 103进行读取。
当停止针对单元阵列300的馈送时，也可以停止针对外围电路501的馈送。这使得可能降低功耗。然而，在该实施例中，针对外围电路501的馈送独立于针对单元阵列300的馈送。因此，即使在供电单元VDD针对单元阵列300的馈送停止的时间段期间，供电电压也被馈送至外围电路501。由此，当针对单元阵列300的馈送继续时，可能防止从外围电路501提供至单元阵列300的信号(例如，字线的信号)的电位发生变化，并且因此防止不期望的数据被写入单元阵列300中的存储器单元M。
图6是参考图5所描述的SRAM中的存储器单元M的详细电路图。在图6中，与图5相同的部分还是由相同的附图标记所表示并且因此省略其描述。在图6中，并未示出图5所示的供电电压连线线路。另外，不同于反向器电路，模块500被视为单元供电控制电路。
在图6的左上方，作为典型示例而示出了存储器单元M的电路。存储器单元M的电路具有与图3相同的配置，并且存储器单元的电路中与图3中相同的部分由相同的附图标记所表示。形成存储器单元M的P-MOSFET P1和P2的源极耦合至供电电压节点Vn，并且N-MOSFET N3和N4的源极则耦合至接地电压节点Vs。供电电压VDD和接地电压GND之间的电压差被应用于供电电压节点Vn和接地电压节点Vs之间，因此对形成存储器单元的锁存电路进行操作。
图7A至7C是示出图6所示的SRAM的操作的波形图。该操作将基于该波形图进行描述。如图4A和4B所示，图7A示出了所选择字线的电压波形，而图7B则示出了所选择位线对BL的电压波形。图7C示出了单元阵列300的供电电压的波形。换句话说，图7C示出了存储器单元M的供电电压节点Vn的电压波形。
在图7A至7C中，Tr是读操作(Read)的周期，Tw是写操作(Write)的周期，而Ti是唯一ID生成操作(ID generation)的周期。在图7C中，在读操作的周期Tr和写操作的周期Tw期间，因为唯一ID生成指令信号105处于低电平，所以单元供电(针对单元阵列300的供电)为供电电压VDD。因此，读周期Tr和写周期Tw期间的读操作和写操作与利用图4所描述的相同，并且将不再进行描述。
在唯一ID生成操作的周期Ti期间，唯一ID生成指令信号105被CPU 101从低电平变为高电平。例如，在变为高电平起过去预定时间之后的时间t1，唯一ID生成指令信号105被CPU 101变为低电平。当唯一ID生成指令信号105从低电平变为高电平时，由反向器电路所组成的单元供电控制电路500将馈送至单元阵列300的电压变为接地电压GND，如图7C所示。另外，当唯一ID生成指令信号105在时间t1从高电平变为低电平时，单元供电控制电路500再次将馈送至单元阵列300的电压变为供电电压VDD。
在唯一ID生成指令信号105变为高电平时，单元阵列300的供电电压，也就是存储器单元M的供电电压节点Vn处的电压变为接地电压GND。这减小了存储器单元M的供电电压节点Vn和接地电压节点Vs之间的电位差。结果，存储器单元中由P-MOSFET P1、P2和N-MOSFET N3、N4所形成的锁存电路无法保存数据。也就是说，保存在存储器单元中的数据被损毁(无定义状态)。在数据损毁之后，也就是在时间t1，唯一ID生成指令信号105再次变为低电平。因此，供电电压VDD被提供至存储器单元M的供电电压节点Vn，这使得存储器单元M的供电电压节点Vn和接地电压节点Vs之间的电位差增大，从而锁存电路开始进行操作。
当锁存电路开始操作时，该锁存电路的输入/输出节点I1、I2处的电压根据诸如P-MOSFET P1、P2和N-MOSFET N3、N4之类的元件的特性而变化。这些MOSFET的特性根据半导体芯片制造期间的变化而确定。因此，锁存电路的输入/输出节点I1、I2处的电压也根据制造变化而确定。该锁存电路执行正反馈，这使得输入/输出节点I1、I2之间的电位差增大。结果，存储器单元M中的锁存电路保存根据制造变化的数据。
因此，唯一ID数据被存储在存储器单元M中。在第二实施例中，在ID生成周期Ti期间，如图7A所示，字线WL的电压被降低至接地电压GND。这防止了存储器单元M中的传输MOSFET N1和N2在ID生成周期期间被接通。如果存储器单元M中的传输MOSFET在ID生成周期期间被接通，则能够认为位线对BL的电压经由该传输MOSFET被传输至输入/输出节点I1和I2，并且存储器单元M中的锁存电路根据位线对BL的电压而保存数据。为了这样控制字线WL的电压，如利用图5所描述的，即使针对单元阵列300的供电被切断时，供电电压仍然继续经由供电电压连线线路201被馈送至外围电路501。
图8示出了图6所示的SRAM的修改形式。在图8中，与图6中相同的部分还由相同的附图标记所表示。因此，主要对与图6的差异进行描述。
在图8所示的SRAM中，替代图6所示的单元供电控制电路500，提供了用于对单元阵列300的接地电压GND进行控制的单元供电控制电路(电压控制电路)800。单元供电控制电路800对单元阵列300中所提供的存储器单元M的接地电压进行控制。也就是说，单元供电控制电路800根据唯一ID生成指令信号105对应用于存储器单元M的接地电压节点Vs的电压进行控制。
虽然并无限制，但是单元供电控制电路800包括两个反向器电路(未示出)，它们以供电电压VDD和接地电压GND之间的电压进行操作。唯一ID生成指令信号105被输入到这两个反向器电路中的第一反向器电路，并且该第一反向器电路使得唯一ID生成指令信号105反向并且输出反向信号。第一反向器电路的输出被输入到第二反向器电路，并且第二反向器电路的输出是单元阵列300的接地电压。也就是说，唯一ID生成指令信号105被单元供电控制电路800所缓冲并且作为接地电压GND被馈送至单元阵列300。由此，当唯一ID生成指令信号105被设置为指示生成唯一ID的高电平时，单元阵列300的接地电压GND变为供电电压VDD。
图9A至9C是示出图8的SRAM的操作的波形图。图9A至9C与图7A至7C相似，并且因此将主要对差异进行描述。
不同于图7C，图9C示出了单元阵列300的接地电压(单元VSS)的变化。在读操作(Read)的周期Tr和写操作(Write)的周期Tw期间，唯一ID生成指令信号105在低电平；因此接地电压GND被馈送至单元阵列300。也就是说，接地电压GND从单元供电控制电路800被提供至存储器单元M的接地电压节点Vs。由此，读操作和写操作如图7中那样进行操作。
在ID生成操作(ID generation)的周期Ti期间，如利用图7所描述的，唯一ID生成指令信号105从低电平变为高电平，并且在过去预定时间之后的时间t1再次变为低电平。唯一ID生成指令信号105被单元供电控制电路800所缓冲并且作为接地电压GND而被馈送至单元阵列300。因此，在唯一ID生成的周期Ti期间，单元阵列300的接地电压从接地电压GND变为供电电压VDD，并且在过去预定时间之后的时间t1再次变为接地电压GND。
由于提供至单元阵列300的接地电压，也就是提供至存储器单元M的接地电压节点Vs的电压接近供电电压VDD，所以供电电压节点Vn和接地电压节点Vs之间的电位差减小。因此，存储器单元M中的锁存电路中的数据被损毁。当接地电压节点Vs的电位在过去预定时间之后的时间t1再次下降时，该锁存电路保存根据形成该锁存电路的MOSFET的特性的数据。因此，如参考图6和7所描述的，根据制造期间的变化的唯一ID数据被生成并存储在存储器单元M中。
同样在该修改形式中，接地电压针对诸如字线解码器502之类的外围电路的馈送与接地电压针对单元阵列300的馈送分离。因此，即使在唯一ID生成操作的周期Ti期间，接地电压GND也被提供至外围电路。由于接地电压GND即使在唯一ID生成操作的周期Ti期间也被提供至字线解码器502，所以字线解码器502在周期Ti期间将接地电压GND提供至字线WL。这能够减少将不期望的数据写入到存储器单元M。
根据第二实施例，该半导体集成电路器件包括电压控制电路，其生成用于对存储器单元中的锁存电路进行操作的供电电压。响应于唯一ID生成指令，该供电电压控制电路改变供电电压从而减小作为操作电压而提供至该锁存电路的电压差，并且因此改变供电电压从而增大该电压差。因此，存储器单元中的锁存电路进入无定义状态，并且因此根据形成该存储器单元的诸如MOSFET之类的元件的特性的数据(唯一ID)定义被生成并保存。
根据该实施例，可能利用对开销增加的抑制而生成并保存唯一ID。
第三实施例
图10A至10C是示出根据第三实施例的半导体集成电路器件的配置的电路图。
在以上实施例中，已经通过示例对整合于半导体集成电路器件中的SRAM进行了描述。在第三实施例中，将对替代SRAM而使用非易失性存储器的示例进行描述。图10A至10C示出了非易失性存储器中的单元的配置。
虽然并无限制，但是根据第三实施例的半导体集成电路器件包括两种非易失性存储器。也就是说，该半导体集成电路器件包括用于事先存储数据的非易失性存储器以及用于生成唯一ID的非易失性存储器。使用用于事先存储数据的非易失性存储器例如替代图1中的SRAM 104，而使用用于生成唯一ID的非易失性存储器则替代图1中具有ID生成功能的SRAM 103。
用于事先存储数据的非易失性存储器具有多个存储器单元。图10A和10B示出了该存储器单元的配置。用于生成唯一ID的非易失性存储器也具有多个存储器单元，图10C示出了该存储器单元之一的配置。
首先，将参考图10A和10B对存储器单元的配置进行描述。一个存储器单元(非易失性存储器单元：在图10A和10B中被写为非易失性单元)具有其栅极耦合至字线WL的N-MOSFET N5和N6。这两个N-MOSFET N5和N6之一的N-MOSFET N5的一个电极(源极或漏极)耦合至一个位线对BL的一个位线BT，而另外的N-MOSFET N6的一个电极(源极或漏极)则耦合至另外的位线BB。N-MOSFET N5和N6的任一个其它电极(漏极或源极)根据要事先存储的数据而耦合至接地电压GND。并未耦合至接地电压GND的其它电极则被设置为浮动状态。
在图10A中，N-MOSFET N5的其它电极耦合至接地电压GND，而N-MOSFET N6的其它电极则被设置为浮动状态。这样耦合的状态例如是存储数据“1”的状态。另一方面，在图10B中，N-MOSFETN6的其它电极耦合至接地电压GND，而N-MOSFET N5的其它电极被设置为浮动状态。这样耦合的状态例如是存储数据“0”的状态。因此，数据被事先存储在存储器单元中。
通过对位线对BL进行预充电并且随后将字线WL升高至高电平而对存储器单元进行读取。也就是说，通过将字线WL升高至高电平，在位线中预充电的电荷经由其其它电极耦合至接地电压GND的MOSFET而进行放电，并且位线对BL的一个位线的电压下降。通过检测该电压下降，读取事先存储的数据。
图10C示出了用于生成唯一ID的存储器单元(非易失性存储器单元：在图10C中被写为ID生成单元)的配置。用于生成唯一ID的存储器单元具有其栅极耦合至字线WL的N-MOSFET N7和N8。一个N-MOSFET N7的一个电极(源极或漏极)耦合至位线对BL的一个位线BT，而N-MOSFET N8的一个电极(源极或漏极)则耦合至位线对BL中另外的位线BB。另外，N-MOSFET N7和N8的其它电极(漏极或源极)耦合至接地电压GND。
在图10C所示的用于生成唯一ID的存储器单元中，位线对BL被预充电并且字线WL的电位随后被上升至高电平。因此，位线BB和BT中预充电的电荷经由N-MOSFET N7和N8进行放电，并且位线BB和BT的电位下降。电位下降的速率根据N-MOSFET N7和N8的特性来确定。半导体芯片在制造期间的变化导致了N-MOSFETN7和N8的特性之间的差异，这导致了位线BB和BT之间的电位差。在第三实施例中，该电位差得以被检测并被用作唯一ID。这使得可能利用与用于事先存储数据的存储器单元相同配置的存储器单元来生成唯一ID，这能够对设计有所促进。
虽然图10C图示了一个用于生成唯一ID的存储器单元，但是可以提供多个用于生成唯一ID的存储器单元。另外，可以使用P-MOSFET作为形成存储器单元的MOSFET。另外，不同于对位线对进行预充电，可以通过位线对持续馈送电流。位线之间的电位差可以由差分放大器电路进行放大或者可以由使用正反馈的锁存电路进行检测。
存储在非易失性存储器中的数据和唯一ID由CPU 101经由(图1中的)总线102进行读取。
另外，可以除图1所示的SRAM 103和104之外被提供还以上所描述的非易失性存储器，而不是使用非易失性存储器替代SRAM。
根据第三实施例，可能获得具有与用于事先存储数据的非易失性存储器单元相似配置的用于生成唯一ID的非易失性存储器单元，这能够促进设计并防止开销增加。
第四实施例
图11是示出根据第四实施例的SRAM的配置的框图。图4所示的SRAM在一个半导体芯片中形成。
在第四实施例中，单元阵列具有多个相同配置的存储器模块1100。因此，图11示出了一个典型存储器模块的内部配置。虽然并无限制，但是数据在每个存储器模块中以逐个比特为基础进行写入和读取。因此，多个数据比特D[0]至D[n]或Q[0]至Q[n]能够在时间上并行写入或读取。
此后，将对典型存储器模块1100进行描述，同时所要理解的是，其余存储器模块具有相同配置。
存储器模块1100具有以矩阵进行布置的多个存储器单元MC。字线W1至Wn布置在该矩阵的相应行中，并且布置于每一行中的存储器单元MC耦合至布置于该行中的字线。另外，位线对BL1至BLn布置在该矩阵的相应列中，并且布置于每一列中的存储器单元MC耦合至布置于该列中的位线对。位线对BL1至BLn分别具有位线BT1和BB1的对至位线BTn和BBn的对。
存储器单元MC具有与利用图3所描述的存储器单元M相同的配置。也就是说，存储器单元MC包括如图3所示的P-MOSFET P1和P2以及N-MOSFET N1至N4。N-MOSFET N1至N4中的传输N-MOSFET N1和N2的栅极耦合至该存储器单元所布置的行中的字线。另外，传输N-MOSFET N1和N2的电极耦合至该存储器单元所布置的列中的位线对。也就是说，传输N-MOSFET N1的电极耦合至相对应列中的位线对BL的一个位线BT，而传输N-MOSFET N2的电极耦合至相对应列中的位线对BL的另一个位线BB。
在图11中，包括利用图3所描述的字线解码器301的行选择电路1101对从地址控制电路1102所提供的行地址信号X进行解码，并且从字线W1至Wn中选择该行地址信号X所指定的字线。地址控制电路1102基于来自控制单元1103的地址控制信号TDEC而输入地址信号A，并且将地址信号A划分为行地址信号X和列地址信号Y。所划分的行地址信号X被提供至如以上所描述的行选择电路1101，而所划分的列地址信号Y被提供至列选择电路1104。在图11中，地址信号A、行地址信号X和列地址信号Y中的每一个都由一条信号线路所指示；然而，每个地址信号都被配置以多个地址信号。
列选择电路1104对所提供的列地址信号进行解码，并且从位线对BL1至BLn中选择该列地址信号所指定的位线对。所选择的位线对耦合至共用写位线对和共用读位线对。共用写位线对具有一对共用写位线CTW和CBW，而共用读位线对则具有一对共用读位线CTR和CBR。虽然并无限制，但是所选择位线对BL的位线BT1(BTn)耦合至共用写位线CTW和共用读位线CTR，并且位线BB1(BBn)则耦合至共用写位线CBW和共用读位线CBR。
共用写位线CTW和CBW耦合至写驱动器1105。写驱动器1105接收经由输入/输出电路(IO缓冲器)从输入端子所提供的输入数据DI，输入数据DI是1位数据D[0]。如果写使能信号WTE指定了写操作，则写驱动器1105将根据输入数据DI的电位提供至共用写位线CTW和CBW。提供至共用写位线CTW和CBW的电位是互补电位。也就是说，例如，如果高电平电压被提供至共用写位线CTW，则低电平电压被提供至共用写位线CBW。
共用读位线CTR和CBR耦合至感测放大器1106。如果读使能信号RDE指定了读操作并且感测放大器激励信号SAE指定激励该感测放大器，则感测放大器1106对共用读位线CTR和CBR之间的电位差进行放大，并且将输出数据DO提供至输入/输出电路1107。输入/输出电路1107根据所提供的输出数据而提供1位数据Q[0]。
所选择位线对中的一对位线的电压是根据所选择存储器单元中所存储数据的互补电压。例如，如果形成位线对BL1的位线BT1的电压根据所选择存储器单元中所存储的数据是高电平，则形成该位线对BL1的另一位线BB1的电压就处于低电平。因此，所选择位线对与之耦合的共用读位线CTR和CBR的电压是互补电压。
控制单元1103接收时钟信号CLK、输出使能信号CEN、写使能信号WEN和唯一ID生成指令信号IDEN，并且基于这些信号生成控制信号TDEC、WTE、RDE、SAE。
字线和位线对基于地址信号A进行选择，而耦合至所选择字线和位线对的存储器单元从以矩阵布置的多个存储器单元中进行选择。对于针对所选择存储器单元的写入而言，根据待写入数据的互补电压从写驱动器1105经由共用写位线CTW、CBW和位线BT1、BB1(BTn、BBn)而被提供至所选择的存储器单元。类似地，在从所选择存储器单元进行读取的情况下，位线BT1、BB1(BTn、BBn)的电压是根据存储器单元中所存储数据的互补电压。该互补电压经由共用读位线CTR和CBR而被提供至感测放大器1106，电位差得以被放大，并且数据Q[0]从输入/输出电路1107被输出。
字线W1至Wn跨多个存储器模块1100进行连线，并且从存储器模块的行中选择根据行地址信号X的行。另一方面，虽然图11中并未示出，但是列地址信号Y从地址控制电路1102提供至每个存储器模块中的列选择电路1104，其选择列并且执行与以上所描述的典型存储器模块相同的操作。
虽然随后将参考图12和13进行描述，但是唯一ID由唯一ID生成指令信号IDEN所生成。
图12是示出图11所示的SRAM的列选择电路1104和感测放大器1106的配置的电路图。图13A-13G是示出图11所示电路的操作的波形图。
在图11中，列选择电路1104具有分别对应于位线对BL1至BLn的多个单位列选择电路。在图12中，虚线框1200-1至1200-n是单位列选择电路。在图12中示出典型单位列选择电路1200-1的电路。此后，将仅对典型的单位列选择电路1200-1进行描述，而同样的描述应用于其它的单位列选择电路。
单位列选择电路1200-1具有耦合在位线对BLn和共用读位线对之间的P-MOSFET P3和P4以及NAND电路1201，NAND电路1201接收列地址信号Y以及感测放大器激励信号SAE的反向信号。也就是说，P-MOSFET P4的漏极-源极路径耦合在形成位线对BLn的位线BTn和共用读位线CTR之间，并且P-MOSFET P3的漏极-源极路径耦合在形成位线对BLn的位线BBn和共用读位线CBR之间。P-MOSFET P3和P4的栅极耦合在一起，并且接收NAND电路1201所生成的选择信号。P-MOSFET P3和P4作为用于根据来自NAND电路1201的选择信号而在位线BTn、BBn和共用读位线CTR、CBR之间有选择地进行耦合的列开关。
虽然图12为了避免令示图复杂化而示出了提供至NAND电路1201的一个列地址信号Y，但是所要理解的是，有多个列地址信号Y被提供至NAND电路1201。由此，如果列地址信号的电压(电平)的组合是预定组合且感测放大器激励信号SAE处于低电平，则NAND电路1201生成低电平选择信号。该低电平选择信号接通作为列开关的P-MOSFET P3、P4，而使得位线BTn、BBn电耦合至共用读位线CTR、CBR。
其它单位列选择电路1200-2至1200-n具有与单位列选择电路1200-1相同的配置。然而，在单位列选择电路1200-2至1200-n中，来自NAND电路1201的低电平选择信号的输出条件有所不同。也就是说，列地址信号Y的电位组合在NAND电路1201之间有所不同。因此，通过列地址信号Y，多个单位列选择电路1200-1至1200-n中的一个单位列选择电路将对应于(耦合至)该单位列选择电路的位线耦合至共用读位线CTR、CBR。
耦合至共用读位线CTR和CBR的感测放大器1106具有感测放大器电路和预充电电路，预充电电路用于对共用读位线CTR和CBR进行预充电。该预充电电路包括其源极-漏极路径耦合在供电电压VDD和共用读位线CTR、CBR之间的P-MOSFET P6、P5，以及其源极-漏极路径耦合在共用读位线CTR和CBR之间的P-MOSFETP7。
预充电控制信号被提供至P-MOSFET P5至P7的栅极。当预充电控制信号变为低电平时，P-MOSFET P5至P7接通并且将共用读位线CTR和CBR预充电至供电电压VDD。当P-MOSFET P5至P7中的P-MOSFET P7接通时，P-MOSFET P7将共用读位线CTR和CBR电短路并且使得共用读位线CTR和CBR的电压相等。
感测放大器电路进行操作以便对共用读位线CTR和CBR之间的电位差进行放大。在该实施例中，感测放大器电路具有P-MOSFETP9和P10以及N-MOSFET N9、N10和N11。
P-MOSFET P9的源极-漏极路径耦合在供电电压VDD和输入/输出节点IO1之间，并且N-MOSFET N9的源极-漏极路径耦合在输入/输出节点IO1和N-MOSFET N11的漏极之间。另外，P-MOSFETP9的栅极和N-MOSFET N9的栅极共同耦合至输入/输出节点IO2。P-MOSFET P10的源极-漏极路径耦合在供电电压VDD和输入/输出节点IO2之间，并且N-MOSFET N10的源极-漏极路径耦合在输入/输出节点IO2和N-MOSFET N11的漏极之间。另外，P-MOSFET P10的栅极和N-MOSFET N10的栅极共同耦合至输入/输出节点IO1。
N-MOSFET N11的源极耦合至接地电压GND，并且基于感测放大器激励信号SAE的控制信号被提供至N-MOSFET N11的栅极。输入/输出节点IO1耦合至共用读位线CBR，并且输入/输出节点IO2耦合至共用读位线CTR。
利用以上耦合，P-MOSFET P9和N-MOSFET N9形成第一反向器电路，P-MOSFET P10和N-MOSFET N10形成第二反向器电路。第一反向器电路的输入耦合至与第二反向器电路的输出相对应的输入/输出节点IO2，并且第二反向器电路的输入耦合至与第一反向器电路的输出相对应的输入/输出节点IO1。也就是说，第一和第二反向器电路形成锁存电路。由此，当响应于感测放大器激励信号SAE而作为开关进行操作的N-MOSFET N11接通时，该锁存电路进行操作从而对输入/输出节点IO1和IO2之间的电位差进行放大。也就是说，该锁存电路进行操作从而对共用读位线CTR和CBR之间的电位差进行放大。
感测放大器1106包括控制电路，其从(图11中的)控制单元1103接收读使能信号RDE和感测放大器激励信号SAE，并且生成用于控制该感测放大器、预充电电路和单位列选择电路的控制信号。显然，该控制电路可以在图11所示的控制单元11中提供。该控制电路具有缓冲器电路1204，其接收作为控制信号的感测放大器激励信号SAE并且为作为开关进行操作的N-MOSFET N11生成控制信号；以及反向器电路1202，其接收感测放大器激励信号SAE并且为单位列选择电路1200-1至1200-m生成选择信号。
另外，该控制电路具有NOR电路1203，其接收读使能信号RDE和感测放大器激励信号SAE。NOR电路1203的生成被提供至形成预充电电路的P-MOSFET P5至P7的栅极。另外，NOR电路1203的生成还被提供至其源极-漏极路径耦合在N-MOSFET N11的漏极和供电电压VDD之间的P-MOSFET P11的栅极。
在对共用读位线CTR和CBR进行预充电时，P-MOSFET P11接通，这将N-MOSFET N11的漏极上升至供电电压VDD，也就是说，将N-MOSFET N9和N10的源极上升至供电电压VDD。因此，供电电压在VDD预充电时被应用于锁存电路的供电电压节点Vn和接地电压节点Vs，这能够破坏形成感测放大器电路的锁存电路的稳定状态。
在图12中，并未示出共用读位线CTW和CBW。
图13A至13G示出了图11所示信号的波形。图13A示出了唯一ID生成指令信号IDEN的波形，图13B示出了时钟信号CLK的波形，并且图13C示出了地址信号A的波形。图13D示出了列地址信号Y，而图13F示出了共用读位线CTR和CBR的电压变化。另外，图13E示出了(图11)中的控制单元1103所生成的读使能信号RDE的波形，并且图13G示出了控制单元1103所生成的感测放大器激励信号SAE的波形。
读使能信号RDE和感测放大器激励信号SAE由控制单元1103基于时钟信号CLK、输出使能信号CEN、写使能信号WEN和唯一ID生成指令信号IDEN所生成。如同读使能信号RDE和感测放大器激励信号SAE，图11所示的写使能信号WTE和地址控制信号TDEC也由控制单元1103基于时钟信号CLK、输出使能信号CEN、写使能信号WEN和唯一ID生成指令信号IDEN所生成。控制单元1103能够由多个逻辑电路的组合来实施。
接下来，将基于图13A至13G的波形对根据该实施例的SRAM的操作进行描述。
虽然并无限制，但是根据该实施例的SRAM与时钟信号CLK同步进行操作。在图13中，Tr是读操作(Read)的周期，而Ti是唯一ID生成操作(ID generation)的周期。Tp是读操作(Read)之前的操作的周期。
由于SRAM与时钟信号CLK同步操作，所以当时钟信号CLK(图13B)的电位在图13中的时间t1上升时，出现地址控制信号TDEC。当地址控制信号TDEC出现时，(图11中的)地址控制电路1102输入地址信号A(图13C)，并且生成行地址信号X和列地址信号Y。
基于所生成的行地址信号X，由(图11中的)行选择电路1101从字线W1至Wn中选择一个字线并且升高至高电平。在读操作之前的周期Tp期间，位线对BL1至BLn被预充电。例如，如果字线W1被行选择电路1101所选择并且被升高至高电平，则位线对BL1至BLn中预充电的电荷根据耦合至字线W1的存储器单元MC中所存储的数据进行放电，并且位线对的电位分别得以被确定。
基于列地址信号Y(图13D)，由(图11中的)列选择电路1104从位线对BL1至BLn中选择一个位线对并且将其耦合至共用读位线CTR和CBR。在图13D中，提供至单位列选择电路1200-1中的NAND电路1201的列地址信号处于高电平。在这种情况下，位线BT1、BB1经由作为列开关进行操作的P-MOSFET P3、P4耦合至共用读位线CTR、CBR。
该操作(写操作或读操作)在读操作(Read)之前的周期Tp中终止。因此，在时间t1之前，写使能信号WEN和输出使能信号GEN例如处于低电平。因此，在时间t1之前，读使能信号RDE和感测放大器激励信号SAE都处于低电平。因此，在时间t1之前，NOR电路1203的输出处于低电平，这接通预充电电路中的P-MOSFET P5至P7。共用读位线CTR、CBR经由P-MOSFET P5、P6而由供电电压VDD进行充电。另外，P-MOSFET P7使得共用读位线CTR和CBR短路从而减小共用读位线CTR和CBR之间的电位差。
由于感测放大器激励信号SNE处于低电平，所以作为用于激励感测放大器的开关的N-MOSFET N11被关断。另一方面，用于预充电的P-MOSFET P11被NOR电路1203的输出所接通。因此，感测放大器电路中的锁存电路的接地电压节点Vs经由P-MOSFET P11而被充电电压VDD进行预充电。这使得感测放大器电路的供电电压节点Vn和接地电压节点Vs之间的电位差减小，并且破坏了感测放大器电路的稳定状态。
在时间t1，当由输出使能信号CEN和写使能信号WEN指定读操作(Read)时，读使能信号RDE(图13E)相应地充电至高电平。在自读使能信号RDE变为高电平起过去预定时间之后，感测放大器激励信号SAE(图13G)从低电平变为高电平。
当读使能信号RDE变为高电平时，NOR电路1203的输出也变为高电平，这关断预充电电路中的P-MOSFET P5至P7并且还关断用于预充电的P-MOSFET P11。因此，共用读位线CTR(图13F)的电位根据经由P-MOSFET P4耦合的位线BT1的电位进行变化，并且共用读位线CBR的电位根据经由P-MOSFET P3耦合的位线BB1的电位进行变化。
当感测放大器激励信号SAE从低电平变为高电平时，用于激励感测放大器的N-MOSFET N11接通，并且共用读位线CTR和CBR之间的电位差被放大。该放大结果经由共用读位线CTR和CBR而被传输至输入/输出电路1107。
感测放大器激励信号SAE在自变为高电平起过去预定时间之后变为低电平。读使能信号RDE在自变为高电平起过去预定时间之后变为低电平。
因此，存储器单元中所存储的数据被读取。当读使能信号RDE和感测放大器激励信号SAE变为低电平时，预充电电路中的P-MOSFET P5至P7被接通，并且用于预充电的P-MOSFET P11也被接通。因此，再次对共用读位线CTR和CBR进行预充电，使得电位相等，并且破坏感测放大器中的锁存电路的稳定状态而使得锁存电路准备下一次操作。
接下来，将对唯一ID生成操作进行描述。SRAM由唯一ID生成指令信号IDEN所指示以生成唯一ID。在该实施例中，该指令通过将唯一ID生成指令信号IDEN变为高电平而给出。
在图13中，在时间t2，唯一ID生成指令信号IDEN从低电平变为高电平。也就是说，在时间t2，指定了唯一ID生成操作。
虽然并无限制，但是响应于唯一ID生成指令信号IDEN的高电平，(图11中的)控制单元1103识别出唯一ID生成操作被指定，并且停止发出地址控制信号TDEC。因此，即使时钟信号CLK在周期Ti期间变为高电平，地址控制电路1102也并不输入地址信号A，并且不生成行地址信号X和列地址信号Y。
另外，由于唯一ID生成指令信号IDEN的高电平，即使时钟信号CLK在周期Ti期间变为高电平，控制单元1103也并不将读使能信号RDE变为高电平。在这种情况下，控制单元1103在自时钟信号CLK变为高电平起过去预定时间之后的时间t3将感测放大器激励信号SAE变为高电平。
由于读使能信号RDE并不变为高电平，所以低电平的读使能信号RDE和感测放大器激励信号SAE在感测放大器激励信号SAE在周期Tr中变为低电平与时间t3之间的时段期间被提供至NOR电路1203。因此，NOR电路1203在该时段期间生成低电平的控制信号。
通过该低电平的控制信号，预充电电路中的P-MOSFET P5至P7以及用于预充电的P-MOSFET P11被接通。也就是说，共用读位线CTR、CBR被P-MOSFET P5、P5耦合至供电电压VDD并且被连续预充电。另外，在该周期期间，接通的P-MOSFET P7将共用读位线CTR和CBR短路而使得电位相等。另外，感测放大器电路中的锁存电路的接地电压节点Vs被接通的P-MOSFET P11预充电为供电电压VDD，并且感测放大器电路中的锁存电路的稳定状态被破坏。
在感测放大器激励信号SAE从低电平变为高电平时的时间t3，NOR电路1203输出高电平控制信号，该高电平控制信号关断预充电电路中的P-MOSFET P5至P7而且还关断用于预充电的P-MOSFETP11。
另一方面，当感测放大器激励信号SAE变为高电平时，作为用于激励感测放大器电路的开关的N-MOSFET N11接通。因此，感测放大器电路开始操作。与此同时，感测放大器激励信号SAE被反向器电路1202反向，并且反向选择信号被提供至单位列选择电路1200-1至1200-n中的每一个中的NAND电路1201。
通过将感测放大器激励信号SAE的相位反向而获得的选择信号作为用于指示单位列选择电路1200-1至1200-n将位线对从公用读位线对电分离的控制信号。也就是说，通过该低电平选择信号，每个单位列选择电路中的NAND电路1201向用作列开关的P-MOSFETP3和P4提供高电平信号。因此，位线对BL1至BLn被P-MOSFETP3和P4从共用读位线CTR和CBR隔离。
当感测放大器电路开始操作时，作为感测放大器的输入(IO1，IO2)的共用读位线CTR和CBR的电位处于被预充电至供电电源VDD的状态。因此，感测放大器的输入之间并不出现电位差。在这种情况下，感测放大器电路变为根据形成感测放大器电路的P-MOSFET P9和P10以及N-MOSFET N9和N10的特性变化的状态。也就是说，输入/输出节点IO1和IO2的电位根据制造期间的变化所导致的P-MOSFET P9和P10以及N-MOSFET N9和N10的特性变化而确定。输入/输出节点IO1和IO2之间的电位差由反向器电路所形成的锁存电路的正向反馈进行放大，并且得以获得稳定状态。因此，所生成的唯一ID经由共用读位线CTR和CBR而被传输至输入/输出电路1107并且被CPU等所使用。
在该实施例中，唯一ID使用诸如形成感测放大器的MOSFET之类的元件的变化而生成。
可以在图11所示的每个存储器模块中生成唯一ID。在这种情况下，能够获得多个唯一ID。
另外，虽然已经通过具有锁存电路的感测放大器电路的示例对实施例进行了描述，但是本发明并不局限于此。例如，制备其栅极耦合至共用读位线CTR的第一MOSFET和其栅极耦合至共用读位线CBR的第二MOSFET。所制备的第一和第二MOSFET的栅极互相耦合，在耦合点提供电流源，并且流过第一和第二MOSFET的电流之间的差异被感测放大器电路所检测。本发明还可应用于这样的感测放大器电路。在这种情况下，能够使用第一和第二MOSFET的特性变化而生成唯一ID。
另外，虽然已经通过SRAM的示例对实施例进行了描述，但是可以使用非易失性存储器、DRAM或闪存。
根据第四实施例，感测放大器电路对被预充电为相同电压的共用读位线对的位线之间的电位差进行放大。因此，该感测放大器变为根据形成该感测放大器的MOSFET的特性的状态。该状态被CPU等用作唯一ID。
第五实施例
图14是示出根据第五实施例的半导体集成电路器件的配置的框图。图14所示的半导体集成电路器件与图1所示的类似，并且因此将主要对与图1的差异进行描述。
在图1所示的半导体集成电路器件中，CPU 101向具有ID生成功能的SRAM 103提供唯一ID生成指令信号105，并且SRAM 103所生成的唯一ID经由总线102而被提供至CPU 101。另一方面，在第五实施例中，在半导体集成电路器件的半导体芯片100中形成ID生成模块1400。
在该实施例中，CPU 101向ID生成模块1400提供唯一ID生成指令信号1403，并且ID生成模块1400响应于唯一ID生成指令信号1403而向具有ID生成功能的SRAM 103提供唯一ID生成指令信号105或IDEN。具有ID生成功能的SRAM 103具有与图1所示的具有ID生成功能的SRAM 103相同的配置。
当接收到唯一ID生成指令信号105(IDEN)时，多个具有ID生成功能的SRAM 103如以上实施例中所描述的生成唯一ID。该生成的唯一ID经由单独信号线路而不是总线102提供至ID生成模块1400。ID生成模块1400基于从每个具有ID生成功能的SRAM 103所提供的唯一ID而生成唯一ID，并且将其作为唯一ID 1401提供至CPU 101。这使得可能生成更为鲁棒的唯一ID。在图14中，CPU 101对ID生成模块1400进行控制。为了清楚示出控制，CPU 101在图14中被写为控制电路CPU。
第三实施例是与非易失性存储器相关的实施例。在图14中，SRAM 104可以被用于事先存储数据的非易失性存储器所替代，而SRAM 103可以被ID生成非易失性存储器所替代。在这种情况下，非易失性存储器104包括图10A和10B所示的非易失性单元，并且ID生成非易失性存储器则包括图10C所示的ID生成单元。
虽然已经基于所图示的实施例对本发明人所作出的以上发明进行了描述，但是本发明并不局限于此，并且能够对其进行各种变化和修改而并不背离本发明的精神和范围。

Claims (20)

1.一种半导体集成电路器件，包括：
存储器单元，所述存储器单元包括：保持电路，所述保持电路具有多个MOSFET和一对输入/输出节点并且利用第一电压作为操作电压而进行操作；以及一对传输MOSFET，所述传输MOSFET分别耦合至所述输入/输出节点并且其栅极接收选择信号；以及
电压生成电路，所述电压生成电路用于生成在绝对值方面高于所述第一电压的第二电压，
其中响应于唯一ID生成指令，所述第二电压被应用于所述传输MOSFET的所述栅极，第三电压经由所述传输MOSFET被提供至所述输入/输出节点，并且随后应用于所述传输MOSFET的所述栅极的所述电压被降低至在绝对值方面比所述第一电压更低的电压。
2.根据权利要求1所述的半导体集成电路器件，其中所述保持电路是包括所述MOSFET的锁存电路。
3.根据权利要求1所述的半导体集成电路器件，其中所述第三电压等于所述第一电压。
4.一种半导体集成电路器件，包括：
多个存储器单元，所述多个存储器单元以矩阵式布置，所述存储器单元中的每个存储器单元包括：保持电路，所述保持电路具有多个MOSFET和一对输入/输出节点并且利用第一电压作为操作电压而进行操作；以及一对传输MOSFET，所述传输MOSFET分别耦合至所述输入/输出节点并且其栅极接收选择信号；
多个字线，所述多个字线被布置在所述矩阵的相应行中，并且每个字线均耦合至布置于相对应行中的多个存储器单元中的多对传输MOSFET的栅极；
多个位线对，所述多个位线对布置在所述矩阵的相应列中，并且每个位线对均耦合至布置于相应列中的多个存储器单元中的多对传输MOSFET；
行选择电路，所述行选择电路用于从所述字线中选择字线；
列选择电路，所述列选择电路用于从所述位线对中选择位线对；以及
电压生成电路，所述电压生成电路用于生成在绝对值方面比所述第一电压更高的第二电压，
其中响应于唯一ID生成指令，所述第二电压被应用于由所述行选择电路所选择的所述字线，第三电压被应用于由所述列选择电路所选择的所述位线对，并且随后应用于所选择字线的所述电压被降低至在绝对值方面比所述第一电压更低的电压。
5.根据权利要求4所述的半导体集成电路器件，其中所述保持电路是包括所述MOSFET的锁存电路。
6.根据权利要求5所述的半导体集成电路器件，其中所述第三电压等于所述第一电压。
7.根据权利要求6所述的半导体集成电路器件，其中所述电压生成电路是用于升高所述第一电压的升压电路。
8.根据权利要求7所述的半导体集成电路器件，进一步包括用于提供所述唯一ID生成指令的CPU。
9.一种半导体集成电路器件，包括：
单元阵列，所述单元阵列包括：
多个存储器单元，所述多个存储器单元以矩阵式布置，每个存储器单元包括：保持电路，所述保持电路具有多个MOSFET和一对输入/输出节点并且利用第一电压和第二电压之间的电压差作为操作电压而进行操作；以及一对传输MOSFET，所述传输MOSFET分别耦合至所述输入/输出节点并且其栅极接收选择信号；
多个字线，所述多个字线布置在所述矩阵的相应行中并且每个字线均耦合至布置于相对应行中的多个存储器单元中的多对传输MOSFET的栅极；以及
多个位线对，所述多个位线对布置在所述矩阵的相应列中进并且每个位线对均耦合至布置于相应列中的多个存储器单元中的多对MOSFET；
外围电路，所述外围电路用于从所述字线中选择字线并且从所述位线对中选择位线对；以及
电压控制电路，所述电压控制电路用于生成所述第一电压，所述第一电压响应于唯一ID生成指令而改变所述第一电压的数值从而减小所述电压差，并且随后改变所述第一电压的所述电压值从而增大所述电压差。
10.根据权利要求9所述的半导体集成电路器件，进一步包括用于提供所述第一电压的电压连线线路，
其中所述电压控制电路耦合至所述电压连线线路，并且
其中所述外围电路耦合至所述电压连线线路并且利用所述电压连线线路的所述电压作为操作电压而进行操作。
11.根据权利要求10所述的半导体集成电路器件，
其中所述外围电路包括：
用于从所述字线中选择字线的行选择电路；以及
用于从所述位线对中选择位线对的列选择电路。
12.根据权利要求11所述的半导体集成电路器件，进一步包括用于提供所述唯一ID生成指令的CPU。
13.一种半导体集成电路器件，包括多个非易失性单元，
所述非易失性单元包括：
具有存储数据的非易失性单元；以及
用于ID生成的非易失性单元；
具有存储数据的所述非易失性单元包括：
字线；
位线对；
第一MOSFET，所述第一MOSFET包括耦合至所述字线的栅极、耦合至预定电压的一个电极、以及耦合至所述位线对中的一个位线的其它电极；以及
第二MOSFET，所述第二MOSFET包括耦合至所述字线的栅极、被设置在浮动状态的一个电极、以及耦合至所述位线对中的另一位线的其它电极，并且
所述用于ID生成的非易失性单元包括：
字线；
位线对；
第三MOSFET，所述第三MOSFET包括耦合至所述字线的栅极、耦合至所述预定电压的一个电极、以及耦合至所述位线对中的一个位线的其它电极；以及
第四MOSFET，所述第四MOSFET包括耦合至所述字线的栅极、耦合至所述预定电压的一个电极、以及耦合至所述位线对中的另一位线的其它电极。
14.一种半导体集成电路器件，包括：
位线对，所述位线对经由开关耦合至存储器单元；
预充电电路，所述预充电电路用于对所述位线进行预充电；
感测放大器电路，所述感测放大器电路包括多个MOSFET并且响应于激励信号而对所述位线对之间的电位差进行放大；以及
控制单元，所述控制单元响应于唯一ID生成指令而使得所述开关将所述存储器单元与所述位线分离并且使得所述感测放大器电路对由所述预充电电路预充电的所述位线之间的所述电位差进行放大。
15.根据权利要求14所述的半导体集成电路器件，其中所述预充电电路包括耦合在所述位线之间并且使得所述位线短路的MOSFET。
16.根据权利要求14所述的半导体集成电路器件，
其中所述感测放大器电路包括：
锁存电路，所述锁存电路包括耦合至所述位线的一对输入/输出节点、第一供电节点和第二供电节点，并且利用所述第一供电节点和所述第二供电节点之间的电位差作为操作电压而进行操作；以及
MOSFET，所述MOSFET耦合在所述第一供电节点和所述第二供电节点之间并且在所述预充电电路进行预充电时使得所述第一供电节点和所述第二供电节点短路。
17.一种半导体集成电路器件，包括：
多个存储器单元，所述多个存储器单元以矩阵式布置；
多个字线，所述多个字线布置在所述矩阵的相应行中并且每个字线均耦合至布置于相对应行中的多个存储器单元；
多个位线对，多个位线对布置在所述矩阵的相应列中并且每个位线对均耦合至布置于相应列中的多个存储器单元；
行选择电路，所述行选择电路用于从所述字线中选择字线；
共用位线对；
列选择电路，所述列选择电路用于从所述位线对中选择位线对并且将所选择的所述位线对耦合至所述共用位线对；
感测放大器电路，所述感测放大器电路包括多个MOSFET并且对所述共用位线对之间的电位差进行放大；
预充电电路，所述预充电电路用于对所述共用位线对进行预充电；以及
控制单元，所述控制单元响应于唯一ID生成指令而使得所述列选择电路将所述位线对与所述共用位线对分离，并且使得所述感测放大器电路对由所述预充电电路预充电的所述共用位线对之间的所述电位差进行放大。
18.根据权利要求17所述的半导体集成电路器件，进一步包括发出所述唯一ID生成指令的CPU。
19.根据权利要求17所述的半导体集成电路器件，其中所述预充电电路包括MOSFET，所述MOSFET耦合在所述共用位线对之间并且使得形成所述共用位线对的共用位线短路。
20.根据权利要求17所述的半导体集成电路器件，
其中所述感测放大器电路包括：
锁存电路，所述锁存电路包括耦合至所述共用位线对的一对输入/输出节点、第一供电节点和第二供电节点，并且利用所述第一供电节点和所述第二供电节点之间的电位差作为操作电压而进行操作；以及
MOSFET，所述MOSFET耦合在所述第一供电节点和所述第二供电节点之间并且在由所述预充电电路进行预充电时使得所述第一供电节点和所述第二供电节点短路。
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