JP6794297B2 - 認証装置および認証方法 - Google Patents

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Description

本開示は、認証装置および認証方法に関する。
ネットバンキングやネットショッピングなど、インターネットを介して行われる電子商取引サービスの市場は急速に拡大している。このときの決済方法として電子マネーが用いられ、その媒体として利用されるＩＣ（”Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ”、以下同じ。）カードやスマートフォン端末も同様に利用が拡大している。これらのサービスには、決済時の安全性のため、通信における相互認証や通信データの暗号化において常により高いレベルのセキュリティー技術が求められる。また、近年のIoT（Internet of Everything）の到来を受け、多くの半導体デバイスや半導体デバイスを用いた装置が相互につながるようになり、互いに真贋判定をおこない、正規のデバイスであることを相互に認証し合うことが求められ始めた。しかし、末端のデバイスに用いられるＩＣは低コストが求められ、高度な物理タンパ対策が施せない場合が多い。
ソフトウェア技術に関しては、高度な暗号化アルゴリズムを中心としたプログラム処理の暗号化技術が蓄積されており、十分なセキュリティーが達成されている。しかし、技術進歩により、回路内部の情報を外部から直接読み取られる懸念が急速に高まり、かつ前述したように低コストでＩＣを製造した場合、物理タンパ対策が不十分となり容易に内部情報が盗窃されることが知られている（例えば、特許文献１参照）。
近年、これらの課題を解決するために、ＰＵＦ（物理的複製困難関数；Physically Unclonable Function）技術が提案されている（例えば、特許文献２および３、非特許文献１）。ＰＵＦ技術は、製造ばらつきを活用してＩＣごとに異なるユニークな個体識別情報を生成する技術である。
本開示は、限定的ではない例示的な実施の形態は、より適切な認証を行う認証装置を提供する。
本開示の一態様にかかる認証装置は、複数の第１の素子を備える第１の半導体デバイスにおける前記複数の第１の素子の物理特性の任意な組み合わせを指示する情報である第１の組合せ情報を生成する組合せ情報生成器と、前記組合せ情報生成器が生成する前記第１の組合せ情報が指示する前記複数の第１の素子の物理特性の組合せに基づいて、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第１のグループ識別情報を生成するグループ識別情報生成器と、前記第１の組合せ情報を認証相手に送付する送信器と、前記認証相手が前記第１の組合せ情報に従って生成した第２のグループ識別情報を受け取る受信器と、前記第１のグループ識別情報と前記第２のグループ識別情報とを照合する情報照合器とを備える。
本開示の包括的または具体的な態様は、デバイス、装置、システム、方法、コンピュータプログラム、記録媒体またはこれらの任意な組み合わせで実現されてもよい。
本開示の、限定的ではない例示的な実施の形態にかかる認証装置によれば、より適切な認証を行うことができる。
実施の形態における抵抗変化素子を用いたメモリセルの断面およびそのメモリセルの回路図表記を示す図 実施の形態における不揮発性メモリの一構成を示すブロック図 抵抗変化素子の初期状態での抵抗特性を示す図 抵抗変化素子の高抵抗状態での抵抗特性を示す図 抵抗変化素子の低抵抗状態での抵抗特性を示す図 メモリアレイブロックを立体的に表示した模式図 図４のメモリアレイブロックにおけるサブ選択セル群の電流パスを示す等価回路図 不揮発性メモリが備える読み出し回路の構成例を示す回路図 読み出し回路の動作を示すタイミングチャート グループ識別情報生成器の一具体例を示す回路図 図２のメモリアレイブロックを８×８のメモリアレイとして図示した模式図 対角線上のメモリセル以外のメモリセルをランダムにHR状態及びLR状態にセットした１つのパターンで、対角線上のメモリセルをメイン選択セルに、それ以外をサブ選択セルとしたときの合成抵抗を示す図 対角線上のメモリセル以外のメモリセルへの書き込みパターンをランダムに５種類変更したときのパターンで、対角線上のメモリセルをメイン選択セルに、それ以外をサブ選択セルとしたときの合成抵抗の変化を示す図 対角線上のメモリセルをメイン選択セルにした場合の合成抵抗の増減パターンを示す図 抵抗変化素子のＬＲ状態での抵抗値のばらつき分布を示す図 抵抗変化素子のＨＲ状態での抵抗値のばらつき分布を示す図 図１２に示された重ね書きされた複数の増減パターンのうちの２つのパターンを示す図 実施の形態における認証装置の一具体例を示すブロック図 認証装置の動作を示すフローチャート 認証装置の他の動作を示すフローチャート タイプＢのメモリアレイブロックを立体的に表示した模式図 図１９のメモリアレイブロックにおけるサブ選択セル群の電流パスを示す等価回路図 グループ認証ＰＵＦにより認証を行う場合のタイプＢのメモリアレイブロックの回路構成の一例を示す図 図２１のメモリアレイブロックにおけるサブ選択セル群の電流パスを示す等価回路図
（本発明の基礎となった知見）
本開示は、同じプロセスで製造された半導体デバイス（以下、単にデバイスと呼ぶ場合がある）同士のみが第３機関の証明無しで認証し合える新たな認証装置および認証方法に関する。まず、特許文献１などに記載された従来の暗号鍵によるセキュリティー技術について説明する。一般的にはセキュリティーを強化したＩＣでは、内部に搭載する暗号回路を用いて機密情報を暗号化して利用しており、情報の漏洩を防止している。この場合、内部に保持している暗号鍵（「秘密鍵」ともいう。）の情報を外部に漏洩させないことが必須となる。
暗号回路の方式の代表的なものとしては３ＤＥＳ（Triple Data Encryption Standard）やＡＥＳ（Advanced Encryption Standard）といったものが広く用いられている。これらの暗号化方式には、入力である平文（すなわち、暗号前データ）と出力である暗号文のペアを入手し、最高速のコンピュータを駆使して解析しても、現実的な時間内では暗号鍵を特定できないような高度な暗号アルゴリズムが採用されており、その安全性は確認されている。このように暗号データは計算量的安全性に守られている。
一般的に秘密鍵は、ＩＣの製造工程で、セキュリティーが担保された設備環境下で、予めＩＣ内部に書き込まれ、ＩＣ間で事前にシェアされている。それら事前にシェアされた秘密鍵をもつＩＣ同士が暗号文を交換し相互認証できるようにすることで、秘密鍵を知りえない不正規のＩＣの成り済ましや模造品を排除することができる。例えば、認証する側が、乱数データを秘密鍵で暗号化し、認証される側に送信する。認証される側は、予めシェアされた秘密鍵で暗号化された乱数データを復号化して、もとの乱数データに戻し、その乱数データを認証する側に返信する。認証する側は、返信されてきた乱数データが暗号化に使用した乱数データと一致することを確認する。これにより、認証される側が秘密鍵を持っていることが担保される。よって、認証する側は、認証される側を正規な対象者として認証する。しかしながら、暗号化されたデータへのハッキングは安全であるとされていても、近年の攻撃技術の進歩により、暗号鍵が直接ハッキングされる脆弱性が懸念されている。
古典的な手法のＩＣでは、暗号鍵を内部のフューズＲＯＭや不揮発性メモリに保存していた。前者の構成には、Ｘ線投射などによってフューズ素子の状態を観察し、フューズ素子の導通・非導通を解析し、保存されている鍵情報をハッキングされる、という問題があった。また、後者の構成はＸ線投射では解析されないものの、不揮発性メモリのメモリ素子両端に直接プローブをあて電気的に素子の状態を読み取ることにより鍵情報をハッキングされる問題があった。そのため、セキュリティーを強化したＩＣでは内部回路に直接プローブを当てられないように最先端の微細プロセスを用いて製造される。つまり、最新技術のプローブの先端径よりも細い配線ルールをもつ微細プロセスでＩＣを製造することで、プロービングによる解析の脅威を回避していた。先端プロセスを用いればプロービングや光学観察によって解析が困難になるものの、生産台数の少ないＩＣの品種では先端プロセスで製造すると高額になり商品競争力を失う。逆に、製造コストの低い古いプロセスでは物理耐タンパ性が乏しくなり両立が困難である。
さらに、最近ではサイドチャンネル攻撃という手法がとられ始め、脅威とされてきている。サイドチャンネル攻撃とは、特許文献１に説明されるように、各信号処理回路の実行時の半導体デバイスの消費電力、および消費電力に依存する輻射電磁波などのサイドチャンネル情報を用いて、暗号鍵を特定する手法である。この手法が脅威である理由は、攻撃者（すなわちハッカー）がＩＣに物理的に損傷を与えず、実動作中に鍵情報をハッキングできることにある。
このようなサイドチャンネル攻撃に分類される差分電力攻撃（ＤＰＡ：Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）は、１９９９年にＰ． Ｋｏｃｈｅｒによって発表された。このＤＰＡ手法は、ＩＣ動作時の信号値または信号遷移頻度と、消費電力との間に相関関係があることを利用している。具体的には、ＤＰＡ手法は、このような相関関係を多数回積分し、ノイズを除去しながら機械学習制御をおこなうことで固定パターンを導き出し、鍵情報を特定する。特許文献１の例では、暗号処理回路の動作から特定される例が示されている。不揮発性メモリに記憶された鍵情報は、暗号処理を実行することをトリガとしたタイミングで読み出される。ＤＰＡの原理に鑑みれば、そのタイミングと同じようなタイミングで読み出されたデータが特定され取得されれば、ＤＰＡによりデータ内容が解析される恐れがある。また、ＩＣの内部仕様書が漏洩するとＩＣの制御方法がハッカーに理解され、上述のように不揮発性メモリに保存されたデータ全てが、暗号鍵情報も含めてハードコピーされ、ＩＣの複製が作成されてしまう。
近年、これらの課題を解決するために、ＰＵＦ技術が提案されている。ＰＵＦ技術は、製造ばらつきを活用してＩＣごとに異なるユニークな個体識別情報を生成する技術である。以降、本明細書ではＰＵＦ技術により生成された個体識別情報を「ＰＵＦ−個体識別情報」と呼ぶ。ＰＵＦ−個体識別情報はＩＣの物理特性のばらつきに関連づけられた各デバイス固有の乱数データであると言える。
このようなデバイスごとに異なるユニークな個体識別情報は、確かに複製できない情報であるものの、それを用いて認証しようとすると、認証する個体識別情報が正規の対象者であるかを第３機関に証明してもらう必要がある。いま、あるＩＣ（ここでは、「ＩＣ−Ａ」と呼ぶ）が認証されることを想定して一具体例を説明する。ＩＣ−Ａは製造工程時の事前に、個体識別情報を第３機関に登録しておく。認証者がデバイスＡを認証するとき、認証者が第３機関のデータベースからＩＣ−ＡのＰＵＦ−個体識別情報を入手し、第３機関のデータベースからのＰＵＦ−個体識別情報とＩＣ−Ａから得られるＰＵＦ−個体識別情報とを照合する。これにより、認証者は、ＩＣ−Ａが事前に登録された正規のＩＣであることを認証する。このような手法は、認証者がデータベースに常にアクセスできるようなシステムが求められ、ＩｏＴで求められるような機器ごとがローカルで接続される環境には適さない。
前述したＰＵＦ−個体識別情報を生成する先行技術として、特許文献２や非特許文献１のようなＳＲＡＭ−ＰＵＦが例示され得る。これらの例では、ＳＲＡＭにおける各メモリセルにおいて、主にトランジスタのＶｔばらつき（すなわち、動作電圧のばらつき）により電源投入時の初期値のディジタルデータが１状態になりやすいか、０状態になりやすいかが異なる現象を用いている。この現象は、各ＩＣに搭載されたＳＲＡＭのセルごとに固有であり、異なっている。つまり、ＳＲＡＭに電源投入したときの初期値データがＰＵＦ−個体識別情報として用いられる。
特許文献３は、ＳＲＡＭ−ＰＵＦの変形例であり、ＳＲＡＭのメモリセルの不良ビットがランダムに発生する現象を用いている。更に、特許文献１では、アービター（Ａｒｂｉｔｅｒ）ＰＵＦやグリッジＰＵＦと呼ばれるＰＵＦ技術を用いてＰＵＦ−個体識別情報を生成する方式が紹介されている。アービターＰＵＦでは、ゲート遅延や配線遅延により、組み合わせ回路の出力が入力に対してランダムに変化することを用いている。製造ばらつきによって変化するゲート遅延や配線遅延は、各ＩＣにおける固有の遅延量となる。従って、ＩＣごとに異なるものの各ＩＣにおいては入力に対して、ほぼ等しい結果を出力するため、ＰＵＦ−個体識別情報を生成できる。
このように、先行例のＰＵＦ技術では、各ＩＣで固有の乱数となるＰＵＦ−個体識別情報が複製できないデータとして生成される。しかし、この情報を用いてＩＣを認証するには全て第３機関の証明が必要となってしまう。つまり、ネットワークサーバーなどのデータベースにアクセスできないローカルな機器同士の認証には用いることができない。そこで、本発明者は、本開示の方式を考案した。
要するに、前述のように先行例のＰＵＦ技術から生成されるＰＵＦ−固有識別情報は、ＩＣごとに異なるユニークな情報である。そのため、各ＩＣのＰＵＦ−固有識別情報が正規な登録情報であるかをセキュリティーが担保された第３機関からの証明が必要となる。つまり、認証するものと認証されるもととの２者間だけでは完結できず、第三者による証明が必要となり、認証者は第三者と通信をする手段が必須となる。ローカルな機器同士の認証においては、第３者と通信する手段が確保できない場合が多く、例えばインターネット接続などの機能を付加するにはコスト高になり、機器の優位性を損なう。
そこで、本開示の、限定的ではない例示的な実施の形態は、特定の製造プロセスを保持した特定の製造者にしか物理的に複製できない関数を提供し、同じプロセスで製造されたデバイス同士のみが、第３機関の証明無しで認証し合える新たな認証装置を提供する。
本開示の一形態にかかる認証装置は、複数の第１の素子を備える第１の半導体デバイスにおける前記複数の第１の素子の物理特性の任意な組み合わせを指示する情報である第１の組合せ情報を生成する組合せ情報生成器と、前記組合せ情報生成器が生成する前記第１の組合せ情報が指示する前記複数の第１の素子の物理特性の組合せに基づいて、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第１のグループ識別情報を生成するグループ識別情報生成器と、前記第１の組合せ情報を認証相手に送付する送信器と、前記認証相手が前記第１の組合せ情報に従って生成した第２のグループ識別情報を受け取る受信器と、前記第１のグループ識別情報と前記第２のグループ識別情報とを照合する情報照合器とを備える。
このように、本開示による例示的な認証装置は、特定の製造者が有する特定の製造プロセスで製造された半導体デバイスの複数の素子が発現する物理特性を得て、これらの物理特性の任意の組合せから第１のグループ識別情報を生成する。また、認証相手は、認証装置と同じ組合せ情報に基づいて、当該認証相手側の半導体デバイスの複数の素子が発現する物理特性を得て、これらの物理特性の組合せから第２のグループ識別情報を生成する。認証装置は、第１のグループ識別情報と第２のグループ識別情報とを照合することで、認証相手が自装置と同一のプロセスで製造された（つまり、同一のグループに属する）装置であることを認証する。
このように、本開示によれば、物理的に複製することが困難な認証装置のグループを提供することができる。更に、複数の半導体デバイスが同一のプロセスで製造される（つまり、同一のグループに属する）か否かというルールによって認証できる。よって、先行例のＰＵＦ技術とは異なり、事前に個体識別情報をデータベースに登録する必要が無い。また、このことは認証時に第３機関による証明も必要としないため、ＩｏＴ時代のローカルな機器認証も容易かつ低コストに行うことができる。
つまり、特定の製造プロセスを保持した製造者にしか物理的に複製できない関数が提供され、同じプロセスで製造されたデバイス同士のみが、第３機関の証明無しで認証し合える新たな認証装置が実現される。このような同一のプロセスで製造され、かつ同一のデバイス構造を持つ認証装置のグループについて、同一のプロセスで製造される（つまり、同一のグループに属する）か否かというルールによって認証できるものを本明細書ではグループ認証ＰＵＦ（GPUF: Group authentication Physically Unclonable Function）と定義する。つまり、特定のプロセス以外のプロセスでは、特定のプロセスと同じ特性を実現できず、特定のプロセスで製造された素子と物理的に同じものを製造することが困難である。よって、特定のプロセスで製造された素子を複製することができない。
また、前記認証装置は、さらに、前記組合せ情報生成器が生成する前記第１の組合せ情報に従って前記複数の第１の素子の物理特性を組み合わせて得られる第１の集合特性を検出する集合特性検出器を備えてもよい。前記グループ識別情報生成器は、前記集合特性検出器が検出する前記第１の集合特性から前記第１のグループ識別情報を生成してもよい。
ここで、前記受信器は、さらに、前記認証相手が生成した第２の組合せ情報を受け取ってもよい。前記集合特性検出器は、さらに、前記受信器が受け取る前記第２の組合せ情報に従って前記複数の第１の素子の物理特性を組み合わせて得られる第２の集合特性を検出してもよい。前記グループ識別情報生成器は、さらに、前記集合特性検出器が検出する前記第２の集合特性から、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第３のグループ識別情報を生成してもよい。前記送信器は、さらに、前記第３のグループ識別情報を前記認証相手に送信してもよい。
これにより、マスター装置として機能するだけでなく、スレーブ装置として機能する認証装置が実現される。
また、前記認証装置は、さらに、前記第１のグループ識別情報の誤りを訂正するための誤り訂正データを生成し、前記誤り訂正データを用いて前記第１のグループ識別情報の誤りを訂正する誤り訂正回路と、前記第１のグループ識別情報をもとに暗号鍵を生成し、当該暗号鍵を用いて所望のデータを暗号または復号する暗号回路とを備えてもよい。
これにより、グループ認証ＰＵＦによる認証と同時に暗号鍵のシェアを行うことができる。
また、前記第１の半導体デバイスは、前記複数の素子として複数の抵抗変化素子を備える抵抗変化型の不揮発性メモリであってもよい。前記認証装置は、認証する側の動作である認証マスター機能と、認証される側の動作である認証スレーブ機能とを有してもよい。前記認証マスター機能では、前記組合せ情報生成器は、前記第１の組合せ情報として、前記不揮発性メモリに書き込む第１の乱数データを生成し、前記集合特性検出器は、前記組合せ情報生成器が生成する前記第１の乱数データが前記不揮発性メモリに書き込まれた後に、前記第１の集合特性として、前記複数の抵抗変化素子がもつ抵抗特性の第１の合成抵抗を検出し、前記グループ識別情報生成器は、前記第１の合成抵抗から、前記第１のグループ識別情報として、第１のディジタルデータを生成し、前記送信器は、前記第１の乱数データを認証相手に送付し、前記受信器は、前記認証相手が前記第１の乱数データに従って生成した前記第２のグループ識別情報としての第２のディジタルデータを受け取り、前記情報照合器は、前記第１のディジタルデータと前記第２のディジタルデータの一致性を照合してもよい。前記認証スレーブ機能では、前記受信器は、前記認証相手から前記第２の組合せ情報として、前記不揮発性メモリに書き込む第２の乱数データを受け取り、前記集合特性検出器は、前記受信器が受け取る前記第２の乱数データが前記不揮発性メモリに書き込まれた後に、前記第２の集合特性として、前記複数の抵抗変化素子がもつ抵抗特性の第２の合成抵抗を検出し、前記グループ識別情報生成器は、前記第２の合成抵抗から、前記第３のグループ識別情報として、第３のディジタルデータを生成し、前記送信器は、さらに、前記第３のディジタルデータを前記認証相手に送信してもよい。なお、同じ装置で、認証マスター機能と認証スレーブ機能の両方を備える場合は、前記第２のディジタルデータと第３のディジタルデータは回路が共用されて生成されて良い。
これにより、複数の抵抗変化素子を備える不揮発性メモリをデバイスとしてグループ認証が可能な認証装置が実現される。
また、前記グループ識別情報生成器は、前記不揮発性メモリの複数の箇所における前記第１の合成抵抗の推移から、前記第１のグループ識別情報として、前記第１のディジタルデータを生成し、前記不揮発性メモリの複数の箇所における前記第２の合成抵抗の推移から、前記第３のグループ識別情報として、前記第３のディジタルデータを生成してもよい。前記合成抵抗の推移は、複数のメモリセルの異なる組合せを複数選択したときに得られる合成抵抗に相関のあるデータの変化推移としてよい。
これにより、複数の合成抵抗の推移からグループ識別情報が生成されるので、一つの合成抵抗からグループ識別情報が生成される場合によりも高い安全性をもつ認証装置が実現される。
また、前記情報照合器は、前記第１のディジタルデータと前記第３のディジタルデータとのハミングディスタンスを計算することによって前記一致性を照合してもよい。
これにより、ハミングディスタンスを算出するという簡単な処理によって第１のディジタルデータと第２のディジタルデータとの一致性が照合される。
また、前記複数の抵抗変化素子は、それぞれ、抵抗値が所定の抵抗値範囲を有する初期状態と、前記初期状態よりも抵抗値が小さくかつ所定の抵抗値範囲を有する高抵抗状態と、前記高抵抗状態よりも抵抗値が小さくかつ所定の抵抗値範囲を有する低抵抗状態の３状態を有してもよい。前記複数の抵抗変化素子は、それぞれ、所定の電圧パルスの印加により前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能であってもよい。前記合成抵抗にかかわる前記複数の抵抗変化素子の少なくとも一つが前記初期状態にあってもよい。
これにより、極めて高い抵抗状態である初期状態にある抵抗変化素子を対象とする合成抵抗が集合特性となるので、メイン選択セルが初期状態のメモリセルとなり、サブ導電パスに流れる電流の検出感度が向上される。サブ選択メモリセル群の合成抵抗が、より高感度で検出される。
また、前記認証装置は、選択回路をさらに備えてもよい。また、前記集合特性検出器は、読み出し回路であってもよい。前記不揮発性メモリは、複数のメモリセルを備えてもよい。前記複数のメモリセルは、それぞれ、前記複数の抵抗変化素子の一つと当該抵抗変化素子に電気的に接続される選択素子とを含んでもよい。前記選択素子は、第１選択端子、第２選択端子及び第３選択端子を備え、前記第１選択端子と前記第２選択端子との間を流れる電流量を前記第３選択端子の電位で制御してもよい。前記複数の抵抗変化素子は、それぞれ、第１端子と第２端子とを備え、前記第１端子と前記第２端子との間の印加電圧の量と前記印加電圧の印加方向で抵抗値を変化させてもよい。前記選択素子の前記第１選択端子と前記抵抗変化素子の前記第２端子とが接続されてもよい。前記不揮発性メモリは、複数のビット線と、前記複数のビット線と交差するソース線およびワード線の複数の組とを備えてもよい。前記複数のビット線と前記複数の組との複数の交差領域に対応して、前記複数のメモリセルが配置されてもよい。前記複数のメモリセルの各々では、前記抵抗変化素子の第１端子は前記ビット線に、前記選択素子の前記第２端子は前記ソース線に、前記第３選択端子は前記ワード線に接続されてもよい。前記選択回路は、前記複数のビット線の少なくとも１本を選択し、前記複数のワード線の少なくとも２本を選択し、前記選択された少なくとも２本のワード線のそれぞれに電圧を印加してもよい。前記読み出し回路は、前記選択された少なくとも１本のビット線から、前記選択された少なくとも２本のワード線に対応する少なくとも２本のソース線に流れる電流量を、直接または間接的に測定し、測定結果に基づいて、前記第１または第２の合成抵抗を検出してもよい。
これにより、ビット線に対してソース線およびワード線が交差するタイプＡにかかる不揮発性メモリを対象とする認証装置が実現される。
また、前記認証装置は、選択回路をさらに備えてもよい。前記集合特性検出器は、読み出し回路であってもよい。前記不揮発性メモリは、複数のメモリセルを備えてもよい。前記複数のメモリセルは、それぞれ、前記複数の抵抗変化素子の一つと当該抵抗変化素子に電気的に接続される選択素子とを含んでもよい。前記選択素子は、第１選択端子、第２選択端子及び第３選択端子を備え、前記第１選択端子と前記第２選択端子との間を流れる電流量を前記第３選択端子の電位で制御してもよい。前記複数の抵抗変化素子は、それぞれ、第１端子と第２端子とを備え、前記第１端子と前記第２端子との間の印加電圧の量と前記印加電圧の印加方向で抵抗が変化してもよい。前記選択素子の前記第１選択端子と前記抵抗変化素子の前記第２端子とが接続されてもよい。前記不揮発性メモリは、ビット線および前記ビット線と平行に配置されるソース線の複数の組と、前記ビット線および前記ソース線の複数の組に交差する複数のワード線とを備えてもよい。前記複数の組と前記ワード線との複数の交差領域に対応して、前記複数のメモリセルが配置されてもよい。前記複数のメモリセルの各々では、前記抵抗変化素子の第1端子は前記ビット線に、前記選択素子の前記第２端子は前記ソース線に、前記第３選択端子は前記ワード線に接続されてもよい。前記不揮発性メモリは、さらに、前記複数のビット線を所定の組合せで互いに接続する第１の短絡回路と、前記複数のソース線を所定の組合せで互いに接続する第２の短絡回路と、前記接続された複数のビット線と前記接続された複数のソース線とを所定の組合せで接続する第３の短絡回路とを備えてもよい。前記選択回路は、前記複数のビット線の少なくとも１本を選択し、前記ワード線の少なくとも１本に所定の電圧を印加してもよい。前記読み出し回路は、前記選択されたビット線から、当該ビット線に対応する少なくとも１本のソース線に流れる電流量を、直接または間接的に測定し、測定結果に基づいて前記第１または第２の合成抵抗を検出してもよい。
これにより、平行なビット線およびソース線に対してワード線が交差するタイプＢにかかる不揮発性メモリを対象とする認証装置が実現される。
前記不揮発性メモリは、複数のメモリセルを備えてもよい。各々のメモリセルは、第１電極と、第２電極と、前記第１電極および前記第２電極の間に介在する抵抗変化層を有する抵抗変化素子とを備えてもよい。前記抵抗変化層は、前記第１電極と前記第２電極との間を絶縁している状態を有してもよい。
前記抵抗変化層は、当該抵抗変化層を貫く導電パスを有するものであってもよい。また、前記抵抗変化層は、金属酸化物を含む材料によって構成されるものであってもよい。また、前記抵抗変化層は、酸素不足型の金属酸化物を含む材料によって構成されてもよい。また、前記金属酸化物は、遷移金属酸化物およびアルミニウム酸化物の少なくとも一方であってもよい。また、前記金属酸化物は、タンタル酸化物、ハフニウム酸化物およびジルコニウム酸化物の少なくとも一つであってもよい。また、前記導電パスは、前記抵抗変化層よりも酸素含有率が低い酸素不足型の金属酸化物を有してもよい。
また、本開示の一形態にかかる他の認証装置は、複数の第２の素子を備える第２の半導体デバイスと、認証相手が生成した第２の組合せ情報を受け取る受信器と、前記第２の組合せ情報に対応する前記複数の第２の素子の物理特性の組合せに基づいて、前記第２の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第２のグループ識別情報を生成するグループ識別情報生成器と、前記第２のグループ識別情報を前記認証相手に送信する送信器とを備える。
これにより、スレーブ装置にかかる認証装置が実現される。つまり、特定の製造プロセスを保持した製造者にしか物理的に複製できない関数が提供され、同じプロセスで製造されたデバイス同士のみが、第３機関の証明無しで認証し合える新たな認証装置が実現される。
前記認証装置は、さらに、前記第２の組合せ情報に従って前記複数の第２の素子の物理特性を組み合わせて得られる第２の集合特性を検出する集合特性検出器を備えてもよい。前記グループ識別情報生成器は、前記集合特性検出器が検出する前記第２の集合特性から前記第２のグループ識別情報を生成してもよい。
また、本開示の一形態にかかる認証方法は、複数の第１の素子を備える第１の半導体デバイスにおける前記複数の第１の素子の物理特性の任意な組み合わせを指示する情報である第１の組合せ情報を生成する組合せ情報生成ステップと、前記組合せ情報生成ステップで生成される前記第１の組合せ情報が指示する前記複数の第１の素子の物理特性の組合せに基づいて、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第１のグループ識別情報を生成するグループ識別情報生成ステップと、前記第１の組合せ情報を認証相手に送付する送信ステップと、前記認証相手が前記第１の組合せ情報に従って生成した第２のグループ識別情報を受け取る受信ステップと、前記第１のグループ識別情報と前記第２のグループ識別情報とを照合する情報照合ステップとを含む。これにより、上記認証装置と同様の効果が奏される。
また、前記認証方法は、さらに、前記認証相手が生成した第２の組合せ情報を受け取るステップと、受け取られる前記第２の組合せ情報に対応する第１の素子の物理特性の組合せに基づいて、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第３のグループ識別情報を生成するステップと、前記第３のグループ識別情報を前記認証相手に送信するステップと、を含んでもよい。
これにより、マスター装置として機能するだけでなく、スレーブ装置として機能する認証方法が実現される。
また、さらに、前記第１のグループ識別情報の誤りを訂正するための誤り訂正データを生成し、前記誤り訂正データを用いて前記第１のグループ識別情報の誤りを訂正する誤り訂正ステップと、前記第１のグループ識別情報をもとに暗号鍵を生成し、当該暗号鍵を用いて所望のデータを暗号または復号する暗号ステップとを含んでもよい。
これにより、グループ認証ＰＵＦによる認証と同時に暗号鍵のシェアを行うことができる。
また、本開示の一形態にかかる他の認証方法は、複数の第２の素子を備える第２の半導体デバイスを用いる認証方法である。前記認証方法は、認証相手が生成した第２の組合せ情報を受け取る受信ステップと、前記第２の組合せ情報に対応する前記複数の第２の素子の物理特性の組合せに基づいて、前記第２の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第２のグループ識別情報を生成するグループ識別情報生成ステップと、前記第２のグループ識別情報を前記認証相手に送信する送信ステップとを含む。これにより、スレーブ装置にかかる認証方法が実現される。
（実施の形態）
以下、添付の図面を参照しながら、本開示にかかる認証装置等の実施の形態を説明する。本実施の形態では、認証に用いるＰＵＦ−グループ識別情報の生成のもととなる物理特性を抵抗変化素子の非線形な抵抗特性とした。しかし、本開示は、これに限定されない。本開示は、物理特性の任意の組合せ情報に基づく、集合特性を用いる全ての認証装置にかかわるものである。本実施形態では、認証に用いる物理特性を抵抗変化素子の抵抗特性とし、特に、抵抗変化素子が一般的に用いられる不揮発性メモリを例にとり説明する。
図１は、抵抗変化素子を用いたメモリセルの断面（図１の（ａ））、およびそのメモリセルの回路図表記（図１の（ｂ））を示す図である。半導体基板上にソース／ドレイン領域３１９が配置され、メモリセルの選択のために選択素子としてのトランジスタが形成されている。図１の（ａ）において、ＢＬ０は０番目のビット線を示し、ＷＬ０，ＷＬ１は夫々ワード線の０番目と１番目を示し、ＳＬ０，ＳＬ１は夫々ソース線の０番目と１番目を示す。図からビット線に対してワード線とソース線が、異なる配線層を用いて直行するように交差していることがわかる。また、図１の（ａ）における３１７はプラグ層を、３１８は金属配線層を、それぞれ示している。ここで、情報を記憶するのに使用する不揮発性記憶素子は、電気的ストレスを加える電圧と方向によって抵抗値が変化する抵抗変化素子３１３である。
図１に示すように、抵抗変化素子３１３は、２層目（つまり、下層）の金属配線層３１８と３層目（つまり、上層）の金属配線層３１８の間に形成される。抵抗変化素子３１３は、２層目の金属配線層３１８上に形成された第１電極層３１６と、第２電極層３１４と、第１電極層３１６および第２電極層３１４に挟まれた抵抗変化層としての可変抵抗層３１５とを備えている。つまり、抵抗変化素子３１３は、第１電極（第１電極層３１６）と、第２電極（第２電極層３１４）と、第１電極および第２電極の間に介在する抵抗変化層（可変抵抗層３１５）を有する。抵抗変化層は、第１電極と第２電極との間を絶縁している状態を有する。ここで「絶縁している状態」とは、後述するＨＲ状態の抵抗範囲より抵抗値の大きい状態をいう。
本実施の形態では、一例として可変抵抗層３１５が、酸素含有率が低い第１のタンタル含有層３１５ｂ（以下、「第１のタンタル酸化物層」または単に「第１の酸化物層」ともいう）と、その第１のタンタル酸化物層３１５ｂ上に形成された酸素含有率が高い第２のタンタル含有層３１５ａ（以下、「第２のタンタル酸化物層」または単に「第２の酸化物層」ともいう）とで構成されている。なお、可変抵抗層３１５は酸素欠損型抵抗変化材料の酸素含有率が異なる２層から構成されれば良いので、そのベースの材料がタンタルに限定されるものでない。その他の抵抗変化層を構成する金属としては、遷移金属、およびアルミニウム（Ａｌ）の少なくともいずれかを用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
このように、抵抗変化層は、金属酸化物を含む材料によって構成され、例えば、酸素不足型の金属酸化物を含む材料によって構成される。金属酸化物は、遷移金属酸化物およびアルミニウム酸化物の少なくとも一方であってもよい。また、金属酸化物は、タンタル酸化物、ハフニウム酸化物およびジルコニウム酸化物の少なくとも一つであってもよい。
この抵抗変化素子３１３を駆動する場合、外部の電源をもとにして生成される所定の条件を満たす電圧を第１電極層３１６と第２電極層３１４との間に印加する。電圧印加の方向（極性）に従い、抵抗変化素子３１３の可変抵抗層３１５の抵抗値が、可逆的に増加または減少し、少なくとも抵抗値が高い高抵抗状態（ＨＲ状態）と、ＨＲ状態より抵抗値の低い低抵抗状態（ＬＲ状態）の２つ以上の状態に遷移可能で、電圧印加を停止した後も、抵抗状態が保持され、各状態に応じて情報の記録に用いることができる。第１電極層３１６および第２電極層３１４の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジュウム）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などがある。
図１の（ａ）の点線エリアが１つのメモリセルをなしている。そのメモリセルの回路図表記が図１の（ｂ）である。図１の（ｂ）に示すように、抵抗変化素子の一端と選択素子であるトランジスタのドレイン端子が接続されている。以降において、不揮発性メモリの全体の構成要素を説明する上でメモリセルは図１の（ｂ）の回路構成を有するものとする。
次に本開示の抵抗変化素子が用いられた不揮発性メモリの一例を説明する。図２は、本開示の不揮発性メモリ３００の一構成を示すブロック図である。図２に示すように、本実施の形態に係る不揮発性メモリ３００は、半導体デバイス（以下、単にデバイスと呼ぶ）の一例であり、半導体基板上に、メモリ本体部３０１を備えている。このメモリ本体部３０１は、メモリアレイブロック３０２と、単一又は複数行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、センスアンプ（以下、「読み出し回路」ともいう）３０６と、データ入出力回路３０７と、グループ識別情報生成器３１１と、スイッチ回路３１２を具備している。
センスアンプ３０６は、選択ビット線を介して選択したメモリセルに流れる電流量を検出し、選択したメモリセルに記憶された情報がデータ「１」または「０」を判定する。データ入出力回路３０７は、端子ＤＱを介して入出力データの入出力処理を行う。グループ識別情報生成器３１１は、各センスアンプ３０６から得られる複数の抵抗値情報から本開示のグループ識別情報を演算して出力する。スイッチ回路３１２は、センスアンプ３０６の出力とグループ識別情報生成器３１１の出力を切り替えてデータ入出力回路へ入力する。また、不揮発性メモリ３００は、外部電源からメモリ内部で使用される各種電源を生成する電源回路３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリアレイブロック３０２は、半導体基板の上に形成された、複数のメモリセルＭ０００，Ｍ００１，・・・，Ｍ０ｘｙ（以下、「メモリセルＭ０００，Ｍ００１，…」と表す）を備えている。メモリセルＭ０００，Ｍ００１，…は、それぞれ、一つのトランジスタと、そのトランジスタに直列に接続された一つの抵抗変化素子とを備えている。すなわち、複数のトランジスタＴ０００，Ｔ００１，・・・，Ｔ０ｘｙ（以下、「トランジスタＴ０００，Ｔ００１，…」と表す）および複数の抵抗変化素子が複数のメモリセルＭ０００，Ｍ００１，…を構成する。この半導体基板の上には、さらに、平行なワード線およびソース線の組が複数平行に配列されている。また、半導体基板の上には、さらに、ワード線ＷＬ０，ＷＬ１，…ＷＬｙおよびソース線ＳＬ０，ＳＬ１，・・・ＳＬｙの複数の組と交差するように複数のビット線ＢＬ００，ＢＬ０１，…ＢＬ０ｙが配列されている。トランジスタＴ０００，Ｔ００１，…は、ワード線ＷＬ０，ＷＬ１，…ＷＬｙおよびソース線ＳＬ０，ＳＬ１，・・・ＳＬｙの複数の組と複数のビット線ＢＬ００，ＢＬ０１，…ＢＬ０ｙとの交差領域に対応して設けられている。
各メモリセルの回路図標記は図１の（ｂ）にしたがっている。このとき抵抗変化素子はメモリセル内で不揮発性記憶素子として動作する。このようなメモリセルは、１つのトランジスタと１つの抵抗変化素子から構成されていることから、１Ｔ１Ｒ型メモリセルと呼ぶ。また、メモリアレイブロック３０２は、複数のメモリアレイブロックにわかれ、それぞれメモリセルＭ０００，Ｍ００１，・・・Ｍ０ｘｙ群のアレイブロック、メモリセルＭ１００，Ｍ１０１，・・・Ｍ１ｘｙ群のアレイブロック、メモリセルＭｍ００，Ｍｍ０１，・・・Ｍｍｘｙ群のアレイブロックのようにｍ個のメモリアレイブロック３０２からなっている。各メモリアレイブロック３０２は列選択回路３０４により一本のビットラインが選択され、単一又は複数行選択回路／ドライバ３０３が、一本のワード線を選択するとき、選択ビット線と選択ワード線が交差するメモリセルが１つ選択される。すなわち、各メモリアレイブロックから、それぞれ１つのメモリセルが選択される。
不揮発性メモリ３００に通常のデータを記憶したり、メモリ内の記憶されたデータを読み出したりする場合は、アドレス入力回路３０９が、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を単一または複数行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリアレイブロック３０２に含まれるメモリセルのうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤＩ０〜ＤＩｍに応じて、書き込み用電圧の印加を指示する書き込み信号を、それぞれの書き込み回路３０５へ出力する。一方で情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４およびセンスアンプ３０６へ出力する。選択されたメモリセルの抵抗値に応じてセンスアンプ３０６は、もとの０または１のデータにもどし、ＤＯ０〜ＤＯｍとして、スイッチ回路３１２を介してデータ入出力回路３０７へ送る。このとき制御回路３１０の指示によりスイッチ回路３１２の出力は、入力ａに接続されている。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
以上が、不揮発性メモリ３００にデータを記憶させる、または記憶したデータを読み出すという一般的な機能における動作である。次に、グループ識別情報の生成機能について説明する。
まず、グループ識別情報の生成について、基本となる考え方を説明する。既に述べたように、２つの機器が互いに認証しようとすると、２つの機器が双方しか知らない秘密のルールや情報を交換することで、相互に特定の相手であることを確認することが必要となる。先行技術として、暗号回路を用いる場合は、暗号に用いる鍵データが、秘密の情報となるが、鍵データは盗窃される課題がある。さらに従来のＰＵＦでは装置ごとに異なる複製できないユニークな個体識別情報が、秘密の情報になるが、この個体識別情報が正規の情報であることを証明するために第３機関への初期登録と、認証するたびに問い合わせが必要となり、ネットワークへの接続が困難なローカル機器同士の認証には不向きである。
本発明者は、この課題の対策として、特定の製造者が有する特定の製造プロセスで製造されたデバイスの物理特性の特徴を組み合わせた集合特性を互いに照合し合うことで相互認証することを考案した。この組合せは、任意のものを用いることができる。また、照合は、集合特性から生成されるグループ識別情報を照合し合うことにより、行うことができる。これにより、同じプロセスで作られた（つまり、同じグループに属する）デバイスを持つ装置同士が相互認証するという秘密のルールに基づいて、秘密情報を交換し合える。この場合の秘密情報とは、突き詰めると製造プロセスのノウハウとなる。なお、本実施の形態では、「デバイスが同一プロセスで製造された他のデバイスと同一グループに属する」とは、不揮発性メモリ（より、限定的には抵抗変化素子）等のデバイスが他の不揮発性メモリ等と同じ材料および構造で製造されたことを意味する。
ここで、抵抗変化素子の場合は、交換に使用する物理特性は抵抗特性となる。図３Ａ、図３Ｂ、図３Ｃに、抵抗変化素子の夫々の状態のときの抵抗特性（Ｉ−Ｖ特性）を示す。抵抗変化素子の抵抗特性は、各電圧を印加したときに流れるセル電流の値で表され、一般に電流−電圧特性（Ｉ−Ｖ特性）として示される。図３Ａは初期状態の抵抗特性、図３Ｂは、ＨＲ状態、図３ＣはＬＲ状態の抵抗特性をそれぞれ示している。
抵抗変化素子には、初期状態、ＨＲ状態、ＬＲ状態の３状態がある。初期状態は、抵抗値が絶縁状態にあるほど非常に高い所定の抵抗値範囲を有する状態である。ＨＲ状態は、初期状態よりも抵抗値が小さくかつ所定の抵抗値範囲を有する高抵抗状態である。ＬＲ状態は、高抵抗状態よりも抵抗値が小さくかつ所定の抵抗値範囲を有する低抵抗状態である。抵抗変化素子は、製造直後は図１の（ａ）の第２の酸化物層３１５ａが絶縁状態にある。フォーミングストレスという所定以上の電気的ストレス（例えばパルス電圧）を抵抗変化素子３１３の両端に印加することで酸化物層にフィラメント（つまり、抵抗変化層を貫く導電パス）が生成され、抵抗変化素子は可変状態（つまり、可変抵抗状態）となる。導電パスは、抵抗変化層よりも酸素含有率が低い酸素不足型の金属酸化物を有する箇所であるといえる。
可変状態となった抵抗変化素子は、当該抵抗変化素子の両端への印加電圧とその極性（つまり、印加電圧の印加方向）によって、ＨＲ状態とＬＲ状態間を推移できる。また、可変状態となった抵抗変化素子は、所定の読み出し電圧以下の電圧では状態を変えず保持する。このようにＨＲ状態とＬＲ状態とを用いて情報を記憶する。図３Ａ、図３Ｂ、図３Ｃからも、ＬＲ状態は線形な特性であるが、ＨＲ状態及び初期状態は非線形な特性であることが分かる。この非線形特性は、抵抗変化素子の材料や製造プロセスの条件に依存する。抵抗特性は、酸化物層の膜厚・酸化量・セル径など複雑なパラメータにより異なるので、製造のノウハウを知る限定された製造者のみが同一の抵抗特性を有するデバイスを製造することができる。
このような非線形な抵抗特性からグループ識別情報を生成する仕組みについて説明する。図４は、メモリアレイブロック３０２を立体的に表示した模式図である。本図に示されるメモリアレイブロック３０２では、複数のビット線ＢＬ００〜ＢＬ０ｙと、複数のビット線ＢＬ００〜ＢＬ０ｙと交差する複数のソース線ＳＬ０〜ＳＬｙおよび複数のワード線ＷＬ０〜ＷＬｙとが設けられ、交差する複数の各交差点にメモリセルが配置される。上述したように一般的な不揮発性メモリへのアクセスでは、一つのメモリアレイブロックの中で１つのメモリセルが選択される。しかし、グループ識別情報の生成時では、メイン選択セルに加えてサブ選択セルが選択される。
ワード線ＷＬ０〜ＷＬｙのうちメイン選択セルが関わるワード線（図４ではＷＬ１）には、選択ワード線電圧であるＶｗｍが印加される。また、それ以外のサブ選択セルが関わるワード線（図４ではＷＬ１以外）には、Ｖｗｍより低い電圧であるＶｗｓが印加される。更に、このとき列選択回路３０４により、ＢＬ０１が選択されセンスアンプ３０６に接続される。Ｖｗｍがゲート端子に印加されたトランジスタは、十分にＯＮ状態となり、そのトランジスタの能力が示す最大の電流を流すことが可能となる。
しかしながら、Ｖｗｍより低い電圧であるＶｗｓがゲート端子に印加されたトランジスタは、トランジスタの非飽和領域で動作し、等価的にトランジスタのオン抵抗が高い状態で動作し、メイン選択セルのトランジスタよりも低い電流量に制限される。なお、説明を単純にするためにメモリアレイブロック３０２のうち、１ラインのワード線にＶｗｍを印加し、それ以外の全てのＶｗｓを印加するように例示したが、これに限定されず、例えばＶｗｓを印加するワード線の本数は少なくとも１本以上であれば本開示の動作は可能となる。ただ、サブ選択セルの数が多いほど、後述するサブ電流パスの経路が複雑となり、セキュア性が高くなる。
前述のようなメイン選択セルとサブ選択セルが混在するようなメモリセルの選択方法によれば、図４の太い矢印で例示するようなサブ電流パスが発生する。つまり、メイン選択セルを流れる電流パス以外に、３つのメモリセルを介するようなサブ電流パスである。このサブ選択セル群の電流パスを、等価回路で図５に示す。図５に示す等価回路おいて、サブ選択セル群は、３段のサブ選択メモリセルから構成される。上段に（ｙ−１）個のメモリセル、中段に（ｘ−１）×（ｙ−１）個のメモリセル、下段に（ｘ−１）個のメモリセルが、それぞれ並列につながっている。これらの個数は、サブ選択電圧であるＶｗｓを印加するワード線の本数によって異なる。
図５の等価回路は、直流抵抗（ＤＣ抵抗）としての等価回路である。交流抵抗（ＡＣ抵抗）としてのインピーダンスは、配線容量および配線抵抗、更にトランジスタの拡散容量もかかわり非常に複雑な特性を示す。また、これに前述したような抵抗変化素子の非線形性抵抗特性が加わって、単純なモデル式で表せない合成抵抗を示す。このような抵抗変化素子の合成抵抗が、本開示に用いられるデバイス特有の物理特性の集合特性となる。物理特性の集合特性は、単純なモデル式で表せないが、互いに認証する装置同士が、同じ物理特性をもつデバイスを同じ構成要素で具備しておけば、物理特性の同じ集合特性は容易に測定することができる。そして、その測定結果を互いに照合し合えば、同じ物理特性のデバイスを持たない他の装置を排除した認証が可能となる。
次に、物理特性の集合特性であるメモリセル群の合成抵抗を測定する読み出し回路と、グループ識別情報生成器について説明する。
（合成抵抗の読み出し回路の詳細）
図６は本開示の不揮発性メモリ３００が備える読み出し回路（センスアンプ）３０６の構成例を示す回路図である。読み出し回路３０６は、組合せ情報（例えば、乱数データ）に従って複数の素子の物理特性が設定された場合に、設定された複数の素子の物理特性を組み合わせて得られる集合特性（例えば、合成抵抗）を検出する集合特性検出器の一例である。読み出し回路３０６は放電方式のセンスアンプ回路３０を有している。センスアンプ回路３０は、コンパレータ３１と、抵抗値カウンタ３２と、プリチャージ用のＰＭＯＳトランジスタ３３と、ロード電流用のＰＭＯＳトランジスタ３４を備えている。また、クランプ電圧印加用のＮＭＯＳトランジスタで構成されたクランプ回路３５を備えている。
抵抗値カウンタ３２は、コンパレータ３１の出力に接続されている。リセット信号ＲＳＴがロウレベルとなることで、抵抗値カウンタ内のカウント値が初期化される。抵抗値カウンタ３２は、初期化後、クロック信号ＣＬＫによるカウントを開始する。抵抗値カウンタ３２は、制御回路３１０の制御によって列選択回路３０４を介して接続された選択ビット線に連なる選択メモリセルの抵抗値によって変化する放電時間をカウント値に変換する。クロック信号ＣＬＫは、この変換の際のカウント周期のために用いられる信号であり、制御回路３１０から出力される。
クロック信号ＣＬＫは、例えば一定の周波数を維持する矩形波である。このクロック信号ＣＬＫが立ち上がる毎に、抵抗値カウンタのカウント値が１つ加算され、ノードＳＥＮがＶＲＥＦを下回ると抵抗値カウンタのカウントアップが停止し、そのときのカウント値がＣＯＵＴに維持され、出力Ｂとして出力される。このとき、入力Ａからは閾値（ＣＲＥＦ）が入力される。比較器１３５はＣＯＵＴとＣＲＥＦの閾値とを比較し、閾値以上であれば１を、閾値未満ではれば０を出力Ａから出力する。入力Ａは図２では図示せず省略したが、制御回路３１０から入力される設定値である。
出力Ａから出力される０または１の２値データは、一般的に不揮発性メモリにデータを記憶したものを元のディジタルデータに戻すときに用いられる。プリチャージ用ＰＭＯＳトランジスタ３３は、ゲート端子にプリチャージ制御信号ＰＲＥが入力され、ソース端子にＶＤＤが入力され、ドレイン端子にノードＳＥＮが接続されている。ロード用ＰＭＯＳトランジスタ３４は、ゲート端子にロード制御信号ＬＯＡＤが入力され、ソース端子にＶＤＤが入力され、ドレイン端子にノードＳＥＮが接続されている。
ＮＭＯＳトランジスタからなるクランプ回路３５は、ゲートにクランプ制御信号ＣＬＭＰが入力され、ソース端子もしくはドレイン端子の何れか一方にノードＳＥＮが接続され、他方には列選択回路３０４を介して選択されたメモリセル４０が接続されている。このメモリセル４０は、メモリアレイブロック３０２内の複数のメモリセルの中で選択されたメモリセルである。なお、本開示のメモリセルの合成抵抗を計測する場合は、図５のようなメイン選択セルの抵抗に、サブ選択セル群の抵抗が付加される。
ここで、読み出し回路３０６がカウント値（抵抗カウント値の一例）を出力する動作について、図７のタイミングチャートを用いて、具体的に説明する。図７は、選択されたメモリセルを放電方式にて読み出す場合のタイミングチャートである。Ｔ１のプリチャージ期間では、制御信号ＰＲＥはロウレベルとなり、プリチャージ用ＰＭＯＳトランジスタ３３はオン状態になる。制御信号ＬＯＡＤはハイレベルとなり、ロード用ＰＭＯＳトランジスタ３４はオフ状態となる。選択ワード線ＷＬの電位はロウレベルでトランジスタ２４はオフ状態となっている。
クランプ回路３５を構成するＮＭＯＳトランジスタのゲート端子にＶＣＬＭＰの電圧が印加されることで、選択ビット線ＢＬｓの電位はＶＣＬＭＰからＶＴ（クランプ回路３５を構成するＮＭＯＳトランジスタの閾値）を引いた電位までプリチャージされる。選択ソース線ＳＬｓはＧＮＤに固定される。ノードＳＥＮはＶＤＤまでプリチャージされる。また、コンパレータの出力に接続されている抵抗値カウンタの制御信号ＲＳＴはハイレベルとなっているため、抵抗値カウンタ出力端子ＣＯＵＴは０の固定値が出力される。
Ｔ２のセンス期間では、制御信号ＰＲＥをハイレベルとすることで、プリチャージ用ＰＭＯＳトランジスタ３３がオフ状態となる。また、制御信号ＬＯＡＤがロウレベルになることで、ロード用ＰＭＯＳトランジスタ３４はオン状態になる。また、選択ワード線ＷＬｓの電位をハイレベルにすることで、ＮＭＯＳトランジスタ２４はオン状態となる。
選択ビット線ＢＬｓから選択されたメモリセル４０を介して選択ソース線ＳＬｓへと電圧が印加され、放電が開始される。放電開始と同時に抵抗値カウンタ３２の制御信号ＲＳＴがロウレベルとなり、カウントが始まる。そして、１カウント毎に、コンパレータ３１によって、ノードＳＥＮの電位と参照電圧ＶＲＥＦの電圧が比較され、ノードＳＥＮが参照電圧ＶＲＥＦを下回るまで、カウント値が加算され続ける。読み出し時の抵抗変化素子２３の抵抗値が高いほど放電時間は長くなり、カウント値は大きくなる。
また、コンデンサ３６の容量を調整することで、放電時間を調整することも可能である。コンデンサ３６の容量が大きければ、ノードＳＥＮの放電時間も遅くなるため、カウント値は大きくなり、容量が小さければ、ノードＳＥＮの放電時間は速くなり、カウント値は小さくなる。コンデンサ３６は、例えば、放電時間が速い低抵抗レベルの検出精度を向上させたいときに効果的である。カウントの間隔はクロック信号ＣＬＫで決定される。よって、クロック信号ＣＬＫの周波数が抵抗カウント値の分解能となる。
低い抵抗値の場合、放電時間が短くなりすぎ、カウント値の分解能で適切に検出できなくなる（すなわち、検出した抵抗値を区別できなくなる）可能性がある。そこで、ノードＳＥＮに容量負荷を上乗せし、放電を遅延させることで、所望の分解能で検出できるレベルの放電特性に調整することが可能となる。原理上放電方式の場合は高抵抗になればなるほど放電時間が長くなり、それにともなって放電の傾斜が緩やかに変化するため、カウント値に対する抵抗値情報の分解能が向上する。つまり放電方式の場合は高抵抗側が高精度な抵抗値情報を得ることのできる方式である。
Ｔ３のラッチ期間では、放電が開始された後、ノードＳＥＮが参照電圧ＶＲＥＦを下回ったときの抵抗値カウンタ３２のカウント値がラッチされる。ラッチされたカウント値（すなわち、Ｔ３期間のカウント値）は、ＣＯＵＴに出力（出力Ｂ）され、他のブロックで取り込まれ、選択メモリセルの詳細な抵抗値情報として扱われる。
Ｔ４のリセット期間においては、データ出力が完了すると、選択ワード線ＷＬｓの電位がロウレベルとされ、選択されたメモリセル４０のトランジスタ２４がオフとなり、読み出し動作が終了し、次の読み出しのアイドル状態となる。本例示のように放電時間を計測する方式以外にも、図６の構成要件を用いてメモリセルの両端電圧の充電時間を計測する方法もあるが、設計事項であるので説明を省略する。すなわち、測定対象の抵抗値を３値以上の分解能で計測する手段であれば本開示の構成要件に含まれる。
（グループ識別情報生成器の詳細）
図８は、本開示におけるグループ識別情報生成器３１１の一具体例を示す回路図である。グループ識別情報生成器３１１は、集合特性検出器（例えば、センスアンプ３０６）が検出する集合特性（例えば、合成抵抗）から、デバイス（例えば、不揮発性メモリ３００）が他のデバイスと同一プロセスで製造された同一グループに属することを識別するためのグループ識別情報を生成するグループ識別情報生成器の一例である。
グループ識別情報生成器３１１には、各メモリアレイブロック３０２を担当するセンスアンプ３０６の出力Ｂから出力されるＣＯＵＴが入力される。図２において、各メモリアレイブロックで構成された合成抵抗を基にする検出値をセンスアンプ３０６が出力したものを、それぞれＣＯＵＴ０，ＣＯＵＴ１・・・ＣＯＵＴｍ−１，ＣＯＵＴｍとする。これら検出値は、図８のＣＯＵＴ０〜ＣＯＵＴｍに入力される。各比較器１２５は、図６で説明したものと同様に入力ａと入力ｂの値を比較して、ａ≧ｂであれば０を出力し、ａ＜ｂであれば１を出力する。つまり、グループ識別情報生成器３１１は、隣接チャンネルの合成抵抗を比較して、０または１の２値のディジタル値に変換するものである。グループ識別情報生成器３１１からは、ＲＤＯ［ｍ：０］の（ｍ＋１）ビットのディジタルデータが出力される。
ここで、グループ識別情報の定義について説明する。既に図５において、グループ識別情報のもととなる情報が本実施の形態においては可変抵抗変化型の不揮発性メモリを構成する複数のメモリセルの合成抵抗であると延べた。このことを図９を用いて説明する。
図９は、図２のメモリアレイブロック３０２を、ｘ＝７、ｙ＝７の８×８のメモリアレイとして図示した模式図である。図９において一つの升目（四角形）が一つのメモリセルを示し、そのメモリセルが黒塗（又は濃い灰色）パターンの場合は初期状態、格子パターンはＨＲ状態、破線パターンはＬＲ状態にあることを示している。８×８のメモリアレイの対角線上に初期状態のメモリセルが存在し、それ以外はランダムにＨＲ状態とＬＲ状態にセットされている。初期状態、ＨＲ状態、ＬＲ状態の抵抗特性は図３Ａ、図３Ｂ、図３Ｃに示したとおりである。
図９において、ビット線ＢＬ３はセンスアンプに接続され、ＶＣＬＭＰ電圧からトランジスタの閾値電圧分だけ降下したＶｒｅａｄの電圧が印加されている。それ以外のビット線ＢＬ０〜ＢＬ２及びＢＬ４〜ＢＬ７はハイインピーダンス（ＨｉＺ）にされている。また、ソース線ＳＬ３はグランドレベル（ＧＮＤ）にされ、それ以外のソース線ＳＬ０〜ＳＬ２及びＳＬ４〜ＳＬ７はハイインピーダンス（ＨｉＺ）にされている。更にワード線ＷＬ３には、Ｖｗｍに相当する１．８Ｖが印加され、それ以外のワード線ＷＬ０〜ＷＬ２及びＷＬ４〜ＷＬ７にはＶｗｓに相当する０．６５Ｖが印加されている。つまり、図９中の点線で囲ったメモリセルがメイン選択セルであり、それ以外のメモリセルはサブ選択セルとなる。メイン選択セルを初期状態のメモリセルとする理由は、サブ導電パスに流れる電流の検出感度を向上させる狙いがある。つまり、サブ選択メモリセル群の合成抵抗を、より高感度に検出するためである。前述のような合成抵抗の選択状態をＲｓｅｌ（３，３）と定義する。
図９では、初期状態メモリセルはアレイの対角線上に合計８つのメモリセルがある。それぞれの選択状態は、Ｒｓｅｌ（０，０）、Ｒｓｅｌ（１，１）、Ｒｓｅｌ（２，２）、Ｒｓｅｌ（３，３）、Ｒｓｅｌ（４，４）、Ｒｓｅｌ（５，５）、Ｒｓｅｌ（６，６）、Ｒｓｅｌ（７，７）の８通りとして示される。対角線上の初期状態のメモリセル以外のメモリセルをランダムにＨＲ状態及びＬＲ状態にセットしてサブ選択セルとし、この１つのパターンを変えずに、対角線上のメモリセルをメイン選択セルとして順次切り替えて選択し、８つの選択状態の合成抵抗をシミュレーションした。このシミュレーションには、回路シミュレーションツールであるシノプシス社の「ＨＳＰＩＣＥ」を用いた。
このシミュレーション結果を図１０に示す。図１０では、横軸にＲｓｅｌ（０，０）、Ｒｓｅｌ（１，１）、・・・Ｒｓｅｌ（７，７）の選択状態をとり、そのときの合成抵抗を前述したセンスアンプの放電時間で計測した結果を縦軸にとりプロットした。対角線上の初期状態のメモリセル以外のメモリセルの抵抗状態のパターンは同一であるが、メイン選択セルが異なると、サブ選択セルへの導通パターンが異なるため、合成抵抗が異なる。よって、図１０から明らかなように、導通パターンの違いが放電時間の差となってあらわれる。
図１１に、初期状態のメモリセル以外のメモリセルへの書き込みパターンをランダムに５種類変更してサブ選択セルとしたときのシミュレーション結果を示す。これらのパターンを、パターン１〜５とする。図１１では、各パターンにおいて、対角線上のメモリセルをメイン選択セルとして順次切り替えて選択したときの合成抵抗の変化（つまり、合成抵抗の並びにおける変化）を示した。図１０に示したパターンは、図１１ではパターン５に対応している。図１１から分かるように、書き込みパターンに従って様々な合成抵抗の増減状態が観測される。このような各選択状態における合成抵抗の増減を、本明細書では“合成抵抗の増減パターン（あるいは、合成抵抗の推移）”という。なお、このような書き込みパターンを指示する情報は、半導体基板上に製造される複数の素子を備えるデバイスにおける複数の素子の物理特性の任意な組み合わせを指示する情報である組合せ情報である。
次に合成抵抗の増減パターンの再現性について説明する。図１０に示した増減パターンが得られるメモリセルのセット状態において、ＨＲ状態とＬＲ状態での各抵抗値（以下、単に「ＨＲ状態」、「ＬＲ状態」ともいう）がばらついた場合を想定する。本明細書で例示したタンタル酸化物の抵抗変化素子では、ＨＲ状態とＬＲ状態のばらつき分布は正規分布に従うことが知られている。図１３にＬＲ状態のばらつき分布、図１４にＨＲ状態のばらつき分布を夫々示す。
このように、セットされた各メモリセルのＨＲ状態とＬＲ状態が、正規分布に従ってランダムにばらつくことを前提に、そのばらつきパターンを１００種類作成してシミュレーションして得られる、対角線上のメモリセルをメイン選択セルとしたときの合成抵抗の増減パターンを図１２に示す。図１２では１００種類の増減パターンが重ね書きして示されている。図１２から分かるように、セットされる抵抗状態のバラツキにより、合成抵抗の絶対値は異なるものの、増減パターンの傾向は高い一致性を示すことがわかる。このような増減パターンは、図８に示したグループ識別情報生成器３１１によって、ディジタルデータ（ＲＤＯ［７：０］）として出力される。すなわち、グループ識別情報生成器３１１は、入力されたＣＯＵＮＴ０〜ＣＯＵＮＴｍについて、その隣接間の値の比較を行い、その増減の仕方をディジタルデータ（ＲＤＯ［７：０］）として出力する。
図１５は、図１２に重ね書きされた複数の増減パターンのうち２つのパターンに着目したものである。図１５における増減パターンＡが、グループ識別情報生成器３１１に入力されると、ＲＤＯ［７：０］＝｛１００１００１０｝として出力される。図１２の複数の増減パターンの大部分は増減パターンＡであり、同じデータを得ることができる。しかし、極一部のパターンでは、図１５中の“増減が異なる箇所”で示した違いにより増減パターンＢのようになり、ＲＤＯ［７：０］＝｛１００１１０１０｝と１ビットが異なるデータとして出力される。実際の装置では、このように合成抵抗にばらつきがあり、完全に一致しない場合も発生する。このような事象を鑑みて、増減パターンの一致を照合するときにはＲＤＯのディジタルデータのハミングディスタンス評価を行う。ハミングディスタンス評価とは、ディジタルデータｘとｙの各ビットの一致度を示す評価指標であり、次式で表される。
つまり、全てのビットが等しければハミングディスタンスｄＨ（ｘ，ｙ）は０となり、全て異なっていればＲＤＯのビット長（本例では８）となる。このように、ハミングディスタンスが所定の値より小さいかどうかを評価することでＲＤＯのディジタルデータの一致度が評価できる。詳細は後述するが、機器同士の認証を行うときに互いのＲＤＯデータを照合する照合回路では、このようなハミングディスタンス評価を行うことで、ばらつきも考慮した実際の製品における認証も安定して行えるようになる。
なお、上記説明では、グループ識別情報生成器３１１は、メモリセルアレイの対角線上にある８個のメモリセルをメイン選択セルとし、それ以外をサブ選択セルとしたときの合成抵抗から、それらの合成抵抗の推移をグループ識別情報として生成した。しかし、グループ識別情報の生成方法は、これに限られない。対角線上とは異なる位置にある複数のメモリセルの合成抵抗を用いてグループ識別情報の生成してもよい。また、８個とは異なる個数のメモリセル（例えば、１個または１６個等のメモリセル）をメイン選択セルとした合成抵抗を用いてグループ識別情報を生成してもよい。また、合成抵抗の推移とは異なる情報（例えば、合成抵抗の値や範囲を示す情報）をグループ識別情報として生成してもよい。つまり、グループ識別情報生成器３１１は、集合特性検出器（例えば、センスアンプ３０６）が出力する少なくとも一つの集合特性（例えば、合成抵抗）から、デバイス（例えば、不揮発性メモリ３００）が同一プロセスで製造された他のデバイスと同一グループに属することを識別するためのグループ識別情報を生成するものであれば、何でもよい。
次に、本開示の認証装置５００の一具体例ついて、図１６のブロック図を用いて説明する。図１６において、認証装置５００は、各ブロックからの入出力データを、データバスを介して制御するマイクロコントローラ（μＣＯＭ）５０１と、外部通信からのコマンド入力を得て、外部とデータバスとのデータ入出力を行うインターフェース回路（Ｉ／Ｆ回路）５０２とを備える。なお、インターフェース回路５０２は、組合せ情報またはグループ識別情報を認証相手に送信する送信器、および、組合せ情報またはグループ識別情報を認証相手から受け取る受信器の一例である。
また、不揮発性メモリ３００は、データバスを介してデータの記憶と読み出しを行う。誤り訂正回路５０３は、グループ識別情報の誤りを訂正するための誤り訂正データを生成し、誤り訂正データを用いてグループ識別情報の誤りを訂正する誤り訂正回路の一例である。誤り訂正回路５０３は、データバスを介して入力されるデータの誤り訂正用のパリティーデータを生成する。パリティーデータは、不揮発性メモリ３００のユーザーデータ領域に保存される。誤り訂正回路５０３は、グループ識別情報の誤りを訂正する場合は、事前に保存されたパリティーデータを不揮発性メモリ３００から読み出し、誤りを含むデータとパリティーデータが入力され、入力されたデータとパリティーデータとの関係に基づいて、入力されたデータの誤りを訂正して元の正常なグループ識別情報のデータに復元して出力する。ＲＡＭ５０４は、各ブロックとのデータ入出力のため一時的にデータを記憶する。暗号回路５０５は、データバスを介して入力されるデータを、暗号鍵を用いて暗号または復号してデータバスに出力する。
乱数生成回路（ＲＮＧ）５０６は、半導体基板上に製造される複数の素子を備えるデバイスにおける複数の素子の物理特性の任意な組み合わせを指示する情報である組合せ情報を生成する組合せ情報生成器の一例である。ＲＮＧ５０６は、μＣＯＭ５０１から生成指示を受け取るたびに異なる乱数（つまり、組合せ情報）を生成してデータバスに出力する。照合回路５０７は、第１のグループ識別情報と第２のグループ識別情報とを照合する情報照合器の一例である。照合回路５０７は、データバスを介して入力される少なくとも２つのデータの一致度を照合して照合結果を出力する。なお、これらの搭載された各ブロックは、全てが搭載される必要はなく、後述する認証機能によっては一部がなくてもよい。不揮発性メモリ３００は、図２に示した不揮発性メモリ３００と同じものであり、一般的なデータ記憶機能に加えて、グループ識別情報であるＲＤＯを出力する機能を有している。
以下に、本開示の認証装置５００が２つある場合の認証装置５００の動作を図１７のフローチャートを用いて説明する。ここでは、第１の認証装置５００をマスターとし、第２の認証装置５００をスレーブとして、マスターがスレーブを認証する（つまり、スレーブが認証相手となる）と仮定する。つまり、第１の認証装置５００が、認証する側の動作である認証マスター機能として動作し、第２の認証装置５００が、認証される側の動作である認証スレーブ機能として動作する。なお、１台の認証装置５００が認証マスター機能および認証スレーブ機能の両方を有してもよい。
以後の説明では、第１の認証装置５００をマスター装置（認証マスター機能として動作する装置）、第２の認証装置５００をスレーブ装置（認証スレーブ機能として動作する装置）と記載する。図１７において、マスター装置側の処理について説明する。外部からのコマンドまたはマスター装置内部のμＣＯＭ５０１のトリガによって認証動作が開始する（ＳＴＥＰｍ１）。まず、μＣＯＭ５０１は、照合実行回数および照合一致判定のクリア回数をゼロに初期化する（ＳＴＥＰｍ２）。μＣＯＭ５０１の制御により図１６の乱数生成回路５０６に第１の組合せ情報としての乱数データを生成させ（組合せ情報生成ステップ）、ＲＡＭ５０４に乱数データを一時記憶する（ＳＴＥＰｍ３）。
μＣＯＭ５０１は、ＲＡＭ５０４に一時記憶した乱数データを、インターフェース回路５０２を介してスレーブ装置に送信する（送信ステップＳＴＥＰｍ４）。同様に、μＣＯＭ５０１は、ＲＡＭ５０４に一時記憶した乱数データを不揮発性メモリ３００に書き込む（ＳＴＥＰｍ５）。このとき、図９で説明したように各メモリアレイブロック３０２には初期状態にあるメモリセル以外は、乱数データに従って、ＨＲ状態およびＬＲ状態のランダムなパターンに書き込まれる。つまり、第１の組合せ情報に従って複数の素子の物理特性が設定される。
更に、μＣＯＭ５０１は、既に説明したように、不揮発性メモリ３００を用いて、各メイン選択セルの抵抗とそれに伴うサブ選択セル群の抵抗からなる合成抵抗を計測し（集合特性検出ステップ）、第１のグループ識別情報を得て（グループ識別情報生成ステップ）、ＲＡＭ５０４に一時記憶する（ＳＴＥＰｍ６）。つまり、読み出し回路３０６は、第１の組合せ情報に従って不揮発性メモリ３００の複数の素子の物理特性が設定された状態で複数の素子の物理特性を組み合わせて得られる第１の集合特性を生成する。その第１の集合特性から、グループ識別情報生成器３１１は、不揮発性メモリ３００が同一プロセスで製造された他の不揮発性メモリと同一グループに属することを識別するための第１のグループ識別情報を生成する。
ここで、スレーブ装置は、マスター装置のＳＴＥＰｍ４によって送られた乱数データを、第２の組合せ情報（相手装置から受け取る組合せ情報）として受信し（受信ステップ）、ＲＡＭ５０４に一時記憶する（ＳＴＥＰｓ１）。なお、本実施の形態では、第２の組合せ情報は、マスター装置で生成された第１の組合せ情報と一致する。更に、スレーブ装置は、ＲＡＭ５０４に一時記憶した乱数データを不揮発性メモリ３００に書き込む（ＳＴＥＰｓ２）。このとき、スレーブ装置の各メモリアレイブロック３０２には、図９で説明したマスター装置側と同様のパターンが書き込まれる。すなわち、初期状態にあるメモリセル以外は、乱数データに従って、ＨＲ状態およびＬＲ状態のランダムなパターンに書き込まれる。
すなわち、マスター装置とスレーブ装置では、同じ乱数データを元に同一の書き込みパターンがメモリアレイブロック３０２に書き込まれることになる。更に、スレーブ装置は、マスター装置側と同様に、各メイン選択セルとそれに伴うサブ選択セル群からなる合成抵抗を計測し（集合特性検出ステップ）、第２のグループ識別情報を取得する（グループ識別情報生成ステップＳＴＥＰｓ３）。つまり、スレーブ装置の不揮発性メモリ３００においては、第２の組合せ情報に従って複数の素子の物理特性が設定される。この物理特性が設定された状態で、読み出し回路３０６は、複数の素子の物理特性を組み合わせて得られる第２の集合特性を生成する。グループ識別情報生成器３１１は、この第２の集合特性から、不揮発性メモリ３００が同一プロセスで製造された他の不揮発性メモリと同一グループに属することを識別するための第２のグループ識別情報を生成する。そして、スレーブ装置は、第２のグループ識別情報をマスター装置側に送信する（送信ステップＳＴＥＰｓ４）。
ここで、マスター装置側では、インターフェース回路５０２を介して受信した第２のグループ識別情報をＲＡＭ５０４に一時記憶する（受信ステップＳＴＥＰｍ７）。次に、情報照合器である照合回路５０７は、ＲＡＭ５０４に一時記憶した第１のグループ識別情報および第２のグループ識別情報を受け取り、２つの識別情報データのハミングディスタンス（ＨＤ）を計算し（情報照合ステップ）、計算結果をＲＡＭ５０４に一時記憶する（ＳＴＥＰｍ８）。μＣＯＭ５０１は、ＲＡＭ５０４に一時記憶されたハミングディスタンス結果を読み出し、所定値以下であると判断（ＳＴＥＰｍ９でＹｅｓ）すれば照合クリア回数をカウントアップし（ＳＴＥＰｍ１０）、所定値より大きいと判断（ＳＴＥＰｍ９でＮｏ）すればカウントアップしない。
更に、マスター装置は、グループ識別情報の照合実行回数が所定回数以上でなければ（ＳＴＥＰｍ１１でＮｏ）、実行回数をカウントアップして（ＳＴＥＰｍ１２）、ＳＴＥＰｍ３に戻り、フローを繰り返す。マスター装置は、ＳＴＥＰｍ１１において照合の実行回数が所定回数以上であれば（ＳＴＥＰｍ１１でＹｅｓ）、照合クリア回数が所定以上であるかの判断を行う（ＳＴＥＰｍ１３）。マスター装置は、照合クリア回数が所定以上であると判断した場合（ＳＴＥＰｍ１３でＹｅｓ）、識別情報が一致したとみなしてスレーブ装置を正規の装置であると認証する（ＳＴＥＰｍ１３ａ）。マスター装置は、照合クリア回数が所定未満であれば（ＳＴＥＰｍ１３でＮｏ）、認証ＮＧと判断してスレーブ装置との通信を遮断する（ＳＴＥＰｍ１３ｂ）。
このように、同一の乱数データをもとにマスター装置とスレーブ装置は、同じ構成の不揮発性メモリのメモリアレイブロックに、ＨＲ状態とＬＲ状態の書き込みパターンを共有（それぞれ、第１の組合せ情報および第２の組合せ情報として保持）する。限定された製造者が持つノウハウを含む秘匿された製造プロセスは、他の製造者が模倣することが難しい。よって、他の業者が複製を造る事は容易ではない。更にＨＲ状態とＬＲ状態の書き込みパターンから計測される集合特性である合成抵抗は、抵抗変化素子がもつ非線形性抵抗特性の集合特性となり、簡単なモデル化ができない。よって、マイコンなどの演算機能を有したＬＳＩによって、スレーブ装置と等価的なグループ識別情報を出力することで成り済ますような模造品を作成することも困難である。
また、認証のための照合に用いるグループ識別情報は、マスター装置およびスレーブ装置が互いに共有する組合せ情報である乱数データによって多数の組合せがある。よって、全ての組合せのグループ識別情報を記憶して生成するような模造品を作成することも実用的には不可能である。すなわち、本実施の形態によれば、マスター装置およびスレーブ装置は、それぞれが備える不揮発性メモリ３００の製造プロセスから発現されるデバイスの物理特性を任意に組み合わせた集合特性を照合し合う。これにより、マスター装置およびスレーブ装置は、相手方の不揮発性メモリ３００が、特定の製造プロセスで作られた複数の不揮発性メモリからなるグループに属することを認証する。換言すれば、マスター装置およびスレーブ装置は、相手方の不揮発性メモリ３００が、秘匿された特定の製造プロセスで作られた正規の製品であることを認証する。
この集合特性は、秘匿された製造プロセスを知りえない製造者には物理的に複製できない機能を有するという意味でＰＵＦである。しかし、この集合特性は、従来のＰＵＦ技術には無いグループ認証が可能なことから、前述したようにグループ認証ＰＵＦと呼称する。本開示のグループ認証ＰＵＦは、前述したような不揮発性メモリに用いられている抵抗変化素子の物理特性である抵抗特性には限定されない。以下の５つがあれば本開示に包含される。
（１）特定のプロセスで製造されたデバイスの物理特性を任意の組合せ情報に基づいて組み合わせた集合特性を得る手段、つまり、第１の組合せ情報に従って複数の素子の物理特性が設定された場合に、設定された複数の素子の物理特性を組み合わせて得られる第１の集合特性を検出する集合特性検出器
（２）任意の組合せ情報を認証相手に送付する手段、つまり、第１の組合せ情報を認証相手に送付する送信器
（３）集合特性からグループ識別情報を生成する手段、つまり、集合特性検出器が検出する第１の集合特性から、デバイスが同一プロセスで製造された他のデバイスと同一グループに属することを識別するための第１のグループ識別情報を生成するグループ識別情報生成器
（４）送付した組合せ情報をもとに生成したグループ識別情報を認証相手から受け取る受信手段、つまり、認証相手が第１の組合せ情報に従って生成した第２のグループ識別情報を受け取る受信器
（５）自ら生成したグループ識別情報と、認証相手から受信したグループ識別情報の一致度を検証して認証相手を認証する手段、つまり、第１のグループ識別情報と第２のグループ識別情報とを照合する情報照合器
（認証方式の他の形態：暗号鍵のシェア）
次にグループ認証ＰＵＦの他の使用方法について、図１８のフローチャート用いて説明する。図１７と同様に、本開示の認証装置５００が２つあり、第１の認証装置５００をマスターとし、第２の認証装置５００をスレーブとして、マスターがスレーブを認証するとともに、暗号・復号用の鍵データをシェアすると仮定する。つまり、第１の認証装置５００が、認証する側の動作である認証マスター機能として動作し、第２の認証装置５００が、認証される側の動作である認証スレーブ機能として動作する。なお、１台の認証装置５００が認証マスター機能および認証スレーブ機能の両方を有してもよい。
図１８において、マスター装置側の処理について説明する。外部からのコマンドまたはマスター装置内部のμＣＯＭ５０１のトリガによって認証および鍵シェア動作が開始する（ＳＴＥＰｍ１４）。まず、μＣＯＭ５０１は、照合実行回数をゼロに初期化する（ＳＴＥＰｍ１５）。μＣＯＭ５０１は、図１６の乱数生成回路５０６に第１の組合せ情報としての乱数データを生成させ（組合せ情報生成ステップ）、ＲＡＭ５０４に乱数データを一時記憶する制御を行う（ＳＴＥＰｍ３）。μＣＯＭ５０１は、ＲＡＭ５０４に一時記憶した乱数データを読み出し、インターフェース回路５０２を介してスレーブ装置に送信する（送信ステップＳＴＥＰｍ４）。
同様に、μＣＯＭ５０１は、ＲＡＭ５０４に一時記憶した乱数データを不揮発性メモリ３００に書き込む（ＳＴＥＰｍ５）。このとき、図９で説明したように、各メモリアレイブロック３０２には、初期状態にあるメモリセル以外は、乱数データに従って、ＨＲ状態およびＬＲ状態のランダムなパターンに書き込まれる。つまり、第１の組合せ情報に従って複数の素子の物理特性が設定される。更に、μＣＯＭ５０１は、既に説明したように、各メイン選択セルの抵抗とそれに伴うサブ選択セル群の抵抗からなる合成抵抗を計測し（集合特性検出ステップ）、第１のグループ識別情報を得て、ＲＡＭ５０４に一時記憶する（ＳＴＥＰｍ６）。誤り訂正回路５０３は、第１のグループ識別情報の誤りを訂正するための誤り訂正データとして、第１のグループ識別情報をもとに、第１のグループ識別情報のパリティーデータを生成する（誤り訂正ステップ）。誤り訂正回路５０３は、生成したパリティーデータをスレーブ装置へ送信する（ＳＴＥＰｍ１６）。
ここで、スレーブ装置は、マスター装置のＳＴＥＰｍ４によって送られた乱数データを、第２の組合せ情報（相手装置から受け取る組合せ情報）として受信し（受信ステップ）、ＲＡＭ５０４に一時記憶する（ＳＴＥＰｓ１）。なお、本実施の形態では、第２の組合せ情報は、マスター装置で生成された第１の組合せ情報と一致する。更に、スレーブ装置は、ＲＡＭ５０４に一時記憶した乱数データを不揮発性メモリ３００に書き込む（ＳＴＥＰｓ２）。
このとき、図９で説明したマスター装置側と同様に、スレーブ装置の各メモリアレイブロック３０２では、初期状態にあるメモリセル以外のメモリセルに、乱数データに従って、ＨＲ状態およびＬＲ状態のランダムなパターンが書き込まれる。すなわち、マスター装置とスレーブ装置では、同じ乱数データを元に同一の書き込みパターンがメモリアレイブロック３０２に書き込まれる。更に、スレーブ装置は、マスター装置側と同様に、各メイン選択セルの抵抗とそれに伴うサブ選択セル群の抵抗からなる合成抵抗を計測し（集合特性検出ステップ）、第２のグループ識別情報を取得して（グループ識別情報生成ステップ）、ＲＡＭ５０４に一時記憶する（ＳＴＥＰｓ３）。
次にスレーブ装置は、マスター装置からのパリティーデータを受信し、ＲＡＭ５０４に一時記憶する（ＳＴＥＰｓ５）。ＲＡＭ５０４に一時記憶されたパリティーデータと第２のグループ識別情報を誤り訂正回路５０３が受け取る。誤り訂正回路５０３は、パリティーデータを用いて第２のグループ識別情報のデータ誤りを訂正し、マスター装置が保持する第１のグループ識別情報と等しいデータを得る（誤り訂正ステップ）。誤り訂正された真のグループ識別情報は、シェア暗号鍵としてＲＡＭ５０４に一時記憶される（ＳＴＥＰｓ６）。
このとき、誤り訂正能力以上のデータ誤りが第２のグループ識別情報に内在していた場合は、データ誤りが完全には訂正されず、第２のグループ識別情報は、マスター装置が保持する第１のグループ識別情報と一致しない。グループ識別情報が双方で一致しなければ、後述する照合が一致しないため認証と鍵のシェアが失敗におわる。更に、暗号回路５０５は、ＲＡＭ５０４に一時記憶されたシェア暗号鍵とＳＴＥＰｓ１の乱数データを受け取り、シェア暗号鍵を用いて乱数データを暗号化し（暗号ステップ）、暗号化乱数データとしてＲＡＭ５０４に一時記憶する（ＳＴＥＰｓ７）。ＲＡＭ５０４に一時記憶された暗号化乱数データは、インターフェース回路５０２を介してマスター装置に送信される（ＳＴＥＰｓ８）。
ここで、マスター装置は、インターフェース回路５０２を介して受信した暗号化乱数データをＲＡＭ５０４に一時記憶する（ＳＴＥＰｍ１７）。マスター装置の暗号回路５０５は、ＲＡＭ５０４に一時記憶された暗号化乱数データと、ＳＴＥＰｍ６で生成された第１のグループ識別情報を受け取る。暗号回路５０５は、第１のグループ識別情報をシェア暗号鍵として用い、暗号化乱数データを、もとの乱数データに復号化して（暗号ステップ）、ＲＡＭ５０４に一時記憶する（ＳＴＥＰｍ１８）。ＳＴＥＰｍ３で生成されＲＡＭ５０４に一時記憶された乱数データとＳＴＥＰｍ１８で復号化された乱数データとを照合回路５０７が受け取り、２つのデータの一致を検証する。この場合は、完全に一致するか否かを検証すればよいので、単なるデータの比較でも良いし、ハミングディスタンスが０であることを確認しても良い。照合回路５０７は、何れかの方法による検証結果をＲＡＭ５０４に一時記憶する（ＳＴＥＰｍ１９）。
ここで、μＣＯＭ５０１は、ＲＡＭ５０４に一時記憶された検証結果が一致であることを示していれば（ＳＴＥＰｍ１９でＹｅｓ）、認証と鍵のシェアが成功したと判断し、シェアした暗号鍵を不揮発性メモリ３００に保存する（ＳＴＥＰｍ２２）。これにより、認証と鍵のシェアが完了する（ＳＴＥＰｍ２３）。不一致を示した場合（ＳＴＥＰｍ１９でＮｏ）、μＣＯＭ５０１は、照合実行回数が所定回以上であるかを判断し（ＳＴＥＰｍ２０）、所定回未満であれば（ＳＴＥＰｍ２０でＮｏ）、照合実行回数をカウントアップして（ＳＴＥＰｍ２１）、ＳＴＥＰｍ３に戻る。照合実行回数が所定回以上であれば（ＳＴＥＰｍ２０でＹｅｓ）、μＣＯＭ５０１は、認証および鍵のシェアが失敗したと判断してスレーブ装置との通信を遮断する（ＳＴＥＰｍ２４）。
以上の方式によれば、グループ認証ＰＵＦによる認証と同時に暗号鍵のシェアを行うことができる。グループ認証ＰＵＦの特徴を鑑みれば、特定の製造者による特定の製造プロセスで製造されたデバイス（不揮発性メモリ３００）を具備した装置のみが互いに暗号鍵を安全にシェアすることができる。暗号鍵を安全にシェアできれば、その後はシェアした暗号鍵を用いて暗号通信を行うことでセキュリティー性が確保できる。一般に暗号鍵を盗窃するような攻撃は時間と労力が必要である。前述したグループ認証ＰＵＦを用いた認証と鍵シェアを定期的に行いシェアする暗号鍵を更新していけば、暗号鍵の安全性は飛躍的に上昇する。この方式の利点は、グループ認証ＰＵＦのための不揮発性メモリへの書き込み回数が大幅に抑制できることにある。不揮発性メモリは概してデータの書き込み回数に制限があるので、認証のたびに乱数データを書き込むことを避けるメリットは大きい。
図１８の方式では、一度、暗号鍵をシェアできれば、次の暗号鍵の更新までは、認証のための不揮発性メモリへの書き込みが不要であり、その間の認証は暗号鍵を用いた暗号通信にて代替できる。図１８でシェアした暗号鍵は、前述したように安全性の観点から定期的に異なる暗号鍵に更新することが望ましい。更新のタイミングは、システムや用途に応じて設計事項であるが、例えば1週間や1ヶ月ごとなど、認証装置内部や外部のタイマーによる時間周期をトリガに更新してもよいし、スレーブ装置が付け替えられたときなどのイベントをトリガとしても良い。なお、図１８においてＳＴＥＰｓ７でシェアした暗号鍵による暗号化のもととなるデータは、ＳＴＥＰｓ１で得た乱数データとしたが、これに限定されるものではない。予め装置内に保存されている任意の固定データでもよく、例えば使用するユーザー固有の認識記号データや、シリアル番号データ、装置型番データなどがあげられる。また、図１６の各ブロックは１つのＩＣの中に全てが搭載されなくてもよく、複数のＩＣの組合せによって製品全体として本開示の機能が実現できれば良い。
（不揮発性メモリのメモリアレイブロック構成の他の形態）
図２および図４で説明したメモリアレイブロック３０２は、ワード線とソース線が平行にあり、ワード線とソース線に対して直交するようにビット線が配置されている。ワード線およびソース線が、ビット線と異なる配線層で立体的に交差する領域に各メモリセルが配置されている。このような関係のアレイブロックをタイプＡとすると、図１９のような関係のアレイブロックをタイプＢとする。図１９のタイプＢのメモリアレイブロックは、図１９からわかるように、平行なビット線とソース線の複数の組が平行に複数あり、ビット線とソース線の複数の組に対して直交するようにワード線が配置されている。
つまり、タイプＢの不揮発性メモリでは、複数のビット線ＢＬ００〜ＢＬ０ｘと、複数のビット線ＢＬ００〜ＢＬ０ｘと平行に配置される複数のソース線ＳＬ０〜ＳＬｘと、ビット線ＢＬ００〜ＢＬ０ｘとソース線ＳＬ０〜ＳＬｙとに交差する複数のワード線ＷＬ０〜ＷＬｙとが設けられ、複数の各交差領域にメモリセルが配置される。図２のメモリアレイブロック３０２はタイプＡであるので、ソース線の選択は、行選択回路であるドライバ３０３が担っていたが、タイプＢの場合は列選択回路３０４が担う。このことは設計事項であるので、図による例示は省略する。図１９において例えば点線で囲まれたメモリセルをメイン選択セルとすると、列選択回路３０４を介してセンスアンプにはビット線（ＢＬ０１）が接続される。このときワード線を複数選択状態にしたときは、図２０に示されるサブ選択セル群の電流パスを示す等価回路図の様に単純なメモリセルの並列回路となり、合成抵抗の予測が比較的容易となる。
この改善案として、図２１に、タイプＢでグループ認証ＰＵＦを行う場合のメモリアレイブロックの回路構成の一例を示した。図２１は、ワード線の図示は省略し、ビット線とソース線をそれぞれ平行に配置し、その間にメモリセルを接続した模式図である。ビット線がＢＬ０００〜ＢＬ０１１、ソース線がＳＬ０００〜ＳＬ０１１のそれぞれ１２本で例示したが、これに限定されない。図２１において、全てのビット線とソース線は、グループ識別情報用ショート回路（つまり、短絡回路）に接続されている。
グループ識別情報用ショート回路は、第１の短絡回路であるスイッチＳＷ１〜９と、第２の短絡回路であるスイッチＳＷ１１〜１９と、第３の短絡回路であるスイッチＳＷ２１〜２２とを備えている。スイッチＳＷ１〜９は、破線で囲まれた複数のグループＧＲ１〜ＧＲ３のそれぞれにおいて、複数のソース線同士を接続することができる。スイッチＳＷ１１〜１９は、複数のグループＧＲ１〜ＧＲ３のそれぞれにおいて、複数のビット線同士を接続することができる。スイッチＳＷ２１〜２２は、グループＧＲ１〜ＧＲ３のうちの２グループの間において一方のグループのソース線と他方のグループのビット線とを接続することができる。
スイッチＳＷ１〜９、１１〜１９および２１〜２２は、μＣＯＭ５０１によって、図２１中のＳＳ端子を介して制御される。通常の不揮発性メモリにおけるデータ記憶とデータ再生の時には、スイッチＳＷ１〜９、１１〜１９および２１〜２２はオープンとなっており、各メモリセルへ個別にアクセスできる。既に説明したようにグループ識別情報を読み出す場合は、スイッチＳＷ１〜９、ＳＷ１１〜１９およびＳＷ２１〜２２は短絡される。
スイッチＳＷ１〜９、ＳＷ１１〜１９およびＳＷ２１〜２２が短絡されると、図２２に示したようなサブ選択セル群の電流パスを示す等価回路が構成できる。図２２からわかるように、複数のメモリセルが並列接続されたものが、シリーズに３段に接続されたものとなり、導通パスとして複雑な経路を持つことが可能になる。このとき図２２の点線で囲まれたメモリセルのグループの何れか一つのグループのメモリセルを全て初期状態にすることで、非常に強い非線形性をもつ合成抵抗を得ることができる。これにより、非常にモデル化が困難なグループ識別情報を得ることができる。導通パス構成は、図２２に示した３段の導通パス構成に限定されない。グループ識別情報用の短絡回路のスイッチの構成次第で、様々な組合せが可能である。
本開示にかかる認証装置は、特定の製造者による特定の製造プロセスによって作成されたデバイスの物理特性を、任意の組合せ情報をもとに組み合わせた集合特性からグループ識別情報を得る。このようなグループ識別情報を用いて、装置間で相互に認証することで、これまでになかったような複製が困難な認証装置を提供できる。この認証装置によれば、例えば電気製品とバッテリー間の認証や、プリンターとインクカートリッジ間の認証など、電気製品と消耗品との認証において消耗品が正規品であるかの真贋判定に有用である。
２３ 抵抗変化素子
２４ トランジスタ
３０ センスアンプ回路
３１ コンパレータ
３２ 抵抗値カウンタ
３３、３４ ＰＭＯＳトランジスタ
３５ クランプ回路
３６ コンデンサ
４０ メモリセル
１２５ 比較器
１３５ 比較器
３００ 不揮発性メモリ
３０１ メモリ本体部
３０２ メモリアレイブロック
３０３ ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ（読み出し回路、集合特性検出器）
３０７ データ入出力回路
３０８ 電源回路
３０９ アドレス入力回路
３１０ 制御回路
３１１ グループ識別情報生成器
３１２ スイッチ回路
３１３ 抵抗変化素子
３１５ 可変抵抗層
３１５ａ 第２の酸化物層（第２のタンタル含有層、第２のタンタル酸化物層）
３１５ｂ 第１の酸化物層（第１のタンタル含有層、第１のタンタル酸化物層）
３１８ 金属配線層
３１９ ソース／ドレイン領域
５００ 認証装置
５０２ インターフェース回路（送信器、受信器）
５０３ 訂正回路
５０５ 暗号回路
５０６ 乱数生成回路（組合せ情報生成器）
５０７ 照合回路（情報照合器）

Claims (23)

  1. 複数の第１の素子を備える第１の半導体デバイスにおける前記複数の第１の素子の物理特性の任意な組み合わせを指示する情報である第１の組合せ情報を生成する組合せ情報生成器と、
    前記組合せ情報生成器が生成する前記第１の組合せ情報が指示する前記複数の第１の素子の物理特性の組合せに基づいて、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第１のグループ識別情報を生成するグループ識別情報生成器と、
    前記第１の組合せ情報を認証相手に送付する送信器と、
    前記認証相手が前記第１の組合せ情報に従って生成した第２のグループ識別情報を受け取る受信器と、
    前記第１のグループ識別情報と前記第２のグループ識別情報とを照合する情報照合器とを、
    備えた認証装置。
  2. さらに、前記組合せ情報生成器が生成する前記第１の組合せ情報に従って前記複数の第１の素子の物理特性を組み合わせて得られる第１の集合特性を検出する集合特性検出器を備え、
    前記グループ識別情報生成器は、前記集合特性検出器が検出する前記第１の集合特性から前記第１のグループ識別情報を生成する請求項１に記載の認証装置。
  3. 複数の第２の素子を備える第２の半導体デバイスと、
    認証相手が生成した第２の組合せ情報を受け取る受信器と、
    前記第２の組合せ情報に対応する前記複数の第２の素子の物理特性の組合せに基づいて、前記第２の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第２のグループ識別情報を生成するグループ識別情報生成器と、
    前記第２のグループ識別情報を前記認証相手に送信する送信器とを、
    備えた認証装置。
  4. さらに、前記第２の組合せ情報に従って前記複数の第２の素子の物理特性を組み合わせて得られる第２の集合特性を検出する集合特性検出器を備え、
    前記グループ識別情報生成器は、前記集合特性検出器が検出する前記第２の集合特性から前記第２のグループ識別情報を生成する請求項３に記載の認証装置。
  5. 前記受信器は、さらに、前記認証相手が生成した第２の組合せ情報を受け取り、
    前記集合特性検出器は、さらに、前記受信器が受け取る前記第２の組合せ情報に従って前記複数の第１の素子の物理特性を組み合わせて得られる第２の集合特性を検出し、
    前記グループ識別情報生成器は、さらに、前記集合特性検出器が検出する前記第２の集合特性から、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第３のグループ識別情報を生成し、
    前記送信器は、さらに、前記第３のグループ識別情報を前記認証相手に送信する、
    請求項２に記載の認証装置。
  6. さらに、
    前記第１のグループ識別情報の誤りを訂正するための誤り訂正データを生成し、前記誤り訂正データを用いて前記第１のグループ識別情報の誤りを訂正する誤り訂正回路と、
    前記第１のグループ識別情報をもとに暗号鍵を生成し、当該暗号鍵を用いて所望のデータを暗号または復号する暗号回路とを備えた、
    請求項１、２または５に記載の認証装置。
  7. 前記第１の半導体デバイスは、前記複数の第１の素子として複数の抵抗変化素子を備える抵抗変化型の不揮発性メモリであり、
    前記認証装置は、認証する側の動作である認証マスター機能と、認証される側の動作である認証スレーブ機能とを有し、
    前記認証マスター機能では、
    前記組合せ情報生成器は、前記第１の組合せ情報として、前記不揮発性メモリに書き込む第１の乱数データを生成し、
    前記集合特性検出器は、前記組合せ情報生成器が生成する前記第１の乱数データが前記不揮発性メモリに書き込まれた後に、前記第１の集合特性として、前記複数の抵抗変化素子がもつ抵抗特性の第１の合成抵抗を検出し、
    前記グループ識別情報生成器は、前記第１の合成抵抗から、前記第１のグループ識別情報として、第１のディジタルデータを生成し、
    前記送信器は、前記第１の乱数データを認証相手に送付し、
    前記受信器は、前記認証相手が前記第１の乱数データに従って生成した前記第２のグループ識別情報としての第２のディジタルデータを受け取り、
    前記情報照合器は、前記第１のディジタルデータと前記第２のディジタルデータの一致性を照合し、
    前記認証スレーブ機能では、
    前記受信器は、前記認証相手から前記第２の組合せ情報として、前記不揮発性メモリに書き込む第２の乱数データを受け取り、
    前記集合特性検出器は、前記受信器が受け取る前記第２の乱数データが前記不揮発性メモリに書き込まれた後に、前記第２の集合特性として、前記複数の抵抗変化素子がもつ抵抗特性の第２の合成抵抗を検出し、
    前記グループ識別情報生成器は、前記第２の合成抵抗から、前記第３のグループ識別情報として、第３のディジタルデータを生成し、
    前記送信器は、さらに、前記第３のディジタルデータを前記認証相手に送信する、
    請求項５に記載の認証装置。
  8. 前記グループ識別情報生成器は、前記不揮発性メモリの複数の箇所における前記第１の合成抵抗の推移から、前記第１のグループ識別情報として、前記第１のディジタルデータを生成し、前記不揮発性メモリの複数の箇所における前記第２の合成抵抗の推移から、前記第３のグループ識別情報として、前記第３のディジタルデータを生成する、
    請求項７に記載の認証装置。
  9. 前記情報照合器は、前記第１のディジタルデータと前記第３のディジタルデータとのハミングディスタンスを計算することによって前記一致性を照合する、
    請求項７または８に記載の認証装置。
  10. 前記複数の抵抗変化素子は、それぞれ、抵抗値が所定の抵抗値範囲を有する初期状態と、前記初期状態よりも抵抗値が小さくかつ所定の抵抗値範囲を有する高抵抗状態と、前記高抵抗状態よりも抵抗値が小さくかつ所定の抵抗値範囲を有する低抵抗状態の３状態を有し、
    前記複数の抵抗変化素子は、それぞれ、所定の電圧パルスの印加により前記高抵抗状態と前記低抵抗状態とを可逆的に変化可能であり、
    前記合成抵抗にかかわる前記複数の抵抗変化素子の少なくとも一つが前記初期状態にある、
    請求項７〜９のいずれか１項に記載の認証装置。
  11. 選択回路をさらに備え、
    前記集合特性検出器は、読み出し回路であり、
    前記不揮発性メモリは、複数のメモリセルを備え、
    前記複数のメモリセルは、それぞれ、前記複数の抵抗変化素子の一つと当該抵抗変化素子に電気的に接続される選択素子とを含み、
    前記選択素子は、第１選択端子、第２選択端子及び第３選択端子を備え、前記第１選択端子と前記第２選択端子との間を流れる電流量を前記第３選択端子の電位で制御し、
    前記複数の抵抗変化素子は、それぞれ、第１端子と第２端子とを備え、前記第１端子と前記第２端子との間の印加電圧の量と前記印加電圧の印加方向で抵抗値を変化させ、
    前記選択素子の前記第１選択端子と前記抵抗変化素子の前記第２端子とが接続され、
    前記不揮発性メモリは、複数のビット線と、前記複数のビット線と交差するソース線およびワード線の複数の組とを備え、
    前記複数のビット線と前記複数の組との複数の交差領域に対応して、前記複数のメモリセルが配置され、
    前記複数のメモリセルの各々では、前記抵抗変化素子の第１端子は前記ビット線に、前記選択素子の前記第２端子は前記ソース線に、前記第３選択端子は前記ワード線に接続され、
    前記選択回路は、前記複数のビット線の少なくとも１本を選択し、前記複数のワード線の少なくとも２本を選択し、前記選択された少なくとも２本のワード線のそれぞれに電圧を印加し、
    前記読み出し回路は、前記選択された少なくとも１本のビット線から、前記選択された少なくとも２本のワード線に対応する少なくとも２本のソース線に流れる電流量を、直接または間接的に測定し、測定結果に基づいて、前記第１または第２の合成抵抗を検出する、
    請求項７〜９のいずれか１項に記載の認証装置。
  12. 選択回路をさらに備え、
    前記集合特性検出器は、読み出し回路であり、
    前記不揮発性メモリは、複数のメモリセルを備え、
    前記複数のメモリセルは、それぞれ、前記複数の抵抗変化素子の一つと当該抵抗変化素子に電気的に接続される選択素子とを含み、
    前記選択素子は、第１選択端子、第２選択端子及び第３選択端子を備え、前記第１選択端子と前記第２選択端子との間を流れる電流量を前記第３選択端子の電位で制御し、
    前記複数の抵抗変化素子は、それぞれ、第１端子と第２端子とを備え、前記第１端子と前記第２端子との間の印加電圧の量と前記印加電圧の印加方向で抵抗が変化し、
    前記選択素子の前記第１選択端子と前記抵抗変化素子の前記第２端子とが接続され、
    前記不揮発性メモリは、ビット線および前記ビット線と平行に配置されるソース線の複数の組と、前記ビット線および前記ソース線の複数の組に交差する複数のワード線とを備え、
    前記複数の組と前記ワード線との複数の交差領域に対応して、前記複数のメモリセルが配置され、
    前記複数のメモリセルの各々では、前記抵抗変化素子の第1端子は前記ビット線に、前記選択素子の前記第２端子は前記ソース線に、前記第３選択端子は前記ワード線に接続され、
    前記不揮発性メモリは、さらに、前記複数のビット線を所定の組合せで互いに接続する第１の短絡回路と、前記複数のソース線を所定の組合せで互いに接続する第２の短絡回路と、前記接続された複数のビット線と前記接続された複数のソース線とを所定の組合せで接続する第３の短絡回路とを備え、
    前記選択回路は、前記複数のビット線の少なくとも１本を選択し、前記ワード線の少なくとも１本に所定の電圧を印加し、
    前記読み出し回路は、前記選択されたビット線から、当該ビット線に対応する少なくとも１本のソース線に流れる電流量を、直接または間接的に測定し、測定結果に基づいて前記第１または第２の合成抵抗を検出する、
    請求項７〜９のいずれか１項に記載の認証装置。
  13. 前記不揮発性メモリは、複数のメモリセルを備え、
    各々のメモリセルは、第１電極と、第２電極と、前記第１電極および前記第２電極の間に介在する抵抗変化層を有する抵抗変化素子と、を備え、
    前記抵抗変化層は、前記第１電極と前記第２電極との間を絶縁している状態を有する、請求項７〜１２のいずれか１項に記載の認証装置。
  14. 前記抵抗変化層は、当該抵抗変化層を貫く導電パスを有する、
    請求項１３に記載の認証装置。
  15. 前記抵抗変化層は、金属酸化物を含む材料によって構成される、
    請求項１３または１４に記載の認証装置。
  16. 前記抵抗変化層は、酸素不足型の金属酸化物を含む材料によって構成される、
    請求項１５に記載の認証装置。
  17. 前記金属酸化物は、遷移金属酸化物およびアルミニウム酸化物の少なくとも一方である、
    請求項１５または１６に記載の認証装置。
  18. 前記金属酸化物は、タンタル酸化物、ハフニウム酸化物およびジルコニウム酸化物の少なくとも一つである、
    請求項１５または１６に記載の認証装置。
  19. 前記導電パスは、前記抵抗変化層よりも酸素含有率が低い酸素不足型の金属酸化物を有する、
    請求項１４に記載の認証装置。
  20. 認証装置による認証方法であって、
    複数の第１の素子を備える第１の半導体デバイスにおける前記複数の第１の素子の物理特性の任意な組み合わせを指示する情報である第１の組合せ情報を生成する組合せ情報生成ステップと、
    前記組合せ情報生成ステップで生成される前記第１の組合せ情報が指示する前記複数の第１の素子の物理特性の組合せに基づいて、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第１のグループ識別情報を生成するグループ識別情報生成ステップと、
    前記第１の組合せ情報を認証相手に送付する送信ステップと、
    前記認証相手が前記第１の組合せ情報に従って生成した第２のグループ識別情報を受け取る受信ステップと、
    前記第１のグループ識別情報と前記第２のグループ識別情報とを照合する情報照合ステップとを、
    含む認証方法。
  21. 複数の第２の素子を備える第２の半導体デバイスを用いる認証装置による認証方法であって、
    認証相手が生成した第２の組合せ情報を受け取る受信ステップと、
    前記第２の組合せ情報に対応する前記複数の第２の素子の物理特性の組合せに基づいて、前記第２の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第２のグループ識別情報を生成するグループ識別情報生成ステップと、
    前記第２のグループ識別情報を前記認証相手に送信する送信ステップとを、
    含む認証方法。
  22. さらに、前記認証装置による、
    前記認証相手が生成した第２の組合せ情報を受け取るステップと、
    受け取られる前記第２の組合せ情報に対応する第１の素子の物理特性の組合せに基づいて、前記第１の半導体デバイスが同一プロセスで製造された他の半導体デバイスと同一グループに属することを識別するための第３のグループ識別情報を生成するステップと、
    前記第３のグループ識別情報を前記認証相手に送信するステップと、
    を含む請求項２０に記載の認証方法。
  23. さらに、認証装置による、
    前記第１のグループ識別情報の誤りを訂正するための誤り訂正データを生成し、前記誤り訂正データを用いて前記第１のグループ識別情報の誤りを訂正する誤り訂正ステップと、
    前記第１のグループ識別情報をもとに暗号鍵を生成し、当該暗号鍵を用いて所望のデータを暗号または復号する暗号ステップとを含む、
    請求項２２に記載の認証方法。
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