CN116434795B - 控制rom位线充电电压的电路 - Google Patents

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Abstract

本发明提供一种控制ROM位线充电电压的电路。控制ROM位线充电电压的电路包括：ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；位线选择电路，包括第一端口、第二端口和第三端口；位线，与第一端口、第一ROM存储单元及第二ROM存储单元均相连接；选择位线，与第二端口相连接；钳位电路，与第三端口相连接，用于将位线的预充电压钳位至预设电压。本发明的控制ROM位线充电电压的电路中，通过设置钳位电路，可以将位线的预充电压钳位至预设电压，位线的预充电压不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。

Description

控制ROM位线充电电压的电路
技术领域
本发明涉及集成电路领域，特别是涉及一种控制ROM位线充电电压的电路。
背景技术
掩膜编程ROM（Read-Only Memory，只读存储器）因成本低，性能稳定被广泛应用于各种集成电路中。随着芯片集成度的提高，市场对储存电路的要求多且严苛，不但要求储存量大，面积小，超低功耗低，还需要电路工作在如2.6伏至5.5伏大跨度电源电压范围下等等，其中低功耗是所有电路都需要重点关注重视的方面，这就要求设计师在设计电路时就需要考虑如何降低功耗的问题。
目前的控制ROM位线充电电压的电路在工作时，都是将位线电压预充至某个电压值，为了满足高电源电压、不同温度、不同制程等因素，为了输出电路的放大器判断及减少误差，大部分都会将位线预充至电源电压的一半及以上，这样ROM位线的预充电压值随电源电压的变化而大幅变化很大，同时功耗也会变化很大。因ROM读取数据结构简单，每次读取数据的时候都需要对位线进行充电，读取完数据后就将位线上的电荷通过电源地泄放掉。如果ROM储存数据量大，每读一个数据位都需要将位线电压预充至一个很高的电压（大于二分之一电源电压），又电源电压普遍较高，控制ROM位线充电电压的电路的功耗就会较大。
发明内容
本发明的目的在于，提供一种控制ROM位线充电电压的电路，具有可以将位线的预充电压钳位至预设电压，位线的预充电压不会随着电源电压的变化而大幅变化，从而极大地降低了功耗等优点。
为解决现有技术中的问题，本发明提供一种控制ROM位线充电电压的电路，所述控制ROM位线充电电压的电路包括：
ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；
位线选择电路，包括第一端口、第二端口和第三端口；
位线，与所述第一端口、所述第一ROM存储单元及所述第二ROM存储单元均相连接；
选择位线，与所述第二端口相连接；
钳位电路，与所述第三端口相连接，用于将所述位线的预充电压钳位至预设电压。
可选地，所述控制ROM位线充电电压的电路还包括：
第一行选择开关管，所述第一行选择开关管包括控制端、第一端及第二端；所述第一行选择开关管的第一端与所述第一ROM存储单元相连接；所述第一行选择开关管的第二端接地；
第二行选择开关管，所述第二行选择开关管包括控制端、第一端及第二端；所述第二行选择开关管的第一端与所述第二ROM存储单元相连接；所述第二行选择开关管的第二端接地；
第一字线，所述第一字线与所述第一行选择开关管的控制端相连接；
第二字线，所述第二字线与所述第二行选择开关管的控制端相连接。
可选地，所述第一行选择开关管的数量、所述第二行选择开关管的数量、所述第一字线的数量、所述第二字线的数量、所述第一ROM存储单元与所述第二ROM存储单元的数量均为多个，所述第一行选择开关管的控制端与所述第一字线一一对应连接，且所述第一行选择开关管与所述第一ROM存储单元一一对应连接；所述第二行选择开关管的控制端与所述第二字线一一对应连接，且所述第二行选择开关管与所述第二ROM存储单元一一对应连接。
可选地，所述钳位电路包括：
第一晶体管，所述第一晶体管包括控制端、第一端及第二端；所述第一晶体管的控制端与控制信号相连接；所述第一晶体管的第一端与电源电压相连接；
第二晶体管，所述第二晶体管包括控制端、第一端及第二端；所述第二晶体管的控制端与参考电压相连接；所述第二晶体管的第一端与所述第一晶体管的第二端相连接；所述第二晶体管的第二端与所述第三端口相连接。
可选地，所述第一行选择开关管及所述第二行选择开关管均包括NMOS管，所述第一行选择开关管的控制端为所述第一行选择开关管的栅极，所述第一行选择开关管的第一端为所述第一行选择开关管的漏极，所述第一行选择开关管的第二端为所述第一行选择开关管的源极；所述第二行选择开关管的控制端为所述第二行选择开关管的栅极，所述第二行选择开关管的第一端为所述第二行选择开关管的漏极，所述第二行选择开关管的第二端为所述第二行选择开关管的源极；所述第一晶体管包括PMOS管，所述第一晶体管的控制端为所述第一晶体管的栅极，所述第一晶体管的第一端为所述第一晶体管的源极，所述第一晶体管的第二端为所述第一晶体管的漏极；所述第二晶体管包括NMOSUAN，所述第二晶体管的控制端为所述第二晶体管的栅极，所述第二晶体管的第一端为所述第二晶体管的漏极，所述第二晶体管的第二端为所述第二晶体管的源极。
可选地，所述位线选择电路包括第三晶体管，所述第三晶体管包括控制端、第一端及第二端；所述第三晶体管的控制端为所述位线选择电路的第二端口，所述第三晶体管的第一端为所述位线选择电路的第三端口，所述第三晶体管的第二端为所述位线选择电路的第一端口。
可选地，所述第三晶体管包括NMOS管，所述第三晶体管的控制端为所述第三晶体管的栅极，所述第三晶体管的第一端为所述第三晶体管的漏极，所述第三晶体管的第二端为所述第三晶体管的源极。
可选地，还包括参考电压生成电路，所述参考电压生成电路的输出端与所述第二晶体管的控制端相连接。
可选地，所述参考电压生成电路包括：
电流源，所述电流源的输入端与所述电源电压相连接；
第四晶体管，所述第四晶体管包括控制端、第一端及第二端；所述第四晶体管的控制端与所述第四晶体管的第一端及所述电流源的输出端均相连接后共同作为所述参考电压生成电路的输出端；
第五晶体管，所述第五晶体管包括控制端、第一端及第二端；所述第五晶体管的控制端与所述第五晶体管的第一端均与所述第四晶体管的第二端相连接，所述第五晶体管的第二端接地；
第六晶体管，所述第六晶体管包括控制端、第一端及第二端；所述第六晶体管的控制端连接使能信号，所述第六晶体管的第一端与所述第五晶体管的第二端相连接，所述第六晶体管的第二端接地。
可选地，所述第四晶体管为NMOS管，所述第四晶体管的控制端为所述第四晶体管的栅极，所述第四晶体管的第一端为所述第四晶体管的漏极，所述第四晶体管的第二端为所述第四晶体管的源极；所述第五晶体管为NMOS管，所述第五晶体管的控制端为所述第五晶体管的栅极，所述第五晶体管的第一端为所述第五晶体管的漏极，所述第五晶体管的第二端为所述第五晶体管的源极；所述第六晶体管为NMOS管，所述第六晶体管的控制端为所述第六晶体管的栅极，所述第六晶体管的第一端为所述第六晶体管的漏极，所述第六晶体管的第二端为所述第六晶体管的源极。
如上所述，本发明的控制ROM位线充电电压的电路，具有以下有益效果：本发明的控制ROM位线充电电压的电路中，通过设置钳位电路，可以将位线的预充电压钳位至预设电压，位线的预充电压不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。
附图说明
图1为本发明实施例一中提供的控制ROM位线充电电压的电路的电路图。
图2为本发明实施例二中提供的控制ROM位线充电电压的电路中的参考电压生成电路的电路图。
标号说明：101、第一ROM存储单元；102、第二ROM存储单元；11、钳位电路；12、位线选择电路；13、电流源。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本发明的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本发明的精神和范围的其他技术方案。
本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。
掩膜编程ROM因成本低，性能稳定被广泛应用于各种集成电路中。随着芯片集成度的提高，市场对储存电路的要求多且严苛，不但要求储存量大，面积小，超低功耗低，还需要电路工作在如2.6伏至5.5伏大跨度电源电压范围下等等，其中低功耗是所有电路都需要重点关注重视的方面，这就要求设计师在设计电路时就需要考虑如何降低功耗的问题。
控制ROM位线充电电压的电路在工作时，都是将位线电压预充至某个电压值，为了满足高电源电压、不同温度、不同制程等因素，为了输出电路的放大器判断及减少误差，大部分都会将位线预充至电源电压的一半及以上，这样ROM位线的预充电压值随电源电压的变化而大幅变化很大，同时功耗及ROM访问速度也会变化很大。因ROM读取数据结构简单，每次读取数据的时候都需要对位线进行充电，读取完数据后就将位线上的电荷通过电源地泄放掉。如果ROM储存数据量大，每读一个数据位都需要将位线电压预充至一个很高的电压（大于二分之一电源电压），如果电源电压很高，这样就不经意间浪费了不少功耗跟访问速度。
实施例一
请参阅图1所示，本发明提供一种控制ROM位线充电电压的电路，所述控制ROM位线充电电压的电路包括：
ROM存储阵列，所述ROM存储阵列包括第一ROM存储单元101及第二ROM存储单元102；
位线选择电路12，所述位线选择电路12可以包括第一端口、第二端口和第三端口；
位线bl，所述位线bl与所述第一端口、所述第一ROM存储单元101及所述第二ROM存储单元102均相连接；
选择位线blsel，所述选择位线blsel与所述第二端口相连接；
钳位电路11，所述钳位电路11与所述第三端口相连接，用于将所述位线bl的预充电压钳位至预设电压。
本发明的控制ROM位线充电电压的电路中，通过设置所述钳位电路11，可以将所述位线bl的预充电压钳位至预设电压，所述位线bl的预充电压不会随着电源电压的变化而大幅变化，从而极大地降低了功耗。
作为示例，所述第一ROM存储单元101与所述第二ROM存储单元102均包括由下至上依次叠置的第一金属层、介质层及第二金属层；其中，所述第一ROM存储单元101中的第一金属层与第二金属层由介质层绝缘隔离，二者并不电连接；所述第二ROM存储单元102中的介质层内形成有导电插塞，所述第二ROM存储单元102中的第一金属层与第二金属层经由所述导电插塞实现电连接。
实施例二
请继续参阅图1，所述控制ROM位线充电电压的电路还可以包括：
第一行选择开关管NM11，所述第一行选择开关管NM11包括控制端、第一端及第二端；所述第一行选择开关管NM11的第一端与所述第一ROM存储单元101相连接；所述第一行选择开关管NM11的第二端接地；
第二行选择开关管NM12，所述第二行选择开关管NM12包括控制端、第一端及第二端；所述第二行选择开关管NM12的第一端与所述第二ROM存储单元102相连接；所述第二行选择开关管NM12的第二端接地；
第一字线wl<1>，所述第一字线wl<1>与所述第一行选择开关管NM11的控制端相连接；
第二字线wl<0>，所述第二字线wl<0>与所述第二行选择开关管的控制端相连接。
作为示例，所述第一行选择开关管NM11的数量、所述第二行选择开关管NM12的数量、所述第一字线wl<1>的数量、所述第二字线wl<0>的数量、所述第一ROM存储单元101与所述第二ROM存储单元102的数量均为多个，所述第一行选择开关管NM11的控制端与所述第一字线wl<1>一一对应连接，且所述第一行选择开关管NM11与所述第一ROM存储单元101一一对应连接；所述第二行选择开关管NM12的控制端与所述第二字线wl<0>一一对应连接，且所述第二行选择开关管NM12与所述第二ROM存储单元102一一对应连接。
作为示例，所述钳位电路11还可以包括：
第一晶体管PM10，所述第一晶体管PM10包括控制端、第一端及第二端；所述第一晶体管PM10的控制端与接地电压VSS相连接；所述第一晶体管PM10的第一端与电源电压VDD相连接；
第二晶体管NM10，所述第二晶体管NM10包括控制端、第一端及第二端；所述第二晶体管NM10的控制端与参考电压Vref相连接；所述第二晶体管NM10的第一端与所述第一晶体管PM10的第二端相连接；所述第二晶体管NM10的第二端与所述第三端口相连接。
作为示例，所述第一行选择开关管NM11及所述第二行选择开关管NM12包括NMOS管；所述第一行选择开关管NM11的控制端为所述第一行选择开关管NM11的栅极，所述第一行选择开关管NM11的第一端为所述第一行选择开关管NM11的漏极，所述第一行选择开关管NM11的第二端为所述第一行选择开关管NM11的源极；所述第二行选择开关管NM12的控制端为所述第二行选择开关管NM12的栅极，所述第二行选择开关管NM12的第一端为所述第二行选择开关管NM12的漏极，所述第二行选择开关管NM12的第二端为所述第二行选择开关管NM12的源极；所述第一晶体管PM10包括PMOS管，所述第一晶体管PM10的控制端为所述第一晶体管PM10的栅极，所述第一晶体管PM10的第一端为所述第一晶体管PM10的源极，所述第一晶体管PM10的第二端为所述第一晶体管PM10的漏极；所述第二晶体管NM10包括NMOS管，所述第二晶体管NM10的控制端为所述第二晶体管NM10的栅极，所述第二晶体管NM10的第一端为所述第二晶体管NM10的漏极，所述第二晶体管NM10的第二端为所述第二晶体管NM10的源极。
作为示例，所述位线选择电路12可以包括第三晶体管，所述第三晶体管包括控制端、第一端及第二端；所述第三晶体管的控制端为所述位线选择电路12的第二端口，所述第三晶体管的第一端为所述位线选择电路12的第三端口，所述第三晶体管的第二端为所述位线选择电路12的第一端口。
作为示例，所述第三晶体管包括NMOS管，所述第三晶体管的控制端为所述第三晶体管的栅极，所述第三晶体管的第一端为所述第三晶体管的漏极，所述第三晶体管的第二端为所述第三晶体管的源极。
作为示例，所述控制ROM位线充电电压的电路还可以包括参考电压生成电路，所述参考电压生成电路的输出端与所述第二晶体管NM10的控制端相连接。
作为示例，请参阅图2，所述参考电压生成电路可以包括：
电流源13，所述电流源13的输入端与所述电源电压VDD相连接；
第四晶体管NM13，所述第四晶体管NM13包括控制端、第一端及第二端；所述第四晶体管NM13的控制端与所述第四晶体管NM13的第一端及所述电流源13的输出端均相连接后共同作为所述参考电压生成电路的输出端；
第五晶体管NM14，所述第五晶体管NM14包括控制端、第一端及第二端；所述第五晶体管NM14的控制端与所述第五晶体管NM14的第一端均与所述第四晶体管NM14的第二端相连接；
第六晶体管NM15，所述第六晶体管NM15包括控制端、第一端及第二端；所述第六晶体管NM15的控制端连接使能信号CE，所述第六晶体管NM15的第一端与所述第五晶体管NM14的第二端相连接，所述第六晶体管NM15的第二端接地。
作为示例，所述第四晶体管NM13为NMOS管，所述第四晶体管NM13的控制端为所述第四晶体管NM13的栅极，所述第四晶体管NM13的第一端为所述第四晶体管NM13的漏极，所述第四晶体管NM13的第二端为所述第四晶体管NM13的源极；所述第五晶体管NM14的控制端为所述第五晶体管NM14的栅极，所述第五晶体管NM14的第一端为所述第五晶体管NM14的漏极，所述第五晶体管NM14的第二端为所述第五晶体管NM14的源极；所述第六晶体管NM15为NMOS管，所述第六晶体管NM15的控制端为所述第六晶体管NM15的栅极，所述第六晶体管NM15的第一端为所述第六晶体管NM15的漏极，所述第六晶体管NM15的第二端为所述第六晶体管NM15的源极。
本发明的控制ROM位线充电电压的电路中，利用所述第二晶体管NM10，所述第二晶体管NM10栅极接所述参考电压Vref，利用所述第二晶体管NM10的栅源电压VGS钳位住所述位线选择电路12的第三端口（即对应prebl节点）的预充电压；为了方便估算，在此我们暂时忽略所述晶体管NM10、NM13、NM14的沟道长度调制系数λ及体效应的影响。所述参考电压Vref由如图2中所示的参考电压生成电路产生，具体由两个NMOS管自偏置产生。由如下公式1至公式4可知，本发明的控制ROM位线充电电压的电路中，位线bl的预充电压（即节点prebl的电压）就是器件阈值电压加上一定电压裕量的数值：
公式1
公式2
公式3
公式4
其中，公式1中的ID为所述第二晶体管NM10的漏极电流，VGS为所述第二晶体管NM10的的栅源电压，VTH为所述第二晶体管NM10的阈值电压，λ为所述第二晶体管NM10的沟道长度调制系数，VDS为所述第二晶体管NM10的漏源电压。公式2中的μn为电子迁移率，COX为所述第二晶体管NM10中的栅氧化层的电容，W为所述第二晶体管NM10的沟道宽度，L为所述第二晶体管NM10的沟道长度，εOX为所述第二晶体管NM10中的栅氧化层的介电常数，tOX为所述第二晶体管NM10中的栅氧化层的厚度。公式4中的Iref为参考电流，I近似等于ID；K’及K’’均近似等于K。
由公式4可知，节点prebl的电压随所述第二晶体管NM10的工艺支撑的变化而大幅变化，而不会随着电源电压大幅度的变化，从而极大地降低了ROM的功耗，并加快ROM访问速度。本发明提供的所述控制ROM位线充电电压的电路，使所述控制ROM位线充电电压的电路中的位线预充电压维持在所述第二晶体管NM10的阈值电压加上一定电压裕量的数值，达到工艺跟随不需要强跟随电源电压的变化而大幅变化，就可极大地减小ROM的功耗加快ROM的访问速度的目的。
本发明的控制ROM位线充电电压的电路的工作原理可以包括如下步骤：
1、产生参考电压Vref：将所述使能信号CE置高，利用一个如图2中所述的电流源13（可以提供大约9.6μA的电流，此电流可以根据实际电路负载大小进行调整）与两个反接法的NMOS管（第四晶体管NM13和第五晶体管NM14，此二个晶体管尺寸与NM10尺寸相同）串联，形成所述参考电压Vref，根据公式4可知，此电压大约为2倍的第二晶体管NM10的阈值电压。不用产生所述参考电压Vref时，可将所述使能信号CE置零，节约功耗。
2、如图1所示，所述第一ROM存储单元101及所述第二ROM存储单元102分别用第一行选择开关管NM11及第二行选择控制开关管NM12的接法分别表示所述第一ROM存储单元101中存有“1”数据，所述第二ROM存储单元102中存有“0”数据。首先ROM在读取数据时会预先对选中的ROM存储单元进行充电，一段时间后（所述ROM存储单元将节点prebl节点的预充电荷泄放到足够低状态时所需时间）通过读取prebl节点的信号状态来判断所述ROM存储单元中存储的数据。
若地址位寻址到信号wl<1>，wl<1>置高，所述第一行选择开关管NM11导通，若此时与所述第一行选择开关管NM11连接的所述第一ROM存储单元101中存储位为“1”的信息，所述第一行选择开关管NM11的漏端与位线bl处于断开状态，则第一行选择开关管NM11不能泄放掉位线bl预充电时的电荷，节点prebl处的信号为高电平，则读出的数据为“1”。
反之，若地址位寻址到信号wl<0>，wl<0>置高，所述第二行选择开关管NM12导通，若此时与所述第二行选择开关管NM12连接的所述第二ROM存储单元102中存储位为“0”的信息，所述第二行选择开关管NM12的漏端与位线bl处于连接状态，则第二行选择开关管NM12能将bl预充电时的电荷泄放掉，节点prebl处的信号变成低电平，则读出的数据为“0”。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (7)

1.一种控制ROM位线充电电压的电路，其特征在于，包括：
ROM存储阵列，包括第一ROM存储单元及第二ROM存储单元；
位线选择电路，包括第一端口、第二端口和第三端口；
位线，与所述第一端口、所述第一ROM存储单元及所述第二ROM存储单元均相连接；
选择位线，与所述第二端口相连接；
钳位电路，与所述第三端口相连接，用于将所述位线的预充电压钳位至预设电压；所述钳位电路包括：第一晶体管，所述第一晶体管包括控制端、第一端及第二端；所述第一晶体管的控制端与接地电压相连接；所述第一晶体管的第一端与电源电压相连接；第二晶体管，所述第二晶体管包括控制端、第一端及第二端；所述第二晶体管的控制端与参考电压相连接；所述第二晶体管的第一端与所述第一晶体管的第二端相连接；所述第二晶体管的第二端与所述第三端口相连接；
参考电压生成电路，所述参考电压生成电路的输出端与所述第二晶体管的控制端相连接；所述参考电压生成电路包括：电流源，所述电流源的输入端与所述电源电压相连接；第四晶体管，所述第四晶体管包括控制端、第一端及第二端；所述第四晶体管的控制端与所述第四晶体管的第一端及所述电流源的输出端均相连接后共同作为所述参考电压生成电路的输出端；第五晶体管，所述第五晶体管包括控制端、第一端及第二端；所述第五晶体管的控制端与所述第五晶体管的第一端均与所述第四晶体管的第二端相连接；第六晶体管，所述第六晶体管包括控制端、第一端及第二端；所述第六晶体管的控制端连接使能信号，所述第六晶体管的第一端与所述第五晶体管的第二端相连接，所述第六晶体管的第二端接地。
2.根据权利要求1所述的控制ROM位线充电电压的电路，其特征在于，还包括：
第一行选择开关管，所述第一行选择开关管包括控制端、第一端及第二端；所述第一行选择开关管的第一端与所述第一ROM存储单元相连接；所述第一行选择开关管的第二端接地；
第二行选择开关管，所述第二行选择开关管包括控制端、第一端及第二端；所述第二行选择开关管的第一端与所述第二ROM存储单元相连接；所述第二行选择开关管的第二端接地；
第一字线，所述第一字线与所述第一行选择开关管的控制端相连接；
第二字线，所述第二字线与所述第二行选择开关管的控制端相连接。
3.根据权利要求2所述的控制ROM位线充电电压的电路，其特征在于，所述第一行选择开关管的数量、所述第二行选择开关管的数量、所述第一字线的数量、所述第二字线的数量、所述第一ROM存储单元与所述第二ROM存储单元的数量均为多个，所述第一行选择开关管的控制端与所述第一字线一一对应连接，且所述第一行选择开关管与所述第一ROM存储单元一一对应连接；所述第二行选择开关管的控制端与所述第二字线一一对应连接，且所述第二行选择开关管与所述第二ROM存储单元一一对应连接。
4.根据权利要求3所述的控制ROM位线充电电压的电路，其特征在于，所述第一行选择开关管及所述第二行选择开关管均包括NMOS管，所述第一行选择开关管的控制端为所述第一行选择开关管的栅极，所述第一行选择开关管的第一端为所述第一行选择开关管的漏极，所述第一行选择开关管的第二端为所述第一行选择开关管的源极；所述第二行选择开关管的控制端为所述第二行选择开关管的栅极，所述第二行选择开关管的第一端为所述第二行选择开关管的漏极，所述第二行选择开关管的第二端为所述第二行选择开关管的源极；所述第一晶体管包括PMOS管，所述第一晶体管的控制端为所述第一晶体管的栅极，所述第一晶体管的第一端为所述第一晶体管的源极，所述第一晶体管的第二端为所述第一晶体管的漏极；所述第二晶体管包括NMOS管，所述第二晶体管的控制端为所述第二晶体管的栅极，所述第二晶体管的第一端为所述第二晶体管的漏极，所述第二晶体管的第二端为所述第二晶体管的源极。
5.根据权利要求3所述的控制ROM位线充电电压的电路，其特征在于，所述位线选择电路包括第三晶体管，所述第三晶体管包括控制端、第一端及第二端；所述第三晶体管的控制端为所述位线选择电路的第二端口，所述第三晶体管的第一端为所述位线选择电路的第三端口，所述第三晶体管的第二端为所述位线选择电路的第一端口。
6.根据权利要求5所述的控制ROM位线充电电压的电路，其特征在于，所述第三晶体管包括NMOS管，所述第三晶体管的控制端为所述第三晶体管的栅极，所述第三晶体管的第一端为所述第三晶体管的漏极，所述第三晶体管的第二端为所述第三晶体管的源极。
7.根据权利要求1所述的控制ROM位线充电电压的电路，其特征在于，所述第四晶体管为NMOS管，所述第四晶体管的控制端为所述第四晶体管的栅极，所述第四晶体管的第一端为所述第四晶体管的漏极，所述第四晶体管的第二端为所述第四晶体管的源极；所述第五晶体管为NMOS管，所述第五晶体管的控制端为所述第五晶体管的栅极，所述第五晶体管的第一端为所述第五晶体管的漏极，所述第五晶体管的第二端为所述第五晶体管的源极；所述第六晶体管为NMOS管，所述第六晶体管的控制端为所述第六晶体管的栅极，所述第六晶体管的第一端为所述第六晶体管的漏极，所述第六晶体管的第二端为所述第六晶体管的源极。
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