CN1828764A - 具有低功率预充电位线的存储器阵列 - Google Patents
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- 239000004020 conductor Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 14
- 230000000694 effects Effects 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 8
- 230000008859 change Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 6
- 238000012163 sequencing technique Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 240000000233 Melia azedarach Species 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 238000011895 specific detection Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Abstract
本发明提供一种具有一特殊行的存储器单元与一参考位线的集成电路存储器阵列，其中参考位线作为供阵列中的位线的共享预充电与箝位控制的参考。多个箝位晶体管是连接至阵列中各条位线，并适合于避免各条位线的电压超过一目标电平。一比较器具有连接至参考位线的一输入与连接至多个条位线的这些箝位晶体管的一输出。比较器产生一偏压，其在参考位线具有低于目标电平的电压时以一第一偏压电平导通箝位晶体管，并在参考位线具有靠近目标电平的电压时以低于第一偏压电平的一第二偏压电平导通箝位晶体管。
Description
技术领域
本发明涉及一种集成电路存储器装置，且特别涉及在这种存储器装置中的感测电路。
背景技术
集成电路存储器装置是逐渐变小型化与变快速化。在存储器装置上的尺寸与速度的一项限制起源于用来作预充电的电路以及在准备来自阵列的感测数据的偏压位线。为这些目的所使用的典型构造是显示于美国专利第6,219,290号，发明名称为「存储器单元感测放大器(MEMORY CELL SENSEAMPLIFIER)」，发明人为Chang等人；美国专利第6,498,751号，发明名称为「供非易失性存储器使用的快速感测放大器(FAST SENSE AMPLIFIER FORNONVOLATILE MEMORIES)，发明人为Ordonez等人；以及美国专利第6,392,447号，发明名称为「具有改良的灵敏度的感测放大器(SENSE AMPLIFIER WITHIMPROVED SENSITIVITY)」，发明人为Rai等人。
图1显示使用于现有技术存储器装置的基本偏压构造。这些存储器装置包含多个感测放大器，例如感测放大器22、23、24与25。在所显示的系统中，感测放大器22具有连接至位线BL0的一第一输入及连接至线26上的一参考电压的一第二输入。感测放大器23具有连接至位线BL1的一第一输入及连接至线27上的一参考电压的一第二输入。感测放大器24具有连接至位线BL2的一第一输入及连接至线28上的一参考电压的一第二输入。感测放大器25具有连接至位线BL127的一第一输入及连接至线29上的一参考电压的一第二输入。如所显示的，设置有一些感测放大器，例如8个、16个、32个、64个、所显示的128个或更多个，其是用以感测来自一存储器阵列的一些并列数据位。译码电路(未显示)是用以从典型的集成电路存储器装置的数千行的存储器单元之间选择多个行的存储器单元，用以响应于寻址处理而连接至位线。在图1中，所显示的存储器单元30是连接至位线BL0，所显示的存储器单元31是连接至位线BL1，所显示的存储器单元32是连接至位线BL2，而所显示的存储器单元33是连接至位线BL127。一电容CBL是显示在图中，其表示在位线BL0上到达在存储器阵列中的一选定行的一选定存储器单元的路径的总位线电容。在位线VBL上的电压是藉由以经由负载晶体管14-17的电流来充电位线电容CBL所建立。
每一条位线BL0，BL1，BL2，...BL127包含一偏压构造，用以在准备感测时对位线施以偏压。在所显示的实施例的供位线BL0使用的偏压构造包含一箝位晶体管10与一负载晶体管14。箝位晶体管11和负载晶体管15是与位线BL1连接。箝位晶体管12和负载晶体管16是与位线BL2连接。箝位晶体管13和负载晶体管17是与位线BL127连接。在所显示的实施例的负载晶体管14-17包含各自的n-通道MOS晶体管，其栅极与漏极连接至一供应电位VDD，而其源极连接至各条位线的一感测节点(在感测放大器输入端标示为VCELL)。箝位晶体管10-13包含各自的n-通道MOS晶体管，其漏极连接至感测节点(VCELL)，其源极连接至在阵列中经由译码电路而连接至选定存储器单元的导体，且其栅极连接至各个反馈反相器18-21的输出。至反馈反相器18-21的输入是连接至箝位晶体管10-13的源极，并连接至在阵列中经由译码电路而连接至选定存储器单元的导体。
在运作时，负载晶体管与箝位晶体管将感测节点维持在一个被设计成能匹配感测放大器运作并允许快速感测的电平。因此，感测节点是维持在一个通常正好在参考电压(在感测放大器输入端标示为VREF)之上的电平。请参考位线BL0，当位于箝位晶体管10的源极的位线BL0上的电压VBL达到一个在反馈反相器18的触发点的电平时，反馈反相器18的输出开始下降并开始断开箝位晶体管10，这会减少电流流动并倾向于允许箝位晶体管10的源极的电压停止上升或下降。一项平衡条件是藉由此种动态反馈而建立在位线BL0上，且一小电流会通过负载晶体管14。在感测节点VCELL的电压落在目标电平，且位线是准备好感测。在间隔允许感测节点的电压落于目标电平之后，存储器单元是藉由施加一字符线电位至存储器单元的栅极(譬如至一选定位线)而被存取以供感测。如果存储器单元响应于施加在其栅极上的电压而导通，则感测节点上的电压将降低至参考电压VREF以下。另一方面，如果存储器单元响应于施加在其栅极上的电压而不导通或切断，则于感测节点上的电压将不会降低。感测放大器决定感测节点上的电压是如何表现并产生指示储存在存储器单元的数据的数值的一输出信号。
在现有技术中所熟知的替代实施例中，如图2所示，动态反馈反相器是被一单纯的偏压VBIAS置换。因此，显示在图2的实施例包含负载晶体管40与箝位晶体管41，其是以类似图1的负载晶体管14与箝位晶体管10的方式配置。偏压VBIAS是由一参考电压电路产生，并被施加至箝位晶体管41的栅极。箝位晶体管41的源极是经由译码电路(未显示)而连接至一选定存储器单元。位线电容是以如上所述对于图1的电容器CBL表示。在负载晶体管40与箝位晶体管41之间的感测节点是连接至一感测放大器42。在图2的电路是以类似于上述关于图1的方式运作，而没有动态反馈。当位线的电压VBL达到低于偏压VBIAS的横越过箝位晶体管41的大约一临限电压降(Threshold voltagedrop)的电平时，箝位晶体管41就开始断开并减少电流流动。动态平衡是是利用落在一目标值的感测节点VCELL的电压而达成。在此时点，预充电步骤完成，且位线是准备好感测。在存取一存储器单元之时，单元数据影响节点VCELL的电压，导致其快速移动至一高单元临限值VCELL_HVT或至一低单元临限值VCELL_LVT。被施加至感测放大器42的参考电压VREF是设定在大约在VCELL_HVT与VCELL_LVT的中间的数值。在感测放大器42的VCELL与VREF的目标值之间的裕度是大到足以覆盖噪声影响，但尽可能小以供快速感测。
使感测节点的电压落在其目标电平所需要的时间会限制这种感测系统的速度。因此，已提供如图3所示的预充电技术，其在提高位线电压VBL的过程期间施加较高的电流以于感测节点建立目标电平。在图3的现有技术的实施例中，一位线是藉由未显示的译码电路而连接至一选定存储器单元53。位线的箝位晶体管51是连接至感测节点VCELL。一负载50(例如显示是图1与图2的二极管接法的晶体管，但是亦可以设置其它型式的负载)是连接在感测节点VCELL与一供应电位VDD之间。感测放大器52是连接至感测节点VCELL与一参考电压VREF，如上所述。箝位晶体管51的栅极是连接至偏压VBIAS，类似参考图2所作的说明。在一替代系统中，如图1所示连接的一动态反馈反相器是用以偏压箝位晶体管51的栅极。额外预充电电流是经由晶体管54与晶体管55而提供。晶体管54是为n-通道MOS晶体管，其源极连接至箝位晶体管51的源极，且其栅极连接至箝位晶体管51的栅极，俾能使其接收相同的偏压VBIAS(或反馈反相器的相同输出)。晶体管55是p-通道MOS晶体管，其漏极连接至晶体管54的漏极，其源极连接至一预充电电源电压，虽然不是必要的，但是此预充电电源电压通常是与负载电源电压VDD相同的电源电压。晶体管55的栅极是由一逻辑信号PRE所控制，其在位于一低电平时可将预充电致能，所采用的方法是利用因而是很小的横越过晶体管55的压降而导通晶体管55成为饱和状态。晶体管54是为具有高于箝位晶体管51的临限电压的临限电压的晶体管。较高临限值是譬如藉由使晶体管54具有较狭长的通道区而达成。因此，在预充电间隔期间，提供了经由负载50与晶体管55两者的数条预充电路径。当位线VBL上的电压为低值时，晶体管54与51将是导通。当位线VBL上的电压趋近于VBIAS(低于晶体管54的临限值，包含本体效应)，晶体管54将因其较高的临限电压而第一个断开，并禁能经由晶体管55的预充电路径。动态平衡将如上所述地在负载50与箝位晶体管51之间被达成，藉以使感测节点落在目标电平。因为经由晶体管55的路径是在预充电运作的第一部分期间致能，所以更多电流会被施加至充电位线电容CBL，且位线VBL上的电压会更快速地上升。因此，落于目标电压上的感测系统会更加快速。利用较短的预充电间隔，可达成快速的感测。
虽然在存储器装置方面已经成功地应用这些现有技术，但是当存储器存取速度增加时，部件尺寸会减少，且需要部署更复杂的与更高度并列的感测构造，在每个位线对于复杂偏压构造的需求变成集成电路存储器的尺寸与成本的限制因子。因此需要提供在集成电路上占据较少空间、运作较快与消耗较少功率的感测系统。
发明内容
所说明的一种集成电路存储器装置包含一个存储器单元阵列，其具有特殊行的存储器单元与连接至此特殊行的一参考位线，其中参考位线作为供阵列中的多个位线的一共享箝位控制偏压使用的参考。说明在此的一实施例的存储器装置包含具有多个行与列的一存储器单元阵列。多个条位线是连接至阵列中的多个行，而多个条字符线是连接至阵列中的多个列。特殊行的存储器单元与参考位线是包含在装置上以作为存储器阵列的一部分，或作为邻接存储器阵列的一部件。箝位晶体管是连接至多个条位线中的各条位线，并适合于避免各条位线的电压超过一目标电平。亦提供有例如比较器的一检测器，其具有连接至参考位线的一输入以及连接至多个条位线的箝位晶体管的一输出。
在一个所说明的实施例中，检测器在其输出产生一偏压，该偏压在参考位线具有低于目标电平的电压时以一第一偏压电平导通箝位晶体管，并在参考位线具有靠近目标电平的一电压时以低于第一偏压电平的一第二偏压电平。依此方式，箝位晶体管在第一部分的预充电循环期间接收较高电压并传导更多电流以增加预充电位线的速度。当参考位线的电压靠近目标电平时，检测器将偏压切换至一较低电平，箝位晶体管是在此较低电平维持在一箝位条件，且动态平衡可被达成以准备位线以供感测用
在说明于此的技术的一实施例中的参考位线是配置成：藉由譬如在结构上匹配阵列中的位线，俾能使在参考位线的预充电期间的电压改变匹配正被存取以供感测用的阵列中的位线的电压改变，来仿真在阵列中的位线的时序(Timing)。在一例子中，参考位线所连接至的特殊行的存储器单元包含相同数目的存储器单元以作为阵列中的一行存储器单元。
所说明的一实施例是包含参考位线的一参考箝位晶体管以及参考位线的一参考负载晶体管。参考箝位晶体管与参考负载晶体管是配置成与阵列中的位线的对应的箝位晶体管和负载晶体管相匹配，俾能使参考位线的电压在经由参考箝位晶体管的预充电期间本质上以与为了预充电与箝位的时序的目的所作的阵列中的位线的电压改变速率相同的改变速率改变。
依据上述的本实施例的一种适合与存储器阵列的多个条位线一起使用的感测放大器，是包含一空单元(Dummy Cell)或一个配置成仿真在阵列中的存储器单元的电压临限值作用情形的空单元阵列。空单元是用以产生一参考电压以供感测放大器使用，感测放大器跟踪由于温度改变等等所产生的阵列中的存储器单元的临限电压的改变。
一般而言，本发明亦说明用以感测一存储器装置中的数据的方法，在此的存储器装置包含一个含有多个行与列的存储器单元阵列，多个条位线连接至阵列的多个行，而多个条字符线连接至阵列中的多个列。此方法包含以一特殊行的存储器单元与一条连接至特殊行的存储器单元的参考位线来仿真多个条位线中的位线的时序。利用响应于一偏压的箝位晶体管，在多个条位线中的各条位线的节点被箝位成靠近一目标电平。此偏压是基于参考位线的时序而产生。在一实施例中，当参考位线具有低于目标电平的电压时，此偏压具有一第一偏压电平；当参考位线具有靠近目标电平的电压时，此偏压具有低于第一偏压电平的一第二偏压电平。
依据说明在此的技术，一特殊参考位线是与一比较器或其它型式的检测器连接，以产生供一存储器单元阵列中的数条位线使用的一箝位偏压。单一检测器是被利用以取代多数个动态反馈反相器，如参考图1所作的说明，这减少了在感测系统中的电流消耗并缩小布局面积。又，这些优点是与在所揭露技术的实施例中的快速预充电一起提供，藉由比较器的输出所产生的双偏压而提供，在此的第一偏压是用来启动流经箝位晶体管的较高电流来改善预充电的速度，而第二偏压是为一箝位偏压使用以建立供感测用的动态平衡。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
附图说明
图1显示一种现有技术的基于动态反相器反馈的感测电路。
图2显示一种现有技术的基于静态偏压电压箝位的感测电路。
图3显示一种现有技术的感测电路，其包含一个伴随电压箝位的快速预充电电路。
图4显示一种包含特殊位线与共享箝位偏压的感测电路。
图5显示一种包含特殊位线、共享箝位偏压与快速预充电切换的感测电路。
图6是为一种包含说明在此的技术的集成电路存储器装置的简化方块图。
附图符号说明
BL0-BL127-位线；N1-N2-箝位晶体管；10-13-箝位晶体管；
14-17-负载晶体管；18-21-反馈反相器；22-25-感测放大器；
26-29-线；54-55-晶体管；30-存储器单元；31-33-存储器单元；
40-负载晶体管；41-箝位晶体管；42-感测放大器；50-负载；
51-箝位晶体管；52-感测放大器；53-储器单元；100-102-存储器单元；
103-105-箝位晶体管；106-108-负载晶体管；109-111-感测放大器；
120-比较器；121-存储器单元；122-箝位晶体管；123-负载晶体管；
200-202-储器单元；203-205-箝位晶体管；206-208-负载；
209-211-预充电晶体管；220-比较器；221-存储器单元；
223-234-负载；225-预充电晶体管；226-检测器；600-存储器阵列；
601-页/列译码器；602-特殊行；603-行译码器；604-位线导体；
605-总线；606-感测放大器与数据输入构造；608-电压源；
609-状态机器；611-数据输入线；612-数据输出线；613-电路；
614-参考位线导体；623-箝位/偏压构造；624-电路；
633-预充电构造；634-电路640-参考空单元。
具体实施方式
以下参见图4至图6提供本发明的实施例的详细说明。
图4显示包含一参考位线DMBL(空位线)与供高速度与低功率预充电用的共享偏压电路的感测电路。一存储器阵列是以存储器单元100-102表示，在一存储器单元阵列中可找出各行，并选定用以藉由未显示的译码电路连接至位线。所显示的电容器符号CBL是与每一条位线相关。电容器符号CBL表示用以接达至一选定单元的总位线电容。在所显示的实施例中，在存储器单元阵列中有N条位线，标示为BL0，BL1，...BLN。箝位晶体管103-105与负载晶体管106-108是包含在各条位线BL0-BLN上，并以完全相同于所显示的实施例的方式配置。箝位晶体管103作为位线BL0上的一箝位电路。在本实施例中，箝位晶体管103是n-通道MOS晶体管，其源极连接至一导体，该导体因而经由译码电路连接至选定存储器单元，其漏极连接至一感测节点VCELL，而其栅极连接至一偏压节点VBIAS。负载晶体管106作为位线BL0上的负载。负载晶体管是为n-信道MOS晶体管，其漏极与栅极连接至供应电位VDD，而其源极连接至感测节点VCELL。位线BL1上的箝位晶体管104与负载晶体管107是以同样的方式配置。同样地，位线BLN上的箝位晶体管105与负载晶体管108亦以同样的方式配置。如所显示的，箝位晶体管103-105它们的栅极连接至在施加偏压VBIAS的一比较器120的输出的一共通节点。
位线BL0上的感测节点VCELL是连接至感测放大器109。同样地，位线BL1上的感测节点VCELL是连接至感测放大器110。位线BLN上的感测节点VCELL是连接至感测放大器111。每一个感测放大器109-111包含连接至一参考电压VREF的一第二输入。感测放大器109-111提供输出数据DOUT，其表示储存在各个选定存储器单元100-102的数据。
参考位线DMBL是配置成仿真阵列中的位线BL0-BLN的时序作用情形。在所显示的本实施例中，参考位线DMBL是藉由未显示的译码电路连接至特殊行的存储器单元，类似于阵列中的位线BL0-BLN上的连接方式。在特殊行中的一选定存储器单元121是显示在图中，表示连接至参考位线DMBL的特殊行的存储器单元的构造与阵列中的数行存储器单元的构造相匹配。同样地，所显示的电容器符号CDMBL是表示到达参考位线DMBL上的选定存储器单元121的路径的电容。一箝位晶体管122与一负载晶体管123是包含于参考位线DMBL上。箝位晶体管122是为n-通道MOS晶体管，其源极连接至参考位线的一导体，该导体因而经由译码电路、或与负责阵列中的位线的负载对阵列中的译码电路相关的其它构造而连接至选定存储器单元121。箝位晶体管122的漏极是连接至一参考感测节点VDM，而其栅极是连接至偏压节点VBIAS。在参考位线DMBL上的负载晶体管106是为n-通道MOS晶体管，其漏极与栅极是连接至供应电位VDD，而其源极连接至参考感测节点VDM。在一个实施例中的参考感测节点VDM是连接至一空感测放大器(未显示)，或具有类似阵列中的位线的实际感测放大器的负载的其它构造，俾能使参考位线的作用情形仿真实际位线的作用情形，以达成提供说明于此的箝位与预充电控制的目的。
比较器120具有连接至一参考电压VDET的一第一输入(负极性)与连接至参考位线的箝位晶体管122的源极的一第二输入(正极性)。例如电位VDD的一第一供应电位以及低于第一供应电位并接近位线的一目标预充电电压的一第二供应电位VB是被施加至比较器120。举例而言，在一个实施例中，VDD大约是3伏特，而VB大约是2.3伏特。比较器120的输出是为偏压VBIAS，其在参考位线电压低于参考电压VDET时具有接近供应电位VDD的电平，并在参考位线的电压高于参考电压VDET时具有靠近第二供应电位VB的电平。在所显示的实施例中，电压VDET是被设定于大约VB减去箝位晶体管122的临限值的电平。依此方式，当参考位线的电压趋近于VB减去箝位晶体管122的临限值时，参考位线达到平衡且感测节点VDM上的电压达到稳定。同样地，电压VBIAS是被施加至在阵列中的所有的位线BL0-BLN上的箝位晶体管103-105的栅极。紧接着在比较器120将电压VBIAS从供应电位VDD切换至供应电位VB之后，在阵列中的预充电循环完成，且在阵列中的位线BL0-BLN是准备好感测。在存取一存储器单元之时，单元数据影响节点VCELL的电压，导致其快速朝向一高单元临限值VCELL_HVT移动或朝向一低单元临限值VCELL_LVT移动。施加至感测放大器109、110、111的参考电压VREF是被设定成大约在VCELL_HVT与VCELL_LVT中间的数值。在感测放大器109、110、111的VCELL与VREF上的目标值之间的裕度是大到足以覆盖噪声影响，但是要尽可能小以供快速感测用。
图5显示感测电路的另一种实施例，其包含一参考位线DMBL(空位线)与供高速与低功率预充电用的共享偏压电路。图5的感测电路是适合比图4来得较高速的运作，适合于大量的位线。一存储器阵列是以存储器单元200-202表示，并可在存储器单元阵列的各行找出。选定存储器单元是被选定，用以藉由未显示的译码电路而连接至位线BL0-BL127。所显示是电容器符号CBL0-CBL127是与每一条位线相关。电容器符号CBLX表示用以接达至一选定单元的总位线电容。在所显示的实施例中，有N＝128条位线，在存储器单元阵列中标示为BL0，BL1，...BL127。箝位晶体管203-205与负载206-208是包含在各条位线BL0-BL127上，并在所显示的实施例中以完全相同的方式配置。因此，箝位晶体管203作为位线BL0上的一箝位电路。箝位晶体管203是为n-通道MOS晶体管，其源极连接至一导体，该导体因而经由译码电路连接至选定存储器单元，箝位晶体管203的漏极连接至一感测节点SA，且箝位晶体管203的栅极连接至一偏压节点VBIAS。感测节点SA是依据所应用的特定感测技术而连接至感测放大器，该感测技术包含譬如上述参考其它图所作说明的方式。位线BL0上的负载206可以是如上所述的n-通道MOS晶体管，或其它负载电路。位线BL1上的箝位晶体管204与负载207是以同样的方式配置。同样地，位线BL127上的箝位晶体管205与负载208亦以同样的方式配置。如所显示的，箝位晶体管203-205它们的栅极连接至在施加偏压VBIAS的一比较器220的输出的一共通节点。
在图5的本实施例中，预充电晶体管209、210、211是连接至各条位线BL0、BL1、BL127。预充电晶体管209-211作为各条位线的预充电电路，而在所显示的实施例的预充电晶体管209-211包含p-通道MOS晶体管，其源极连接至一预充电供应源，例如供应电位VDD或其它适当的预充电供应电位，其漏极连接至各条位线BL0-BL127上的感测节点SA或其它适当的节点，而其栅极连接至产生在检测器226的输出的一预充电控制信号PRE。因此，在本实施例中的属于有效低值(Active Low)的控制信号PRE的断定期间，预充电电流是经由预充电晶体管209-211而被施加至位线。又，预充电晶体管209-211是基于响应于参考位线DMBL的共享控制电路而运作。
参考位线DMBL是配置成仿真阵列中的位线BL0-BL127的时序作用情形。在所显示的本实施例中，参考位线DMBL是藉由未显示的译码电路而连接至一特殊行的存储器单元，类似于阵列中的位线BL0-BL127上的连接方式。在特殊行中的一选定存储器单元221是显示在图中，表示连接至参考位线DMBL的特殊行的存储器单元的构造与阵列中的数行存储器单元的构造相匹配。同样地，所显示的电容器符号CDMBL表示到达参考位线DMBL上的一选定存储器单元221的路径的电容。一箝位晶体管N1与一负载223是包含在参考位线DMBL上。箝位晶体管N1是为实质上与阵列中的箝位晶体管203-205相匹配的n-通道MOS晶体管，其源极连接至参考位线中的一导体，该导体因而经由译码电路连接至选定存储器单元221，其漏极连接至一负载223，且其栅极连接至偏压节点VBIAS。参考位线DMBL上的负载223与阵列中的负载206-208相匹配。在一个实施例中，在箝位晶体管N1的漏极的节点是连接至一个未显示的空感测放大器或具有类似于阵列中的位线的实际感测放大器的负载的其它构造，且负载需尽可能匹配，俾能使参考位线的作用情形仿真实际位线的作用情形，用以提供如说明在此的箝位与预充电控制。
一预充电晶体管225是包含在此，其与阵列中的位线BL0-BL127上的预充电晶体管209-211相匹配。供预充电晶体管225与209-211用的控制信号PRE是由检测器226产生。检测器226是连接至一第二箝位晶体管N2，其因而经由一负载224而连接至供应电位VDD。因此，第二箝位晶体管N2具有连接至第一箝位晶体管N1的源极的源极、连接至节点VBIAS的栅极、以及连接至负载224的漏极。第二箝位晶体管N2的漏极是连接至检测器226的输入。当第二箝位晶体管N2的漏极的电压达到检测器临限值时，第二箝位晶体管N2将控制信号PRE从低值状态切换至高值状态，藉以关闭预充电晶体管225与209-211。
比较器220具有连接至一参考电压VDET的一第一输入(负极性)以及连接至参考位线的箝位晶体管N1与N2的源极的一第二输入(正极性)。例如电位VDD的一第一供应电位以及低于第一供应电位并接近位线的一目标预充电电压的一第二供应电位VB是被施加至比较器220。举例而言，在一个实施例中，VDD大约是3伏特，而VB大约是2.3伏特。比较器220的输出是为偏压VBIAS，其在参考位线电压低于参考电压VDET时具有接近供应电位VDD的电平，并在参考位线的电压高于参考电压VDET时具有接近第二供应电位VB的电平。在所显示的实施例中，电压VDET是被设定在大约VB减去箝位晶体管N1的临限值的电平。依此方式，当参考位线的电压趋近于VB减去箝位晶体管N1的临限值时，参考位线达到平衡且感测节点VDM上的电压达到稳定。同样地，电压VBIAS是被施加至在阵列中的所有的位线BL0-BL127上的箝位晶体管203-205的栅极。紧接着在比较器220将电压VBIAS从供应电位VDD切换至供应电位VB之后，在阵列中的预充电循环完成，且在阵列中的位线BL0-BLN是准备好感测。在存取一存储器单元之时，单元数据影响节点SA的电压，导致其快速朝向一高单元临限值VCELL_HVT移动或朝向一低单元临限值VCELL_LVT移动。感测放大器(未显示)是被以例子的方式实施，如上参考图4所作的说明。
除了第二箝位晶体管N2是被配置成能使其具有比在所显示的实施例中的第一箝位晶体管N1略高的临限电压以外，第一箝位晶体管N1与第二箝位晶体管N2是为类似的装置。举例而言，第二箝位晶体管N2具有比第一箝位晶体管N1较狭长的通道区。依此方式，第二箝位晶体管N2将稍微在第一箝位晶体管N1之前断开，导致到达检测器226的输入快速上升，触发检测器226，并藉以断开预充电晶体管。因此，预充电晶体管209-211是在箝位晶体管203-205的动态平衡完成之前断开，而避免过度充电。较快的预充电运作是在预充电循环的初期期间因为由与阵列中的位线的负载并联的预充电晶体管提供的较大电流而达成。
吾人可注意到，在所显示的实施例中的箝位电路与预充电电路是由单一晶体管所制作。虽然其它实施例可能包含特别的电路组件，但是箝位电路与预充电电路的单一晶体管实施例是在功率消耗、尺寸与速度方面是有效率的。
图6是为包含由一参考位线所控制的预充电与箝位电路的集成电路的简化方块图。此集成电路包含一个使用存储器单元来实施的存储器阵列600，存储器单元譬如是浮动栅或电荷陷阱(Charge trapping)非易失性存储器单元、只读存储器单元、或其它型式的存储器单元。一个页/列译码器601是连接至沿着存储器阵列600中的数列配置的多个条字符线。一个行译码器603是连接至沿着存储器阵列600中的数行存储器单元配置的多个条位线导体604。箝位/偏压构造623是以上述方式经由行译码器603与位线导体604而连接至存储器阵列中的数行存储器单元，此方式包含譬如对于图4或图5所作说明的方式。又，预充电构造633是以上述方式经由行译码器603与位线导体604而连接至存储器阵列中的数行的存储器单元，此方式包含譬如对于图5所作说明的方式。一特殊行602的存储器单元是包含在存储器阵列600中。特殊行可被形成与存储器阵列邻接，或在替代实施例中形成在集成电路上。一个参考位线导体614是连接至包含共享控制电路与供阵列中的行译码器电路603用的匹配部件的电路613、包含共享控制电路与匹配部件的电路624、阵列中的箝位/偏压构造623、以及包含共享控制电路与供阵列中的预充电构造633用的匹配部件的电路634。
地址是在总线605上被提供至行译码器603(及电路613)与页/列译码器601。在方块606中的感测放大器与数据输入构造是经由行译码器603、箝位/偏压构造623与预充电构造633而连接至选定存储器单元。多个参考空单元640是包含在集成电路上，并用来产生由方块606中的感测放大器所使用的参考电压，俾能使由方块606中的感测放大器使用的参考电压依循存储器阵列600中的实际存储器单元的临限值作改变。数据是经由数据输入线611而从集成电路上的输入/输出端口提供至方块606中的数据输入构造。数据是经由数据输出线612而从方块606中的感测放大器提供至集成电路上的输入/输出端口。
用以控制阵列600中的存储器单元的读取、程序化与抹除的资源是包含在芯片上。这些资源包含以方块608表示的读取/抹除/可编程电压源以及状态机器609，两者是连接至阵列600、译码器601、603与参与装置运作的集成电路上的其它电路。
电压源(方块608)是使用本项技术领域所熟知的充电泵、电压调节器、分压器等等而以各种不同的实施例实施，用以提供使用于读取、抹除与程序化运作的各种不同的电压电平，包含负电压。
状态机器609支持读取、抹除与程序化运作。状态机器609可使用本项技术领域所熟知的特殊用途逻辑电路来实施。在替代实施例中，控制器包含一泛用处理器，其可能在相同的集成电路上实施，其执行一计算机程序以控制装置的运作。在其它实施例中，可能利用一种特殊用途逻辑电路与泛用处理器的组合来实施状态机器。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所定义者为准。
Claims (22)
1.一种存储器装置，包含：
一存储器单元阵列，其包含多个行与多个列的存储器单元；
多个条位线，其连接至该阵列中的该多个行；
多个条字符线，其连接至该阵列中的该多个列；
一特殊行的存储器单元与连接至该特殊行的这些存储器单元的一参考位线；
多个箝位电路，其连接至这些位线中的各条位线，并适合于避免各条位线的电压超过一目标电平；以及
一检测器，其具有连接至该参考位线的一输入以及连接至这些箝位电路的一输出，该检测器在其输出产生一偏压，该偏压在该参考位线具有低于该目标电平的一电压时以一第一偏压电平导通这些箝位电路，并在该参考位线具有靠近该目标电平的一电压时以一第二偏压电平导通这些箝位电路。
2.如权利要求1所述的存储器装置，其中，这些箝位电路包含一箝位晶体管，其具有连接至该参考位线的一源极、连接成接收该偏压的一栅极、以及经由一负载连接至一供应电位的一漏极。
3.如权利要求1所述的存储器装置，其中，该第二偏压电平是低于该第一偏压电平。
4.如权利要求1所述的存储器装置，其中，该第二偏压电平是低于该第一偏压电平，且该第二偏压电平具有靠近该目标电平加上横越过这些箝位电路的一压降的一偏压电平，其将这些箝位电路维持在一箝位条件。
5.如权利要求1所述的存储器装置，其中，该参考位线是适合于仿真这些位线的时序作用情形。
6.如权利要求1所述的存储器装置，其中，该阵列具有数目为N列的存储器单元，而该特殊行包含数目为N的存储器单元。
7.如权利要求1所述的存储器装置，更包含一组感测放大器，在该组感测放大器中的多个感测放大器包含连接至这些位线中的数条选定位线的各个第一输入，以及连接至多个参考电路的各个第二输入。
8.如权利要求1所述的存储器装置，更包含一组感测放大器，在该组感测放大器中的多个感测放大器包含连接至这些位线中的这些选定位线的各个第一输入，以及连接至多个参考存储器单元的各个第二输入，这些参考存储器单元是适合于仿真该阵列中的这些存储器单元的临限电压的作用情形。
9.如权利要求1所述的存储器装置，其中，该检测器包含一比较器，其具有连接至该参考位线的一节点的一输入，以及连接至一参考电压的另一输入。
10.如权利要求1所述的存储器装置，更包含一参考箝位电路，其包含一参考箝位晶体管，该参考箝位晶体管具有一栅极、连接至该参考位线的一箝位节点的一源极、以及连接至该参考位线的一负载电路的一漏极，该检测器包含一比较器，该比较器具有连接至该参考箝位晶体管的该源极的一输入、连接至一参考电压的另一输入、以及连接至该参考箝位晶体管与之该栅极以及连接至这些箝位电路的一输出。
11.如权利要求1所述的存储器装置，其中，该存储器单元阵列包含多个非易失性存储器单元。
12.一种数据感测方法，用以感测一存储器装置中的数据，该存储器装置包含含有多个行与多个列的存储器单元的一存储器单元阵列、连接至该阵列中的该多个行的多个条位线、以及连接至该阵列中的该多个列的多个条字符线，该数据感测方法包含以下步骤：
利用一特殊行的存储器单元与连接至该特殊行的存储器单元的一参考位线来仿真这些位线中的这些位线的时序；
响应于一偏压，以多个箝位电路来将这些多个条位线中的各条位线的多个节点箝位成靠近一目标电平；以及
基于该参考位线的时序产生该偏压，该偏压在该参考位线具有低于该目标电平的一电压时具有一第一偏压电平，并在该参考位线具有靠近该目标电平的一电压时具有一第二偏压电平。
13.如权利要求12所述的数据感测方法，其中，该第二偏压电平是低于该第一偏压电平。
14.如权利要求12所述的数据感测方法，其中，该第二偏压电平是低于该第一偏压电平，而该第二偏压电平具有靠近该目标电平加上横越过一箝位电路的一箝位晶体管的一压降的一偏压电平，该压降将这些箝位电路维持在一箝位条件。
15.如权利要求12所述的数据感测方法，其中，该阵列具有数目为N列的存储器单元，且该特殊行包含数目为N的存储器单元。
16.如权利要求12所述的数据感测方法，更包含以下步骤：在该偏压具有该第二偏压电平之后，感测该多个条位线中的这些选定位线的电压或电流。
17.如权利要求12所述的数据感测方法，更包含以下步骤：在该偏压具有该第二偏压电平之后，藉由与经由一参考存储器单元的电压或电流作比较，来感测该多个条位线中的这些选定位线的电压或电流。
18.如权利要求12所述的数据感测方法，更包含以下步骤：将该参考位线的电压与一参考电压作比较，并响应于该比较以产生该偏压。
19.如权利要求12所述的数据感测方法，其中，该存储器单元阵列包含多个非易失性存储器单元。
20.如权利要求12所述的数据感测方法，其中，这些箝位电路包含一箝位晶体管，其具有连接至该参考位线的一源极、连接成接收该偏压的一栅极、以及经由一负载连接至一供应电位的一漏极。
21.一种存储器装置，包含：
一存储器单元阵列，其包含多个行与多个列的存储器单元；
多个条位线，其连接至该阵列中的该多个行，这些位线分别地包含在一电源电压与一感测节点之间的一负载，以及一箝位晶体管，该箝位晶体管具有一栅极、连接至该感测节点的一漏极以及连接至一导体的一源极，该导体连接至该阵列中的相对应的多个行；
多个条字符线，其连接至该阵列中的该多个列；
一特殊行的存储器单元与连接至该特殊行的这些存储器单元的一参考位线，该参考位线包含在一电源电压与一参考节点之间的一负载以及一参考箝位晶体管，该参考箝位晶体管具有一栅极、连接至该参考节点的一漏极、以及连接至一导体的一源极，该导体连接至该特殊行的存储器单元；以及
一比较器，其具有连接至该参考箝位晶体管的该源极的一输入、连接至一参考电压的一第二输入、以及连接至该多个条位线的这些箝位晶体管的这些栅极并连接至该参考箝位晶体管的该栅极的一输出，该比较器在其输出产生一偏压，该偏压在该参考箝位晶体管的该源极具有低于该参考电压的一电压时以一第一偏压电平导通这些箝位晶体管，并在该参考箝位晶体管的该源极具有靠近该参考电压的一电压时以一第二偏压电平导通这些箝位晶体管。
22.如权利要求21所述的存储器装置，其中，该第二偏压电平是靠近该多个条位线的这些箝位晶体管的一临限电压与该参考电压的总和，且该第一偏压电平是靠近一供应电位。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/003,092 US7082061B2 (en) | 2004-12-03 | 2004-12-03 | Memory array with low power bit line precharge |
| US11/003,092 | 2004-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1828764A true CN1828764A (zh) | 2006-09-06 |
| CN100578657C CN100578657C (zh) | 2010-01-06 |
Family
ID=36574007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200510077816A Expired - Fee Related CN100578657C (zh) | 2004-12-03 | 2005-06-09 | 具有低功率预充电位线的存储器阵列 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7082061B2 (zh) |
| CN (1) | CN100578657C (zh) |
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| CN116434795B (zh) * | 2023-06-13 | 2023-08-25 | 上海海栎创科技股份有限公司 | 控制rom位线充电电压的电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7082061B2 (en) | 2006-07-25 |
| US20060120174A1 (en) | 2006-06-08 |
| CN100578657C (zh) | 2010-01-06 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
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