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Die
Erfindung betrifft einen Leseverstärker für nichtflüchtige Speicher nach dem Oberbegriff
des Patentanspruchs 1. Insbesondere bezieht sich die Erfindung dabei
auf eine Anwendung eines derartigen Leseverstärkers bei Flash-Speicherbauelementen
wie Flash-EEPROM-Speicherbauelemente.
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Unter
Flash-EEPROMs versteht man solche EEPROM-Speicherbauelemente (electrically
erasable programmable ROMs), die elektrisch löschbar sind, wobei jedoch stets
nur der Chip als Ganzes mit seinem gesamten Speicherinhalt gelöscht werden kann.
Die Bezeichnung dieses Speicherbauelements wurde aus der Tatsache
abgeleitet, daß der
Speicher mit einem einzigen Löschimpuls,
der in der Regel einige Sekunden lang ist („Flash"), elektrisch gelöscht werden kann.
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Auch
bei derartigen Flash-Speicherbauelementen gibt es einen Trend zu
fortschreitender Miniaturisierung, der bezüglich der charakteristischen Strukturgrößen gegenwärtig den
unteren Submikrometerbereich (0,25μm, 0,18μm, 0,13μm) erreicht hat. Die abnehmenden
Strukturgrößen stehen
jedoch in einem Gegensatz zu den Anforderungen an eine reduzierte
Versorgungsspannung, einen reduzierten Leistungsverbrauch und dem
Trend zu einer immer höheren
Systemtaktfrequenz. Der wichtigste Teil eines nichtflüchtigen
Speicherbauelements ist diesbezüglich
der Leseverstärker,
da die Aufrechterhaltung einer hohen Lesezugriffsgeschwindigkeit
und eines niedrigen Stromverbrauchs bei gleichzeitig unverändert hoher
Stabilität
des Leseverstärkers
von großer Bedeutung
ist.
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Bei
den bis heute verwendeten Leseverstärkern war es notwendig, einen
Kompromiß zwischen dem
Stromverbrauch und der Zugriffszeit zu schließen. Eine niedrige Zugriffszeit
ist in der Regel mit einem hohen Stromverbrauch verbunden und umge kehrt.
Bei bestimmten Anwendungen wird ein sehr niedriger Stromverbrauch
benötigt
und um dieses Ziel zu erreichen, wurde der Lesezugriff in zwei Phasen
getrennt (Vorladen und Lesen).
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In l ist diese Leseverstärkungsoperation in einem Diagramm
dargestellt.
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In 2 ist ein konventioneller
Leseverstärker-Schaltkreis
dargestellt. Die Umschaltung zwischen Vorladen und Lesen erfolgt
durch das Signal PRE.
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In
einer Vorladephase (PRE = 0) wird die Aufladung der Bitleitung (CBL) durch den Transistor TP1 (p-leitend)
durchgeführt,
welcher den als Transistordiode beschalteten Transistor TP2 (p-leitend) kurzschließt. Der
Transistor TP1 ist auf einer Seite mit einer Stromquelle verbunden
und auf der anderen Seite mit der Bitleitung einer auszulesenden
Speicherzelle über
einen Transistor TN3. Der Transistor TN3 (n-leitend) arbeitet als
ein Sourcefolger, um die Bitleitungsspannung zu begrenzen. Der gesamte Vorladungsstrom
wird durch den Transistor TP1 via den Transistor TN3 bereitgestellt,
bis die Bitleitungsspannung einen maximalen Wert von VBL =
VBIAS – VTN3 erreicht, wobei VBIAS eine
konstante Referenzspannung und VTN3 die
Schwellspannung des Transistors TN3 ist. Um Gleichstrom-Leistungsverbrauch zu
vermeiden, ist der Zellentransistor während dieser Phase abgeschaltet
(VCG = 0).
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In 3 sind die charakteristischen
Verläufe von
Strom (durchgezogen) und Spannung (gestrichelt) während der
Vorladephase dargestellt. Während
der Aufladung der Bitleitungskapazität CBL steigt die
Spannung VBL an. Mit höherer Bitleitungsspannung wird
die Spannung VGS (= VREF – VBL) des Transistors TN3 herabgesetzt, der
Aufladestrom fällt
ab und die Bitleitungsspannung strebt ihrem Endwert zu.
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In
einer Lesephase (PRE = 1) wird nach der Aufladung der Bitleitung
die entsprechende Speicherzelle der Matrix durch die Spannung VCG aktiviert. Der Transistor TP1 wird abgeschaltet
und im Falle einer leitenden Zelle wird ein Strom durch den Transistor
TN3 und die Transistordiode TP2 gezogen. Ein Punkt zwischen der
Transistordiode TP2 und dem Transistor TN3 ist mit dem +–Eingang
eines Stromkomparators verbunden. Die Transistordiode TP2 spiegelt
den Zellenstrom in den Stromkomparator, der ICELL (VCELL) gegenüber einem Referenzstromsignal
(VREF) vergleicht. Falls die Zelle nichtleitend
ist, fließt
kein Strom (ICELL = 0μA). Der Wert des Referenzstroms
wird derart gewählt,
daß sich
ein maximaler Rauschabstand zu dem Wert von ICELL und
0μA ergibt.
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Die
totale Zugriffszeit wird durch den Aufladestrom in der Vorladephase
und den Gleichstrom der Speicherzelle bestimmt, welcher in dem Bereich von
10μA bis
20μA mit
der Tendenz zu weiterer Abnahme liegt. Somit liegt der Referenzstrom
in dem Bereich von 5μA
bis 10μA.
Die Umschaltung von der Vorlade- zu der Lesephase wird durch die
Abnahme des Ladestromes bestimmt. Falls das Vorladen zu früh gestoppt
wird (TP1 aus), muß die
verbleibende Ladung durch die Transistordiode TP2 bereitgestellt werden.
Dieser Strom wird ebenso mit dem Referenzstrom verglichen. Falls
die Speicherzelle nichtleitend ist (Gleichstrom ist 0μA) und der
Aufladestrom höher
als der Referenzstrom ist, wird die nichtleitende Zelle somit fälschlicherweise
als eine leitende Zelle erkannt.
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Wie
in der 3 dargestellt
ist (CBL = 1pF), ist die Vorladezeit mit
tPRE ~ 50ns sehr lang, wenn der Ladestrom
Werte von 1μA
erreicht. Trotz der Tatsache, daß die Bitleitungsspannung nur
einen vernachlässigbaren
Anstieg zeigt (~ 50 mV), muß die
Aufladezeit verlängert
werden, um einen ausreichenden Sicherheitsabstand zu dem Referenzstrom
zu gewährleisten
(der Vorladestrom muß unter
1 μA fallen).
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Aus
der Druckschrift
JP
11265595 A ist ein Leseverstärker für nichtflüchtige Speicher bekannt, der
einen ersten Leitungspfad, in welchem ein erster Transistor und
ein dritter Transistor seriell mit einer Bitleitung einer auszulesenden
Speicherzelle verbunden sind, und einen zweiten Leitungspfad, welcher
parallel zu dem ersten Leitungspfad verläuft und in welchem eine Transistordiode
und ein vierter Transistor seriell mit der Bitleitung verbunden
sind, aufweist, wobei die Gates des dritten und des vierten Transistors
miteinander verbunden sind. Ein Kreuzungspunkt zwischen dem zweiten
und dem vierten Transistor ist mit einem ersten Eingang eines Stromkomparators
verbunden. Der erste Transistor ist durch ein Schaltsignal steuerbar
und in einer Schaltstellung wird ein Vorladen der Bitleitung durch
den geöffneten
dritten Transistor ermöglicht.
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Der
vorliegenden Erfindung liegt somit die Aufgabe zugrunde, einen Leseverstärker mit
verringerter Zugriffszeit anzugeben.
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Diese
Aufgabe wird mit den kennzeichnenden Merkmalen des Patentanspruchs
1 gelöst.
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Ein
wesentlicher Gedanke der vorliegenden Erfindung besteht darin, in
der elektrischen Schaltung eines Leseverstärkers den Vorladepfad und den Lesepfad
durch Einführung
eines weiteren Transistors TN4 vollständig voneinander zu trennen.
Ein Leseverstärker
für nichtflüchtige Speicher
weist dabei einen ersten Leitungspfad (Vorladepfad) aus einem ersten
Transistor und einem dritten Transistor auf, die seriell mit der
Bitleitung einer auszulesenden Speicherzelle verbunden sind, ferner
einen zweiten Leitungspfad (Lesepfad), welcher parallel zu dem ersten Leitungspfad
verläuft
und in welchem eine Transistordiode und ein vierter Transistor seriell
mit der Bitleitung verbunden sind, wobei die Gates des dritten und des
vierten Transistors auf demselben Potential liegen, insbesondere
miteinander verbunden sind, wobei der vierte Transistor eine höhere Schwellspannung
als der dritte Transistor aufweist.
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Im
folgenden wird ein einziges Ausführungsbeispiel
der Erfindung anhand der Zeichnungsfiguren näher erläutert. Es zeigen:
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l ein Diagramm zur Erläuterung der in die Vorladephase
und die Lesephase unterteilten Lesezugriffszeit;
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2 ein
Leseverstärker
nach dem Stand der Technik;
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3 die
Strom- und Spannungsverläufe des
Leseverstärkers
der 2 während
der Vorladephase;
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4 ein
Ausführungsbeispiel
eines erfindungsgemäßen Leseverstärkers;
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5 die
Strom- und Spannungsverläufe des
erfindungsgemäßen Leseverstärkers der 4 während der
Vorladephase.
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Es
ist ein Ziel der vorliegenden Erfindung, die Vorladezeit zu minimieren,
ohne dabei das Rauschabstandsband zu beeinträchtigen.
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Dies
wird mit einem Leseverstärker
nach 4 erreicht.
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Die
grundlegende Idee ist, in der elektrischen Schaltung den Vorladepfad
und den Lesepfad durch Einführung
eines weiteren Transistors TN4 (n-leitend) vollständig voneinander
zu trennen. Dieser Transistor TN4 ist nunmehr in dem zweiten Leitungspfad
(Lesepfad) in Reihe zu dem Transistor TP2 geschaltet und mit der
Bitleitung verbunden. Parallel dazu sind in dem ersten Leitungspfad
(Vorladepfad) die Transistoren TP1 und TN3 in Reihe geschaltet und
mit der Bitleitung verbunden. Der Transistor TP1 ist mit einer Stromquelle
verbunden. Ein Punkt zwischen dem Transistor TP2 und dem Transistor
TN4 ist mit dem positiven Eingang eines Stromkomparators verbunden.
Dem negativen Eingang des Stromkomparators wird ein Referenzsignal
zugeführt.
Die Gateelektroden der Transistoren TN3 und TN4 sind miteinander
verbunden und eine Spannung VBIAS wird ihnen
zugeführt.
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Der
Transistor TN4 weist eine höhere Schwellspannung
und ein niedrigeres W/L-Verhältnis (W
Gatebreite, L Gatelänge)
in bezug auf den Transistor TN3 auf. Dieser Unterschied in der Schwellspannung
VT sorgt dafür, daß in der Endphase der Aufladung
der Strom nur noch durch den Transistor TN3 bereitgestellt wird
und der Transistor TN4 sich bereits in dem ausgeschalteten Zustand
befindet. Dies bedeutet, daß die
Vorladephase bedeutend früher
beendet werden kann, nämlich
dann, wenn der Transistor TN4 in den Sub-Schwellspannungsbereich überführt wird.
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Um
diesen Prozeß des Überführens in
den Sub-Schwellspannungsbereich zu beschleunigen, kann der Transistor
TN4 beispielsweise ein niedrigeres W/L-Verhältnis in bezug auf den Transistor
TN3 aufweisen. Die Schwellspannungsdifferenz kann nämlich durch
Verwendung von logischen Standardbauelementen und der Ausnutzung
von deren Kurzkanaleffekten realisiert werden. Bei Transistoren
mit kritischen Strukturbreiten im unteren Submikronbereich bewirkt
eine Verkürzung
der Kanallänge
eine höhere
Schwellspannung (Zunahme von VT bei Abnahme
von L). Bei Technologien mit größeren Strukturbreiten
ist der Zusammenhang dagegen umgekehrt.
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In
der 5 sind die Transistorströme von TN3 und TN4 während des
Vorladens gezeigt (CBL = 1pF). TN4 erreicht
Werte unterhalb von 1μA
bereits zu einem Zeitpunkt von 10ns, nachdem das Vorladen gestartet
wurde. Dies bedeutet eine Reduktion der Vorladezeit um einen Faktor
fünf.
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Die
Auslesezeit für
die „Einsen" wird dadurch beeinträchtigt,
daß die
Bitleitungsspannung um einen zusätzlichen
Betrag (ΔVT zwischen TN3 und TN4 beträgt typischerweise
~50mV) reduziert werden muß. Unter
Berücksichtigung
der Bitleitungskapazität
und des Zellstroms ist die zusätzliche
Zeit gegeben durch: Δt = ΔQ/Icell = ΔVT·CBL/Icell
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Mit ΔVT = 50mV, CBL = 1pF
und Icell = 10μA ergibt sich eine zusätzliche
Zeit Δt
von 5ns und die Auslesezeit wird von 15ns auf 20ns verlängert. Infolge der
bedeutenden Einsparung von 40ns während des Vorladens liegt die
Gesamtzugriffszeit im Bereich von 30ns, was weniger als die Hälfte der
früher
benötigten
Zeiten bedeutet. Die Trennung des Vorladepfades von dem Lesepfad
in der elektrischen Schaltung trägt
ebenso zu dem Vorladevorgang bei, da die PMOS-Transistordiode TP2
nicht mehr durch den PMOS-Schalter TP1 kurzgeschlossen ist. Dies
trägt ebenfalls
zu der Beschleunigung des Vorladens bei.
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In
einer vorteilhaften Ausführungsart
kann der erfindungsgemäße Leseverstärker zusammen mit
dem nichtflüchtigen
Speicher, insbesondere einem Flash-EEPROM auf einem gemeinsamen
Chip integriert sein.