DE10113239C1

DE10113239C1 - Bewerterschaltung zum Auslesen einer in einer Speicherzelle gespeicherten Information

Info

Publication number: DE10113239C1
Application number: DE10113239A
Authority: DE
Inventors: Esther Vega Ordonez; Thomas Kern; Matthias Von Daak
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-03-19
Filing date: 2001-03-19
Publication date: 2002-08-22
Anticipated expiration: 2021-03-20
Also published as: US6711080B2; US20020145910A1

Abstract

Die Erfindung betrifft eine Bewerterschaltung zum Auslesen der in einer Speicherzelle gespeicherten Information, wobei der auf einer Bitleitung (3) geführte Strom (Auslesestrom) ausgewertet wird, wobei die Bewerterschaltung (10) einen Bitleitungsdecoder (2) und einen Vorlade- und Konverterschaltkreis (4) umfasst. Um die Auslesedauer insbesondere bei hochintegrierten Speicherzellen (1) zu reduzieren, ist eine Stromquelle (6) vorgesehen, die den Auslesestrom (I¶Mess¶) um einen Offsetstrom (I¶off¶) erhöht.

Description

Die Erfindung betrifft eine Bewerterschaltung zum Auslesen der in einer Speicherzelle gespeicherten Information gemäß dem Oberbegriff des Patentanspruchs 1.

Die US 5,889,702 beschreibt eine Bewerterschaltung für ein EPROM, bei der zwei Hilfsstromquellen jeweils parallel zu der zu messenden Zelle bzw. zu einer Referenzzelle geschaltet sind. Die Stromquellen dienen dabei zum Einstellen des Arbeitspunktes eines Stromspiegels.

Integrierte Speicherbausteine mit Speicherzellen, in denen binäre Informationen gespeichert sind, wie z. B. EPROMS, DRAMS oder SRAMS sind weit verbreitet. Zur Auswertung der in der Speicherzelle gespeicherten Information wird der auf der Bitleitung geführte Strom (Auslesestrom) ausgewertet.

Mit zunehmender Integration der Zellstrukturen bis weit in den Sub-Mikrometerbereich hinein - es sollen Strukturabmessungen bis hinab zu 0,13 Mikrometer erreicht werden - wird der Zellstrom immer geringer und entsprechend sinkt auch die Auslesegeschwindigkeit der Zellen. Andererseits werden die Taktfrequenzen der Speicherbausteine und damit die Zugriffsgeschwindigkeit immer höher, so dass die geringen Zellströme ein ernsthaftes Problem darstellen.

Bei sehr hoher Miniaturisierung der Zellen ist der Zellstrom einer leitenden Zelle kaum noch vom Zellstrom einer nicht- leitenden Zelle zu unterscheiden, was die Auswertung besonders erschwert. Bei sehr hoher Miniaturisierung wird das Zellstromfenster, d. h. der Unterschied zwischen leitender und nicht leitender Zelle steig kleiner. Um die Lesezugriffszeit, das heißt die zur Ermittlung der gespeicherten Information benötigte Zeit, möglichst gering zu halten, kann zum einen die Bitleitungskapazität verringert werden. Dies erfordert jedoch größere Speichermodule.

Dies erfordert jedoch kleinere Sektoren. Damit nimmt bei gegebener Speicherkapazität jedoch die Anzahl von Sektoren und der damit verbundenen Flächenoverhead zu. Der Flächenoverhead erhöht sich mit zunehmender Miniaturisierung signifikant. Andererseits erhöht sich der benötigte Speicherbedarf in den Applikationen. Insgesamt resultiert daraus ein nicht akzeptabler Flächennachteil.

Eine andere Möglichkeit, den Zellenstrom zu erhöhen, wäre z. B. das Anlegen höherer Gate-Spannungen am Transistor der Speicherzellen. Hierzu wären jedoch einerseits zusätzliche Spannungsquellen erforderlich, und auf dem Chip angeordnete Ladungspumpen würden eine zu große Fläche benötigen, um diese Alternative in Erwägung zu ziehen. Andererseits ist die Erhöhung der Gatespannung aus Gründen der reduzierten Zuverlässigkeit im allgemeinen nicht akzeptabel.

Die Probleme, die sich bei der Anwendung herkömmlicher Messeinrichtungen ergeben, sind beispielhaft in den Fig. 1-3 dargestellt.

Fig. 1 zeigt eine bekannte Bewerterschaltung zum Auslesen des auf einer Bitleitung 3 geführten Zellstromes einer Speicherzelle 1, mit einem Bewerterpfad 7 und einem Referenzpfad 8.

Der Bewerterpfad 7 umfasst die Speicherzelle 1 mit einem Floating-Gate-Transistor 11, einen Bitleitungsdecoder 2 mit Auswahltransistoren 12, sowie einen Vorlade- und Konverterschaltkreis 4 zum Vorladen der Bitleitungskapazität 5 und zum Konvertieren des Auslesestroms I_Mess Die Speicherzelle 1, der Bitleitungsdecoder 2 und der Vorlade- und Konverterschaltkreis 4 sind dabei in Serie, geschaltet.

Die Bitleitungskapazitäten 5 und 18 sind jeweils parasitäre Kapazitäten.

Die in Fig. 1 dargestellte Bewerterschaltung arbeitet nach dem Differenzprinzip und weist einen zum Bewerterpfad 7 symmetrisch aufgebauten Referenzpfad 8 auf. Die Bewerterschaltung umfasst ferner einen Strom- oder Spannungskomparator 13, der jeweils mit dem Vorlade- und Konverterschaltkreis 4 bzw. 14 verbunden ist und den (verstärkten) Auslesestrom des Bewerterpfades 7 mit dem (verstärkten) Referenzstrom des Referenzpfades 8 bzw. entsprechende Spannungen miteinander vergleicht. Durch das Differenzprinzip werden insbesondere Gleichtaktstörungen unterdrückt.

Wie bereits erwähnt, umfasst der Referenzpfad 8 eine zum Bewerterpfad 7 symmetrisch, aufgebaute Schaltungsanordnung mit einem Vorlade- und Konverterschaltkreis 14, einem Dummy- Decoder 15 und einer Speicherzelle 16 mit einem Floating- Gate-Transistor 17.

Fig. 2 zeigt den typischen Verlauf des Auslesestroms I_Mess für eine nicht-leitende und eine leitende Zelle.

Das Auslesen des Zellstroms durch die Bewerterschaltung 10 umfasst eine Vorladephase, in der die parasitäre Bitleitungskapazität 5 geladen wird, und eine Bewertungsphase, in der der Auslesestrom I_Mess mit dem Referenzstrom I_ref verglichen und ein entsprechender Ausgangswert ausgegeben wird.

Die Vorlade- und Bewertungsphase kann entweder gleichzeitig oder zeitlich nacheinander erfolgen. Die erstere Methode hat den Vorteil einer schnelleren Auswertung, während die letztere Methode einen geringeren Energieverbrauch hat.

Fig. 2 zeigt den Verlauf des Auslesestroms I_Mess bei einer Auswertung nach dem seriellen Prinzip für eine nicht-leitende Zelle (linke Bildhälfte) und eine leitende Zelle (rechte Bildhälfte).

Während der Vorladephase ist der Zellentransistor 11 deaktiviert (V_G = 0) wobei nur während der Bewertungsphase, d. h. für Zeiten t < t1 bzw. t2, ein Strom durch den Transistor 11 fließt (V_G ≠ 0).

Fig. 2a zeigt den charakteristischen Stromverlauf für eine nicht-leitende Zelle. Die Form des Ladestroms und daher auch die Dauer der Vorladephase wird durch die parasitäre Bitleitungskapazität 5 bestimmt.

Der Umschaltzeitpunkt zwischen der Vorladephase und der Bewertungsphase wird durch einen Referenzstrom bestimmt, der variabel einstellbar ist und üblicherweise etwa in die Mitte des maximal durch die Speicherzelle fließenden Stromes, d. h. auf I_Zelle/2 gesetzt wird.

In Fig. 2a sind zwei Referenzströme I_ref1 bzw. I_ref2 für Speicherzellen mit unterschiedlicher Strukturabmessung gezeigt, wobei der Index "2" die Zelle mit der höheren Integration bezeichnet. Wie in Fig. 2b zu erkennen ist, sinken mit höherer Integration die Zellenströme I_Zelle.

Das Unterschreiten des jeweiligen Referenzstromes durch den Auslesestrom I_Mess zum Zeitpunkt t1 bzw. t2 (vgl. Fig. 2c) gibt die Dauer der Vorladephase und den Beginn der Bewertungsphase an.

Bei einer leitenden Zelle (vgl. Fig. 2b) beginnt der Bewertungsvorgang, wenn der Ladestrom den Referenzstrom I_ref erreicht. In diesem Fall ergibt die Auswertung eine logische "1", da der Zellenstrom I_Zelle über dem Referenzstrom liegt.

Bei der nicht-leitenden Zelle von Fig. 2a liegt der Auslesestrom I_Mess ab dem Zeitpunkt t1 bzw. t2 unterhalb dem jeweiligen Referenzstrom I_ref, so dass von der Bewerterschaltung eine logische "0" ausgegeben wird.

Fig. 3 zeigt eine Auswertung einer Speicherzelle nach dem dynamischen Prinzip, bei dem von Beginn der Messung an ein Zellenstrom fließt (die Gate-Spannung des Transistors 11 ist V_G ≠ 0).

Bei der nicht-leitenden Zelle unterschreitet der Auslesestrom I_Mess den entsprechenden Referenzstrom I_ref nach einer Zeit t1 bzw. t2. Für die kleinere Zelle (I_ref2) verschiebt sich gegenüber der weniger stark integrierten Zelle (I_ref1) der Zeitpunkt der Messung um Δt₀ (vgl. Fig. 3c).

Ausgehend vom schlechtesten Fall, bei dem die Bitleitungskapazität vollständig geladen ist, übersteigt der Auslesestrom I_Mess im Falle einer leitenden Zelle den entsprechenden Referenzstrom I_ref1 bzw. I_ref2 zum Zeitpunkt t3 bzw. t4, wie in den Fig. 3b und 3d gezeigt ist. Gegenüber der weniger stark integrierten Zelle verschiebt sich gegenüber der weniger stark integrierten Zelle (I_ref1) der Zeitpunkt der Messung um Δt₁ (vgl. Fig. 3d).

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Bewerterschaltung zu schaffen, mit dem wesentlich schnellere Auslesezeiten erreicht werden.

Gelöst wird diese Aufgabe gemäß der Erfindung durch die im Patentanspruch 1 angegebenen Merkmale. Weitere Ausführungsformen der Erfindung sind Gegenstand von Unteransprüchen.

Eine erfindungsgemäße Bewerterschaltung bzw. Messschaltung zum Auslesen der in einer Speicherzelle gespeicherten Information, wobei der auf einer Bitleitung geführte Strom (Auslesestrom) ausgewertet wird, umfasst einen Bitleitungsdecoder zum Auswählen einer bestimmten Speicherzelle und einen Vorlade- und Konverterschaltkreis zum Vorladen der parasitären Bitleitungskapazität und zum Konvertieren des Auslesestromes.

Der wesentliche erfinderische Gedanke besteht darin, den Auslesestrom durch eine zusätzliche Stromquelle (Offsetstrom) zu erhöhen und dadurch die Auslesedauer zu senken.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist die zusätzliche Stromquelle parallel zum Transistor der Speicherzelle angeordnet.

Dabei ist die Stromquelle vorzugsweise zwischen dem Vorlade- und Konverterschaltkreis und dem Bitleitungsdecoder mit der Bitleitung verbunden.

Die Stromstärke der zusätzlichen Stromquelle beträgt vorzugsweise zwischen 20 und 80% und insbesondere zwischen 40 und 60% des Zellstroms ohne Stromquelle. Als Zellstrom wird dabei der durch den Transistor der Speicherzelle fließende Strom bezeichnet.

Gemäß einer bevorzugten Weiterbildung der Erfindung umfasst die Bewerterschaltung einen zum Bewerterpfad symmetrischen Referenzpfad, wobei die Ausgangsgrößen des Bewerterpfad es als auch des Referenzpfades einem Strom- oder Spannungskomparator zugeführt werden, der einen resultierenden Wert an seinem Ausgang ausgibt.

Der Referenzpfad umfasst vorzugsweise, ebenso wie der Bewerterpfad, eine zusätzliche Stromquelle, die vorzugsweise an gleicher Stelle wie im Bewerterpfad angeordnet ist.

Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen beispielhaft näher erläutert. Es zeigen:

Fig. 1 den typischen Aufbau einer bekannten Messeinrichtung, die nach dem Differentialprinzip arbeitet;

Fig. 2 den Verlauf des Auslesestroms im Falle einer nicht- leitenden Zelle sowie einer leitenden Zelle bei Verwendung einer bekannten Bewerterschaltung im seriellen Messbetrieb;

Fig. 3 den Verlauf des Auslesestromes im Falle einer nicht- leitenden Zelle sowie einer leitenden Zelle bei Verwendung einer bekannten Bewerterschaltung im dynamischen Messbetrieb;

Fig. 4 einen schematischen Aufbau einer Bewerterschaltung mit zusätzlichen Stromquellen gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 5 den Verlauf des Auslesestroms für eine nicht-leitende sowie eine leitende Zelle bei seriellem Betrieb der Messeinrichtung; und

Fig. 6 den Verlauf des Auslesestroms für eine nicht-leitende Zelle sowie eine leitende Zelle bei dynamischem Betrieb der Bewerterschaltung von Fig. 3.

Bezüglich der Beschreibung der Fig. 1-3 wird auf die Beschreibungseinleitung verwiesen.

Fig. 4 zeigt den schematischen Aufbau einer nach dem Differenzverfahren arbeitenden Messeinrichtung, die im wesentlichen identisch mit der in Fig. 1 gezeigten Bewerterschaltung aufgebaut ist, wobei auch hier auf die diesbezügliche Beschreibung verwiesen wird.

Der wesentliche Punkt der neuen Bewerterschaltung ist eine sowohl in den Bewerterpfad 7 als auch in den Bewerterpfad 8 eingefügte zusätzliche Gleichstromquelle 6 bzw. 9. Die Stromquelle 6, 9 ist im wesentlichen parallel zur jeweiligen Speicherzelle 1 bzw. 17 angeordnet und mit einem Anschluss mit der Bitleitung 3 verbunden.

Diese Stromquelle 6, 9 erhöht den Auslesestrom I_Mess um einen Offsetstrom I_off, wodurch Lade- und Entladevorgänge wesentlich schneller erfolgen können und somit die Auslesezeit reduziert wird.

Der Offsetstrom ist in beiden Pfaden 7, 8 vorzugsweise gleich groß.

Ein erster Anschluss 23, 24 der zusätzlichen Stromquelle 6, 9 ist zwischen dem Vorlade- und Konverterschaltkreis 4, 14 und dem Bitleitungsdecoder 2, 15 mit der Bitleitung verbunden. Ein zweiter Anschluss 25, 26 der zusätzlichen Stromquelle 6, 9 ist mit Masse verbunden.

Wie in Fig. 5a gezeigt ist, konvergiert der Auslesestrom I_Mess im Falle einer nicht-leitenden Zelle bei längeren Zeiten gegen den Offsetstrom I_off.

Im schlechtesten Fall, nämlich bei einer nicht geladenen Bitleitung, reduziert der zusätzliche Strom die Spannung der Bitleitung um ΔV_BL (proportional zu I_off ^½), wodurch der Auslesestrom den Referenzwert wesentlich schneller erreicht (vgl. Fig. 5b). Daraus ergibt sich eine Reduktion der Vorladephase um Δt = (t2 - t1), wie in den Fig. 5c und 5d dargestellt ist.

Bei dynamischem Betrieb der Messeinrichtung, wie in Fig. 6 dargestellt ist, erreicht der Auslesestrom I_Mess seinen Referenzwert (I_Zelle + I_oft) ebenfalls wesentlich schneller als ohne zusätzliche Stromquelle, (vgl. Fig. 6b). Der mit zusätzlicher Stromquelle erhaltene Auslesestrom I_Mess erreicht im Falle einer leitenden Zelle den Referenzwert (I_ref + I_off) auch wesentlich früher als ohne zusätzliche Stromquelle. Die Speicherzelle kann daher um eine Zeitdifferenz Δt1 schneller ausgelesen werden.

Bei einer nicht-leitenden Zelle (Fig. 6a) begrenzt der Vorladestrom, der bei nicht geladener Bitleitung fließt, die Auslesegeschwindigkeit. In ähnlicher Weise wie beim vorstehend bezüglich Fig. 5a erläuterten seriellen Betrieb bewirkt auch hier eine zusätzliche Stromquelle, dass die Zelle wesentlich schneller ausgelesen werden kann. Wie in Fig. 6 dargestellt ist, verschiebt sich der Zeitpunkt, an dem die Bewertungsphase einsetzt, um eine Zeitspanne Δt₀.

Bezugszeichenliste

1

Speicherzelle

2

Bitleitungsdecoder

3

Bitleitung

4

Vorlade- und Konverterschaltkreis

5

Parasitäre Bitleitungskapazität

6

Stromquelle

7

Bewerterpfad

8

Referenzpfad

9

Stromquelle

10

Messeinrichtung

11

Transistor

12

Auswahltransistor

13

Strom- oder Spannungskomparator

14

Vorlade- und Konverterschaltkreis

15

Dummy Decoder

16

Speicherzelle

17

Transistor

18

Parasitäre Bitleitungskapazität

23

,

24

Erster Anschluss

25

,

26

Zweiter Anschluss

Claims

1. Bewerterschaltung zum Auslesen einer in einer Speicherzelle gespeicherten Information, wobei ein auf einer Bitleitung (3) geführter Auslesestrom I_mess ausgewertet wird, mit
einem Bitleitungsdecoder (2) zum Auswählen einer bestimmten Speicherzelle (1) und
einem Vorlade- und Konverterschaltkreis (4) zum Vorladen einer parasitären Bitleitungskapazität (5) und zum Konvertieren des aufgenommenen Auslesestroms (I_Mess),
dadurch gekennzeichnet,
dass eine zusätzliche Stromquelle (6, 9) vorgesehen ist, die den Auslesestrom (I_Mess) erhöht.

2. Bewerterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Stromquelle (6, 9) parallel zur Speicherzelle (1) in den Bewerterpfad (7) geschaltet ist.

3. Bewerterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Stromquelle (6, 9) zwischen dem Vorlade- und Konverterschaltkreis (4) und dem Bitleitungsdecoder (2) mit der Bitleitung (3) verbunden ist.

4. Bewerterschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Strom der Stromquelle ungefähr 20-80% und insbesondere 40-60% des Zellstromes ohne zusätzliche Stromquelle beträgt.

5. Bewerterschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bewerterschaltung (10) einen zum Bewerterpfad (7) symmetrisch aufgebauten Referenzpfad (8) aufweist.

6. Bewerterschaltung nach Anspruch 5, dadurch gekennzeichnet, dass der Referenzpfad (8) ebenfalls eine zusätzliche Stromquelle (9) aufweist.

7. Bewerterschaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Stromquelle (9) im Referenzpfad (8) an gleicher Stelle angeordnet ist wie die Stromquelle (6, 9) im Bewerterpfad (7).

8. Bewerterschaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die Bewerterschaltung (10) ferner einen Strom- oder Spannungskomparator (11) aufweist.