ITMI20060880A1 - Circuito di lettura migliorato per memoria a semiconduttore - Google Patents

Description

DESCRIZIONE

dell'invenzione industriale dal titolo:

"CIRCUITO DI LETTURA MIGLIORATO PER MEMORIA A

SEMICONDUTTORE"

La presente invenzione si riferisce ad un circuito per leggere celle di memoria, in particolare per leggere celle di memoria di dispositivi di memoria a semiconduttore, come memorie non-volatili.

Dispositivi di memoria sono comunemente usati per memorizzare informazioni (temporaneamente o permanentemente) in numerose applicazioni. In un dispositivo di memoria non-volatile le informazioni sono memorizzate in modo permanente, nel senso che le informazioni sono conservate anche quando un'alimentazione è disattiva.

Tipicamente, un dispositivo di memoria non-volatile include una matrice di celle di memoria, ciascuna utilizzata per memorizzare bit di informazione. Per esempio, in una memoria flash, integrata in una piastrina ("chip") di materiale semiconduttore, ciascuna cella di memoria consiste di un transistore MOS a gate flottante ("floating-gate"), programmato a differenti livelli modificando una sua tensione di soglia, che è associata ad un corrispondente valore logico.

La sempre crescente richiesta di tagli di memoria ad elevata densità e la necessità industriale di una riduzione del costo per bit di memoria hanno portato a sviluppare tecniche in cui una singola cella di memoria è atta a memorizzare più di un bit; tali celle di memoria sono guindi indicate come multilivello, in opposizione a celle di memoria bilivello che sono atte a memorizzare un singolo bit.

In una cosiddetta architettura NOR della matrice di memoria, ciascuna colonna di celle di memoria è accoppiata ad una rispettiva linea di bit ("bit line"), e ciascuna riga è accoppiata ad una rispettiva linea di parola ("word line"). Durante un'operazione di lettura, la word line di una cella di memoria indirizzata è opportunamente polarizzata, ed una corrente assorbita dalla cella di memoria (corrente di cella) fluisce attraverso la corrispondente bit line. La corrente di cella dipende dalla tensione di soglia della cella di memoria, ossia dal livello di programmazione della cella di memoria.

Un banco di amplificatori di rilevamento del dispositivo di memoria riceve la corrente di cella, ed il valore logico memorizzato nella cella di memoria è valutato confrontando la corrente di cella con almeno una corrente di riferimento.

Tipicamente, la corrente di riferimento è generata usando una cella di riferimento, un dispositivo strutturalmente identico alla cella di memoria da leggere, programmato ad un livello di riferimento. Per esempio, nel caso di una cella di memoria che memorizza un bit, se la corrente di cella è maggiore della corrente di riferimento, allora la cella di memoria è tale da memorizzare un valore logico alto (Ί'), altrimenti essa è tale da memorizzare a valore logico basso ('Ο'). Diversamente, per discriminare il valore logico memorizzato in una cella di memoria multilivello, è fornita una pluralità di celle di riferimento, ciascuna programmata ad un rispettivo livello di riferimento, per fornire una pluralità di differenti correnti di riferimento (per esempio, sono usate tre celle di riferimento, che generano tre correnti di riferimento, necessarie per leggere una cella di memoria a quattro livelli che memorizza due bit di informazione).

Una nota tecnica di lettura di celle di memoria, d'ora innanzi brevemente indicata come "tecnica di lettura a rampa di tensione", utilizza una tensione di polarizzazione avente un andamento nel tempo monotono. In particolare, la forma d'onda della tensione di polarizzazione consiste di una rampa, che aumenta linearmente nel tempo con una pendenza costante. In accordo con la tensione di polarizzazione monotona, la corrente di cella e 1'almeno una corrente di riferimento iniziano ad essere significative in tempi differenti, ossia quando la tensione di polarizzazione della cella di memoria da leggere e della cella (le celle) di riferimento raggiungono le rispettive tensioni di soglia. Essendo i valori logici per convenzione associati a valori crescenti della tensione di soglia, l'ordine temporale secondo cui la corrente di cella e la corrente di riferimento superano un valore di corrente predefinito, identifica univocamente il valore logico memorizzato nella cella di memoria. In questo modo, la precisione dell'operazione di lettura è fortemente migliorata, soprattutto per celle di memoria multilivello, e resa indipendente da molti fattori esterni.

Prima di una fase di valutazione dell'operazione di lettura, è richiesta una fase di precarica delle bit line ad un predeterminato potenziale, per caricare capacità parassite intrinsecamente associate ad esse. Infatti, una corrente che fluisce attraverso le bit line causa la carica delle capacità parassite associate, e, di conseguenza, è richiesto un corrispondente transitorio prima che le tensioni e correnti di bit line raggiungano un valore di regime. Quindi, per evitare una lettura errata eseguita durante guesto transitorio, è necessario garantire che la carica della bit line sia completata, prima di eseguire una valutazione del valore logico memorizzato nella cella di memoria acceduta per la lettura. Purtroppo, la durata di questo transitorio dipende da numerosi fattori, come la temperatura in funzionamento, il valore di una tensione di alimentazione del dispositivo di memoria, e variazioni statistiche di parametri i cui valori sono influenzati dal processo di fabbricazione .

In altre parole, stabilire una precisa durata della fase di precarica è difficile, poiché essa dipende da molti fattori; d'altra parte, è molto importante assicurare che la fase di valutazione inizi solo quando la fase di precarica è realmente completata, ed il potenziale di bit line è stabilizzato, in ogni condizione di temperatura e di tensione di alimentazione per ciascuna cella di memoria nel chip di semiconduttore. Il problema è particolarmente critico quando è applicata la tecnica di lettura a rampa di tensione.

Tuttavia, un tempo morto tra il reale completamento della fase di precarica e l'inizio della fase di valutazione incide sul tempo di accesso del

di memoria, allungando il tempo realmente richiesto per un'operazione di lettura: ciò contrasta con la richiesta di dispositivi di memoria caratterizzati da operazioni di lettura sempre più veloci.

In considerazione dello stato dell'arte descritto in precedenza, uno dei problemi che la Richiedente ha affrontato è stato come fornire un circuito per leggere celle di memoria che permetta di ottimizzare la durata di un'operazione di lettura in ciascuna condizione di temperatura in funzionamento, tensione di alimentazione e parametri del processo di fabbricazione.

In accordo con un aspetto della presente invenzione, è fornito un circuito per leggere celle di memoria come descritto nell'allegata rivendicazione 1.

In accordo con un altro aspetto della presente invenzione, è inoltre fornita una memoria a semiconduttore, come descritto nell'allegata rivendicazione 12.

In accordo con ancora un altro aspetto della presente invenzione, è inoltre fornito un metodo di lettura di celle di memoria, come descritto nell'allegata rivendicazione 13.

Le caratteristiche e i vantaggi della presente invenzione saranno resi evidenti dalla seguente descrizione di sue forme di realizzazione preferite, fornite semplicemente a titolo di esempi non limitativi, descrizione che sarà condotta facendo riferimento alle unite figure, in cui:

Fig. 1 mostra schematicamente una memoria flash, in termini dei blocchi funzionali rilevanti per la comprensione delle forme di realizzazione dell'invenzione da descrivere;

Fig. 2 mostra schematicamente una distribuzione statistica delle tensioni di soglia di celle di memoria quadrilivello e di celle di riferimento del dispositivo di memoria di Fig. 1;

Fig. 3A illustra schematicamente amplificatori di rilevamento accoppiati ad una cella di memoria ed a celle di riferimento incluse in circuiti di lettura/programmazione del dispositivo di memoria di Fig. 1;

Fig. 3B è un diagramma temporale illustrativo che descrive il funzionamento degli amplificatori di rilevamento mostrati in Fig. 2;

Fig. 4A illustra in maggior dettaglio un amplificatore di rilevamento del dispositivo di memoria di Fig. 1;

Fig. 4B è un diagramma che mostra, in modo semplificato, la tempistica di alcuni segnali coinvolti nell'amplificatore di rilevamento di Fig. 4A, durante un'operazione di lettura;

Fig. 5A illustra un circuito per leggere celle di memoria, in accordo con una forma di realizzazione della presente invenzione;

Fig. 5B è un diagramma che mostra, in modo semplificato, la tempistica di alcuni segnali coinvolti nel circuito per leggere celle di memoria di Fig. 5A, durante un'operazione di lettura;

Fig. 6A mostra un circuito per fornire tensione di word line, in accordo con una forma di realizzazione preferita della presente invenzione ed incluso in a generatore di tensione a rampa del dispositivo di memoria di Fig. 1; e

Fig. 6B è un diagramma che mostra, in modo semplificato, la tempistica dei segnali logici coinvolti nel circuito di lettura di Fig. 5A, in accordo con una forma di realizzazione preferita della presente invenzione .

Con riferimento ai disegni, in particolare a Fig. 1, è illustrato un dispositivo di memoria non-volatile 100, per esempio consistente di una E<2>PROM flash. Il dispositivo di memoria 100 è integrato in un chip di materiale semiconduttore ed include una matrice 105 di celle di memoria MC.

Ciascuna cella di memoria MC consiste di un transistore MOS floating-gate, con una tensione di soglia programmabile Vthc. La generica cella di memoria MC in una condizione non-programmata (o cancellata) ha una tensione di soglia relativamente bassa. La cella di memoria MC è programmata iniettando carica elettrica nella sua floating gate, in modo tale da aumentarne la tensione di soglia.

In una forma di realizzazione esemplificativa ma non limitativa della presente invenzione, la generica cella di memoria MC può essere programmata a livelli multipli, ciascuno corrispondente a un rispettivo intervallo di valori della tensione di soglia Vthc, ciascun intervallo di valori essendo associato ad un differente valore logico. In particolare, una cella di memoria quadrilivello MC è atta a memorizzare un valore logico consistente di 2 bit di informazione, ossia 11, 10, 01 e 00, per convenzione associati a valori crescenti della tensione di soglia Vthc della cella di memoria, come sarà descritto in maggior dettaglio nel seguito.

Nell'esempio considerato, la matrice 105 ha una cosiddetta architettura NOR, in cui terminali di drain delle celle di memoria MC di ciascuna colonna di matrice sono connessi ad una corrispondente bit line BLm, terminali di gate di controllo delle celle di memoria MC di ciascuna riga di matrice sono connessi ad una corrispondente word line WLm, e terminali di source di tutte le celle di memoria MC della matrice (o di un suo settore) sono connessi ad un terminale GND che fornisce una tensione di alimentazione di riferimento (o massa) (in forme di realizzazione alternative, i terminali di source delle celle di memoria della matrice, o di un suo settore, possono essere connessi ad una comune linea di source, il cui potenziale può essere commutato tra massa e, per esempio, un valore negativo rispetto alla massa).

Il dispositivo di memoria 100 include una pluralità di celle di riferimento; solo tre celle di riferimento MRi, MR2e MR3sono mostrate nel disegno, per semplicità di illustrazione. Le tre celle di riferimento MR1, MR2ed MR3sono utilizzate per discriminare i valori logici memorizzati nella generica cella di memoria quadrilivello MC. A questo scopo, le tensioni di soglia delle celle di riferimento MR1, MR2e MR3, rispettivamente, sono impostate a valori predefiniti, intermedi ai livelli di tensione di soglia che corrispondono ai valori logici 11 e 10, 10 e 01, 01 e 00, rispettivamente.

Analogamente, terminali di drain delle celle di riferimento MR1, MR2e MR3sono connessi a bit line riferimento BLr1, BLr2e BLr3, rispettivamente . Terminali di gate di controllo delle celle di riferimento MR1, MR2e MR3sono per esempio connessi ad una word line di riferimento comune WLr, e suoi terminali di source sono connessi al terminale di massa GND (in forme di realizzazione alternative dell'invenzione, ciascuna cella di riferimento può essere connessa ad una rispettiva word line di riferimento).

Il dispositivo di memoria 100 è atto a gestire in parallelo gruppi di bit, che definiscono una cosiddetta "parola di memoria" memorizzata in una corrispondente locazione di memoria; per esempio, una parola di memoria può consistere di 16 bit, memorizzati in una locazione di memoria costituita da 8 celle di memoria quadrilivello MC (16 bit diviso 2 bit per ciascuna cella di memoria MC, nell'esempio considerato). Ciascuna locazione di memoria è per esempio associata ad una singola word line WLm, ed a 8 bit line BLm.

Il dispositivo di memoria 100 riceve codici d'indirizzo ADR, atti a specificare corrispondenti locazioni di memoria da accedere. Una porzione del codice d'indirizzo ADR è fornita a circuiti di decodifica/selezione di word line 110r, che selezionano la desiderata word line WLm corrispondente all'indirizzo ADR ricevuto. Un'altra porzione del codice d'indirizzo ADR è fornita a circuiti di decodifica/selezione di bit line 110c, che selezionano le bit line BLm corrispondenti all'indirizzo ADR ricevuto.

Il dispositivo di memoria 100 include inoltre un generatore di tensione a rampa 115, che genera una tensione di polarizzazione di word line Vramp, avente per esempio un andamento a rampa, per esempio con valori crescenti linearmente nel tempo con una pendenza costante; più in generale, il generatore di tensione a rampa 115 è atto a generare una tensione monotonicamente crescente o decrescente. I circuiti dì decodifica/selezione di word line 10r ed un circuito di pilotaggio 120 per le word line di riferimento ricevono la tensione di polarizzazione di word line Vrampattraverso una linea per fornire la tensione di polarizzazione Vramp.

Durante un'operazione di lettura delle celle di memoria MC, i circuiti di decodifica/selezione di word line 10r accoppiano la word line WLm selezionata (determinata dal particolare valore del codice d'indirizzo ADR) con la linea che fornisce la tensione di polarizzazione Vramp, così da polarizzare le gate di controllo delle corrispondenti celle di memoria MC alla tensione di polarizzazione Vramp. Analogamente, il circuito di pilotaggio 120 accoppia la word line di riferimento WLr con la linea che fornisce la tensione di polarizzazione Vramp, così da polarizzare le gate di controllo delle celle di riferimento MR1, MR2e MR3alla tensione di polarizzazione Vramp.

Inoltre, durante un'operazione di lettura delle celle di memoria MC i circuiti di decodifica/selezione di bit line 110c connettono la bit line BLm selezionata (determinata dal particolare valore del codice d'indirizzo ADR) a circuiti di lettura/programmazione 130 del dispositivo di memoria 100. In particolare, i circuiti di lettura/programmazione 130 comprendono un banco di amplificatori di rilevamento 135 (per esempio, 64 amplificatori di rilevamento), che sono accoppiati alla bit line BLm selezionata durante l'operazione di lettura. Gli amplificatori di rilevamento 135 sono usati per leggere i valori logici memorizzati nelle celle di memoria MC di un sottoinsieme di locazioni di memoria (per esempio, 8 locazioni), una cosiddetta "pagina di memoria". Gli amplificatori di rilevamento 135 sono anche accoppiati alle bit line riferimento BLr1, BLr2e BLr3attraverso interruttori 1401, 1402e 1403, rispettivamente. Come descritto in maggior dettaglio nel seguito, gli amplificatori di rilevamento 135 ricevono correnti assorbita(e) dalla(e) cella(e) di memoria MC selezionata (e)e e dalle celle di riferimento MR1MR2e MR3attraverso la(e) bit line BLm selezionata(e) e le bit line riferimento BLr1, BLr2e BLr3, e sono atti a rilevare istanti in cui la (e) corrente(i) che fluisce(ono) attraverso la(e) bit line BLm selezionata(e), e le bit line di riferimento BLr1, BLr2e BLr3superano un predefinito valore.

Un'unità logica di rilevamento 145, inclusa nei circuiti di lettura/programmazione 130, è atta a discriminare il valore logico memorizzato nella cella di memoria MC selezionata, per esempio in base ad una relazione temporale degli istanti rilevati.

II dispositivo di memoria 100 comprende anche un'unità di controllo globale 150, atta a generare segnali di controllo, indicati nel complesso con Sc, per gestire il funzionamento del dispositivo di memoria 100, particolarmente per stabilire un istante d'inizio dell'operazione di lettura, più particolarmente un istante d'inizio della rampa di tensione di polarizzazione Vramp, e per abilitare gli amplificatori di rilevamento 135. L'unità logica di rilevamento 145 a sua volta fornisce un segnale logico END, indicativo della fine dell'operazione di valutazione da parte degli amplificatori di rilevamento 135, all'unità di controllo globale 150.

Riferendosi a Fig. 2, sono schematicamente mostrate distribuzioni statistiche esemplificative delle tensioni di soglia Vthc di una popolazione di celle di memoria, corrispondente per esempio alle celle di memoria MC che formano l'intera matrice 105. Ciascuna distribuzione è approssimativamente centrata attorno ad un rispettivo valore di tensione di soglia Vthc0, Vthci, Vthc2, Vthc3, corrispondente ad un rispettivo valore logico "11", "10", "01", "00" memorizzato nelle celle di memoria; i valori di tensione di soglia sono rappresentati su un asse Vthc.

In particolare, le celle di memoria MC cancellate, che memorizzano per convenzione il valore logico "11", hanno una tensione di soglia relativamente bassa, che cade in un primo intervallo di tensioni approssimativamente centrato attorno al valore di tensione dì soglia Vthc0, per esempio di circa 2,75 V. Le celle di memoria MC che memorizzano il valore logico "10" hanno una tensione di soglia che cade in un secondo intervallo di tensioni, approssimativamente centrato attorno al valore di tensione di soglia Vthc1, per esempio di circa 4,15 V, più alto del valore di tensione di soglia Vthc0, ma più basso di un valore di tensione di soglia Vthc2, per esempio di circa 5,15 V, attorno al guale è approssimativamente centrato un terzo intervallo di tensioni, in cui cade una tensione di soglia di celle di memoria MC che memorizzano il valore logico "01". Le celle di memoria MC che memorizzano il valore logico "00" hanno una tensione di soglia che cade in un quarto intervallo di tensioni approssimativamente centrato attorno al valore di tensione di soglia Vthc3, per esempio di circa 6,35 V, più alto dei valori di tensione di soglia Vthc0, Vthc1 e Vthc2.

Tensioni di verifica della programmazione, usate per accertarsi che una generica cella di memoria sia programmata al livello desiderato durante un'operazione di programmazione, corrispondono per esempio agli estremi di sinistra Vfyl, Vfy2 e Vfy3 degli intervalli di tensioni secondo, terzo e quarto, rispettivamente. Per esempio, le tensioni di verifica della programmazione Vfy-1, Vfy-2 e Vfy-3 assumono valori di circa 4 V, 5 V e 6,1 V. Una tensione di verifica dello svuotamento, usata durante un'operazione di cancellazione per accertarsi che la tensione di soglia delle celle di memoria non diventi troppo bassa, corrisponde all'estremo di sinistra DV del primo intervallo di tensioni; per esempio, la tensione di verifica dello svuotamento DV assume un valore di 2,5 V.

Le tensioni di soglia delle celle di riferimento MRi, MR2e MR3, rispettivamente, assumono valori intermedi tra due rispettivi intervalli di tensioni adiacenti. Particolarmente, la tensione di soglia della cella di riferimento MR1 assume un valore intermedio tra il primo intervallo di tensioni (associato al valore logico "11") ed il secondo intervallo di tensioni (associato al valore logico "10"), la tensione di soglia della cella di riferimento MR2assume un valore intermedio tra il secondo intervallo di tensioni ed il terzo intervallo di tensioni (associato al valore logico "01"), la tensione di soglia della cella di riferimento MR3assume un valore intermedio tra il terzo intervallo di tensioni ed il quarto intervallo di tensioni (associato al valore logico "00").

Considerando ora Fig. 3A, è schematicamente illustrata l'architettura di amplificatori di rilevamento 205. In particolare, in Fig. 3A sono mostrate una generica cella di memoria MC e le tre celle di riferimento MR1, MR2e MR3, accoppiate ad un rispettivo amplificatore di rilevamento 205 attraverso la rispettiva bit line BLm e le bit line riferimento BLr1, BLr2e BLr3; per semplicità di illustrazione, i circuiti di decodifica/selezione di bit line non sono mostrati.

Ciascun amplificatore di rilevamento 205 essenzialmente comprende un generatore di corrente 210 atto a fornire una corrente di confronto Icomp. Ciascun generatore di corrente 210 è connesso tra una linea di alimentazione di tensione, per esempio la tensione di alimentazione Vdd del dispositivo di memoria, ed un rispettivo nodo circuitale YMS accoppiato alla rispettiva bit line BLm, BLr1, BLr2, BLr3.

Durante un'operazione di lettura della cella di memoria MC, la word line WLm e la word line di riferimento WLr sono polarizzate alla tensione di polarizzazione Vramp. Di conseguenza, la cella di memoria MC assorbe una corrente (corrente di cella) le che dipende dalla tensione di polarizzazione di word line Vramp e dal suo livello di programmazione, ossia dal valore logico qui memorizzato; analogamente, le celle di riferimento MRX, MR2e MR3assorbono una rispettiva corrente (corrente di riferimento) Ir1, Ir2, Ir3che dipende dalla tensione di polarizzazione di word line Vramp e dal rispettivo livello di programmazione di riferimento .

Ciascun nodo YMS è inoltre accoppiato ad un rispettivo circuito di confronto 220 atto a rilevare quando il valore della corrente di cella lc o, rispettivamente, della corrente di riferimento Ir1, Ir2e Ir3supera il valore della corrente di confronto Icomp. Il generico circuito di confronto 220 fornisce un rispettivo segnale logico Dm, Dr1, Dr2, Dr3, che è asserito quando il valore della corrente di cella lc, o della corrente di riferimento Ir1, Ir2o Ir3, supera il valore della corrente di confronto Icomp·

In Fig. 3B la tensione di polarizzazione Vrampè mostrata come crescente nel tempo t con una pendenza costante da un valore iniziale di 0 V ad un valore massimo più alto della tensione alla quale la cella di riferimento MR3assorbe una corrente che eccede la corrente di confronto IComp-Un'operazione di lettura della cella di memoria MC è descritta qui appresso riferendosi congiuntamente a Fig. 2, Fig. 3A e Fig. 3B.

Quando, ad un istante tri, la tensione di polarizzazione Vrampraggiunge un valore, indicato con Vthr1, tale che la corrente di riferimento Ir1 assorbita dalla cella di riferimento MR1raggiunge e supera la corrente di confronto Icomp, il circuito di confronto 220 commuta. Di conseguenza, all'istante tr1 il segnale logico Dr1, fornito dal circuito di confronto 220 accoppiato alla bit line BLr1, è asserito. Gli altri segnali logici Dr2e Dr3, forniti dai circuiti di confronto 220 accoppiati alle bit line BLr2e BLr2, sono analogamente asseriti in successione a rispettivi istanti tr2e tr3, dopo che la tensione di polarizzazione Vrampraggiunge (agli istanti tr2e tr3) valori di tensione Vthr2e Vthr3, rispettivamente.

In modo simile, il segnale logico Dm, fornito dal circuito di confronto 220 accoppiato alla bit line BLm, è asserito quando la tensione di polarizzazione Vrampraggiunge (ad un istante tc', tc'' o tc''', dipendente dal livello di programmazione della cella di memoria) un valore Vthc' , Vthc'', Vthc''' tale che la corrente assorbita dalla cella di memoria MC supera la corrente di confronto IComp-Come risultato, la relazione temporale tra gli istanti ai quali i segnali logici Dr1, Dr2, Dr3e Dm commutano (per esempio sono asseriti) identifica univocamente il valore logico memorizzato nella cella di memoria MC da leggere.

Per esempio, assumendo che la cella di memoria MC abbia una tensione di soglia all'interno della distribuzione centrata attorno a Vthco, la tensione di polarizzazione di word line Vrampraggiungerà il valore Vthc<’>ad un istante tc<’>che precede l'istante tri, quindi tutti i segnali logici Dri, Dr2e Dr3sono ancora deasseriti quando il segnale Dm è asserito. Questo indica che la tensione di soglia della cella di memoria MC è più bassa della tensione di soglia della cella di riferimento Mr1, e quindi che la cella di memoria MC memorizza il valore logico "11". In caso la cella di memoria MC abbia una tensione di soglia all'interno della distribuzione centrata attorno a Vthc1, la tensione di polarizzazione di word line Vrampraggiungerà il valore Vthc<”>ad un istante tc" compreso tra gli istanti tr1 e tr2, quando il segnale logico Dr1 è asserito ma i segnali logici Dr2e Dr3sono ancora deasseriti; questo indica che la cella di memoria MC memorizza il valore logico "10". In caso la cella di memoria MC abbia una tensione di soglia all'interno della distribuzione centrata attorno a Vthc2, la tensione di polarizzazione di word line Vrampraggiungerà il valore Vthc<’">ad un istante tc<’">compreso tra gli istanti tr2e tr3, quando i segnali logici Dr1 e Dr2sono asseriti ma il segnale logico Dr3è ancora deasserito; questo indica che la cella di memoria MC memorizza il valore logico "01". In caso la cella di memoria MC abbia una tensione di soglia all'inteno della distribuzione centrata attorno a Vthr3, allora il segnale Dm sarà ancora deasserito quando, all'istante tr3, i segnali logici Dr1, Dr2e Dr3sono tutti asseriti; questo indica che la cella di memoria MC memorizza il valore logico "00".

Quando il segnale logico Dr3è asserito all'istante tr3, l'unità logica di rilevamento 145 fornisce all'unità di controllo globale il corrispondente segnale logico indicativo della fine dell'operazione di lettura.

Considerando ora Fig. 4A, è rappresentato in maggior dettaglio un amplificatore di rilevamento 405j(dove j è un indice che assume un valore intero tra 1 ed N, essendo N il numero degli amplificatori di rilevamento, includente gli amplificatori di rilevamento per le celle di riferimento). Gli elementi corrispondenti a quelli rappresentati in Figg. 1 e 3A sono indicati con gli stessi riferimenti numerici, e la loro descrizione è omessa per semplicità.

Il circuito di confronto 220 dell'amplificatore di rilevamento 405jinclude un primo ed un secondo amplificatore differenziale 410, 415.

Il primo amplificatore differenziale 410 ha un terminale d'ingresso non invertente (+) che riceve un'appropriata tensione di riferimento Vref, per esempio fornita da un generatore di tensione, come per esempio a generatore di tensione di riferimento band-gap (non mostrato nel disegno). Un terminale d'ingresso invertente (-) del primo amplificatore differenziale 410 è connesso al nodo YMS. Un terminale d'uscita del primo amplificatore differenziale 410 è connesso ad un primo terminale di un resistore R, un secondo terminale del resistore R essendo connesso al nodo YMS.

Il secondo amplificatore differenziale 415 ha un terminale d'ingresso non invertente (+) connesso al nodo YMS ed un terminale d'ingresso invertente (-) connesso al primo terminale del resistore R e al terminale d'uscita del primo amplificatore differenziale 410.

Il circuito di confronto 220 include inoltre un invertitore 422 consistente di un transistore p-MOS 425 e due transistori n-MOS 430, 435. Terminali di source dei transistori p-ΜΟS e n-MOS 425 e 435 sono connessi alla linea di alimentazione di tensione Vdd ed a il terminale di massa GND, rispettivamente. Terminali di drain dei transistori p-MOS e n-MOS 425 e 430 sono connessi insieme per formare un terminale d'uscita dell'invertitore 422, che fornisce un segnale logico OUTj. Un terminale di drain dei transistori n-MOS 435 è connesso ad un terminale di source del transistore n-MOS 430.

Terminali di gate dei transistori p-MOS e n-MOS 425 e 430 sono connessi insieme per formare un terminale d'ingresso dell'invertitore 422; un terminale d'uscita del secondo amplificatore differenziale 415 è connesso al terminale d'ingresso dell'invertitore 422. Un terminale di gate del transistore n-MOS 435 riceve la tensione di riferimento Vref.

Il circuito di confronto 405 comprende una porta AND 440, una porta NOR 445 e una porta NOT 450. Queste porte logiche 440, 445 e 450 processano segnali logici PRECH e SAEN, forniti dalla logica di controllo globale, insieme al segnale logico OUTj.

La porta AND 440 ha un primo terminale d'ingresso connesso al terminale d'uscita dell'invertitore 422 attraverso il quale riceve il segnale logico OUTjed un secondo terminale d'ingresso che riceve una versione invertita del segnale logico PRECH.

La porta NOR 445 ha un primo terminale d'ingresso connesso ad un terminale d'uscita della porta AND 440 ed un secondo terminale d'ingresso che riceve una versione invertita del segnale logico SAEN.

La porta NOT 450 ha un terminale d'ingresso connesso ad un terminale d'uscita della porta NOR 445 ed un terminale d'uscita che fornisce un segnale logico D, corrispondente ad uno dei segnali logici Dm, Dr1, Dr2e Dr3 descritti sopra.

Il segnale logico SAEN è fornito ad un terminale d'uscita di una porta OR 455 dell'unità di controllo globale 150. La porta OR 455 riceve il segnale logico PRECH ad un primo terminale d'ingresso ed un segnale logico READ ad un secondo terminale d'ingresso, i segnali logici PRECH e READ essendo generati dall'unità di controllo globale 150.

In Fig. 4B un diagramma mostra, in modo semplificato, la tempistica dei segnali logici coinvolti nell'amplificatore di rilevamento di Fig. 4A durante un'operazione di lettura. Il funzionamento dell'amplificatore di rilevamento 405 sarà ora descritto facendo riferimento a Fig. 4B congiuntamente a Fig. 1 e Fig. 4A.

Si assuma che, ad un generico istante tO, un codice d'indirizzo ADR sia ricevuto dal dispositivo di memoria 100, identificante una locazione di memoria di celle di memoria MC. Il codice d'indirizzo ADR ricevuto è rilevato da (un circuito di rilevamento di transizioni d'indirizzo del) l'unità di controllo globale 150, che in risposta genera un corrispondente impulso di segnale ATD indicato come Rilevamento di Transizione d'indirizzo ("Address Transition Detection" o ATD). Dopo aver decodificato il codice d'indirizzo ricevuto, i circuiti di decodifica/selezione di bit line 110c selezionano le corrispondenti bit line BLm, BLr1, BLr2e BLr3, connettendole elettricamente agli amplificatori di rilevamento 405.

All'istante tO l'unità di controllo globale 150 asserisce i segnali logici PRECH e FILTER. Il segnale logico FILTER ha una durata sufficiente ad assicurare che le (capacità parassite associate alle) word line WLm e WLr siano completamente scaricate a massa prima di iniziare ad applicare la tensione di polarizzazione Vramp, anche nel caso in cui un'operazione di lettura inizi dopo un interruzione di una precedente operazione di lettura. L'asserzione del segnale logico PRECH causa l'asserzione del segnale logico SAEN, che abilita l'amplificatore di rilevamento 405 sbloccando la porta NOR 445, tuttavia, la porta AND 440 è bloccata.

L'asserzione del segnale PRECH avvia la fase di precarica dell'operazione di lettura.

La fase di precarica è richiesta a causa di capacità parassite CBLintrinsecamente associate alle bit line BLm, BLr1, BLr2, e BLr3. Infatti, una corrente che fluisce attraverso le bit line BLm, BLr1, BLr2, e BLr3causa la carica delle capacità parassite CBL; di conseguenza, finché le capacità parassite non sono caricate, le tensioni di bit line non sono stabili, e si osserva un corrispondente transitorio prima che le tensioni e correnti di bit line raggiungano un valore di regime. Quindi, per evitare una lettura errata durante questo transitorio, è necessario attendere la stabilizzazione della tensione di bit line al potenziale predefinito Vref, prima di eseguire una valutazione ddel valore logico memorizzato nella cella di memoria MC.

Durante la fase di precarica le word line WLm e WLr sono mantenute ad una tensione VWLuguale a 0 V e, di conseguenza, le celle di memoria MC sono mantenute spente.

La corrente necessaria per portare una tensione VYMSdel nodo YMS alla tensione di riferimento Vrefè fornita dall'amplificatore differenziale 410 e dal generatore di corrente 210. In particolare, la tensione VYMSdel nodo YMS è inizialmente (ossia, quando la capacità parassita di bit line non è caricata) più bassa della tensione obiettivo Vref(come mostrato in Fig. 4B); l'amplificatore differenziale 410 eroga una corrente attraverso il resistore R, e questa corrente contribuisce, insieme alla corrente erogata dal generatore di corrente 210, alla carica della capacità parassita di bit line CBL. La corrente erogata dall'amplificatore differenziale 410 causa una caduta di tensione sul resistore R, ed una tensione Vdifal terminale d'uscita dell'amplificatore differenziale 410 è inizialmente maggiore della tensione VYMS. Particolarmente, all'inizio della carica della capacità parassita CBL, quando un valore della tensione VYMSè lontano dalla tensione Vref, la tensione Vdifaumenta piuttosto rapidamente verso un valore più alto della tensione Vref. Quando la tensione VYMSinizia ad avvicinarsi alla tensione Vref, la corrente erogata dall'amplificatore 410 decresce, e così anche la tensione Vdifdecresce.

Durante questo transitorio, il terminale d'ingresso non invertente dell'amplificatore 415 ha un potenziale più basso del terminale d'ingresso invertente. L'amplificatore differenziale 415 agisce come un comparatore, così una tensione al suo terminale d'uscita è bassa e, di conseguenza, il segnale logico OUTjall'uscita dell'invertitore 422 è alto.

Quando la tensione VYMSraggiunge la tensione Vref, la corrente di confronto Icomperogata dal generatore di corrente 210 e assorbita dall' amplificatore differenziale 410, poiché la cella di memoria MC selezionata, o la cella di riferimento MR1, MR2, MR3, è ancora non conduttiva, indipendentemente dal suo stato di programmazione, essendo la tensione di polarizzazione di word line ancora zero. La corrente dì confronto Icompassorbita dall'amplificatore 410 causa una caduta di tensione sul resistore R, tale che la tensione Vdifdiventa più bassa della tensione VYMS. Il segnale logico OUTjall'uscita dell'invertitore 422 commuta divenendo basso (ad un istante t3), ma questo non influenza lo stato logico del segnale D, poiché la porta AND 440 è bloccata.

Nel frattempo, ad un istante t1 il segnale logico FILTER è deasserito, ed il segnale logico READ è asserito. Il segnale logico READ abilita i circuiti di decodifica/selezione di word line 10r ed il circuito di pilotaggio 120 ad accoppiare elettricamente le word line WLm e WLr al generatore di tensione a rampa 115.

Ad un istante t2, dopo un predeterminato tempo dall'impulso ATD, un segnale logico START_RAMP è asserito dall'unità di controllo globale 150 al generatore di tensione a rampa 115, che in risposta applica la tensione a rampa Vrampalla selezionata word line WLm ed alla word line di riferimento WLr.

Il segnale PRECH è deasserito ad un istante t4. La deasserzione del segnale PRECH causa la fine della fase di precarica, e l'inizio della fase di valutazione. Il segnale logico SAEN rimane asserito, poiché il segnale READ è ancora asserito; la porta AND 440 è sbloccata, e abilitata a trasferire lo stato logico del segnale OUTjall'uscita D.

In particolare, la deasserzione del segnale PRECH può avvenire dopo che il segnale START_RAMP è stato asserito, ossia mentre la tensione di word line VWLè già crescente in accordo con la tensione a rampa VramP. In guesto caso, si deve assicurare che quando la fase di precarica finisce, la tensione a rampa Vrampnon abbia già raggiunto la tensione di verifica dello svuotamento DV, allo scopo di evitare la possibile accensione di alcune celle di memoria MC che memorizzano il valore "11" prima che la precarica sia terminata.

Quando la tensione VWLalla word line WLm si avvicina alla tensione di soglia della cella di memoria MC selezionata (che dipende dallo stato di programmazione della cella di memoria), la cella di memoria MC inizia ad assorbire una corrente IMCprogressivamente crescente, che fluisce attraverso la bit line BLm. Una progressivamente crescente frazione della corrente di confronto Icompè ora assorbita dalla cella di memoria MC, mentre l'amplificatore differenziale 410 continua ad assorbire la differenza tra la corrente di confronto Icompe la corrente di cella IMCattraverso il resistore R.

L'amplificatore 410 tende a mantenere il potenziale al nodo YMS uguale alla tensione di riferimento Vref, poiché il suo ingresso invertente agisce come una "massa virtuale" (maggiore è il guadagno dell'amplificatore 410, più vicina è la tensione del nodo YMS alla tensione dell'ingresso non-invertente dell'amplificatore differenziale 410, ossia alla tensione di riferimento Vref).

Fintanto che la cella di memoria MC non assorbe corrente, o la corrente di cella IMC è minore della corrente di confronto Icomp, la corrente assorbita dall'amplificatore differenziale 410 causa una caduta di tensione sul resistore R. In queste condizioni, il terminale d'ingresso invertente dell'amplificatore differenziale 415 è mantenuto ad un potenziale più alto di quello del terminale d'ingresso non invertente, ed il segnale logico OUTjè perciò deasserito.

La porta AND 440 riceve il segnale logico OUTj, ossia un valore logico Ό', e, di conseguenza, fornisce un valore logico Ό'. La porta NOR 445 riceve questo valore logico '0' e, di conseguenza, fornisce a valore logico Ί' . La porta NOT 450 inverte il valore logico Ί' e fornisce il segnale logico D a Ό'.

Quando la corrente di cella IMC raggiunge la corrente di confronto Icomp, la corrente che fluisce attraverso il resistore R diventa zero, ma la regolazione della tensione VYMSal nodo YMS è ancora garantita.

Quando la corrente di cella IMC assorbita dalla cella di memoria MC supera la corrente di confronto Icomp, l'amplificatore 410 inizia ad erogare una corrente differenza, che fluisce attraverso il resistore R, che causa una caduta opposta di tensione su di esso, tale che l'amplificatore differenziale 415 commuta (istante t5) portanto la tensione al suo terminale d'uscita al livello alto e, di conseguenza, il segnale logico OUTjè asserito. La porta AND 440, che riceve ora il segnale logico OUTjal valore logico Ί', fornisce il valore logico Ί' . Di conseguenza, la porta NOR 445 fornisce il valore logico Ό', e la porta NOT 450 il segnale logico D a '1'.

La fase di valutazione finisce quando la cella di riferimento MR3assorbe una corrente maggiore della corrente di confronto IComP· L'unità logica di rilevamento 145 fornisce il corrispondente segnale logico all'unità di controllo globale 150, che deasserisce il segnale logico READ ad un istante t6. Come conseguenza, anche il segnale logico SAEN è deasserito.

La durata del segnale logico PRECH stabilisce una durata della fase di precarica delle bit line BLm, BLr1, BLr2e BLr3al potenziale predefinito Vref.

La durata della fase di precarica, ossia la durata del segnale logico PRECH, e preferibilmente configurabile, nella fase di colllaudo (test) del dispositivo di memoria, così da assicurare che le bit line BLm, BLr1, BLr2, e BLr3raggiungano la tensione di riferimento Vrefin ogni condizione di temperatura e di tensione di alimentazione Vdd per ciascuna cella di memoria MC disposta nel chip di semiconduttore, anche in considerazione dell'inevitabile distribuzione statistica di parametri dovuta a variazioni del processo di fabbricazione. Analogamente, anche la durata del segnale FILTER ed il ritardo dell'asserzione del segnale START_RAMP dall'impulso ATD sono preferibilmente configurabili.

La Richiedente ha osservato che un problema del sopra descritto amplificatore di rilevamento 405jrisiede nel tempo morto tra un istante di completamento reale della fase di precarica ed un istante di avvio della fase di valutazione, ossia la deasserzione del segnale PRECH; la Richiedente ha osservato che questo tempo morto, che è perso, incide sul tempo di accesso del dispositivo di memoria, aumentando il tempo richiesto per un'operazione di lettura. Per esempio, riferendosi a Fig. 4B, la precarica della capacità parassita di bit line CBLfinisce all'istante t3, quando il segnale logico OUTjcommuta da un valore logico alto ad un valore logico basso. Tuttavia, per avviare la fase di valutazione, si deve attendere la deasserzione del segnale PRECH (all'istante t4).

II tempo realmente necessario per caricare una generica bit line (ossia la durata dell'intervallo di tempo t3-t0) non è predicibile, e dipende da molti parametri, come la temperatura di funzionamento, il valore della tensione di alimentazione Vdd, e da variazioni statistiche di parametri dovute a tolleranze del processo di fabbricazione.

A causa di questa variabilità, la durata del segnale PRECH deve essere regolata sul caso peggiore.

In pratica, la durata del segnale PRECH è resa configurabile "on-chip", ossia può essere variata, durante il test del dispositivo. La variazione è necessariamente di quantità discrete (ossia, la durata del segnale PRECH può essere aumentata di predeterminati delta). Nella fase di test, si sceglie la configurazione appropriata per la durata del segnale PRECH atta a garantire che la durata della fase di precarica sia sufficiente per caricare le bit line nelle condizioni peggiori (la durata del segnale logico PRECH è configurata così da garantire che quando esso viene deasserito, la commutazione di tutti i segnali logici OUTjabbia già avuto luogo). Pertanto, nel funzionamento reale, quando la precarica delle bit line può essere significativamente più veloce, il tempo morto tra il reale completamento della precarica e l'inizio della fase di valutazione può essere significativo.

In aggiunta, il tempo morto tra il reale completamento della precarica di bit line e l'inizio della fase di valutazione dipende anche da un ritardo di propagazione del segnale di controllo PRECH lungo una linea di segnale che si estende sul chip dall'unità di controllo globale 150 all'amplificatore di rilevamento 405j.

Nel seguito, è presentato un circuito di lettura atto a superare i summenzionati svantaggi.

Riferendosi a Fig. 5A, è illustrato un circuito 500 per leggere celle di memoria MC, in accordo con una forma di realizzazione della presente invenzione (gli elementi corrispondenti a quelli rappresentati in Fig. 4A sono indicati con gli stessi riferimenti numerici e la loro descrizione è omessa per semplicità).

Il circuito di lettura 500 è incluso nei circuiti di lettura/programmazione 130 del dispositivo di memoria 100, e comprende una pluralità di amplificatori di rilevamento 505j, ciascun dei quali fornisce un rispettivo segnale logico OUTjad un nodo d'uscita 510jdell'invertitore 422, formato dai terminali di drain dei transistori p-MOS e n-MOS 425 e 430.

I nodi d'uscita 510jdi tutti gli amplificatori di rilevamento 505jsono combinati insieme in configurazione a NOR filato ( "wired-NOR"). In dettaglio, il circuito di lettura 500 include una pluralità di transistori n-MOS 515j, uno per ciascun amplificatore di rilevamento 505j. Ciascun transistore n-MOS 515jha un terminale di source connesso al terminale di massa GND, un terminale di drain connesso ad un nodo comune 522, che fornisce un segnale logico NOR, ed un terminale di gate che riceve il rispettivo segnale logico OUTj.

II circuito di lettura 500 include inoltre un transistore p-MOS 520 innalzatore di tensione avente un terminale di source connesso al terminale di alimentazione di tensione Vdd, un terminale di drain connesso al nodo 522 ed un terminale di gate che riceve il complemento logico SAEN del segnale logico SAEN.

Inoltre, il circuito di lettura 500 comprende un flip-flop D 525 avente un terminale di dati d'ingresso (D) connesso al terminale di alimentazione di tensione Vdd, un terminale di orologio (clock) d'ingresso (CK) connesso al nodo 522, un terminale di reset d'ingresso che riceve il segnale logico SAEN ed un terminale d'uscita (Q) che fornisce il segnale logico START_RAMP.

La porta AND 440 riceve il segnale logico START_RAMP generato dal flip-flop 525 (al posto del segnale logico PRECH descritto con riferimento a Fig. 4A) ed il rispettivo segnale logico OUTj. Alternativamente, la porta AND 440 può ricevere una versione complementata del segnale preso al terminale d'uscita complementato (Q) del flip-flop 525.

In Fig. 5B un diagramma mostra, in modo semplificato, la tempistica dei segnali logici coinvolti nel circuito di lettura 500 di Fig. 5A durante un'operazione di lettura. Il funzionamento del circuito di lettura 500 sarà ora descritto facendo riferimento a Fig. 5B congiuntamente a Fig. 1 e Fig. 5A.

Si assuma che, ad un generico istante tO, l'unità di controllo globale 150 generi un impulso ATD di segnale ATD. A questo istante tO, l'unità di controllo globale 150 asserisce il segnale logico FILTER e, di conseguenza, anche il segnale logico SAEN è asserito.

Ad un istante tl, il segnale logico FILTER è deasserito, ed il segnale logico READ è asserito, mantenendo il segnale logico SAEN ancora asserito. La durata del segnale FILTER può ancora essere configurabile, così da assicurare che la scarica della word line sia completata anche nelle condizioni peggiori.

Nel frattempo, il nodo YMS inizia ad essere precaricato alla tensione di riferimento Vref, come descritto sopra. Dopo un tempo dipendente dalla temperatura, dalla tensione di alimentazione Vdd, e da variazioni statistiche di parametri dovute a tolleranze del processo di fabbricazione, il segnale logico OUTjdi ciascun amplificatore di rilevamento 505jcommuta da un valore logico alto ad un valore logico basso.

Essendo il segnale logico SAEN asserito al livello di tensione alto, il terminale di gate del transistore p-MOS di pull-up 520 è mantenuto a massa, così il transistore p-MOS 520 è acceso.

Le conduttività dei transistori MOS 520 e 515i,..., 515Nsono tali che fintanto che almeno uno dei segnali logici OUTjè alto, il segnale logico NOR è mantenuto basso; non appena tutti i segnali logici OUTjsono al valore logico basso, il segnale logico NOR è asserito, ossia è portato al valore logico alto (istante t2).

Il segnale logico NOR agisce come un segnale di orologio (clock) per il flip-flop 525, che, all'istante t2, cattura il valore logico alto Ί' , avendo il terminale di dati d'ingresso connesso al terminale di alimentazione di tensione Vdd.

Così, all'istante t2, il flip-flop 525 asserisce il segnale logico START_RAMP ed il generatore di tensione a rampa 115 inizia a fornire la tensione a rampa Vrampalle word line WLm e WLr.

In questo modo, la fase di valutazione è avviata all'istante t2. Ad un istante t3, quando la corrente assorbita dalla cella di memoria o di riferimento supera la corrente di confronto IComp, il generico segnale logico OUTjcommuta portandosi alto. Come discusso in precedenza, i dati memorizzati nelle celle di memoria indirizzate sono determinati in base alla relazione temporale tra gli istanti (t3) ai quali i segnali logici OUTjcommutano.

La fase di valutazione finisce ad un istante t4 quando la corrente assorbita dalla cella di riferimento MR3raggiunge e supera la corrente di confronto, l'unità logica di rilevamento 145 che fornisce la corrispondente segnale logico e l'unità di controllo globale 150 deasserendo il segnale logico READ.

Quando il segnale logico SAEN è deasserito, il flipflop 525 è riazzerato (reset).

Si può apprezzare che, vantaggiosamente, non ci sono tempi morti tra il reale completamento della fase di precarica di tutte le bit line e l'inizio della fase di valutazione, ed il tempo di accesso del dispositivo di memoria è ottimizzato, con un benefico impatto sul tempo richiesto per un'operazione di lettura (che è ridotto in confronto alla soluzione precedentemente presentata). Infatti, la fase di valutazione inizia sostanzialmente all'istante t2, con dall'asserzione del segnale logico START_RAMP, immediatamente dopo che è completata la precarica della capacità parassita CBLdi tutte le bit line BLm, BLr1, BLr2e BLr3, come segnalato dal fatto che tutti ì segnali logici OUTjhanno commutato al valore logico basso Ό'.

Così, non vi è la necessità di un segnale logico di durata predeterminata, configurabile, come il segnale PRECH nella soluzione precedentemente presentata, per controllare la fase di precarica, che ora ha una durata auto-definita, piuttosto che una durata fissata, predeterminata (sebbene configurabile). Di conseguenza, la presente invenzione evita il problema di configurare la durata della fase di precarica considerando una variabilità dipendente dalla temperatura, dalla tensione di alimentazione Vdd e dalla distribuzionde statistica dei parametri di pèrocesso.

In aggiunta, la presente invenzione elimina la necessità di linee di segnale che distribuiscono un segnale logico di precarica ed un segnale logico START_RAMP, che corrono sul chip dall'unità di controllo globale 150 ai circuiti di lettura/programmazione 130 ed al generatore di tensione a rampa 115. Di conseguenza, anche un ritardo di propagazione dei segnali logici è eliminato o ridotto.

Inoltre, l'unità di controllo globale 150 è semplificata, poiché il segnale logico di precarica PRECH è eliminato, ed il segnale logico d'inizio rampa START_RAMP è generato localmente ai circuiti di lettura/programmazione 130.

La tensione a rampa di polarizzazione Vramppuò iniziare da massa o da una tensione più elevata.

Con riferimento ora a Fig. 6A, è mostrato un circuito per fornire tensione 600, in accordo con una forma di realizzazione preferita della presente invenzione ed incluso nel generatore di tensione a rampa 115. Il circuito per fornire tensione 600 è atto a fornire una tensione Vstart, dalla quale la tensione a rampa Vrampparte, invece che la tensione di massa (da qui in avanti la tensione Vstartè indicata come tensione d'inizio rampa). Particolarmente, la tensione d'inizio rampa Vstartè più elevata della tensione di massa, ma più bassa della tensione di verifica dello svuotamento DV.

Il circuito per fornire tensione 600 include una disposizione circuitale 605 comprendente una struttura a specchio di corrente. La disposizione circuitale 605 ha un primo ramo circuitale includente un transistore p-MOS 615 connesso a diodo, avente un terminale di source che riceve una tensione di alimentazione di rampa VSR(per esempio, 6,5 V), e, in serie ad esso, un generatore di corrente 620 per erogare una prescritta corrente, avente un terminale connesso al terminale di massa GND; il generatore di corrente 620 è abilitato dal segnale logico SAEN. Il transistore p-MOS 615 specchia la corrente in un secondo ramo, comprendente un transistore p-MOS 625, avente un terminale di source che riceve la tensione di alimentazione di rampa VSRed un terminale di gate connesso ad un terminale di gate del transistore p-MOS 615. Il transistore p-MOS 625 è connesso in serie ad un interruttore 627 (per esempio un transistore "pass"), essendo un terminale di drain del transistore p-MOS 625 connesso ad un primo terminale dell'interruttore 627.

L'interruttore 627 a sua volta ha un secondo terminale connesso ad un terminale di drain di un transistore n-MOS 630 così da formare un nodo d'uscita 610; l'interruttore 627 è abilitato dal segnale logico START_RAMP. Il transistore n-MOS 630 ha un terminale di source connesso al terminale di massa GND ed un terminale di gate che riceve il segnale logico SAEN complementato.

Il circuito per fornire tensione 600 include inoltre un regolatore di tensione 635 alimentato con la tensione di alimentazione di rampa VSRe configurabile in accordo con un codice di configurazione CONFIG, fornito per esempio dall'unità di controllo globale 150. Il codice di configurazione CONFIG definisce in particolare il valore della tensione d'inizio rampa Vstart, tra massa e la tensione di verifica dello svuotamento DV, fornita ad un terminale d'uscita del regolatore di tensione 635.

Un transistore n-MOS 640 agisce come un transistore pass tra il nodo d'uscita 610 ed il regolatore di tensione 635; in dettaglio, il transistore n-MOS 640 ha un primo terminale di drain/source connesso al nodo d'uscita 610 ed un secondo terminale di drain/source connesso al terminale d'uscita del regolatore di tensione 635.

Una porta AND 645 riceve il segnale logico SAEN ed il segnale logico START_RAMP invertito ed un risultato della operazione logica AND, e genera un segnale di controllo che è fornito ad un terminale di gate del transistore n-MOS 640.

In Fig. 6B un diagramma mostra, in modo semplificato, la tempistica dei segnali logici coinvolti nel circuito di lettura 500 di Fig. 5A e nel circuito per fornire tensione 600 di Fig. 6A durante un'operazione di lettura, in accordo con la forma di realizzazione preferita della presente invenzione. Il funzionamento del circuito per fornire tensione 600 sarà ora descritto facendo riferimento congiuntamente a Fig. 6B e Fig. 5A.

Durante un'operazione di lettura, quando all'istante tO il segnale logico SAEN è asserito dall'impulso ATD, il generatore di corrente 620 è abilitato e genera una corrente, che comunque non può essere specchiata nel transistore p-MOS 625, poiché il segnale logico START_RAMP è ancora deasserito e l'interruttore 627 è aperto. Essendo il segnale logico SAEN asserito, la gate del transistore n-MOS 630 è a massa, ossia il transistore n-MOS 630 è spento.

Essendo il segnale logico SAEN asserito ed il segnale logico START_RAMP deasserito, la gate del transistore n-MOS 640 è al valore logico alto ed il transistore n-MOS 640 acceso. Di conseguenza, durante la fase di precarica dell'operazione di lettura, mentre le bit line BLm, BLr1, BLr2e BLr3sono precaricate alla tensione di riferimento Vrefil nodo d'uscita 610 può essere precaricato alla tensione d'inizio rampa Vstart ■Quando il segnale logico READ è asserito, la word line WLm selezionata e la word line di riferimento WLr sono accoppiate al generatore di tensione a rampa 115 dai circuiti di decodifica/selezione di word line 10r e dal circuito di pilotaggio 120, rispettivamente, ed esse sono a loro volta precaricate alla tensione d'inizio rampa Vstartfornita al nodo d'uscita 610.

Quando la fase di precarica finisce e inizia la fase di valutazione, il segnale logico START_RAMP è asserito ed il regolatore di tensione 635 è isolato dal nodo d'uscita 610. Inoltre, l'interruttore 627 è abilitato (chiuso) e la corrente fornita dal generatore di corrente 620 è specchiata nel transistore p-MOS 625 per essere utilizzata dal generatore di tensione a rampa 115.

Il generatore di tensione a rampa 115 fornisce la tensione a rampa Vrampa partire dalla tensione d'inizio rampa Vstartalla quale il nodo d'uscita 610 è precaricato, invece che la massa, e durante la fase di valutazione la tensione dì word line VWLsegue la tensione a rampa Vramp.

Poiché la tensione a rampa Vrampinizia dalla tensione d'inizio rampa Vstartrinvece che da massa, il tempo richiesto per un'operazione di lettura è ulteriormente ridotto, compatibilmente con la richiesta di dispositivi di memoria più veloci.

Si sottolinea che la tecnica descritta da ultimo che prevede di iniziare la rampa di tensione di polarizzazione ad una tensione più alta della massa può anche essere utilizzata nel circuito di lettura di Fig.

4A.

Sebbene la presente invenzione sia stata illustrata e descritta per mezzo di forme di realizzazione, è chiaro ai tecnici del ramo che sono possibili molte modifiche alle forme di realizzazione descritte, così come altre forme di realizzazione della presente invenzione senza allontanarsi dal suo ambito di protezione come definito nelle rivendicazioni allegate.

Per esempio, le celle di memoria possono essere programmate ad un differente numero di livelli (eventualmente, solo due livelli) e memorizzare un differente numero di bit; le celle di riferimento possono essere fornite all'interno della matrice di celle di memoria e selezionate dai circuiti di decodifica/selezione invece che dal circuito di pilotaggio e dagli interruttori. Altri segnali logici possono essere generati nel dispositivo di memoria e coinvolti nel suo funzionamento. L'amplificatore di rilevamento può avere una differente struttura, in particolare altri elementi circuitali possono essere utilizzati al posto del resistore e degli amplificatori differenziali. Anche il segnale logico d'inizio rampa può essere generato sfruttando un'altra struttura al posto del flip-flop D e la connessione wired-NOR può essere ottenuta con un differente numero e tipo di transistori.

In più, il circuito per fornire tensione può includere un differente numero e tipo di transistori e la corrente utilizzata qui può essere fornita in modo differente che con uno specchio di corrente. Altri modi di combinare i segnali OUTjsono possibili, come per esempio un wired-OR.

Ulteriormente, è da evidenziare il fatto che sebbene descritta in relazione alla tecnica di lettura con rampa di tensione, la presente invenzione non è da interpretare come avente applicabilità limitata a questa particolare tecnica di rilevamento, essendo in generale utile indipendentemente dalla tecnica di lettura adottata; in particolare, la presente invenzione può anche essere applicabile alla tecnica di lettura con tensione a gradino, in cui una tensione a gradino è applicata alle word line della cella di memoria indirizzata e delle celle di riferimento, e la corrente tirata dalla cella di memoria indirizzata è confrontata con correnti tirate dalle celle di riferimento.

Claims (13)

1. RIVENDICAZIONI 1. Un circuito di lettura (115, 500) per leggere celle di memoria a semiconduttore (MC), atto ad essere accoppiato ad almeno una cella di memoria e ad almeno una cella di riferimento (MR1, MR2, MR3) attraverso una rispettiva bit line (BLm, BLr1, BLr2, BLr3), il circuito di lettura includendo: un circuito di precarica (220, 515j, 520, 522, 525) per precaricare le bit line ad una tensione predefinita (Vref) durante una fase di precarica di un'operazione di lettura sulla cella di memoria; un circuito di polarizzazione (115) per applicare una polarizzazione (Vramp) ad un rispettivo terminale di controllo della cella di memoria (WLm) e della cella di riferimento (WLr) in risposta ad un segnale di abilitazione (START_RAMP); e per ciascuna bit line, un circuito di valutazione (505) per valutare una quantità elettrica che si sviluppa sulla bit line in conseguenza della polarizzazione durante una fase di valutazione dell'operazione di lettura sulla cella di memoria, un contenuto d'informazione della cella di memoria essendo determinato sulla base della quantità elettrica che si sviluppa sulle bit line, caratterizzato dal fatto che il segnale di abilitazione è fornito dal circuito di precarica in risposta ad un'indicazione (NOR) che le bit line hanno raggiunto la tensione predefinita.
2. 2. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con rivendicazione 1, in cui il circuito di precarica (220, 515j, 520, 522, 525) include, per ciascuna bit line (BLm, BLr1, BLr2, BLr3), un rispettivo circuito di bit line (220) per precaricare la rispettiva bit line alla tensione predefinita (Vref) e per fornire un rispettivo segnale logico di precarica (OUTj) indicativo del fatto che la bit line ha raggiunto la tensione predefinita, l'indicazione (NOR) essendo fornita in accordo con i segnali logici di precarica.
3. 3. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con rivendicazione 2, in cui il circuito di precarica (220, 515j, 520, 522, 525) include inoltre una combinazione logica dei segnali logici di precarica, particolarmente una combinazione wired-NOR.
4. 4. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con rivendicazione 3, in cui detta combinazione wired-NOR include un elemento interruttore (515j) avente un primo terminale accoppiato al nodo comune (522), un secondo terminale accoppiato ad una nodo di tensione di riferimento (GND) ed un terminale di controllo che riceve il segnale logico di precarica (OUT3).
5. 5. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con una gualsiasi rivendicazione da 1 a 4, in cui il circuito di precarica (220, 515j, 520, 522, 525) include inoltre mezzi (525) per asserire il segnale di abilitazione (START_RAMP) in risposta all'indicazione (NOR) che le bit line hanno raggiunto la tensione predefinita.
6. 6. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con rivendicazione 5, in cui i mezzi (525) per asserire includono mezzi (525) per staticizzare il segnale di abilitazione (START_RAMP) in risposta all'indicazione (NOR) che le bit line hanno raggiunto la tensione predefinita.
7. 7. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con una qualsiasi rivendicazione da 1 a 6, in cui il circuito di valutazione (505) è abilitato dal segnale di abilitazione (START RAMP).
8. 8. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con una qualsiasi rivendicazione da 1 a 7, in cui detto circuito di polarizzazione (115) è atto ad applicare una polarizzazione (Vramp) variabile nel tempo in modo sostanzialmente monotono, ed in cui il circuito di valutazione è atto a determinare un contenuto d'informazione della cella di memoria sulla base di una relazione temporale tra gli istanti di tempo ai quali la quantità elettrica si sviluppa sulle bit line.
9. 9. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con una qualsiasi rivendicazione da 1 a 8, in cui un valore iniziale della polarizzazione fornita dal circuito di polarizzazione è più alto di massa.
10. 10. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con rivendicazione 9, in cui il circuito di polarizzazione include: mezzi (635, 640) per precaricare un nodo d'uscita (610) del circuito di polarizzazione al valore iniziale (Vstart) durante una fase di precarica dell'operazione di lettura sulla cella di memoria (MC), e una struttura a specchio di corrente (605), abilitata dal segnale di abilitazione (START_RAMP), per fornire la polarizzazione che varia iniziando dal valore iniziale durante la fase di valutazione dell'operazione di lettura sulla cella di memoria.
11. 11. Il circuito (115, 500) per leggere celle di memoria (MC) in accordo con rivendicazione 10, in cui il circuito di polarizzazione include inoltre un regolatore di tensione (635) accoppiato al nodo d'uscita (610) del circuito di polarizzazione, il regolatore di tensione fornendo una tensione regolata (Vstart) che assume il valore iniziale in accordo con un segnale di configurazione (CONFIG) in risposta al segnale di abilitazione (START RAMP) deasserito.
12. 12. Una memoria a semiconduttore (100) comprendente almeno una cella di memoria (MC) ed un circuito (500) per leggere un contenuto d'informazione della cella di memoria, caratterizzato dal fatto che il circuito per leggere è realizzato in accordo con una qualsiasi delle rivendicazioni da 1 a 11.
13. 13. Un metodo di leggere celle di memoria a semiconduttore (MC), includente: accoppiare almeno una cella di memoria ed almeno una cella di riferimento (MR1, MR2, MR3) ad un circuito (500) per leggere celle di memoria attraverso una rispettiva bit line (BLm, BLr1, BLr2, BLr3); precaricare le bit line ad una tensione predefinita (Vref) durante una fase di precarica di un'operazione di lettura sulla cella di memoria; applicare una polarizzazione (Vramp) ad un terminale di controllo della cella di memoria (WLm) e della cella di riferimento (WLr) in risposta ad un segnale di abilitazione (START_RAMP); e valutare una quantità elettrica che si sviluppa su ciascuna bit line in conseguenza della polarizzazione durante una fase di valutazione dell'operazione di lettura sulla cella di memoria, un contenuto d'informazione della cella di memoria essendo determinato sulla base della quantità elettrica si sviluppa sulle bit line, caratterizzato dal fatto che il precaricare le bit line include fornire il segnale di abilitazione in risposta ad un'indicazione (NOR) che le bit line hanno raggiunto la tensione predefinita.