TWI402853B - 記憶體感測電路及低電壓操作之方法 - Google Patents

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Description

記憶體感測電路及低電壓操作之方法
本發明概言之係關於非揮發性半導體記憶體，例如電可擦可程式化唯讀記憶體(EEPROM)和快閃EEPROM，具體而言，本發明係關於具有以低電壓電源運作之改良感測電路的非揮發性半導體記憶體。
最近，具有電荷非揮發性儲存能力之固態記憶體，尤其係作為小形體因數卡封裝的EEPROM及快閃EEPROM形式之固態記憶體，已成為眾多種行動及手持式裝置、尤其係資訊用具和消費電子產品中之首選儲存裝置。與亦為固態記憶體的RAM(隨機存取記憶體)不同，快閃記憶體具有非揮發性，即使在電源關閉之後也能保留其所儲存資料。快閃記憶體儘管成本較高，但目前卻越來越多地應用於大容量儲存應用中。基於旋轉磁性媒體的傳統大容量儲存裝置，例如硬磁碟驅動器及軟磁碟，不適用於行動及手持環境。原因在於磁碟驅動器通常較為笨重，易於發生機械故障，且具有高的延時和高功率需求。該等不受歡迎之特性使得基於磁碟之儲存裝置不適用於大多數行動及可攜式應用。相反，快閃記憶體，無論係嵌入式還係可拆卡形式，皆可理想地適用於行動及手持環境，乃因其具有尺寸小、功率消耗低、速率高及可靠性高之特點。
EEPROM及電可程式化唯讀記憶體(EPROM)為非揮發性記憶體，可對其進行擦除並將新資料寫入或「程式化」入其記憶體單元單元內。二者皆利用一位於一場效電晶體結構中的浮動(未連接的)導電閘極，該浮動導電閘極定位於一半導體基板的一溝道區上方、源極區與汲極區之間。然後在浮動閘極之上設置有一控制閘極。電晶體之臨限電壓特性受控於浮動閘極上所保持之電荷量。換言之，對於浮動閘極上一給定之電荷位準，必須在控制閘極上施加一對應之電壓(臨限值)後，電晶體方會導通來允許其源極區與汲極區之間導電。
浮動閘極可保持一電荷範圍，因此可程式化至一臨限電壓窗口內的任一臨限電壓位準。臨限電壓窗口之尺寸係由器件之最低及最高臨限位準來定界，而器件之最低及最高臨限位準又對應於可程式化至浮動閘極上之電荷範圍。臨限值窗口通常相依於記憶器件之特性、工作條件及歷史。原則上，該窗口內每一不同的可解析之臨限電壓位準範圍皆可用於標識該單元的一確定之儲存狀態。
用作一記憶體單元單元之電晶體通常藉由兩種機理之一程式化為一「已程式化」狀態。在「熱電子注入」中，施加至汲極之高電壓會使電子加速穿過基板溝道區。同時，施加至控制閘極之高電壓會將熱電子藉由一薄的閘極介電層拉至浮動閘極上。在「隧穿注入」中，則是相對於基板在控制閘極上施加一高電壓。藉由此種方式，將電子自所述基板拉至中間浮動閘極。
記憶器件可藉由多種機理來擦除。對於EPROM，可藉由紫外線輻射移除浮動閘極上之電荷，來對記憶體實施整體擦除。對於EEPROM，可藉由相對於控制閘極在基板上施加一高電壓以促使浮動閘極中之電子隧穿一薄氧化層到達基板之溝道區(即Fowler－Nordheim隧穿)，來對一記憶體單元單元實施電擦除。通常，EEPROM可逐一位元組地擦除。對於快閃EEPROM，可一次電擦除整個記憶體或每次電擦除一個或多個塊，其中一個塊可由512個或更多儲存位元組組成。
非揮發性記憶體單元之實例
記憶器件通常包含一個或多個可安裝於一卡上之記憶體晶片。每一記憶體晶片包含一由例如解碼器和擦除、寫入和讀取電路等周邊電路支援之記憶體單元陣列。更為複雜之記憶器件亦帶有一控制器，該控制器執行智慧和更高階之記憶體作業及介接。目前有許多種在商業上很成功之非揮發性固態記憶器件正為吾人所用。該等記憶器件可採用不同類型之記憶體單元，其中每一類型記憶體單元均具有一個或多個電荷儲存元件。
圖1A－1E示意性顯示非揮發性記憶體單元之不同實例。
圖1A示意性地顯示一非揮發性記憶體，其為一具有一用於儲存電荷之浮動閘極之EEPROM單元的形式。電可擦可程式化唯讀記憶體(EEPROM)具有與EPROM類似之結構，但其另外亦提供一種在施加適當電壓時無需曝光至紫外線輻射即會以電方式加載或自其浮動閘極移除電荷之機理。此等單元之實例及其製造方法在第5,595,924號美國專利中給出。
圖1B示意性地顯示一兼具有一選擇閘極及一控制或引導閘極二者之快閃EEPROM單元。該記憶體單元10具有一位於源極擴散區14與汲極擴散區16之間的「分裂溝道」12。一個單元事實上由兩個電晶體T1及T2串聯構成。T1用作一具有一浮動閘極20及一控制閘極30的儲存電晶體。浮動閘極能夠儲存一可選數量之電荷。可流經溝道的T1部分的電流量相依於控制閘極30上之電壓及駐留於中間浮動閘極20上之電荷量。T2用作一具有一選擇閘極40之選擇電晶體。當選擇閘極40上的電壓使T2導通時，其會允許溝道之T1部分中之電流流過源極與汲極之間。選擇電晶體提供一沿源極－汲極溝道之開關，該開關獨立於控制閘極處之電壓。其一優點在於，其可用於關斷彼等因其浮動閘極處之電荷耗盡(正)而在零控制閘極電壓下仍然導通的單元。另一優點在於，其使源極側注入程式化更易於實施。
分裂溝道記憶體單元之一簡單實施例係選擇閘極和控制閘極連接至同一字線，如圖1B中之虛線所示意性顯示。此藉由將一電荷儲存元件(浮動閘極)定位於溝道之一部分上方、並將一控制閘極結構(其為一字線之一部分)定位於另一溝道部分上方及該電荷儲存元件上方來達成。由此會有效地構成一具有兩個串聯電晶體之單元，其中一個電晶體(儲存電晶體)使用所述電荷儲存元件上之電荷量與所述字線上之電壓的組合來控制可流經其溝道部分之電流量，另一電晶體(選擇電晶體)則僅以字線作為其閘極。此等單元之實例、其在儲存系統中之應用及其製造方法在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053號美國專利中給出。
圖1B所示分裂溝道單元之一更佳實施例係選擇閘極與控制閘極相互獨立，而不藉由其間之虛線相連。在一種實施方案中，將一單元陣列中一行單元之控制閘極連接至一垂直於字線之控制(或引導)線。其作用係在讀取或程式化一選定單元時無需使字線同時執行兩種功能。該兩種功能係：(1)用作選擇電晶體之閘極，因此需要一適當之電壓使選擇電晶體導通或關斷，及(2)藉由一耦合於字線與電荷儲存元件之間的電場(容性)將電荷儲存元件之電壓驅動至一所期望的位準。通常難以使用一單一電壓以最佳方式同時執行該兩種功能。藉由分別控制控制閘極和選擇閘極，字線只需執行功能(1)，而由附加之控制線執行功能(2)此種能力使吾人能夠設計其中程式化電壓適合於目標資料之更高效能程式化作業。獨立控制(或引導)閘極在快閃EEPROM陣列中之應用闡述於第5,313,421號及第6,222,762號美國專利(舉例而言)中。
圖1C示意性地顯示另一具有雙浮動閘極及獨立選擇閘極和控制閘極之快閃EEPROM單元。記憶體單元10類似於圖1B中之記憶體單元10，只是其事實上具有三個串聯電晶體。在該類型單元中，在其源極擴散區與汲極擴散區之間的其溝道上方包含兩個儲存元件(即T1－左和T1－右)，其間為一選擇電晶體T1。該等儲存電晶體分別具有浮動閘極20和20'、及控制閘極30和30'。選擇電晶體T2係由一選擇閘極40控制。在任一時刻，僅對該對儲存電晶體之一進行讀取或寫入存取。在存取記憶體單元T1－左時，T2及T1－右二者均導通，以允許溝道之T1－左部分中之電流流過源極與汲極之間。類似地，在存取記憶體單元T1－右時，T2及T1－左導通。擦除係藉由以下方式達成：使選擇閘極多晶矽之一部分緊貼浮動閘極，並施加一顯著的正電壓(例如20V)至選擇閘極，以使儲存於浮動閘極內之電子可隧穿至所述選擇閘極多晶矽。
圖1D示意性地顯示一組織成一NAND單元之記憶體單元串一NAND單元50由一系列藉由各自源極及汲極以串聯方式連接之儲存電晶體M1、M2...Mn(n＝4、8、16或更高)組成。一對選擇電晶體S1、S2藉由NAND單元之源極端子54和汲極端子56控制該儲存電晶體鏈與外部的連接。在一記憶體陣列中，當源極選擇電晶體S1導通時，源極端子耦聯至一源極線。類似地，當汲極選擇電晶體S2導通時，NAND單元之汲極端子耦合至記憶體陣列的一位元線。鏈中之每一儲存電晶體皆具有一電荷儲存元件，該電荷儲存元件用於儲存一給定量之電荷，以表示一預期儲存狀態。每一儲存電晶體之控制閘極均具有一控制閘極以用於控制讀取和寫入作業。選擇電晶體S1、S2中每一選擇電晶體之控制閘極分別藉由其源極端子54及汲極端子56控制對NAND單元之存取。
當讀取及在程式化過程中驗證一NAND單元內一被定址之儲存電晶體時，將為其控制閘極提供一適當電壓。同時，藉由於控制閘極上施加充足之電壓，使NAND單元50內其餘未被定址之儲存電晶體完全導通。藉由此種方式，有效地建立一自各儲存電晶體之源極至該NAND單元之源極端子54之導電路徑，及類似地自各儲存電晶體之汲極至該單元之汲極端子56之導電路徑。在第5,570,315、5,903,495號及第6,046,935號美國專利中對具有此種NAND單元結構之儲存裝置進行了闡述。
圖1E示意性地顯示一具有一用於儲存電荷之介電層之非揮發性記憶體。其中使用一介電層替代先前所述之導電性浮動閘極元件。此等利用介電儲存元件之儲存裝置已由Eitan等人闡述於「NROM：A Novel Localized Trapping,2－Bit Nonvolatile Memory Cell)」(IEEE Electron Device Letters，第21卷，No.11，2000年11月，第543－545頁)中。一ONO介電層延伸跨越源極擴散區與汲極擴散區之間的溝道。一個資料位元的電荷集中於毗鄰汲極的介電層中，另一資料位元的電荷則集中於毗鄰源極的介電層中。舉例而言，第5,768,192號和第6,011,725號美國專利揭示一種具有一夾於兩層二氧化矽之間的陷獲介電層的非揮發性記憶體單元。多狀態資料儲存係藉由分別讀取介電層內各個在空間上分離之電荷儲存區域之二進製狀態來構建。
記憶體陣列
一記憶器件通常由一記憶體單元二維陣列構成，其中記憶體單元呈列及行佈置，且可藉由字線和位元線定址。所述陣列可根據一NOR型或一NAND型架構而形成。
NOR陣列
圖2顯示一記憶體單元NOR陣列之實例。具有一NOR型架構之儲存裝置係使用圖1B或圖1C所示類型之單元來構建。每列記憶體單元皆藉由其源極及汲極以串聯方式連接。該設計有時稱為虛接地設計。每一記憶體單元10皆具有一源極14、一汲極16、一控制閘極30及一選擇閘極40。一列中各單元之選擇閘極連接至字線42。一行中各單元之源極和汲極則分別連接至所選位元線34和36。在某些其中記憶體單元之控制閘極和選擇閘極分別受到控制之實施例中，一引導線36亦連接一行中各單元之控制閘極。
許多快閃EEPROM裝置係由其中所形成的每一記憶體單元之控制閘極和選擇閘極皆連接在一起的各記憶體單元構建而成。在此種情形中，不需要使用引導線，僅由一字線連接沿每一列之各單元之所有控制閘極和選擇閘極。在第5,172,338號和第5,418,752號美國專利中揭示了該等設計之實例。在該等設計中，字線實質上執行兩種功能：列選擇以及為列中之所有單元提供控制閘極電壓來進行讀取或程式化。
NAND陣列
圖3顯示一例如圖1D中所示之記憶胞NAND陣列之一實例。沿每一行NAND單元，皆有一位元線耦聯至每一NAND單元之汲極端子56。沿每一列NAND單元，均有一源極線可連接其所有源極端子54。同時，一列中各NAND單元之控制閘極亦連接至一系列對應之字線。可經由相連之字線、以選擇電晶體控制閘極上之適當電壓使選擇電晶體對導通(參見圖1D)來對一整列NAND單元進行定址。在讀取一NAND單元鏈中的一儲存電晶體時，該鏈中之其餘儲存電晶體藉由其相關之字線強導通，因此流經該鏈之電流實質上相依於儲存於所讀取單元中之電荷位準。在第5,570,315號、第5,774,397號及第6,046,935號美國專利中可找到一NAND架構陣列之實例及其作為儲存系統一部分之作業。
塊擦除
將電荷儲存式儲存裝置程式化只會導致向其電荷儲存元件增加更多之電荷。因此，在程式化作業之前，須移除(或擦除)電荷儲存元件中現有之電荷。設置有擦除電路(未圖示)來擦除一或多個記憶體單元塊。當一同(即以快閃形式)電擦除整個單元陣列或該陣列中相當多之單元群組時，例如EEPROM等非揮發性記憶體即稱為"快閃"EEPROM。一旦得到擦除，所述群組單元即可進行重新程式化。可一同擦除的該群組單元可由一個或多個可定址的擦除單位組成。擦除單位或塊通常儲存一頁或多頁資料，頁係程式化和讀取單位，當然在一次作業中可程式化或讀取多於一頁。每一頁通常儲存一個或多個資料扇區，扇區之尺寸由主機系統界定。其一實例係此一扇區：512個位元組之使用者資料(遵循一為磁碟驅動器所設立的標準)，加上一定數量的關於使用者資料及/或儲存使用者資料之塊的開銷資訊位元組。
讀取/寫入電路
在通常的雙狀態EEPROM單元中，至少建立一個電流斷點位準，以將導電窗口劃分成兩個區域。在藉由施加預定之固定電壓來讀取一單元時，其源極/汲極電流會藉由與所述斷點位凖(或參考電流IR E F )相比較而解析成一儲存狀態。若所讀取電流高於該斷點位凖之電流或IR E F ，則可確定該單元處於一種邏輯狀態(例如「0」狀態)。反之，若所述電流低於斷點位準之電流，則可確定該單元處於另一種邏輯狀態(例如「1」狀態)。因此，此一雙狀態單元儲存一個數位資訊位元。通常設置一可在外部程式化之參考電流源作為一記憶體系統之一部分來產生斷點位準電流。
為提高記憶體容量，隨著半導體技術水平的進步，正以愈來愈高之密度製造快閃EEPROM裝置。另一種提高儲存容量之方法係使每一記憶體單元儲存多於兩種狀態。
在一多狀態或多位準EEPROM記憶體單元中，係藉由多於一個斷點將導電窗口劃分為多於兩個區域，以使每一單元能夠儲存多於一個資料位元。由此，會使一給定EEPROM陣列所能夠儲存之資訊隨著每一單元所能夠儲存之狀態數量的增多而增多。在第5,172,338號美國專利中闡述了具有多狀態或多位準記憶體單元之EEPROM或快閃EEPROM。
實際上，通常藉由在施加一參考電壓至一單元之控制閘極時，感測穿過該單元之源電極和漏電極之導電電流來讀取該單元之記憶體狀態。因此，對於一單元之浮動閘極上的每一給定電荷量，皆可根據一固定之參考控制閘極電壓偵測到一對應之導電電流。類似地，可程式化至浮動閘極上之電荷範圍會界定一對應之臨限電壓窗口或一對應之導電電流窗口。
或者，並不偵測一所劃分電流窗口中之導電電流，而是可在控制閘極處為一給定的受試記憶體狀態設定臨限電壓，然後偵測導電電流低於還是高於一臨限電流。在一種實施方案中，藉由檢查導電電流經位元線電容放電之速率來相對於臨限電流偵測導電電流。
圖4針對在任一時刻浮動閘極可選擇性儲存的四種不同電荷量Q1－Q4來顯示源極－汲極電流ID 與控制閘極電壓VC G 之間的關係。這四條ID －VC G 實線曲線代表可程式化至一記憶體單元之浮動閘極上之四種電荷位準，其分別對應於四種可能的記憶體狀態。舉例而言，若干單元之臨限電壓窗口可介於0.5 V至3.5 V之間。藉由以皆為0.5 V之間隔將臨限值窗口劃分為5個區域，可對6種記憶體狀態進行定界。舉例而言，若如圖所示使用2 μA之參考電流IR E F ，則以Q1程式化之單元可視為處於記憶體狀態「1」，乃因其曲線在由VC G ＝0.5 V和VC G ＝1.0 V所定界之臨限值窗口區域內與IR E F 相交。臨限類似地，Q4處於記憶體狀態「5」。
由以上描述可以看出，使一記憶體單元儲存之狀態愈多，其臨限值窗口劃分得愈精細。此將需要更高之程式化及讀取作業精度，以便能夠達到所要求之解析度。
在第4,357,685號美國專利中揭示了一種程式化一雙狀態EPROM之方法，其中，一單元在程式化至一給定狀態時，會經受連續之程式化電壓脈衝，其中每次向浮動閘極增加一遞增電荷量。在兩次脈衝之間，皆回讀或驗證該單元以確定其源極－汲極電流相對於斷點位準的高低。在電流狀態經驗證達到期望狀態時，停止程式化。所用程式化脈衝串可具有遞增的週期和幅值。
先前技術之程式化電路僅施加程式化脈衝在臨限值窗口中自已擦除狀態或接地狀態步進至到達目標狀態。實際上，為達成足夠高之解析度，所劃分或定界之每一區域皆將至少需要穿越約5個程式化分步。該效能對於雙狀態記憶體單元而言可以接受。然而，對於多狀態單元，所需之分步數量隨著分區數量的增加而增加，因此，必須提高程式化精度或解析度。舉例而言，一16狀態之單元可能平均需要至少40個程式化脈衝方可程式化至一目標狀態。
圖5示意性顯示一具有一典型佈置的記憶體陣列100之記憶器件，其可由讀取/寫入電路170經由列解碼器130及行解碼器160來存取。如結合圖2和圖3所示，記憶體陣列100中一記憶體單元的一儲存電晶體可藉由一組所選字線及位元線來定址。列解碼器130選擇一個或多個字線，行解碼器160則選擇一個或多個位元線，以向所定址之儲存電晶體之相應閘極施加適當的電壓。提供讀取/寫入電路170來讀取或寫入(程式化)所定址之儲存電晶體之記憶體狀態。讀取/寫入電路170包含若干可藉由位元線與陣列中之儲存元件相連之讀取/寫入模組。
影響讀取/寫入效能及精度之因素
為提高讀取和程式化效能，並列讀取或程式化一陣列中之多個電荷儲存元件或儲存電晶體。因此，一同讀取或程式化一記憶元件邏輯「頁」。在現有記憶體架構中，一列通常包含數個交錯的頁。一頁中之所有記憶元件將被一同讀取或程式化。行解碼器將選擇性地將每一交錯的頁連接至一對應數量之讀取/寫入模組。舉例而言，在一實施方案中，將記憶體陣列設計為具有一532位元組(512位元組加上20位元組之開銷)之頁尺寸。若每行包含一汲極位元線且每列有兩個交錯的頁，則共計8512行，其中每一頁皆與4256個行相關聯。此時將可連接4256個感測模組來並列讀取或寫入所有偶數位元線或奇數位元線。藉由此種方式，可自該記憶元件頁讀取或向該記憶元件頁程式化一由4256個位元(即532個位元組)之並列資料組成的頁。構成讀取/寫入電路170之讀取/寫入模組可佈置成各種不同之架構。
如前文所述，傳統的儲存裝置藉由以一種大規模並列方式運作來改良讀取/寫入作業。此種方法會改良效能，但是對讀取和寫入作業之精度的確有影響。
一個問題係源極線之偏壓誤差。此對於其中將大量記憶體單元之源極在一條源極線中一同連接接地之記憶體架構而言尤為尖銳。對該等具有共用源極之記憶體單元的並列讀取會致使一顯著的電流流經該源極線。由於該源極線中之電阻有限，此又導致在實際的地與每個記憶體單元源電極之間有一顯著的電位差。在感測過程中，施加於每個記憶體單元之控制閘極上的臨限電壓以其源電極為基準，而系統電源以實際地為基準。因此，由於源極線偏壓誤差的存在，感測可能會變得不精確。
另一個問題與位元線－位元線耦合或串擾有關。此一問題對於間隔緊密的位元線之並列感測而言變得更加尖銳。避免位元線－位元線串擾的一個傳統解決方案係同時感測所有偶數位元線或所有奇數位元線同時將其他位元線接地。此種一列由兩個交錯頁組成之架構有助於避免位元線串擾並緩解密集放置讀取/寫入電路的頁的問題。一頁解碼器用於將該組讀取/寫入模組多工至偶數頁或奇數頁。藉由此種方式，每當一組位元線正受到讀取或程式化時，可將交錯之組接地，以消除偶數位元線與奇數位元線之間的串擾，但不消除各奇數線或各偶數線之間的串擾。
然而，此種交錯頁架構至少有三方面的缺點。首先，其需要額外之多工電路。第二，其效能較慢。為完成對藉由一字線相連的或位於一列中的各記憶體單元的讀取或程式化，需要兩次讀取或兩次程式化作業。第三，其在解決例如以下等干擾影響方面亦非最佳：當在不同時刻程式化兩個處於浮動閘極位準之相鄰電荷儲存元件(例如分別在奇數頁和偶數頁中)時，該等兩個相鄰電荷儲存元件之間的場耦合。
隨著記憶體電晶體之間的間距越來越緊密，相鄰場耦合問題變得愈加突出。在一儲存電晶體中，一電荷儲存元件夾於一溝道區與一控制閘極之間。在該溝道區中流動之電流係由所述控制閘極及電荷儲存元件處之場所產生之合成電場的函數。隨著密度不斷增大，所形成之各儲存電晶體越來越近。因此，相鄰電荷元件之場明顯地作用於受影響單元之合成場。相鄰場相依於程式化入相鄰元件之電荷儲存元件中之電荷。此種干擾場具有動態性質，因為其隨相鄰元件之程式化狀態而改變。因此，受影響之單元在不同時刻可能會有不同之讀取結果，此相依於相鄰元件的變化的狀態。
傳統的交錯頁架構加劇了由相鄰浮動閘極耦合所導致之誤差。由於偶數頁和奇數頁係彼此獨立地程式化和讀取，因而可能會在一組條件下對一頁進行程式化、但在完全不同的一組條件下回讀該頁，此相依於與此同時所發生在干涉頁上的情形。隨著密度的增加，讀取誤差將變得更加嚴重，此要求對多狀態實施方案進行更為精確的讀取作業和更為粗略的臨限值窗口劃分。此會造成效能損失，且使多狀態實施方案之潛在容量受到限制。
因此，普遍需要提供高效能的高容量非揮發性記憶體。尤其需要提高可有效解決上述問題的具有改良讀取和程式化效能的高容量非揮發性記憶體。
上述對大容量、高性能非揮發性儲存裝置的需求藉由利用一大頁讀取/寫入電路對一相應的記憶體單元頁進行並行讀取和寫入而得到滿足。詳言之，高密度晶片積體中所固有的、可在讀取和程式化中引入誤差的干擾影響得以消除或最小化。
源極線偏壓係一種由讀取/寫入電路之接地環路中之非零電阻引入之誤差。該誤差係在電流流動時由電阻兩端之的電壓降所引起。根據本發明之一態樣，利用具有多遍感測性能及技術之讀取/寫入電路來達成一種降低源極線偏壓之方法。在平行地感測一頁記憶體單元時，每一遍均有助於識別並關斷彼等導電電流高於一給定分界電流值之記憶體單元。所識別出的記憶體單元係藉由將其相關聯位元線拉至接地位準而關斷。
在一實施方案中，給定的分界電流值高於傳統單遍感測之斷點電流值。或者，給定的分界電流值漸近收斂於與傳統單遍感測相關聯之斷點電流值。藉由此種方式，因消除了更高電流單元所產生之影響而顯著降低了電流總量，由此使後續遍中之感測更少地受到源極線偏壓之影響。
根據一較佳實施例，電流狀態係在第一遍中藉由將每一其導電電流與給定的分界電流值進行比較來識別。
根據另一較佳實施例，更高之電流狀態係在第一遍中藉由使用一受控電流源對每個位元線進行預充電來識別。此藉由由一預充電電路用作受控電流源且將所提供電流限定至該分界電流值來達成。藉由此種方式，彼等導電電流超出分界電流值之記憶體單元之電流流盡的速率將快於預充電電路可對其相關聯位元線進行充電之速率。因此，該等高電流記憶體單元會因其位元線不能夠充電而被識別出，並將因此被排除而不能參與後續各遍感測。
根據又一較佳實施例，更高電流狀態係藉由包括與一給定分界電流值進行比較及進行受控預充電的多遍感測進行識別。
根據再一較佳實施例，一被偵測出其電流高於一預定分界位準的記憶體單元之位元線不必在偵測之後立即接地，而是對其進行接地標記或允許。只有在對該頁所有記憶體單元之偵測或感測結束之後，才將所有被標記或允許之位元線閂鎖接地。藉由此種方式，將與被閂鎖接地之位元線相關聯的可能的大電壓擺動限制在感測作業之外的一個週期內。此將使一被閂鎖接地之位元線對該頁中任何仍在接受感測和偵測之記憶體單元產生的任何干擾影響最小化。
另一種誤差係由位元線間的容性耦合引起。根據本發明之另一態樣，一儲存裝置及其一方法可達成對多個記憶體單元的並列感測，同時使由位元線－位元線耦合或串擾所引起之誤差最小化。實質上，將受到並列感測的多條位元線之位元線電壓控制成使在正感測其導電電流時，每個相鄰位元線對之間的電壓差皆基本上與時間無關。當施加該條件時，所有因不同位元線之電容而引起之位移電流皆會下降，乃因其皆相依於隨時間變化之電壓差。
在一較佳實施例中，此係藉由並列感測電路來達成，該等並列感測電路亦可保證所連接的位元線中任意相鄰位元線對之電位差均與時間無關。
先前技術之感測包括確定導電電流對位元線電容所導致的等效電容器進行放電的速率。此將與在受到箝位之位元線電壓下進行感測的本發明特徵相抵觸。
根據本發明之另一態樣，一感測電路及方法可藉由記錄一記憶體單元之導電電流對一與該位元線無關之給定電容器進行放電或充電的速率來確定該記憶體單元之導電電流。此將允許使用一種與儲存陣列之架構無關(即與位元線電容無關)之最佳感測電路及方法。更重要的是，其允許在感測過程中將位元線電壓箝位以避免位元線串擾。
一形成為一高密度積體電路形式之非揮發性記憶體的一種固有誤差係由鄰近電荷儲存元件的場耦合所造成。各個記憶體單元不僅受到其自身儲存元件之場之影響，而且亦受到鄰近單元之儲存元件之場之影響。根據本發明之另一態樣，藉由使在程式化與讀取之間每個單元之場環境之變化最小化，來使外來鄰近場所造成之誤差最小化。此藉由對其一頁中所有鄰近記憶體單元一同進行程式化來達成。由於各個記憶體單元及其鄰近單元一同進行程式化，因而此將確保各個單元從被程式化至被讀取期間所經受之場環境變化最小。藉由此種方式，藉由讀取過程中的一相同誤差來抵消在程式化過程中引起之誤差，因而使誤差得以減小且使其資料相依性降低。
根據本發明之另一態樣，使用一其特性可代表若干並列運作之感測放大器之參考感測放大器來跟蹤環境及系統變化並控制該等若干感測放大器，以使其不受該等變化之影響。該等若干感測放大器中之每一個皆具有相依於一共用參數集合及一控制信號集合之預定特性。該參考電路與該等若干感測放大器共享一共用環境，其構建成根據該共用環境來校準該共用參數集合並相應地產生該控制信號集合，以便控制該等若干感測放大器中之每一個感測放大器以將其預定特性付諸實施。
根據本發明之又一態樣，在一能夠以低於2伏特之電源電壓運作之感測放大器中藉由一記憶體單元之導電電流對一專用電容器進行放電之速率來量測該記憶體單元之導電電流。
在該較佳實施方案中，該速率係由在一預定週期後該電容器兩端電壓降之變化來表示。然而，倘若當一互連位元線上之電壓狀態阻止該電壓降超出一預定最低電壓限值時，該電壓降之動態範圍將減小並由在放電開始時之電壓(其通常係電源電壓Vdd)及最低電壓限值VL I M I T 來定界。在該動態範圍內將設定一參考電壓，該參考電壓對應於一用於比較之參考電流。該參考電壓比較係藉由提供一電晶體並以該電晶體之閘極導通電壓作為參考電壓來達成。倘若為一p電晶體，則該導通電壓表示為Vdd－|VT P |，因而當放電電壓降至或低於該位準時，該p電晶體將導通或者「跳閘」。為使該導通電壓位於該動態範圍內，必須滿足條件(Vdd－|VT P |)>VL I M I T 。然而，當電源電壓降低時，可能會出現兩個問題。首先，該參考電壓比較此時係在一對應地減小之動態範圍內進行。第二，較佳之跳閘點電壓可能處於該減小之動態範圍之外。舉例而言，當Vdd低至使(Vdd－|VT P |)<VL I M I T 時，由於導通電壓低於VL I M I T ，因而該P電晶體再也不能跳閘。
本發明提供一種電壓移位裝置來將放電電容器之電壓升高一預定量，以使該動態範圍之上限升高△V，從而得到足夠的電壓降動態範圍，從而在與一對應於一參考導電電流之參考電壓進行比較時提供足夠之解析度。在該預定週期之後，將該電容器自記憶體單元解耦接，藉以移除VL I M I T 限制，且在與參考電壓(其可低於VL I M I T )相比較之前使電壓降減小相同之預定量△V。藉由此種方式，甚至當參考電壓(例如(Vdd－|VT P |))低於VL I M I T 時，該感測放大器亦可以一低的電源電壓運作。
在另一實施例中，甚至在具有足夠電源電壓之情形中，亦可構建該電壓移位器來提供一增大之動態範圍，以便可在其中進行電壓比較以感測記憶體單元之導電電流。
在又一實施例中，偵測電源電壓來判定其是否降至低於一預定位準，在降至低於一預定位準情況下，將啟動該電壓移位器來使該感測放大器在低電源電壓條件下能夠正確工作。
根據下文對本發明較佳實施例之說明，將會瞭解本發明之其他特徵及優點，下文說明應結合附圖來閱讀。
圖6A示意性地顯示根據本發明之一實施例，一具有用於並列讀取和程式化一頁記憶體單元之讀取/寫入電路之記憶器件。該記憶器件包含一二維記憶體單元陣列300、控制電路310及讀取/寫入電路370。記憶體陣列300可由字線經由一列解碼器330及由位元線經由一行解碼器360定址。讀取/寫入電路370包含多個感測模組380，並可達成一頁記憶體單元之並列讀取或程式化。在一其中將一列記憶體單元劃分為多個頁之實施例中，設置一個頁多工器350將各讀取/寫入電路370多工至各個頁。
控制電路310與讀取/寫入電路370配合，以對記憶體陣列300執行記憶體作業。控制電路310包含一狀態機312、一晶載位址解碼器314及一功率控制模組316。狀態機312對記憶體作業提供晶片級控制。晶載位址解碼器314在主機或一記憶體控制器所用位址與解碼器330及370所用硬體位址之間提供一位址介面。功率控制模組316控制在記憶體作業期間提供至字線及位元線之功率和電壓。
圖6B顯示圖6A所示緊湊記憶元件之一較佳結構。各周邊電路對記憶體陣列300之存取係以對稱形式在該陣列之對置側上實施，由此將每側上之存取線和電路之密度減半。因此，列解碼器分裂為列解碼器330A及330B，行解碼器分裂為行解碼器360A及360B。在其中將一列記憶胞劃分成多個頁面之實施例中，頁面多工器350分裂為頁面多工器350A及350B。類似地，讀取/寫入電路分裂為自陣列300底部連接至位元線之讀取/寫入電路370A及自陣列300頂部連接至位元線之讀取/寫入電路370B。藉由此種方式，實質上將讀取/寫入模組之密度並因而將感測模組380之密度減半。
源極線誤差管控
在感測記憶體單元時，一個可能之問題係源極線偏壓。當並列感測大量記憶體單元時，其組合電流可致使在一具有有限電阻之接地環路中出現顯著之電壓降。此將形成源極線偏壓，該源極線偏壓會在一應用臨限電壓感測之讀取作業中引起誤差。
圖7A顯示由在具有一有限對地電阻之源極線中流動之電流所引起之源極電壓誤差問題讀取/寫入電路370對一頁記憶體單元進行同時作業。各讀取/寫入電路中之每個感測模塊380皆藉由一位元線36耦接至一對應之單元。舉例而言，一感測模組380感測一記憶體單元10之導電電流 i 1 (源極－汲極電流)。導電電流自感測模組藉由位元線36流入記憶體單元10之汲極，並自源極14穿出，然後經一源極線34流至接地。在一積體電路晶片中，一記憶體陣列中各單元之源極全部連在一起作為源極線34之多條支路，源極線34連接至記憶體晶片之某外部接地銲墊(例如Vss銲墊)。即便當使用金屬帶降低源極線之電阻時，在一記憶體單元之源電極與接地銲墊之間仍存在一有限之電阻R。通常，接地環路電阻R為50 ohm左右。
對於受到並列感測之整頁記憶體單元而言，流經源極線34之總電流為所有導電電流之和，即 i TOT ＝ i 1 ＋ i 2 ＋...＋ i P 。通常，每個記憶體單元均具有一相依於程式化入其電荷儲存元件內之電荷數量之導電電流。對於記憶體單元的一給定控制閘極電壓，少量之電荷即會產生一相對較高之導電電流(參見圖4)。當在一記憶體單元之源電極與接地銲墊之間存在一有限電阻時，電阻兩端之電壓降由Vd r o p ＝ i TOT R得出。
舉例而言，若4,256條位元線分別以1 μA之電流同時放電，則源極線之電壓降將等於4000條線×1 μA/每條線×50 ohm~0.2伏特。在感測記憶體單元之臨限電壓時，該源極線偏壓將導致一0.2伏特之感測誤差。
圖7B顯示源極線電壓降所引起之記憶體單元臨限電壓位準誤差。提供至記憶體單元10之控制閘極30之臨限電壓VT 係相對於GND。然而，記憶體單元所承受之有效電壓VT 係其控制閘極30與源極14之間之電壓差。在所提供之VT 與有效VT 之間存在一約為Vd r o p 之差值(忽略自源極14至源極線之間較小的電壓降影響)。在感測記憶體單元之臨限電壓時，該Vd r o p 或源極線偏壓將會導致一比如0.2伏特之感測誤差。該偏壓不易於消除，因為其具有資料相依性，即相依於該頁記憶體單元之儲存狀態。
根據本發明之一態樣，利用具有多遍感測性能及技術之讀取/寫入電路來達成一種降低源極線偏壓之方法。每一遍均有助於識別並關斷導電電流高於一給定分界電流值之記憶體單元。通常，藉由每一遍感測，給定之分界電流值漸近收斂於傳統單遍感測之斷點電流值。藉由此種方式，由於更高電流單元已被關斷，因而後續遍中之感測會更少受到源極線偏壓之影響。
圖8顯示一4狀態記憶體的一頁記憶體單元之一實例性群體分佈。每個儲存狀態群集均在一相互清楚地分開之導電電流IS D 範圍內進行程式化。舉例而言，斷點381係兩個分別代表記憶體狀態「1」和「2」之群集之間的一分界電流值。在一傳統的單遍式感測中，記憶體狀態「2」的一必要條件係其具有一小於斷點381之導電電流。在圖8中，假若沒有源極線偏壓，則關於所提供臨限電壓VT 之群體分佈將由實線曲線給出。然而，由於源極線偏壓之誤差的原因，每個記憶體單元在其控制閘極處之臨限電壓皆會升高該源極線偏壓。此意味著需要施加一更高之控制閘極電壓來補償該偏壓。在圖8中，源極線偏壓致使該分佈(虛線)向一更高之所提供VT 偏移。對於更高記憶體狀態(電流更低)，偏移將會更大。若斷點381係設計用於無源極線誤差之情形，則源極線誤差之存在將使狀態「1」的具有導電電流之尾端之某些部分出現於一非導通區域中，此意味著高於斷點381。此將致使某些「1」狀態(導電更強)會被錯誤地界定為「2」狀態(導電更弱)。
舉例而言，該多遍式感測可構建為兩遍(j＝1至2)。在第一遍之後，識別出彼等導電電流高於斷點381之記憶體單元並藉由關斷其導電電流將其清除。一種關斷其導電電流之較佳方式係將其位元線上之汲極電壓設定為地位準。仍然參看圖7A，此將有效地清除由斷點381所界定之所有更高電流狀態，從而得到一低得多的iT O T 並由此得到一低得多的Vd r o p 。在第二遍(j＝2)中，由於導致源極線偏壓之高電流狀態被清除，因而虛線分佈將接近於實線分佈。因此以斷點381作為分界電流值進行的感測將不會把「1」狀態誤當作「2」狀態。
與傳統之單遍式方式相比，該雙遍式方式會顯著地降低將某些「1」單元誤識別為「2」或更高單元之可能性。亦設想多於兩遍，然而隨著遍數的增加所獲得之回報將減弱。此外，每一遍可具有相同之分界電流，或者隨著順序性地進行每一遍，所用分界電流收斂於一在傳統單遍感測中通常所用之斷點。
圖9為一流程圖，其顯示一種根據本發明一實施例用於降低源極線偏壓之多遍式感測方法。
步驟400：對於一頁記憶體單元，首先將一運作中之記憶體單元集合設定為等於該頁記憶體單元。
步驟410：開始多遍感測j＝1至N。
步驟420：設定一分界電流值I0 (j)，其中在第一遍j>1之後，I0 (j)小於或等於前一遍j－1之值，即I0 (j)<＝I0 (j－1)。
步驟430：確定該運作集合中彼等導電電流高於分界電流值I0 (j)之記憶體單元。
步驟440：禁止彼等導電電流高於分界電流值I0 (j)之記憶體單元中之電流進一步流動。
步驟450：將記憶體單元運作集合設定為等於其導電電流尚未被禁止之其餘記憶體單元。如果j<N，則返回步驟410，否則繼續進行至步驟460。
步驟460：讀出該頁記憶體單元之狀態。
步驟470：結束。
圖10為一示意圖，其顯示本發明一較佳實施例之多遍式感測模組。多遍式感測模組380藉由一所耦接之位元線36來感測一記憶體單元10之導電電流。其具有一可選擇性連接多個組件之感測節點481。首先，一隔離電晶體482在藉由一信號BLS啟用後，將位元線36連接至感測節點381。一預充電電路484耦接至感測節點481。預充電電路484在被啟用後，會使位元線電壓達到一適於進行感測之預定汲極電壓。同時，將記憶體單元之控制閘極設定為一對應於所考量之給定記憶體狀態之預定臨限電壓VT (i)。此將引起一在記憶體單元10內流動之源極－汲極導電電流，其可自所耦接之位元線36感測出。在該記憶體單元之源極與汲極之間存在一標稱電壓差時，該導電電流係程式化入該記憶體單元內之電荷及所施加VT (i)的一個函數。
此後，一感測放大器390連接至所述感測節點以感測記憶體單元10中之導電電流。一單元電流鑑別器394用作一電流位準鑑別器或比較器其判定導電電流係高於還係低於一給定之分界電流值I0 (j)。若其高於I0 (j)，則一閂鎖器396設定為一預定狀態。一下拉電路486會因應閂鎖器396被設定為預定狀態(例如INV變為HIGH)而啟動。此會將感測接點481並由此將所連位元線36下拉至接地電壓。無論控制閘極電壓如何，此皆將禁止記憶體單元10中導電電流之流動，乃因在其源極與汲極之間將不存在電壓差。
通常，將由一對應數量之多遍式感測模組380對一頁記憶體單元進行作業。一頁控制器498為每一感測模組提供控制及定時信號在一實施例中，將頁控制器498構建為圖6A所示控制電路310中狀態機312之一部分。在另一實施例中，該頁控制器為讀取/寫入電路370之一部分。頁控制器498藉由一預定之遍數(j＝1至N)來輪轉每個多遍式感測模組380並亦為每一遍提供一預定之分界電流值I0 (j)。如在下文中結合圖13可以看出，分界電流值亦可構建為一感測時間週期。在最末遍後，頁控制器498藉由一信號NCO賦能一傳輸閘488，以將感測接點481之狀態作為所感測資料讀取至一讀出匯流排499。總計將自全部多遍式模組380讀出一頁感測資料。
圖11為一流程圖，其顯示圖10所示多遍式感測模組之運作。
步驟400：對於一頁分別耦接有一位元線之記憶體單元，首先將一運作中之記憶體單元集合設定為等於該頁記憶體單元。
步驟402：將所述記憶體單元運作集合之各位元線充電至一預定之電壓範圍內。
步驟410：開始多遍感測j＝1至N。
步驟412：從電壓處於預定電壓範圍內之記憶體運作集合的各個位元線開始。
步驟420：設定一分界電流值I0 (j)，其中在第一遍j>1之後，I0 (j)小於或等於前一遍j－1中之值，即I0 (j)<＝I0 (j－1)。步驟430：確定該運作集合中彼等導電電流高於分界電流值I0 (j)之記憶體單元。
步驟440：禁止彼等導電電流高於分界電流值I0 (j)之記憶體單元中之電流進一步流動。
步驟452：將記憶體單元運作集合設定為等於其位元線尚未被閂鎖及拉至接地位準之其餘記憶體單元。如果j<N，則返回步驟410，否則繼續進行至步驟460。
步驟460：讀出該頁記憶體單元之狀態。
步驟470：結束。具有位元線－位元線耦合控制之感測
圖12顯示三條相鄰位元線及其間之容性耦合效應。一記憶體單元10－0具有兩個相鄰之記憶體單元10－1和10－2。類似地，三條相鄰之位元線36－0、36－1及36－1分別耦接至該三個記憶體單元。每個位元線分別具有其自身電容CB L 0 、CB L 1 及CB L 2 。相鄰之位元線對36－0與36－1具有互電容CB L 0 2 。相鄰之位元線對36－0與36－1具有互電容CB L 0 2 。
可以看出，由於各電容之存在，可能會有各種電流支路。詳言之，由每一位元線之自身電容所引起之電流將形成：i BLC0 ＝CB L 0 d/dt VB L 0 ，i BLC1 ＝CB L 1 d/dt VB L 1 ，i BLC2 ＝CB L 2 d/dt VB L 2 。
類似地，由相鄰位元線對36－0和36－1所引起之交叉電流為：i BLC01 ＝CB L 0 1 d/dt (VB L 0 －VB L 1 )，及，i BLC02 ＝CB L 0 2 d/dt (VB L 0 －VB L 2 )。
記憶體單元10－0之導電電流為：i CELL ~i BL0 ＋[i BLC00 ＋i BLC01 ＋i BLC02 ]。
以上給出之單元電流為一近似值，因為其僅包括來自相鄰位元線之成分。通常，對於位元線BL0，將亦存在由左側之非相鄰位元線所造成之電容CB L 0 3 及由右側之非相鄰位元線所造成之電容CB L 0 4 。類似地，在非相鄰位元線BL1與BL2之間將存在一互電容CB L 1 2 。該等電容將引起一相依於每個電容器兩端的變化的電壓的位移電流。據估計，來自非相鄰位元線之作用達到來自相鄰位元線之作用的10%。
同時，由於感測模組380耦接至位元線(參見圖10)，因而其所感測到之電流為i BL0 ，由於來自不同位元線電容之電流成分，i BL0 與i CELL 不相同。
一種先前技術之解決方案係在感測一記憶體單元之同時將相鄰單元之位元線接地。記憶體單元中之電流係藉由記錄經所耦接位元線之電容放電之速率來感測。因此，導電電流可根據位元線電壓之變化速率得出。參看圖12，此意味著在正感測位元線BL0 36－0上之導電電流之同時，將相鄰位元線BL1 36－1上之電壓VB L 1 及相鄰位元線BL2 36－2上之電壓VB L 2 設定為零。藉由關斷相鄰位元線中之電流，會消除相鄰位元線間之串擾然而，由於此種先前技術感測會導致一隨時間而變之VB L 0 ＝VB L 0 (t)，根據上文給出之方程式，BL0之對地自身電容變為C BL00 ＋C BL01 ＋C BL02 。此種先前技術感測亦未消除由非相鄰位元線所造成之位移電流，例如與C BL03 、C BL04 及C BL12 相關聯之位移電流。儘管該等電流之值更小，但是還是頗為可觀。
根據本發明之另一態樣，一記憶器件及其一方法會達成對多個記憶體單元之並列感測，同時使因位元線－位元線耦合所引起之誤差最小化。實質上，耦接至多個記憶體單元之多條位元線之位元線電壓的控制方式使在正感測其導電電流時，每個相鄰位元線對之間之電壓差基本上與時間無關。在施加了該條件後，由各位元線電容所引起之電流全部消失，因為其均相依於隨時間而變之電壓差。因此，根據上述方程式，由於[i BLC00 ＋i BLC01 ＋i BLC02 ]＝0，因而自位元線感測到之電流與單元之電流完全一致，例如iB L 0 與iC E L L 。
圖13A為一流程圖，其顯示一可進行感測同時降低位元線－位元線耦合之方法。
步驟500：將一位元線耦接至一頁記憶體單元中之每個單元，以感測其導電電流。
步驟510：將每一位元線充電至一處於一預定電壓範圍內之位元線電壓。
步驟520：控制每一位元線之位元線電壓，以使每個相鄰位元線對之間之電壓差基本上與時間無關。
步驟530：在控制所述位元線之同時，感測通過每一位元線之導電電流。
步驟540：結束。
根據本發明之另一態樣，儘管存在恒定電壓條件，一感測電路及方法仍允許通過記錄一給定電容器之電壓變化速率來確定記憶體單元之導電電流。
圖13B為一流程圖，其顯示圖13A所示感測步驟530的一更為詳細之實施例。
步驟532：在控制位元線之同時，藉由使用流經每一位元線之導電電流改變一給定電容器兩端之電壓來感測該導電電流。
步驟534：根據該給定電容器兩端電壓之變化速率來確定導電電流。
圖14顯示一執行本發明各個態樣之較佳感測模組。感測模組480包含一位元線隔離電晶體482、一位元線下拉電路486、一位元線電壓箝位器610、一讀出匯流排轉移閘488及一感測放大器600。
在位線隔離電晶體482由一信號BLS啟用後，感測模組480可連接至一記憶體單元10之位線36。感測模組480藉由感測放大器600感測記憶體單元10之導電電流，並將所讀取結果作為一數位電壓位準SEN2閂鎖於一感測節點481處，然後將其輸出至一讀出匯流排499。
感測放大器600實質上包含一第二電壓箝位器620、一預充電電路640、一鑑別器或比較電路650及一閂鎖器660。鑑別器電路650包含一專用電容器652。
感測模組480類似於圖10中所示之多遍式感測模組380。然而，在圖14中，將預充電電路640構建為具有一將在下文中描述之弱上拉特性。此用作另一種方式來識別彼等具有較高電流之單元以將其關斷，由此降低源極線偏壓誤差。
感測模組480亦具有其他用於降低位元線－位元線耦合之特性。此藉由在感測過程中保持位元線電壓與時間無關來達成。此藉由位元線電壓箝位器610來達成。如下文所述，第二電壓箝位器620保證位元線電壓箝位器610在所有感測條件下皆正常起作用。同時，感測不是藉由先前技術中記錄因導電電流所致之位元線電容放電速率之方法來完成，而是藉由記錄由感測放大器600所提供之專用電容器652之放電速率來完成。
感測模組480之一特性係在感測過程中將一恒定電壓源併入至位元線以避免位元線－位元線耦合。此較佳由位元線電壓箝位器610來達成。位元線電壓箝位器610藉由一與位元線36串聯之電晶體612起到一如同二極體箝位器之作用。其閘極被偏壓至一恒定電壓BLC，該電壓等於所期望位元線電壓VB L 加上其臨限電壓VT 。藉由此種方式，其將位元線與感測節點481隔離開並為位元線設定一恒定電壓位準，例如所期望值VB L ＝0.5至0.7伏特。通常，將位元線電壓位準設定為一如下位準：其低至足以避免長的預充電時間，而又高至足以避免大地雜訊及其他因素。
感測放大器600感測流過感測節點481之導電電流並確定導電電流係高於還係低於一預定值。感測放大器將一數位形式之感測結果作為感測節點481處之信號SEN2輸出至讀出匯流排499。
數位控制信號INV－其實質上係信號SEN2的反相狀態－亦被輸出以用於控制下拉電路486。在所感測導電電流高於預定值時，INV將為HIGH(高)，同時SEN2將為LOW(低)。該結果藉由下拉電路486得到加強。下拉電路486包含一受控於控制信號INV之n－電晶體487。
感測模組480之運作和定時將參考圖14及定時圖15(A)－15(K)來加以說明。圖15(A)－15(K)劃分為階段(1)－(9)。
階段(0)：設置
感測模組480藉由一啟用信號BLS(圖15(A)(0))連接至位元線36。電壓箝位器藉由BLC啟用。(圖15(B)(0))預充電電路640藉由一控制信號FLT(圖15(C)(0))被啟用作為一有限電流源。
階段(1)：受控預充電
感測放大器600係由一重設信號RST(圖15(D)(1))藉由將信號INV經由電晶體658拉至接地位準而得到初始化。因此在重設後，INV設定為LOW。同時，一p－電晶體663將一問候信號LAT拉至Vd d 或HIGH(圖15(F)(1))。
隔離間630由一n電晶體634構成，其受控於信號LAT。因此在重設之後，該隔離閘啟用以將感測節點481連接至感測放大器之內部感測節點631，且信號SEN2將與內部感測節點631處之信號SEN相同。
預充電電路640藉由內部感測節點631及感測節點481對位元線36預充電一預定之時間週期。此將使位元線達到一適於感測其中之導電狀態的最佳電壓。
預充電電路640包含一受控於控制信號FLT(「FLOAT」)之上拉p－電晶體642。位元線36將被朝由位元線電壓箝位器610所設定之所期望位元線電壓上拉。上拉速率將相依於位元線36中之導電電流。導電電流越小，上拉越快。
圖15(H1)－15(H4)分別顯示導電電流為700 nA、400 nA、220 nA及40 nA之記憶體單元之位元線電壓。
如果關斷彼等導電電流高於一預定值之記憶體單元且消除其對源極線偏壓之影響，則由源極線偏壓所引起之感測誤差將會最小化，在前文中已結合圖7－11對此進行了闡述。
根據本發明之另一態樣，預充電電路640構建成具備兩種功能。一個功能係將位元線預充電至一最佳感測電壓。另一功能係幫助識別彼等導電電流高於一預定值之記憶體單元以供進行D.C.(直流)感測，以消除其對位元線偏壓之影響。
D.C.感測係藉由提供一預充電電路來達成，該預充電電路之行為如同一電流源以向位元線提供一預定電流。用於控制p－電晶體642之信號FLT可「程式化」一流經預充電電路640之預定電流。舉例而言，FLT信號可由一電流鏡產生，其中將參考電流設定為500 nA。當p－電晶體642構成電流鏡中之鏡像支路時，其亦將發射相同的500 nA。
圖15(I1)－15(I4)顯示4個分別連接至導電電流為700 nA、400 nA、220 nA及40 nA之記憶體單元的實例性位元線上之電壓。舉例而言，當預充電電路640為一具有一限值500 nA之電流源時，一導電電流超出500 nA之記憶體單元之位元線上電荷之洩漏速率將快於累積速率。因此，對於導電電流為700 nA之位元線，其電壓或內部感測節點631處之信號SEN將保持接近0 V(圖15(I1)(1))。反之，如果記憶體單元之導電電流低於500 nA，則預充電電路640將開始對位元線進行充電，因而其電壓將開始朝所箝位之位元線電壓(例如由電壓箝位器610設定為0.5 v)上升。(圖15(I2)(1)－15(I4)(1))。相應地，內部感測節點631將保持接近於0 v或上拉至Vd d (圖15(G))。通常，導電電流越小，位元線電壓即越快地充電至所箝位的位元線電壓。因此，藉由在受控預充電階段之後檢查位元線上之電壓，即可能識別出相連記憶體單元之導電電流係高於還係低於一預定位準。
階段(2)：D.C.閂鎖&自後續感測中移除高電流單元
在受控預充電階段之後，開始一初始D.C.高電流感測階段，其中由鑑別器電路650感測信號SEN。所述感測會識別彼等導電電流高於預定位準之記憶體單元。鑑別器電路650包含兩個串聯p－電晶體654及656，該兩個串聯p－電晶體654及656用作一用於暫存信號INV之節點657之上拉電晶體。p－電晶體654藉由一讀取選通信號STB變為LOW來啟用，而p－電晶體656藉由內部感測節點631處之信號SEN變為LOW來啟用。如前文所述，高電流單元將使信號SEN接近於0v或至少不能使其位元線預充電到高至足以關斷p－電晶體656。舉例而言，若將弱上拉限定於一500 nA之電流，則將不能上拉一導電電流為700 nA(圖15(G1)(2))之單元。當STB選通LOW來閂鎖時，節點657處之INV會上拉至Vd d 。此將把閂鎖電路660設置為INV為HIGH、且LAT為LOW(圖15(H1)(2))。
在INV為HIGH且LAT為LOW時，隔離閘630被禁用，且感測節點481與內部感測節點631被隔斷。同時下拉電路486將位元線36(圖15(I1)(2))拉至接地位準。此將有效地關斷位元線中之任何導電電流，從而消除其對源極線偏壓之影響。
因此，在感測模組480之一較佳實施方案中，採用一有限電流源預充電電路。此會提供一種附加或替代方式(D.C.感測)來識別載送有高電流之位元線並將其關斷，以使後續感測中之源極線偏壓誤差最小化。
在另一實施例中，預充電電路並非專門經組態用於幫助識別高電流位元線，而是最佳化成用於在記憶體系統可得到的最大電流容差內盡可能快地對位元線進行上拉及預充電。
階段(3)：恢復/預充電
在感測例如位元線36等此前尚未受到下拉之位元線中之導電電流之前，由信號FLT激活預充電電路以將內部感測節點631預充電至Vd d (圖15(C)(3)及圖15(I2)(3)－15(I4)(3))。
階段(4)：第一次A.C.檢測
就感測節點浮動且其電壓在電流感測(A.C.或交流感測)過程中變化而言，此後之作業類似於結合圖10－11所述之多遍式感測。圖14中之改進在於，在位元線電壓保持恒定之條件下進行感測，以避免位元線－位元線耦合。
在一較佳實施例中，藉由確定浮動的內部感測節點631處之電壓降來執行一A.C.(交流)感測。此藉由鑑別器或比較電路650使用耦接至內部感測節點631之電容器CS A 652並考量導電電流對其進行放電之速率來達成。在一積體電路環境中，電容器652通常使用一電晶體來構建。其具有一可經選擇以用於進行最佳電流確定之預定電容，例如30 fF。分界電流值可藉由適當調節放電週期進行設定，其通常處於100－1000 nA之範圍內。
鑑別器電路650感測內部感測節點631中之信號SEN。在每次感測之前，內部感測節點631處之信號SEN均由預充電電路640上拉至Vd d 。此將把電容器652兩端之電壓初始設定為零。
在感測放大器600作好感測準備時，預充電電路640藉由FLT變為HIGH而被禁用(圖15(C)(4))。第一感測週期T1藉由將選通信號STB置高來設定。在該感測期間，一由一導通之記憶體單元引起之導電電流將對電容器進行放電。隨著電容器652藉由位元線36中導電電流之泄放作用而放電，SEN將自Vd d 降低。圖15(G2)－15(G4)分別顯示與剩下的三個分別連接至導電電流為400 nA、220 nA及40 nA之記憶體單元之實例性位元線相對應的SEN信號。對於彼等導電電流更高之記憶體單元，SEN會降低得更快。
階段(5)：第一次A.C.閂鎖及自後續感測中移除更高電流單元
在第一個預定感測週期結束時，SEN將已降低至某一電壓，該電壓相依於位元線36中之導電電流(圖15(G2)(4)－15(G4)(4))。舉例而言，將該第一階段期間之分界電流設定為300 nA。電容器CS A 652、感測週期T1及p－電晶體656之臨限電壓使對應於一高於分界電流(例如300 nA)之導電電流之信號SEN降到低至足以導通鑑別器電路650中之電晶體656。當閂鎖信號STB選通LOW時，輸出信號INV將被拉至HIGH，且將由閂鎖器660閂鎖(圖15(E)(5)及圖15(H2))。反之，對應於一低於分界電流之導電電流之信號SEN將產生一不能導通電晶體656之信號SEN。在此種情況下，閂鎖器660將保持不變，在此種情形中LAT保持為HIGH(圖15(H3)及15(H4))。由此可以看出，鑑別器電路650可有效地確定位元線36中之導電電流相對於一由該感測週期所設定之參考電流之值。
感測放大器600亦包含第二電壓箝位器620，其作用係使電晶體612之汲極電壓保持足夠高，以使位元線電壓箝位器610正常運作。如前文所述，位元線電壓藉位器610將位元線電壓箝位至一預定值VB L ，例如0.5v此將需要將電晶體612之閘極電壓BLC設定為VB L ＋VT (其中VT 為電晶體612之臨限電壓)、並使連接至感測節點481之汲極高於源極，即信號SEN2>VB L 。詳言之，在既知電壓箝位器610和620之構造的條件下，SEN2應不高於(LAT－VT )或(BLX－VT )中之較小值，並且SEN應不低於該值。在感測過程中，隔離閘630處於一穿通模式。然而，在感測期間，內部感測節點631處之信號SEN之電壓自Vd d 降低。第二電壓箝位器620會防止SEN降低至(LAT－VT )或(BLX－VT )中之較低值。此藉由一受控於信號BLX之n－電晶體612達成，其中BLX＝VB L ＋2VT (圖15(F))。因此，藉由電壓箝位器610及620的作用，位元線電壓VB L 在感測期間保持恒定，例如保持為約0.5V。
使用一專用電容器652替代在先前技術中所用位元線電容來量測電流會具有多方面的優點。首先，其會使位元線上為一恒壓源，由此避免了位元線－位元線串擾。其次，專用電容器652使得能夠選擇一對感測而言最佳之電容。舉例而言，與一約為2pF之位元線電容相比，其可具有一約為30 fF之電容。較小之電容可提高感測速率，因為其放電較快。最後，與使用位元線電容之先前技術方法相比，根據一專用電容進行感測會使感測電路獨立於記憶體架構。
在另一實施例中，對電流之確定係藉由與一參考電流進行比較來達成，該參考電流可由一參考記憶體單元之導電電流提供。此可藉由將比較電流作為一電流鏡之一部分來達成。
所述電流確定LAT之輸出由閂鎖電路660閂鎖。該閂鎖電路由電晶體661、662、663及664連同電晶體666和668構成一設定/重設閂鎖器。p－電晶體666受控於信號RST(RESET(重設))，而n－電晶體668受控於信號STB(STROBE(選通)或SET＊ )。
一般而言，將有一頁記憶體單元受一對應數量之多遍式感測模組480操作。對於彼等導電電流高於第一分界電流位準之記憶體單元，其LAT信號將閂鎖為LOW。此又將啟動位元線下拉電路486將對應位元線下拉至接地位準，由此關斷其電流。
階段(6)：恢復/預充電
在下一次感測例如位元線36等此前尚未受到下拉之位元線中之導電電流之前，由信號FLT啟動預充電電路來將內部感測節點631預充電至Vd d (圖15(C)(6)及圖15(I3)(6)－15(I4)(6))。
階段(7)：第二次感測
在感測放大器600作好感測準備時，預充電電路642藉由FLT變為HIGH而被禁用(圖15(C)(7))。藉由確定選通信號STB來設定第二感測週期T2。在該感測期間，一導電電流(如存在)將對電容器進行放電。隨著電容器652藉由位元線36中導電電流之泄放作用而放電，SEN將自Vd d 降低。
根據前述實例，導電電流高於300 nA之記憶體單元已在先前之階段中識別出並關斷。圖15(G3)(7)及15(G4)(7)分別顯示對應於2個分別連接至導電電流為220 nA及40 nA之記憶體單元之實例性位元線的SEN信號。
階段(8)：第二次讀出閂鎖
在第二預定感測週期T2結束時，SEN將已降低至某一電壓，該電壓相依於位元線36中之導電電流(圖15(G3)(7)－15(G4)(7))。舉例而言，在該第二階段期間將分界電流設定為100 nA。在此種情況下，導電電流為220 nA之記憶體單元之LAT將被閂鎖為LOW(圖15(H3)(7))，其位元線隨後將被拉至接地位準(圖15(I3)(7))。相反，導電電流為40 nA之記憶體單元將對預設為LAT HIGH中閂鎖器狀態沒有影響。
階段(9)：讀出至匯流排
最後，在讀出階段中，轉移閘488處之控制信號NCO允許將所閂鎖信號SEN2讀出至讀出匯流排499(圖15(J)及15(K))。
一頁控制器(比如亦在圖10中顯示的頁控制器398)為每個感測模組提供控制及定時信號。
如由圖15(I1)－15(I4)可以看出，在每個感測週期期間，位元線電壓保持恒定。因此，根據前文所論述，容性位元線－位元線耦合得以消除。
圖14中所示之感測模組480為一其中執行三遍式感測之較佳實施例。前兩遍用於識別並關斷較高電流記憶體單元。在已消除作用於源極線偏壓之較高電流成分之後，最後一遍能夠更為準確地感測導電電流範圍較低之單元。
在其他實施例中，利用D.C.及A.C.遍之不同組合來實施感測作業。某些實施例甚至僅使用兩遍或更多遍A.C.感測。對於不同遍而言，每次所使用之分界電流值可相同，或朝在最終遍中所用之分界電流漸近收斂。
對由鄰近浮動閘極耦合引入之誤差之管控
如前文所述，高密度積體電路、非揮發性儲存裝置所固有之另一種誤差係由鄰近浮動閘極之耦合所引起。各記憶體單元的緊密接近造成來自相鄰單元之電荷元件之場干擾。根據本發明之另一態樣，由此等干擾所導致之誤差可藉由使每個單元在程式化與讀取之間的場環境變化最小化而得以最小化。此藉由對其一頁中所有鄰近記憶體單元一同進行程式化來達成。由於各個記憶體單元及其鄰近單元一同進行程式化，因而此可確保各個單元在被程式化至被讀取期間所經受之場環境變化最小。
此與在先前技術中分別程式化偶數頁和奇數頁之情形相反。在彼種情況下，在一偶數頁之記憶體單元已程式化之後，由一奇數頁中的其相鄰記憶體單元所產生之場在該奇數頁使用一組不同之資料進行程式化時可能已發生了顯著變化。
如前文所述，一「頁」中同時得到程式化或讀取之記憶體單元之數量可能因由主機系統所發送或請求之資料大小而異。因此，有多種方式用於程式化耦接至一單一字線之記憶體單元，例如(1)分別程式化偶數位元線及奇數位元線，其可包含上頁程式化及下頁程式化，(2)程式化所有位元線(「所有位元線程式化」)，或(3)分別程式化一左頁或一右頁中之所有位元線，其可包含一右頁程式化及一左頁程式化。
在現有之非揮發性儲存裝置中，將一列由相同字線連接之記憶體單元組態為兩個交錯的頁。其中一頁由偶數行之記憶體單元組成，另一頁由奇數行之記憶體單元組成。偶數頁和奇數頁係分別進行感測和程式化。如前文所述，此因需要控制位元線－位元線耦合而成為必需。因此，較佳在對另外一組位元線進行讀取/寫入作業時將交錯之位元線接地。
然而，如前文所述，所述交錯頁架構至少有三方面之缺點。首先，其需要額外之多工電路。第二，其效能較慢。為完成對藉由一字線相連的或位於一列中的各記憶體單元的讀取或程式化，需要兩次讀取或兩次程式化作業。第三，其在降低例如來自相鄰電荷儲存元件之耦合等其他干擾影響方面亦非最佳。
程式化所有位元線
如結合圖12－15所述，本發明使人們可控制位元線－位元線耦合。因此，在感測或程式化驗證期間不需要將交錯之位元線接地，由此降低了對具有非連續記憶體單元之偶數頁或奇數頁進行作業之要求並提高了驗證作業速率。
根據本發明之另一態樣，在位元線－位元線耦合得到控制的同時，平行地對一連續頁記憶體單元進行程式化。此將使來自相鄰浮動閘極之外部場影響最小化。
圖6A、圖10及圖14中所示感測模組較佳地構建於一經組態以執行所有位元線感測之記憶體架構中。換言之，位於一列中之各連續記憶體單元可分別連接至一感測模組，以執行並列感測此一記憶體架構在同在申請中且共同受讓之第10/254,483號美國專利申請案中亦得到了揭示，該專利申請案由Raul－Adrian Cernea於2002年9月24日提出申請，其名稱為「高度緊湊之非揮發性記憶體及其方法(Highly Compact Non－Volatile Memory And Method Thereof)」。該專利申請案之全部揭示內容以引用方式併入本文中。
圖16A為一流程圖，其顯示一可降低由鄰近浮動閘極耦合所引起之誤差之程式化及讀取方法。
步驟700：以一可使各個單元在上一次程式化驗證與一後續讀取期間所經歷之有效電場之差別最小化之方式，平行地程式化及驗證一頁記憶體單元。
步驟710：結束。
圖16B為一流程圖，其顯示圖16A所示發明性步驟之一較佳實施例。
步驟730：形成一頁連續之記憶體單元。
步驟740：平行地程式化及驗證該頁記憶體單元。
步驟750：然後，讀取該頁記憶體單元
步驟760：結束。
程式化左頁及右頁
圖17顯示一儲存陣列，該儲存陣列類似於圖6A及圖6B所示，只是其架構將每一列記憶體單元組織成一左頁記憶體單元301及一右頁記憶體單元302。每頁均由複數個連續之記憶體單元組成。舉例而言，每頁可具有4,256個單元。在較佳實施例中，分別對左頁及右頁進行程式化。為使該兩個獨立頁之間的交互作用最小化，在對一頁進行程式化時，將另一頁之所有位元線接地。同時，由於每一頁均連續，因此會降低在程式化期間的相鄰浮動閘極耦合。
將所選位元線受控閂鎖至接地位準
在前文中已就圖7－11及圖15對多遍式感測進行了闡述。詳言之，在對一頁記憶體單元進行並列感測時，將彼等經感測其電流狀態高於一預定臨限值之單元之位元線閂鎖至接地位準，以消除在對該頁記憶體單元進行下一遍感測遍過程中其對源極線偏壓誤差之作用。
根據再一較佳實施例，一經感測其電流高於一預定分界位準之記憶體單元之位元線不必在偵測之後立即接地。而是對其進行接地標記或啟用。僅當在對該頁所有記憶體單元之偵測或感測結束之後，才將所有被標記或啟用之位元線閂鎖接地。藉由此種方式，將與閂鎖接地之位元線相關聯的可能的大電壓擺動限制在感測作業之外的一個週期內。此將使一閂鎖至接地的位元線對仍在接受感測和偵測的該頁中任何記憶體單元產生的任何干擾影響最小化。
圖18顯示一感測模組之另一較佳實施例。感測模組480' 與圖14中所示感測模組480相似，只是增加了另一個與下拉電路486串聯接地之接地控制開關550。該種佈置有效地使位元線36僅在下拉電路486及接地控制開關550二者均被啟用時方才下拉至接地位準。接地控制開關550顯示為一n－電晶體，其受控於其閘極處之信號GRS。當記憶體單元10經偵測具有一高於一預定臨限值之導電電流時，感測放大器將產生一閂鎖為HIGH的INV信號。此將啟用下拉電路486。在該頁之所有單元均已完成當前遍之感測作業之後，頁控制器498將確定一HIGH GRS信號。藉由此種方式，將該頁中所有其下拉電路已被啟用之位元線在那一瞬間下拉至接地位準。
圖19(A)－圖19(K)為圖18所示感測模組之定時圖。詳言之，圖19(H1)顯示定時信號GRS。可以看出，感測及閂鎖發生在週期(2)、(5)和(8)處，且信號GRS係遠在每一該等週期之後及之外得到確定，以使相應位元線之接地將不會干擾所述感測及閂鎖作業。
圖20為一流程圖，其顯示圖18所示感測模組之運作。
步驟700：對於一頁記憶體單元，首先將一運作中之記憶體單元集合設定為等於該頁記憶體單元。
步驟710：步驟410：開始多遍感測j＝1至N。
步驟720：設定一分界電流值I0 (j)，其中在第一遍j>1之後，I0 (j)小於或等於前一遍j－1之值，即I0 (j)<＝I0 (j－1)。
步驟730：確定該運作集合中彼等導電電流高於分界電流值I0 (j)之記憶體單元。
步驟740：在該運作集合不再具有一高於分界電流值I0 (j)之導電電流之後，禁止在彼等導電電流高於分界電流值I0 (j)之記憶體單元中電流的進一步流動。
步驟750：將記憶體單元運作集合設定為等於其導電電流尚未被禁止之其餘記憶體單元。如果j<N，則返回步驟710，否則繼續進行至步驟760。
步驟760：讀出該頁記憶體單元之狀態。
步驟770：結束。
用於為多個感測放大器提供參考控制信號之參考感測放大器
為提高效能，對一頁記憶體儲存單元進行並列讀取/寫入作業舉例而言，一頁可由4096個記憶體儲存單元組成，因此將要求一相等數量之感測放大器並列運作。
由於每個感測放大器均需要精確地感測一記憶體儲存單元之導電電流，因而較佳地使其感測特性不受電源、運行溫度及製造製程之變化的影響。
根據本發明之又一態樣，使用一具有可代表若干感測放大器之特性之參考感測放大器來跟蹤環境及系統變化並控制所述若干感測放大器，以使其不受該等變化之影響。
圖21A示意性地顯示一為若干感測放大器提供參考控制信號之參考感測放大器。若干感測放大器600－1、...600－p並列運作。一參考感測放大器600－R構建成產生並提供控制信號670，控制信號670可係用於控制所述若干感測放大器之控制信號之一部分。參考感測放大器600－R儘管未必與所述感測放大器群體中的一典型成員相同，然而其具有可代表該群體中一典型成員之特性。
圖21B顯示一參考感測放大器，其提供兩個實例性參考控制信號，例如BLX及STB。在一實施例中，參考感測放大器600－R包含一用於輸出BLX信號之BLX信號產生器680。類似地，參考感測放大器600－R包含一用於輸出STB信號之STB信號產生器690。該等信號已結合圖18中所示感測放大器600進行了闡述。詳言之，BLX信號用於幫助將位元線箝位於一給定之電壓。類似地，STB信號用於時間感測，其由一STB信號產生器提供。可以看出，該等信號相依於感測放大器中之電源電壓Vd d 及n－電晶體之臨限電壓VT N 或p－電晶體之臨限電壓VT P 。該等參數又對製造製程及運行溫度頗為敏感。藉由使所有感測放大器均使用由參考感測放大器600－R所提供的相同的經校準控制信號，會使該等系統變化最小化。
對於一例如圖18中所示之典型感測放大器之運作要求，首先著重說明其對Vd d 及其電晶體之各臨限電壓的依賴性。如前文所述，感測放大器600實質上根據一記憶體儲存單元10對一給定電容器652進行充電或放電之速率來量測該記憶體儲存單元10之導電電流。此藉由在節點631處感測信號SEN來達成。所述信號SEN控制p－電晶體656之間極。在進行感測之前，由預充電電路640將SEN預充電至Vd d (HIGH)。此將把電容器652兩端之電壓初始設定為零。在感測期間，記憶體儲存單元10之導電電流將對電容器進行放電。SEN將因此以一相依於該導電電流之速率自Vd d 降低。在一對應於參考電流之預定感測週期之後，SEN將降低至某一可導通或不導通該量測用p－電晶體656之值。若其降低至足以導通p－電晶體656，則將意味著導電電流高於參考電流。反之，若在感測週期結束時電晶體656未導通，則導電電流低於參考電流。
由此可見，量測用p－電晶體656之鑑別位準主要相依於其臨限電壓VT P 之值。由圖18可以看出，可使量測用p－電晶體656導通之臨界電壓出現於SEN~<Vd d －VT P (其中VT P 為p－電晶體656之臨限電壓)時。
關於BLX信號之運作要求，將注意力轉移到感測放大器600中一電壓箝位器620形式之上拉電路。在最初之預充電週期期間，由預充電電路640執行有效的上拉。在後續週期期間(參見圖19)，預充電電路640關斷以允許進行感測。然後，在該整個感測週期中，電壓箝位器620被啟用以使節點481上之電壓(即SEN2)保持高於一給定之最小值，以使位元線電壓箝位器610可正常運作。然而，該上拉不得過高，否則將致使一SEN信號因被箝位得過高而再也不能降低至足以導通量測用p－電晶體656。此可藉由設定施加至電壓箝位器620中n－電晶體612閘極之BLX之信號強度來控制。
由圖18可以看出，使量測用p－電晶體656導通之臨界電壓條件出現於節點631處的SEN~<Vd d －VT P 時。因此，電壓箝位器620必須將節點631箝位以使其低於Vd d －VT P 。此藉由設定電壓箝位器以使BLX~<Vd d －VT P ＋VT N (其中VT N 為n－電晶體612之臨限電壓)來達成。
圖22顯示BLX信號產生器之一較佳實施例。BLX產生器680實質上提供一滿足BLX必須低於Vd d －VT P ＋VT N 此一條件之BLX信號。一重要考量因素係使用與其正力圖控制之若干感測放大器具有相同特性並可代表所述若干感測放大器之參考電路元件。詳言之，該等參考電路元件將為例如電源電壓Vd d 、組件電晶體之臨限電壓VT P 及VT N 等所述若干感測放大器所共用之各個系統參數提供參考值。
在圖22中，為方便起見，將與圖18所示感測放大器中之電路元件對應之電路元件使用相同之編號加一撇號「' 」來標識。因此，參考感測放大器600－R中之n－電晶體612' 對應於感測放大器600之電壓箝位器620中之n－電晶體612。p－電晶體656' 對應於量測用p－電晶體656，且p－電晶體654' 對應於感測放大器600中之p－電晶體654。類似地，BLX信號產生器680中用於載送信號SEN' 之感測節點631' 對應於圖18所示感測放大器600中之感測節點631。
兩個邏輯閘682及654' 有助於導通或關斷信號BLX。當控制信號BLXD為HIGH時，其會導通邏輯閘682並將BLX信號拉至接地位準。同時，其會關斷p－邏輯閘654' ，此又會關斷Vd d 電源。當控制信號BLXD為LOW時，電路680被啟用。
BLX信號產生器680需要滿足之條件係：節點631' 處之SEN~<Vd d －VT P 且BLX~SEN' ＋VT N 。n－電晶體612' 及p－電晶體656' 二者均構造成二極體，以使其二極體壓降分別提供所需要之電壓VT N 及VT P 。在一較佳實施例中，由n－電晶體612' 構成之二極體之源極連接至駐存有信號SEN' 之參考節點631' ，且其汲極連接至輸出BLX。藉由此種方式，使條件BLX~SEN' ＋VT N 得以滿足。類似地，由p－電晶體656' 構成之二極體之汲極耦接至參考節點631' ，其源極耦接至Vd d 。藉由此種方式，使條件SEN' ~<Vd d －VT P 亦如期得以滿足。
該等條件係基於流經該兩個二極體之源極及汲極之臨限電流。一電流源686提供一偏流。該偏流設定為一高於通常在一典型感測放大器中流動之電流值。該更高值係為了滿足SEN' ~<Vd d －VT P 要求中之不等性。該值越高，容許所述若干感測放大器中電晶體之臨限電壓變化的裕度越大。因此，由參考感測放大器600－R根據參照電源電壓Vd d 及其他環境條件進行校準之臨限電壓VT N 或VT P 產生一控制信號BLX。
參考感測放大器較佳地與由其提供參考信號之所述若干感測放大器位於同一晶片上並且靠近所述若干感測放大器。藉由該種方式，藉由其共模作業，使製造製程或運行溫度之任何變化得以最小化。
圖23示意性地顯示一較佳STB信號產生器，其用於產生一選通信號來控制該群體中各感測放大器之感測時間。在一較佳實施例中，STB產生器690之各組件與典型感測放大器600(參見圖18)之組件相似。其包含一預充電電路640" 、一鑑別器電路650" 及一閂鎖器660" 。其中一參考電流源692自感測節點631" 吸收一參考電流，而非由記憶體儲存單元10提供導電電流。該參考電流對應於感測期間感測放大器所參照進行比較的斷點電流。
看一下圖18所示感測放大器600，在感測期間，給定之電容器652藉由流經感測節點631之導電電流放電。該導電電流由記憶體儲存單元10提供。感測節點631中之信號SEN由此將以一相依於該導電電流之速率自Vd d 降低。在一定時間後，SEN將最終降低至Vd d －VT P ，此時其將觸發量測用p－電晶體656導通。因此，該觸發時間對應於所述導電電流之值。換言之，在觸發時間與導電電流之間存在一種一一對應。在此種情況下，一更高之導電電流將引起一短的觸發時間，反之亦然。因此，藉由設定一給定之電流(「跳閘點」電流)並觀察信號SEN降低至足以觸發該導通所用之時間，係一種在所感測導電電流值與觸發時間之間建立關聯之方法。反之，已知一對應於一給定電流之固定感測時間，若在該固定感測時間結束時還未到達觸發時間，則所感測之導電電流肯定低於該給定電流，反之亦然。
在圖23中，所有物件均與典型的感測放大器600相同，STB產生器在參考感測放大器600－R中之作用係校準一對應於一給定跳閘點電流值之觸發時間。其以一選通信號STB之形式輸出結果，選通信號STB描述由例如FLT等另一信號變為HIGH而開始的感測週期之結束時間，如在圖18及圖19中所示。在此種情況下，感測週期之開始係藉由用於啟動電容器652" 放電之信號FLT來定時。通常，感測週期越短，對應之跳閘點電流越高。選通信號由選通信號產生器694產生。每當感測節點671" 處之信號SEN" 已放電至Vd d －VT P 時，p－電晶體656" 均將導通並由此將閂鎖器660" 設定為INV處於HIGH、LAT處於LOW。使用LAT翻轉至LOW來以一選通信號形式對感測週期之結束進行定時。在一實施例中，選通信號產生器構建為一由LAT觸發之單穩態多諧振盪器。
同樣，如同參考感測放大器600－R所產生之其他控制信號一樣，藉由該等控制信號與整個感測放大器600群體之共模作業，將製造製程或運行溫度之任何變化降至最小。
用於低電壓作業之感測放大器
根據本發明之又一態樣，在一能夠以低於2伏特之電源電壓運作之感測放大器中藉由一記憶體單元之導電電流對一專用電容器進行放電之速率來量測該記憶體單元之導電電流。
在該較佳實施方案中，該速率係由在一預定週期後該電容器兩端電壓降之變化來表示。然而，倘若當一互連位元線上之電壓狀態阻止該電壓降超出一預定最低電壓限值時，該電壓降之動態範圍將減小並由在放電開始時之電壓(其通常係電源電壓Vdd)及最低電壓限值VL I M I T 來定界。在該動態範圍內將設定一參考電壓，該參考電壓對應於一用於比較之參考電流。該參考電壓比較係藉由提供一電晶體並以該電晶體之閘極導通電壓作為參考電壓來達成。倘若為一p電晶體，則該導通電壓表示為Vdd－|VT P |，因而當放電電壓降至或低於該位準時，該p電晶體將導通或者「跳閘」。為使該導通電壓位於該動態範圍內，必須滿足條件(Vdd－|VT P |)>VL I M I T 。然而，當電源電壓降低時，可能會出現兩個問題。首先，此時，該參考電壓比較係在一對應地減小之動態範圍內進行。第二，較佳之跳閘點電壓可能處於該減小之動態範圍之外舉例而言，當Vdd低至使(Vdd－|VT P |)<VL I M I T 時，由於導通電壓低於VL I M I T ，因而該P電晶體再也不能跳閘。
本發明提供一種電壓移位裝置來將放電電容器之電壓升高一預定量，以使該動態範圍之上限升高△V，從而得到足夠的電壓降動態範圍，從而在與一對應於一參考導電電流之參考電壓進行比較時提供足夠之解析度。在該預定週期之後，將該電容器自記憶體單元解耦接，藉以移除VL I M I T 限制，且在與參考電壓(其可低於VL I M I T )相比較之前使電壓降減小相同之預定量△V。藉由此種方式，甚至當參考電壓(例如(Vdd－|VT P |))低於VL I M I T 時，該感測放大器亦可以一低的電源電壓運作。
圖24顯示一尤其適於以一低電源電壓運作之感測模組之一較佳實施例。該感測模組480"類似於圖14所示之感測模組480及圖18中所示之感測模組480'，只是感測放大器600'能夠以一低於2 V之電源電壓Vdd運作。
如結合圖14及18所述，包含於該感測模組中之感測放大器用於經由所耦接位元線36量測記憶體單元10之導電電流。該量測係藉由對專用電容器652預充電並隨後記錄由記憶體單元之導電電流對該電容器放電之速率來達成。放電速率係藉由在一預定時間週期之後該電容器兩端電壓降之變化來量測。p電晶體656之導通閘極電壓用作一參考值以供電壓降之值與其相比較。因此，在電容器已放電達該預定時間週期之後，節點SEN 631處之電壓將通常或者低至足以導通p電晶體656，或者不足以導通該p電晶體。
p電晶體656之典型閘極導通電壓低於汲極電源電壓約|VT P |(通常為1.2 V)。在此種情形中，其將低於電源電壓Vdd 1.2 V。若電源電壓自身為比如1.8 V，則此將意味著在該p電晶體將跳閘之前，節點SEN 631將須降至低於0.6 V。然而，如在前面部分中所述，電壓箝位器610使所需位元線電壓保持於一約0.5 V之恒定電壓。為使該電壓箝位器正確運作，其汲極側必須高於0.5 V，此將對節點SEN2481及同樣地對節點SEN 631施加一最小底限電壓VL I M I T ~0.5 V。因此，節點SEN 631無法使其電壓降低於該最小底限電壓VL I M I T 。當電源電壓較低時，該p電晶體之導通電壓可低於該最小底限電壓，因而無法導通。
圖24顯示一包含一低電壓感測放大器600'之感測模組480" 。感測放大器600'包含一第二電壓箝位器620'、一位元線隔離電路630'、一預充電電路640'、一預充電隔離電晶體636、一鑑別器或比較電路650'及一閂鎖器660。與前面類似，第二電壓箝位器620'係用於在節點SEN2上或電晶體612之汲極上維持足夠之電壓VL I M I T (>VB L )，以使後者飽和運作。
因此，感測節點SEN 631將首先由預充電電路640'經由隔離電晶體636上拉至Vdd。當經由位元線36及中間電路耦接至記憶體單元10時，節點SEN 631上之電壓將因電容器652放電而降低在一預定週期之後，電容器652兩端電壓降之變化將與記憶體單元10之導電電流成正比。該電壓降之動態範圍係由上拉端上之Vdd及下拉端上之VL I M I T 表示。對於高的導電電流，節點SEN 631上之電壓將降至VL I M I T 。而對於較低之導電電流，電壓將高於VL I M I T 。因此，該給定之動態範圍將使一對應之導電電流範圍可解析。在該較佳實施例中，關於降低後之電壓係高於還係低於一參考電壓之二元判定係由比較電路650'實施。比較電路650'包含一p電晶體，該p電晶體之閘極連接至專用電容器652。每當該電容器之電壓(與節點SEN 631上之電壓相同)降至低於一臨限值(Vdd－|VTP|時，該p電晶體皆導通，從而將信號INV拉至HIGH並相應地由閂鎖器660閂鎖。然而，對於更低之Vdd，在已知存在VL I M I T 情況下，若(Vdd－|VT P |)<VLIMIT，則該p電晶體將永遠不會導通。
比較電路650'藉由提供一電壓移位器700以經由一條線701向電容器652的一個極板提供一升高的電壓VB ，而適合於低電壓運作。該電壓移位器之定時係由頁控制器498經由一條線702控制。
在運作中，預充電電路640'將感測節點631拉至Vdd。該電壓移位器係在隔離電晶體636已使節點SEN自Vdd解耦接後啟動。該電壓移位器基本上使CLK信號位準增大△V，以使節點SEN 631處該電容器之另一極板上之電壓將升高一相等之量。此有效地將動態範圍之上限升高了△V，從而使對應於一中等導電電流之最終電壓可高於Vdd－VL I M I T 。在放電週期結束後，感測節點SEN 631經由隔離電晶體634自節點SEN2解耦接，從而移除了VL I M I T 限制。因而SEN 631上之電壓降低了相同的△V，以在與參考電壓(Vdd－|VTP|)相比較之前消除了初始升壓。此使得甚至在處於一低於VL I M I T 之位準時亦能夠實施電壓比較。
下文將參照圖24及定時圖25(A)－25(N)二者來說明低電壓感測放大器600' 之運作及定時。基本上，其運作及定時類似於結合圖15(A)－15(K)所述之感測放大器600之運作及定時。主要區別係關於電壓移位器對電容器652的與每一感測週期(例如第(4)階段1s t 感測及/或第(7)階段2n d 感測)相關聯之額外作業。
舉例而言，在第(4)階段之前，在恢復階段(3)中，節點SEN 631耦接至記憶體單元並被上拉至Vdd。該上拉係藉由使信號INV及FLT處於LOW且信號HHO使隔離電晶體636至節點631導通來達成(圖25(H)(3)，25(C)(3)，25(L)(3)。)
在上拉之後，當信號HHO變為LOW時，該預充電電路與感測節點631隔離(圖25(L)(3))。然後，在感測階段(4)中，該電壓移位器輸出信號VB ，該信號VB 升高至一預定位準△V，從而使感測節點SEN 631處電容器652之電壓亦升高△V(圖25(N)(4))。
當信號XX0使隔離電晶體634導通時，電容器652耦接至位元線36(圖25(M)(4))。隨著記憶體單元10之導電電流經由位元線36對電容器放電，感測節點SEN 631處已升高之電壓隨時間降低。與前面一樣，藉由在一預定放電週期之後之相對電壓降來量測放電速率(圖25(G)(4))。升高後之電壓使最終電壓降高於在節點SEN 631耦接至位元線36時施加於節點SEN 631上之預定電壓限值(例如約0.5 V)。
在該放電週期結束後，藉由信號XXO變為LOW而使節點SEN 631與該位元線相隔離。然後，藉由信號VB 返回至零來解除SEN 631處電壓之升高(圖25(N)，25(G))。因此，SEN 631處之電壓在與p電晶體656之跳閘閘極電壓相比較之前向下偏移了△V。若該電壓已降低出|Vdd－VT P |，則p電晶體656將導通且將當由信號STB選通時使信號INV翻轉至HIGH(圖25(G)，25(E)，25(H))。
若優選之感測作業涉及到多於一遍，例如一第二遍感測(例如圖25中所示之階段(7))，則每一遍感測皆將應用類似之電壓偏移技術，藉由以低的電壓源Vdd來正確作業。
在另一實施例中，甚至在具有足夠電源電壓之情形中(即對於p電晶體而言，當(Vdd－|VT P |)明顯大於VL I M I T 時)，亦仍可構建該電壓移位器來提供一增大之動態範圍，以便可在該動態範圍中進行電壓比較以感測記憶體單元之導電電流。換言之，一般而言，該電壓移位器可構建於一感測放大器上，藉以增加動態偵測範圍。
圖26顯示又一實施例，其中僅當電源電壓降至低於一預定位準時才啟用電壓移位器。如前面結合圖24所述，電壓移位器700以信號VB 之形式提供一升高的電壓位準△V，該信號VB 經由線701提供至感測放大器600'之電容器652。VB 信號係由一時脈產生器710產生。一位準偵測器720偵測電源電壓Vdd之位準。時脈產生器710是否將升壓電壓位準△V提供至電容器652將相依於所偵測Vdd位準。若偵測到Vdd降至一預定位準以下，則該位準偵測器將經由一輸出721向時脈產生器710輸出一啟用信號，以產生或啟用VB 信號，如圖25(N)所示。否則，電壓移位器700將不被啟動或者不產生一具有升壓電壓△V之VB 信號。對於為p電晶體之情形，該預定位準將係Vdd＝|VT P |)＋VL I M I T 加上一預定裕量。
儘管上文係根據某些實施例來說明本發明之各種態樣，然而，應瞭解，本發明有權在隨附申請專利範圍之整個範疇內受到保護。
10．．．記憶體單元
10' ．．．記憶體單元
10－0．．．記憶體單元
10－1．．．記憶體單元
10－2．．．記憶體單元
12．．．分裂溝道
14．．．源極擴散區
16．．．汲極擴散區
20．．．浮動閘極
20' ．．．浮動閘極
20" ．．．浮動閘極
30．．．控制閘極
30' ．．．控制閘極
30" ．．．控制閘極
34．．．位元線
36．．．位元線
36－0．．．位元線
36－1．．．位元線
36－2．．．位元線
40．．．選擇閘極
40' ．．．選擇閘極
42．．．字線
50．．．NAND單元
54．．．源極端子
56．．．汲極端子
100．．．記憶體陣列
130．．．列解碼器
160．．．行解碼器
170．．．讀取/寫入電路
300．．．二維記憶體單元陣列
301．．．左頁記憶體單元
302．．．右頁記憶體單元
310．．．控制電路
312．．．狀態機
314．．．晶載位址解碼器
316．．．功率控制模組
330．．．列解碼器
330A．．．列解碼器
330B．．．列解碼器
350．．．頁面多工器
350A．．．頁面多工器
350B．．．頁面多工器
360．．．行解碼器
360A．．．行解碼器
360B．．．行解碼器
370．．．讀取/寫入電路
370A．．．讀取/寫入電路
370B．．．讀取/寫入電路
380．．．感測模組
381．．．斷點
390．．．感測放大器
394．．．單元電流鑑別器
396．．．閂鎖器
480．．．感測模組
480' ．．．感測模組
480" ．．．感測模組
481．．．感測節點
482．．．位元線隔離電晶體
484．．．預充電電路
486．．．位元線下拉電路
487．．．n－電晶體
488．．．讀出匯流排轉移閘
498．．．頁控制器
499．．．讀出匯流排
550．．．接地控制開關
600．．．感測放大器
600' ．．．感測放大器
600－1．．．感測放大器
600－R．．．參考感測放大器
600－p．．．感測放大器
610．．．電壓箝位器
612．．．電晶體
612' ．．．n－電晶體
620．．．電壓箝位器
620' ．．．第二電壓箝位器
630．．．隔離閘
630' ．．．位元線隔離電路
631．．．感測節點SEN
631' ．．．感測節點
631" ．．．感測節點
634．．．隔離電晶體
636．．．預充電隔離電晶體
640．．．預充電電路
640' ．．．預充電電路
640" ．．．預充電電路
642．．．上拉p－電晶體
650．．．鑑別器或比較電路
650' ．．．鑑別器或比較電路
650" ．．．鑑別器或比較電路
652．．．電容器CSA
652" ．．．電容器CSA
654．．．p－電晶體
654' ．．．邏輯閘
656．．．p－電晶體
656' ．．．p－電晶體
656" ．．．p－電晶體
657．．．節點
658．．．電晶體
660．．．閂鎖器
660" ．．．閂鎖器
661．．．電晶體
662．．．電晶體
663．．．電晶體
664．．．電晶體
666．．．電晶體
668．．．電晶體
670．．．控制信號
680．．．BLX信號產生器
682．．．邏輯閘
686．．．電流源
690．．．STB產生器
692．．．參考電流源
694．．．選通信號產生器
700．．．電壓移位器
701．．．線
702．．．線
710．．．時脈產生器
720．．．位準偵測器
721．．．輸出
圖1A－1E示意性地顯示非揮發性記憶體單元之不同實例。
圖2顯示一NOR記憶體單元陣列之實例。
圖3顯示一例如圖1D中所示之記憶體單元NAND陣列之一實例。
圖4針對浮動閘極在任一時刻可儲存之四種不同電荷量Q1－Q4來顯示源極－汲極電流與控制閘極電壓之間的關係。
圖5示意性地顯示一記憶體陣列之典型佈置，該記憶體陣列可由讀取/寫入電路經由列解碼器及行解碼器來存取。
圖6A示意性地顯示根據本發明之一實施例，一具有用於並列讀取和程式化一頁記憶體單元之讀取/寫入電路之記憶器件。
圖6B顯示圖6A所示儲存裝置之一較佳佈置。
圖7A顯示由在具有一有限對地電阻之源極線中流動之電流所引起的源極電壓誤差問題。
圖7B顯示由源極線電壓降引起之記憶體單元臨限電壓位準誤差。
圖8顯示一4狀態記憶體中一頁記憶體單元之一實例性群體分佈。
圖9為一流程圖，其顯示根據本發明之一實施例，一種用於降低源極線偏壓之多遍式感測方法。
圖10為一顯示一本發明較佳實施例之多遍式感測模組之示意圖。
圖11為一流程圖，其顯示圖10所示多遍式感測模組之運作。
圖12顯示三條相鄰位元線及其間的容性耦合效應。
圖13A為一流程圖，其顯示一種可進行感測同時降低位元線－位元線耦合之方法。
圖13B為一流程圖，其顯示圖13A所示感測步驟的一更為詳細之實施例。
圖14顯示一執行本發明各個態樣之較佳感測模組。
圖15(A)－圖15(K)為圖14所示感測模組之定時圖。
圖16A為一流程圖，其顯示一種可降低由鄰近浮動閘極耦合所引起之誤差之程式化及讀取方法。
圖16B為一流程圖，其顯示圖16A所示發明性步驟之一較佳實施例。
圖17顯示一記憶體陣列，其類似於圖6A及圖6B所示，只是其架構將每列記憶體單元組織成一左頁及一右頁記憶體單元。
圖18顯示一感測模組之另一較佳實施例。
圖19(A)－圖19(K)為圖18所示感測模組之定時圖。
圖20為一流程圖，其顯示圖18所示感測模組之運作。
圖21A示意性地顯示一為若干感測放大器提供參考控制信號之參考感測放大器。
圖21B顯示一參考感測放大器，其提供兩個實例性參考控制信號，例如BLX及STB。
圖22顯示BLX信號產生器之一較佳實施例。
圖23示意性地顯示一較佳之STB信號產生器，其用於產生一選通信號以控制所述若干感測放大器之感測時間。
圖24顯示一感測模組之另一較佳實施例，其尤其適於以低電源電壓來運作。
圖25(A)－25(N)係圖24所示感測模組之定時圖；圖26顯示又一實施例，其中電壓移位器僅在電源電壓降至低於一預定位準時才啟用。
10．．．記憶體單元
36．．．位元線
480" ．．．感測模組
481．．．感測節點
482．．．位元線隔離電晶體
486．．．位元線下拉電路
488．．．讀出匯流排轉移閘
498．．．頁控制器
499．．．讀出匯流排
550．．．接地控制開關
600' ．．．感測放大器
610．．．電壓箝位器
612．．．電晶體
620' ．．．第二電壓箝位器
630' ．．．位元線隔離電路
631．．．感測節點SEN
634．．．隔離電晶體
636．．．預充電隔離電晶體
640' ．．．預充電電路
642．．．上拉p－電晶體
650' ．．．鑑別器或比較電路
652．．．電容器CSA
654．．．p－電晶體
656．．．p－電晶體
657．．．節點
658．．．電晶體
660．．．閂鎖器
700．．．電壓移位器
701．．．線
702．．．線

Claims (36)

  1. 一種感測一記憶體單元之一導電電流之方法，其包括：(a)提供一電壓源；(b)將一電容器經由一中間電路耦接至該記憶體單元；(c)藉由耦接至該電壓源，將該電容器充電至一高(boost)於一參考電壓之初始電壓；(d)將該電容器自該電壓源解耦接；(e)在該解耦接之後，將該電容器上之該電壓升高(boost)一預定量；(f)藉由該記憶體單元之該導電電流使該電容器放電一預定時間週期，以使該電容器上之該電壓降低至一放電後電壓；(g)將該電容器自該中間電路解耦接；(h)將該電容器上之該放電後電壓降低該預定量；及(i)將該電容器上之該電壓與該參考電壓相比較以給出該導電電流的一度量值(measure)。
  2. 如請求項1之方法，其中該放電後電壓高於或等於該中間電路所施加之一最小電壓。
  3. 如請求項2之方法，其中降低該預定量後之該放電後電壓處於一在由該中間電路所施加之該最小電壓以下延伸之範圍內。
  4. 如請求項1之方法，其中該升高該電容器上之該電壓包括向該電容器提供一時脈信號。
  5. 如請求項4之方法，其中該升高係發生於該時脈信號之一上升緣處。
  6. 如請求項4之方法，其中該降低係發生於該時脈信號之一下降緣處。
  7. 如請求項1之方法，其中：該中間電路包括一個或多個串聯電晶體。
  8. 如請求項1之方法，其中：該中間電路包括一耦接至該記憶體單元之位元線的至少一部分。
  9. 如請求項8之方法，其進一步包括在對該電容器的該放電過程中使該位元線保持處於一恒定電壓。
  10. 如請求項1之方法，其中該電壓源提供一低於2伏特之電壓。
  11. 如請求項1之方法，其中：該記憶體單元係一快閃EEPROM之複數個記憶體單元中的一個。
  12. 如請求項1之方法，其進一步包括：判定該電壓源是否高於一預定電壓位準；且若是，則跳過步驟(e)、(g)及(h)。
  13. 如請求項1-12中任一項之方法，其中：該記憶體單元儲存一個資料位元。
  14. 如請求項1-12中任一項之方法，其中：該記憶體單元儲存多於一個資料位元。
  15. 一種用於感測一記憶體單元之一導電電流之感測電路， 其包括：一電容器；一電壓源一預充電電路，其由該電壓源供電並可耦接至該電容器；一電壓移位器，其能夠將該電容器上之電壓移位；一中間電路，其能夠將該電容器耦接至該記憶體單元；一第一控制信號，其用於啟用該預充電電路以耦接至該電容器，從而將該電容器充電至一高於一參考電壓之初始電壓；一第二控制信號，其用於將該預充電電路自該電容器解耦接；一第三控制信號，其用於啟用該電壓移位器以將該電容器上之該電壓升高一預定量；該中間電路耦接該電容器以經由該記憶體單元之該導電電流放電，從而使在一預定時間週期之後該電容器上之該電壓降低至一升壓後放電電壓；一第四控制信號，其用於在該預定時間週期之後將該電容器自該中間電路解耦接；一第五控制信號，其用於禁用該電壓移位器，以使該升壓後放電電壓降低該預定量後達一最終放電電壓；及一電壓比較器，其用於將該最終放電電壓與一參考電壓相比較，以給出該記憶體單元之該導電電流的一度量 值。
  16. 如請求項15之感測電路，其中該升壓後放電電壓高於或等於由該中間電路所施加的一最小電壓。
  17. 如請求項16之感測電路，其中該最終放電電壓處於一在由該中間電路所施加之該最小電壓以下延伸之範圍內。
  18. 如請求項15之感測電路，其中該電壓移位器包括一提供給該電容器之輸出時脈信號。
  19. 如請求項18之感測電路，其中該電壓移位器在該時脈信號之一上升緣上將該電容器上之該電壓升高該預定量。
  20. 如請求項18之感測電路，其中該電壓移位器在該時脈信號之一下降緣上將該升壓後放電電壓降低該預定量而達到該最終放電電壓。
  21. 如請求項15之感測電路，其中：該中間電路包括一個或多個串聯電晶體。
  22. 如請求項15之感測電路，其中：該中間電路包括一耦接至該記憶體單元之位元線的至少一部分。
  23. 如請求項15之感測電路，其中該電壓源提供一低於2伏特之電壓。
  24. 如請求項15之感測電路，其進一步包括：一電壓箝位器，其在對該電容器之該放電過程中使該位元線保持於一恒定電壓。
  25. 如請求項15之感測電路，其進一步包括：一用於該電壓源之位準偵測器；及其中： 該電壓移位器響應於該位準偵測器偵測到該電壓源低於一預定電壓位準而啟動。
  26. 如請求項15-25中任一項之感測電路，其中：該記憶體單元儲存一個資料位元。
  27. 如請求項15-25中任一項之感測電路，其中：該記憶體單元儲存多於一個資料位元。
  28. 一種用於感測一記憶體單元之一導電電流之感測電路，其包括：一電容器；一電壓源；充電構件，其用於使用該電壓源將該電容器充電至一高於一參考電壓之初始電壓；一中間電路，其能夠將該電容器耦接至該記憶體單元；耦接構件，其用於將該電容器耦接至該中間電路以藉由該記憶體單元之該導電電流將該電容器放電一預定時間週期，從而使該電容器上之該電壓降低至一放電後電壓；升壓構件，其用於將該電容器上之該電壓升高一預定量；解耦接構件，其用於在該預定時間週期之後將該電容器自該中間電路解耦接；用於將該放電後電壓降低該預定量之構件；及一電壓比較器，其用於將該電容器上之該電壓與一參 考電壓相比較，以給出該記憶體單元之該導電電流的一度量值。
  29. 如請求項28之感測電路，其中：該記憶體單元儲存一個資料位元。
  30. 如請求項28之感測電路，其中：該記憶體單元儲存多於一個資料位元。
  31. 如請求項28之感測電路，其進一步包括：一用於該電壓源之位準偵測器；及禁用構件，其用於響應於該位準偵測器偵測到該電壓源高於一預定電壓位準而禁用該升壓構件、解耦接構件及降低構件。
  32. 如請求項31之感測電路，其中：該記憶體單元儲存一個資料位元。
  33. 如請求項31之感測電路，其中：該記憶體單元儲存多於一個資料位元。
  34. 一種感測一記憶體單元之一導電電流之方法，其包括：將一電容器充電至一在開始時處於一第一位準之電壓；藉由該導電電流使該電容器放電以使該電壓自該第一位準放電；將該電壓升高一預定量；在一預定時間週期之後終止對該電容器放電；將該電壓降低該預定量而達到一最終位準；及將該最終位準與一參考電壓位準相比較以給出該導電 電流的一度量值。
  35. 如請求項34之方法，其中該記憶體單元儲存一個資料位元。
  36. 如請求項34之方法，其中該記憶體單元儲存多於一個資料位元。
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