JP2015026408A - 半導体集積回路装置 - Google Patents

Abstract

【課題】オーバヘッドを抑えながら、固有ＩＤを生成することが可能な半導体集積回路装置を提供する。
【解決手段】固有ＩＤを生成する際、ＳＲＡＭのメモリセルのワード線の電位は、ＳＲＡＭの電源電圧よりも高くされ、その後ＳＲＡＭの電源電圧よりも低くされる。ワード線の電位が、ＳＲＡＭの電源電圧よりも高くされているとき、メモリセルの両ビット線には、互いに同じデータが与えられる。これにより、ＳＲＡＭのメモリセルの状態は不定状態にされた後、それを構成する素子等の特性に従ったデータを保持する様に変化する。ＳＲＡＭを製造する際に、メモリセルを構成する素子等の特性は、ばらつき、ＳＲＡＭのメモリセルは、その製造の際に生じるばらつきに従ったデータを保持する。
【選択図】図３

Description

本発明は、半導体集積回路装置に関し、特にメモリ回路とマイクロプロセッサとを内蔵した半導体集積回路装置に関する。

メモリ回路とマイクロプロセッサ（以下、ＣＰＵと称する）を内蔵した半導体集積回路装置がある。例えば、メモリ回路とＣＰＵを１個の半導体チップに形成した、所謂ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）と呼ばれる半導体集積回路装置がある。この様な半導体集積回路装置は、多方面で使われている。

一方、ｅコマース、ネットバンキング等のインターネットを介して行われる電子商取引サービスの市場は、拡大の一途をたどっている。また、ＩＣカードを用いた電子マネーサービスは、既に普及し拡大の時期に入りつつある。これらの電子商取引サービスおよび電子マネーサービスにおいても、多くの半導体集積回路装置が使われている。特に、これらのサービスにおいては、金銭および／あるいは個人の情報が扱われるため、常により高いレベルのセキュリティが要求される。そのため、この様なサービスにおいて用いられる半導体集積回路装置に対しても、より高いレベルのセキュリティが要求されている。

セキュリティ技術としては、ソフトウェアレベルでの技術とハードウェアレベルでの技術とが存在する。ソフトウェアレベルにおいては、例えば、強靭な暗号化アルゴリズムを中心とした暗号化技術により、より高いレベルのセキュリティを達成しようとしている。一方、ハードウェアレベルにおいても、暗号化アルゴリズムを物理的に実現し、実装する試みがなされている。しかしながら、所謂、ハッカー（クラッカー）などの攻撃者による攻撃により、秘密鍵の解読を許してしまう可能性も指摘されている。

半導体集積回路装置においては、それに内蔵されるヒューズ（Ｆｕｓｅ）あるいは不揮発性のメモリ回路に、その半導体集積回路装置を製造するとき、ＩＤ（ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）を格納することが行われている。この場合、製造のとき格納されたデータ（ＩＤ）が、実際の使用時に改ざんされる危険性、あるいは半導体チップそのものが複製される可能性があるといった問題が指摘されている。

この様な問題を解決するために、半導体集積回路装置を製造する際に発生するばらつきに着目して、その半導体集積回路装置に固有のＩＤを生成することが提案されている。例えば、電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称する）が素子として形成される半導体チップにおいては、製造時に発生するＭＯＳＦＥＴのばらつきを利用して、その半導体チップに固有なＩＤ（固有ＩＤ）を生成することが提案されている。この様な提案に従えば、物理的に複製不可能な半導体チップ固有ＩＤ（ＰＵＦ：Ｐｈｙｓｉｃａｌ Ｕｎｃｌｏｎａｂｌｅ Ｆｕｎｃｔｉｏｎ）を生成することが可能である。

特開２０１２−４３５１７号公報 特開２０１２−７３９５４号公報

特許文献１には、メモリ１０３への供給電圧を、通常動作時よりも低下させ、低下させたときに、メモリＢＩＳＴ１０４によってメモリテストを行い、エラーが発生したアドレスを用いて固有ＩＤを作成する技術が示されている（図７）。特許文献２には、ＳＲＡＭメモリセルに対して、初期データを書き込んだ後、ＳＲＡＭメモリセルの両ビット線に同時に“Ｌｏｗ”を書き込み、このＳＲＡＭメモリセルから読み出されたデータを用いて固有ＩＤを作成する技術が示されている。

特許文献１に示された技術においては、メモリ１０３の電源電圧を制御するための構成が要求され、オーバヘッドが生じることが危惧される。また、メモリＢＩＳＴ１０４によって、メモリテストを実行するため、固有ＩＤを作成するのに時間が要求されることが危惧される。特許文献２に示された技術においては、両ビット線に対して、同時に“Ｌｏｗ”を書き込むことが要求され、それを実現するために、オーバヘッドが生じることが危惧される。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態においては、固有ＩＤを生成する際、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルのワード線の電位は、ＳＲＡＭの電源電圧よりも高くされ、その後ＳＲＡＭの電源電圧よりも低くされる。ワード線の電位が、ＳＲＡＭの電源電圧よりも高くされているとき、メモリセルの両ビット線には、互いに同じデータ（“Ｈｉｇｈ”あるいは“Ｌｏｗ”）が与えられる。これにより、ＳＲＡＭのメモリセルの状態は不定状態（破壊された状態）にされた後、それを構成する素子等の特性に従ったデータを保持する様に変化する。ＳＲＡＭを製造する際に、メモリセルを構成する素子等の特性は、ばらつく。従って、ＳＲＡＭのメモリセルは、その製造の際に生じるばらつきに従ったデータを保持することになる。すなわち、固有ＩＤがＳＲＡＭのメモリセルにおいて生成され、格納されることになる。

一実施の形態においては、固有ＩＤを生成する際に、ＳＲＡＭのメモリセルのワード線に印加される電圧は、昇圧回路により形成される。これにより、生じる回路規模や動作速度に対するオーバヘッドを抑えることが可能となる。

なお、ＳＲＡＭのメモリセルのワード線には、そのメモリセルにデータを書き込む際に、比較的高い電位を与える場合がある。これは、ＳＲＡＭのメモリセルへのデータの書き込みをアシストするために行われるもので有り、固有ＩＤをメモリセルにおいて形成し、格納させるものでは無い。また、書き込みをアシストするための技術であるため、ワード線に比較的高い電位を与える際には、両ビット線の電位は、書き込まれるべきデータに従った互いに異なる電圧（“Ｈｉｇｈ”あるいは“Ｌｏｗ”）とされる。

一実施の形態によれば、オーバヘッドを抑えながら、固有ＩＤを生成することが可能な半導体集積回路装置を提供することができる。

実施の形態に係わる半導体集積回路装置の構成を示すブロック図である。 実施の形態１に係わる半導体集積回路装置の構成を示すブロック図である。 実施の形態１に係わるＳＲＡＭの構成を示すブロック図である。 （Ａ）および（Ｂ）は、実施の形態１に係わるＳＲＡＭの動作を示す波形図である。 実施の形態２に係わるＳＲＡＭの構成を示すブロック図である。 実施の形態２に係わるＳＲＡＭの構成を示すブロック図である。 （Ａ）〜（Ｃ）は、実施の形態２に係わるＳＲＡＭの動作を示す波形図である。 実施の形態２に係わるＳＲＡＭの構成を示すブロック図である。 （Ａ）〜（Ｃ）は、実施の形態２に係わるＳＲＡＭの動作を示す波形図である。 （Ａ）〜（Ｃ）は、実施の形態３に係わる不揮発性メモリの構成を示す回路図である。 実施の形態４に係わるＳＲＡＭの構成を示すブロック図である。 実施の形態４に係わるＳＲＡＭの要部の回路を示す回路図である。 （Ａ）〜（Ｇ）は、実施の形態４に係わるＳＲＡＭの動作を示す波形図である。 実施の形態５に係わる半導体集積回路装置の構成を示すブロック図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。

先ず、実施の形態に係わる半導体集積回路装置の構成について、図１を用いて説明する。図１は、半導体集積回路装置の構成を示すブロック図である。図１において、１００は半導体集積回路装置に封止された半導体チップである。半導体集積回路装置の製造においては、半導体ウェハに、複数の製造工程を経て、複数の半導体チップが形成される。図１に示した半導体チップは、複数の製造工程を経て、形成された半導体チップを示している。半導体製造工程においては、製造工程における製造条件のばらつき等に起因して、例え同じ半導体ウェハに形成された複数の半導体チップ間でも、ＭＯＳＦＥＴ等の素子および／あるいは配線等において特性にばらつきが生じる。勿論、半導体ウェハが異なれば、それぞれの半導体ウェハに形成された半導体チップ間で、素子（ＭＯＳＦＥＴ等の素子と配線等も含めて）の特性にばらつきが生じる。なお、半導体集積回路装置は、特に制限されないが、複数の製造工程を経て形成された半導体チップが、パッケージに封止されて、完成品とされる。

半導体チップ１００には、種々の回路ブロックが形成される。この実施の形態においては、種々の回路ブロックの内、マイクロプロセッサ（ＣＰＵ）１０１と、バス１０２を介してＣＰＵ１０１に接続されたメモリ回路１０３、１０４が示されている。この実施の形態においては、メモリ回路１０３、１０４のそれぞれは、ＳＲＡＭにより構成されている。

ＣＰＵ１０１は、バス１０２を介して、プログラムを取り込み、取り込んだプログラムに従って所定の処理を行う。所定の処理においては、例えば、バス１０２を介してデータをメモリ回路から読み出したり、あるいはバス１０２を介してデータをメモリ回路等へ供給する。ＣＰＵ１０１によって取り込まれるプログラムは、ＳＲＡＭ１０３、１０４から読み出される場合もあるが、図示されていない他のメモリ回路から読み出される場合も有る。プログラムに従って、ＣＰＵ１０１により処理が行われているときに、バス１０２を介してＣＰＵ１０１へ読み出されるデータは、メモリ１０３、１０４のいずれかから出力される場合もあるいが、図示されていない他のメモリ回路等から出力される場合もある。同様に、ＣＰＵ１０１が、処理を実行しているときに、ＣＰＵ１０１からバス１０２を介して出力されるデータもメモリ回路１０３、１０４のいずれかに供給される場合も有るし、図示されていない他の回路ブロックに供給される場合も有る。

図１において、ＳＲＡＭ１０３、１０４は、互いに同様な構成にされている。しかしながら、ＳＲＡＭ１０３は、ＳＲＡＭ１０４と異なり、この半導体チップ１００に固有のＩＤ（固有ＩＤ）を生成する機能が付加されている。ＣＰＵ１０１から、ＳＲＡＭ１０３に対して、この半導体チップ１００に固有のＩＤを生成させる固有ＩＤ生成指示信号（ＩＤｇｅｎ）１０５を供給することにより、ＳＲＡＭ１０３は、固有ＩＤを生成する。ＳＲＡＭ１０３において生成された固有ＩＤは、ＳＲＡＭ１０３に保持される。ＣＰＵ１０１は、バス１０２を介して、ＳＲＡＭ１０３から保持されている固有ＩＤを読み出し、セキュリティのために用いる。例えば、秘密鍵を生成するために、読み出した固有ＩＤを用いる。固有ＩＤをＳＲＡＭで生成するとき、ＣＰＵ１０１は、固有ＩＤ生成の制御を行うと言う観点で見た場合、制御回路を構成していると見なすこともできる。

以下、ＩＤ生成機能付きＳＲＡＭ１０３（メモリ回路）の構成について、複数の実施の形態を説明する。

なお、図１には、ＩＤ生成機能付きＳＲＡＭ１０３が２個設けられている例が示されている。この様に、複数個のＩＤ生成機能付きＳＲＡＭ１０３を用いれば、容易に複数の固有ＩＤを生成することが可能となる。しかしながら、複数個を設けることに限定されるものではなく、ＩＤ生成機能付きＳＲＡＭ１０３は１個でもよい。

（実施の形態１）
図２は、実施の形態１に係わる半導体集積回路装置の構成を示すブロック図である。図２において、図１と同じ部分には、同じ符号が付してある。図２において、２００は昇圧回路（電圧発生回路）であり、２０２は昇圧回路２００によって昇圧された昇圧電圧が供給される電圧配線である。また、同図において、２０３は、半導体チップ１００に設けられた電源電圧端子であり、２０１は、電源電圧端子に供給される電源電圧ＶＤＤを、半導体チップ１００内に形成された各回路ブロックに供給する電源電圧配線である。同図では、電源電圧配線２０１は、ＣＰＵ１０１、ＳＲＡＭ１０３、１０４および昇圧回路２００に接続されている。同図では省略されているが、半導体チップ１００内の回路ブロック（ＣＰＵ１０１、ＳＲＡＭ１０３、１０４および昇圧回路２００を含む）には、接地電圧配線を介して接地電圧ＧＮＤが供給されている。ＣＰＵ１０１、ＳＲＡＭ１０３、１０４および昇圧回路２００のそれぞれは、電源電圧配線２０１と図示されていない接地電圧配線との間の電位差（ＶＤＤ−ＧＮＤ）を電源電圧として動作する。

この実施の形態においては、昇圧回路２００により、電源電圧ＶＤＤが昇圧され、昇圧された昇圧電圧が、電圧配線２０２を介して、複数のＳＲＡＭ１０３、１０４のうち、ＩＤ生成機能付きＳＲＡＭ１０３に、供給される。次に図３および図４（Ａ）、（Ｂ）を用いて説明するが、ＩＤ生成機能付きＳＲＡＭ１０３は、固有ＩＤ生成指示信号１０５を受けると、昇圧回路２００により昇圧された昇圧電圧を用いて固有ＩＤを生成し、保持する。

図３は、図２に示したＩＤ生成機能付きＳＲＡＭ１０３の構成を示すブロック図である。同図において、３００はセルアレイ（メモリアレイ）、３０１はワード線デコーダ（ＷＬデコーダ）、３０２はビット線制御回路、３０３は入出力回路、３０４は制御部である。

セルアレイは、マトリクス状に配置された複数のメモリセルＭを有する。マトリクスのそれぞれの行には、ワード線が配置され、ワード線のそれぞれには、その行に配置された複数のメモリセルＭが接続されている。また、マトリクスのそれぞれの列には、ビット線対が配置され、ビット線対のそれぞれには、その列に配置された複数のメモリセルＭが接続されている。

ＩＤ生成機能付きＳＲＡＭ１０３には、バス１０２を介して複数のアドレス信号が供給される。複数のアドレス信号の一部は、ロウアドレス信号とされ、ワード線デコーダ３０１に供給される。また複数のアドレス信号の一部は、カラムアドレス信号とされ、ビット線制御回路３０２に供給される。ワード線デコーダ３０１は、供給されたロウアドレス信号をデコードし、複数のワード線（図示せず）から、ロウアドレス信号に従った１本のワード線を選択する。一方、ビット線制御回路３０２は、カラムアドレス信号をデコードし、複数のビット線対から、カラムアドレス信号に従った１対あるいは複数対のビット線対を選択する。すなわち、ワード線デコーダ３０１は、行選択回路と見なすことができ、ビット線制御回路３０２は、列選択回路と見なすことができる。

この様にして選択された１対のビット線対あるいは複数のビット線対は、入出力回路３０３を介して、バス１０２に接続される。

ワード線デコーダ３０１により、１本のワード線が選択されることにより、そのワード線に接続された複数のメモリセルＭ（１つの行における複数のメモリセル）が選択され、ビット線制御回路３０２により、１対あるいは複数対のビット線対が選択される。これにより、選択された１本のワード線と１対あるいは複数対のビット線対との交点に配置された１個あるいは複数個のメモリセルＭが、メモリアレイ３００から選択される。

制御部３０４は、ＣＰＵ１０１（図１）から、読み出し動作および書き込み動作の指示を、読み出し／書き込み指示信号Ｒ／Ｗとして受ける。また、固有ＩＤ生成指示信号１０５を受ける。ＣＰＵ１０１からの読み出し／書き込み指示信号Ｒ／Ｗが、読み出し動作を指示していた場合、ワード線デコーダ３０１に対して、ロウアドレス信号によって指定されたワード線に電源電圧ＶＤＤを印加することを指示する。また、このとき、制御部３０４は、入出力回路３０３に対して、選択された１対あるいは複数対のビット線対におけるデータをバス１０２に出力することを指示する。これにより、選択された１個あるいは複数個のメモリセルに保持されていたデータが、バス１０２を介して、ＣＰＵ１０１に読み出される。

一方、ＣＰＵ１０１からの読み出し／書き込み指示信号Ｒ／Ｗが、書き込み動作を指示していた場合、制御部３０４は、ワード線デコーダ３０１に対して、ロウアドレス信号によって指定されたワード線に電源電圧ＶＤＤを印加することを指示する。また、このとき、制御部３０４は、入出力回路３０３に対して、バス１０２におけるデータを、選択された１対あるいは複数対のビット線対へ伝える（入力する）ことを指示する。これにより、バス１０２を介して、ＣＰＵ１０１からのデータが、選択された１個あるいは複数個のメモリセルに伝えられ、メモリセルに書き込まれる。

この実施の形態１においては、固有ＩＤ生成指示信号１０５が、制御部３０４に供給されると、制御部３０４は、ワード線デコーダ３０１に対して、昇圧回路２００により形成された昇圧電圧を、ロウアドレス信号により指定されたワード線に印加する様に指示する。この指示により、ワード線デコーダ３０１は、選択したワード線に対して、電源電圧ＶＤＤよりも高い電圧である昇圧電圧を印加し、所定時間経過後、ワード線の電位を電源電圧ＶＤＤよりも低い電位へ低下させる。このとき、制御部３０４は、入出力回路３０３に対して、電源電圧ＶＤＤに相当する電圧を、選択された１対あるいは複数対のビッド線のそれぞれに印加する様に指示する。この指示に応答して、入出力回路３０３は、ビット線制御回路３０２とバス１０２との間を電気的に分離し、選択された１対あるいは複数対のビット線対のそれぞれに、電源電圧ＶＤＤに相当する電圧を印加する。言い換えるならば、選択されたビット線対の両方のビット線に対して、電源電圧ＶＤＤに相当する電圧が印加される。

この様にして、固有ＩＤ生成指示信号１０５が、制御部３０４に供給されると、選択された１個あるいは複数のメモリセルには、電源電圧ＶＤＤを超える昇圧電圧が、ワード線を介して供給される。このとき、電源電圧ＶＤＤに相当する電圧がビット線対を構成する１対のビット線のそれぞれに供給される。また、ワード線の電位は、所定の時間を経過すると、電源電圧ＶＤＤよりも低い電位へ低下される。

図３には、セルアレイ３００内に配置されている複数のメモリセルの内の１個のメモリセルが、代表としてその回路が、同図の右上に示されている。

メモリセルＭは、Ｐチャンネル型ＭＯＳＦＥＴ（以下、Ｐ−ＭＯＳＦＥＴと称する）Ｐ１、Ｐ２とＮチャンネル型ＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳＦＥＴと称する）Ｎ１〜Ｎ４を具備している。Ｐ−ＭＯＳＦＥＴＰ１のソースは、電源電圧ノードＶｎを介して、電源電圧ＶＤＤが給電されているところの電源電圧配線２０１に接続され、Ｎ−ＭＯＳＦＥＴＮ３のソースは、接地電圧ノードＶｓを介して、接地電圧ＧＮＤが給電されているところの接地電圧配線に接続されている。該Ｐ−ＭＯＳＦＥＴＰ１のドレインとＮ−ＭＯＳＦＥＴＮ３のドレインとは互いに共通に接続されている。また、Ｐ−ＭＯＳＦＥＴＰ１のゲートとＮ−ＭＯＳＦＥＴＮ３のゲートは、互いに共通に接続されている。これにより、Ｐ−ＭＯＳＦＥＴＰ１とＮ−ＭＯＳＦＥＴＮ３は、電源電圧ＶＤＤと接地電圧ＧＮＤとを電源電圧として動作する第１インバータ回路を構成する。

同様に、Ｐ−ＭＯＳＦＥＴＰ２のソースは、電源電圧ＶＤＤが給電される電源電圧配線２０１に接続され、Ｎ−ＭＯＳＦＥＴＮ４のソースは、接地電圧ＧＮＤが給電される接地電圧配線に接続され、Ｐ−ＭＯＳＦＥＴＰ２のドレインとＮ−ＭＯＳＦＥＴＮ４のドレインとは互いに共通に接続されている。また、Ｐ−ＭＯＳＦＥＴＰ２のゲートとＮ−ＭＯＳＦＥＴＮ４のゲートは、互いに共通に接続されている。これにより、Ｐ−ＭＯＳＦＥＴＰ２とＮ−ＭＯＳＦＥＴＮ４は、電源電圧ＶＤＤと接地電圧ＧＮＤとを電源電圧として動作する第２インバータ回路を構成する。

第１インバータ回路の入力であるところのＰ−ＭＯＳＦＥＴＰ１およびＮ−ＭＯＳＦＥＴＮ３のそれぞれのゲートは、第２インバータ回路の出力であるところのＰ−ＭＯＳＦＥＴＰ２およびＮ−ＭＯＳＦＥＴＮ４のそれぞれのドレインに接続されている。同様に、第２インバータ回路の入力であるところのＰ−ＭＯＳＦＥＴＰ２およびＮ−ＭＯＳＦＥＴＮ４のそれぞれのゲートは、第１インバータ回路の出力であるところのＰ−ＭＯＳＦＥＴＰ１およびＮ−ＭＯＳＦＥＴＮ３のそれぞれのドレインに接続されている。すなわち、第１インバータ回路と第２インバータ回路により、所謂ラッチ回路（保持回路）が構成されている。この場合、ラッチ回路は、第１および第２インバータ回路により構成されているため、電源電圧ＶＤＤと接地電圧ＧＮＤとの間の電圧差（電圧）を電源電圧として動作する。

第１インバータ回路の入力は、Ｎ−ＭＯＳＦＥＴＮ２を介して、１対のビット線を構成する一方のビット線ＢＢに接続され、第２インバータ回路の入力は、Ｎ−ＭＯＳＦＥＴＮ１を介して、１対のビット線を構成する他方のビット線ＢＴに接続されている。Ｎ−ＭＯＳＦＥＴＮ１およびＮ２のそれぞれのゲートは、ワード線ＷＬに接続されている。該Ｎ−ＭＯＳＦＥＴＮ１およびＮ２は、１対のビット線とラッチ回路との間のデータ転送用のＭＯＳＦＥＴとして機能する。該Ｎ−ＭＯＳＦＥＴＮ１およびＮ２のそれぞれは、ビット線に接続された第１入出力電極と、ラッチ回路の１対の入出力ノードＩ２、Ｉ１に接続された第２入出力電極とを有する。これらの第１および第２入出力電極は、ソースあるいはドレインとして機能するが、動作時の電圧により、ソースとドレインは変わるため、ここでは、単に入出力電極と表現する。

図４の（Ａ）および（Ｂ）には、上記で説明したメモリセルＭが、ロウアドレス信号とカラムアドレス信号によって選択された場合の動作波形が示されている。図４の（Ａ）および（Ｂ）において、期間Ｔｒは、読み出し／書き込み指示信号Ｒ／Ｗによって、読み出し動作（モード）が指示されたときのワード線の電圧とビット線対の電圧の変化を示している。また、期間Ｔｗは、読み出し／書き込み指示信号Ｒ／Ｗによって、書き込み動作（モード）が指示されたときのワード線の電圧とビット線対の電圧の変化を示している。更に、期間Ｔｉは、固有ＩＤ生成指示信号１０５によって、固有ＩＤ生成の動作（モード）が指示されたときのワード線の電圧とビット線対（ＢＬ対）の電圧の変化を示している。

読み出し動作が指示されたとき（Ｒｅａｄ）、選択されたワード線ＷＬの電位は、図４（Ａ）に示されている様に、接地電圧ＧＮＤから電源電圧ＶＤＤ（選択電圧）に向けて立ち上げられる。ビット線対を構成するビット線ＢＢとＢＴのそれぞれは、読み出し動作の前に、予め所定の電圧にプリチャージされている。ワード線ＷＬの電圧が電源電圧ＶＤＤに向けて変化されることにより、転送用ＭＯＳＦＥＴＮ１およびＮ２が導通状態へと変化する。これにより、メモリセルＭに保持されているデータに従って、ビット線対を構成する一方のビット線あるいは他方のビット線の電位が、プリチャージされた電位から低下する。

例えば、メモリセルＭに、Ｎ−ＭＯＳＦＥＴＮ４をオン状態にし、Ｎ−ＭＯＳＦＥＴＮ１をオフ状態にする様なデータが保持されていた場合、ワード線ＷＬの電位が上昇することにより、予めビット線ＢＢに蓄積されていた電荷は、転送用ＭＯＳＦＥＴＮ２とＮ−ＭＯＳＦＥＴＮ４を介して放電され、ビット線ＢＢの電位が低下する。このとき、Ｎ−ＭＯＳＦＥＴＮ３は、オフ状態を維持するため、ビット線ＢＴの電位も維持される（図４（Ｂ））。

書き込み動作が指示されたとき（Ｗｒｉｔｅ）、選択されたワード線ＷＬの電位は、図４（Ａ）に示されている様に、接地電圧ＧＮＤから電源電圧ＶＤＤ（選択電圧）に向けて立ち上げられる。このとき、ビット線対を構成する一方のビット線と他方のビット線には、バス１０２および入出力回路３０３を介してＣＰＵ１０１から、書き込まれるべきデータに従った電位が与えられる。すなわち、ビット線対には、相補関係にある電圧が与えられる。

例えば、ビット線対を構成する一方のビット線ＢＢには、電源電圧ＶＤＤに相当する電圧が供給され、他方のビット線ＢＴには、接地電圧ＧＮＤに相当する電圧が供給される（図４（Ｂ））。ワード線ＷＬの電位が電源電圧ＶＤＤに向けて上昇することにより、転送用ＭＯＳＦＥＴＮ１およびＮ２はオン状態へと変化する。これにより、第１インバータ回路を構成するＰ−ＭＯＳＦＥＴＰ１とＮ−ＭＯＳＦＥＴＮ３のゲートには、電源電圧ＶＤＤに相当する電圧が印加されることになる。これに対して、第２インバータ回路を構成するＰ−ＭＯＳＦＥＴＰ２とＮ−ＭＯＳＦＥＴＮ４のゲートには、接地電圧ＧＮＤに相当する電圧が印加される。第１インバータ回路と第２インバータ回路により、ラッチ回路が構成されているため、正帰還の作用が働き、第２インバータ回路を構成するＮ−ＭＯＳＦＥＴＮ４は、オフ状態へと移行し、第１インバータ回路を構成するＮ−ＭＯＳＦＥＴＮ３は、オン状態へと移行する。

この様にして、書き込むべきデータに従って、Ｎ−ＭＯＳＦＥＴＮ４またはＮ３がオン状態（オフ状態）となり、データの書き込みが行われる。データを書き込んだ後は、ワード線ＷＬの電圧は、電源電圧ＶＤＤから接地電圧ＧＮＤへ向かって下降させられる。これにより、転送用ＭＯＳＦＥＴＮ１およびＮ２のそれぞれは、オフ状態となり、ラッチ回路の状態（安定状態）が保持される。言い換えるならば、メモリセルＭに書き込まれたデータが保持される。

次に、固有ＩＤ生成の動作が指示されたときについて説明する。固有ＩＤ生成の動作が指示されると、固有ＩＤ生成指示信号１０５に応答して、制御部３０４は、ワード線デコーダ３０１に対して、昇圧回路２００によって形成されている昇圧電圧を、選択したワード線ＷＬに印加することを指示する。これにより、ワード線デコーダ３０１は、選択したワード線ＷＬに対して、電源電圧ＶＤＤを超える電圧をワード線ＷＬに印加する。このとき、制御部３０４は、入出力回路３０３に対して、選択されたビット線のそれぞれに対して電源電圧ＶＤＤに相当する電圧を供給する様に指示する。これにより、入出力回路３０３は、図４の（Ｂ）に示されている様に、ビット線対を構成する両方のビット線ＢＢ、ＢＴのそれぞれに、電源電圧ＶＤＤに相当する電圧を供給する。ワード線デコーダ３０１は、ワード線ＷＬの電圧を電源電圧ＶＤＤを超える電圧にした後、所定時間経過後の時刻ｔ１において、その電圧を低下させる。

ワード線ＷＬの電圧を電源電圧ＶＤＤよりも高くすることにより、転送用ＭＯＳＦＥＴＮ１およびＮ２のそれぞれにおけるしきい値電圧によって生じる電圧損失の低減が図られ、メモリセルに含まれるところのラッチ回路の入出力ノードＩ１、Ｉ２とビット線対ＢＢ、ＢＴとの間での電圧転送が行われる。すなわち、ラッチ回路を構成する第１インパター回路と第２インバータ回路のそれぞれの入力には、同じ値の電圧（電源電圧ＶＤＤに相当する電圧）が印加されることになる。第１インバータ回路と第２インバータ回路により構成される正帰還の作用により、第１インバータ回路と第２インバータ回路のそれぞれの入力（ラッチ回路の入出力ノードＩ１、Ｉ２）の電位は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間の中間電位となる。言い換えるならば、第１インバータ回路と第２インバータ回路により構成されるラッチ回路は、不定状態となる。

時刻ｔ１において、ワード線ＷＬの電位が低下し、転送用ＭＯＳＦＥＴＮ１、Ｎ２がオフ状態になると、Ｐ−ＭＯＳＦＥＴＰ１、Ｐ２およびＮ−ＭＯＳＦＥＴＮ３、Ｎ４のそれぞれが有する特性に従って、ラッチ回路の入出力ノードＩ１、Ｉ２における電圧が変化する。例えば、Ｎ−ＭＯＳＦＥＴＮ４の特性、例えばそのしきい値電圧がＮ−ＭＯＳＦＥＴＮ３のしきい値電圧よりも低い場合、入出力ノードＩ１における電圧は、入出力ノードＩ２おける電圧よりも先に低下する。この入出力ノードＩ１、Ｉ２間の電位差は、正帰還の作用により増幅される。この増幅により、Ｎ−ＭＯＳＦＥＴＮ４がオン状態、Ｎ−ＭＯＳＦＥＴＮ３はオフ状態で安定することになる。これらのＭＯＳＦＥＴの特性の相違は、例えば、製造時のばらつきによって生じる。従って、メモリセルは、ワード線ＷＬの電圧を低下させ、転送用ＭＯＳＦＥＴをオフ状態にしたとき、ＭＯＳＦＥＴ等の素子の特性ばらつきに従ったデータを保持することになる。

これにより、製造時における素子等の特性ばらつきに基づいて、固有ＩＤを生成することができる。生成した固有ＩＤは、メモリセルＭに保持されているため、ＣＰＵ１０１により、その値を読み出すことにより、認証用の鍵として用いることが可能である。この場合、例えば、１本のワード線に接続された複数のメモリセルのそれぞれにおいて、上記した様に固有ＩＤを生成する様にしてもよいし、１個のメモリセルで固有ＩＤを生成する様にしてもよい。

実施の形態１によれば、固有ＩＤ生成指示信号に応答して、メモリセルのワード線の電圧が、メモリセルの電源電圧ＶＤＤよりも、絶対値的に高くされ、ビット線対を介してメモリセルに、メモリセルの電源電圧ＶＤＤに相当する電圧が供給される。これにより、ビット線対から、メモリセルを構成するラッチ回路へ伝達される電圧の損失の低減が図られ、メモリセルを確実に不定状態にすることが可能となる。また、ワード線の電圧を、メモリセルの電源電圧ＶＤＤよりも絶対値的に小さい値に低下させることにより、メモリセルを構成するＭＯＳＦＥＴの特性に従ったデータ（固有ＩＤ）がメモリセル内で生成され、保持される。

上記した昇圧回路２００としては、同じ半導体チップ１００に形成され、他の回路ブロックへ昇圧電圧を供給する昇圧回路を用いる様にしてもよい。例えば、上記したライトアシストにおいては、比較的高い電圧が用いられ、この電圧を形成するための電圧発生回路が、半導体チップに設けられる。この電圧発生回路を、上記した昇圧回路２００として兼用する様にしてもよい。

この様に、この実施の形態によれば、オーバヘッドを抑えながら、固有ＩＤの生成が可能となる。

（実施の形態２）
図５は、実施の形態２に係わるＳＲＡＭの構成を示すブロック図である。図５に示すＳＲＡＭの構成は、図２および図３に示したＳＲＡＭの構成に類似している。図５において、図２および図３と同じ部分には同一の符号を付してあるので、相違点を主に説明する。

セルアレイ３００は、図３において説明した様に、マトリクス状に配置された複数のメモリセルＭを具備している。この実施の形態２においては、メモリセルＭへの電源電圧ＶＤＤおよび／あるいは接地電圧ＧＮＤの給電が、固有ＩＤ生成指示信号１０５により制御される。

図５において、５００はセル電源制御回路（電圧制御回路）であり、固有ＩＤ生成指示信号１０５を受け、セルアレイ３００への電源電圧ＶＤＤ（接地電圧ＧＮＤ）の給電を制御する。セル電源制御回路５００は、この実施の形態２においては、電源電圧配線２０１と図示されていない接地電圧配線との間に接続され、電源電圧ＶＤＤと接地電圧ＧＮＤとの間の電圧差を、その電源として動作するインバータ回路により構成されている。該インバータ回路には、その入力として、固有ＩＤ生成指示信号１０５が供給される。該インバータ回路の出力、すなわちセル電源制御回路５００の出力は、セルアレイ３００に含まれている複数のメモリセルＭのそれぞれの電源ノードに接続されている。なお、電源ノードについては、後で図６および図８を用いて説明するが、メモリセルＭが、その動作電圧として電源電圧あるいは接地電圧を受電するノードである。

図５において、５０１は、セルアレイ３００の周辺回路である。周辺回路５０１は、ワード線デコーダ（ＷＬデコーダ）５０２、ビット線制御回路５０５、入出力回路５０３および制御部５０４を含んでいる。周辺回路５０１は、電源電圧配線２０１および図示されていない接地電圧配線に接続され、電源電圧ＶＤＤおよび接地電圧ＧＮＤが給電される。周辺回路５０１に含まれている各回路ブロック（ワード線デコーダ５０２、ビット線制御回路５０５、入出力回路５０３および制御部５０４等）は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間の差電圧を電源電圧として動作する。

図５に示した制御部５０４、ワード線デコーダ５０２、ビット線制御回路５０５および入出力回路５０３のそれぞれは、図３で説明した制御部３０４、ワード線デコーダ３０１、ビット線制御回路３０２および入出力回路３０３のそれぞれに類似しているので、異なる部分を説明する。

制御部５０４は、読み出し／書き込み指示信号Ｒ／Ｗと、固有ＩＤ生成指示信号１０５を受け、固有ＩＤ生成指示信号１０５によって、固有ＩＤの生成が指示されたとき、図３で説明した制御部３０４とは異なる動作をする。すなわち、固有ＩＤの生成が指示されたとき、これに応答して、制御部５０４は、ワード線デコーダに対して、選択されたワード線を回路の接地電圧にすることを指示する。また、固有ＩＤの生成が指示されたとき、制御部５０４は、ビット線制御回路５０５および入出力回路５０３に対して、複数のビット線対のそれぞれをプリチャージ状態に維持する様に指示をする。

ワード線デコーダ５０２は、図３で説明したワード線デコーダ３０１と同様に、読み出し動作および書き込み動作においては、電源電圧ＶＤＤに相当する電圧を選択したワード線に供給する。一方、固有ＩＤの生成時には、制御部５０４からの指示に従って、ロウアドレス信号によって選択されたワード線を、接地電圧ＧＮＤに相当する電圧にする。同様に、ビット線制御回路５０５および入出力回路５０３は、読み出し動作および書き込み動作においては、図３に説明したビット線制御回路３０２および入出力回路３０３と同様な動作をする。しかしながら、固有ＩＤの生成が指示されたときには、ビット線対をプリチャージ状態に維持する。

固有ＩＤ生成指示信号１０５は、固有ＩＤの生成を指示するとき、例えばロウレベルからハイレベルへ変化される。固有ＩＤ生成指示信号１０５が、ハイレベルへ変化することにより、セル電源制御回路（インバータ回路）５００は、メモリセルＭに給電する電源電圧を電源電圧ＶＤＤから接地電圧ＧＮＤへ変える。これにより、メモリセルＭには、電源電圧ＶＤＤの給電が行われなくなる。そのため、メモリセルＭは、情報を保持することができなくなる。メモリセルＭへの給電は、給電が中止されてから所定の時間後に、再開される。給電の再開により、電源電圧ＶＤＤがメモリセルＭに供給されると、メモリセルＭを構成する素子（ＭＯＳＦＥＴ等）の持つ特性に従って、メモリセルＭに含まれているラッチ回路の状態が定まる。これにより、製造時におけるばらつきに従ったデータが、メモリセルＭにおいて生成され、格納されることになり、固有ＩＤの生成が行われる。

給電の再開は、例えば、固有ＩＤ生成指示信号１０５をハイレベルに変化させた後、所定時間後にロウレベルへ変化させることにより、達成する。この様に変化する固有ＩＤ生成指示信号１０５は、制御回路であるＣＰＵ１０１（図１）によって形成される。また、固有ＩＤを生成するためのメモリセルＭとしては、セルアレイ３００内の１個あるいは複数のメモリセルを用いることができる。この様にして、メモリセルＭにおいて生成され、格納された固有ＩＤは、それを用いる際に、ＣＰＵ１０１によってＳＲＡＭ１０３（図１）から読み出される。

セルアレイ３００への給電を中止する際に、周辺回路５０１への給電も中止する様にしてもよい。これにより、消費電力の低減を図ることが可能である。しかしながら、本実施の形態２においては、周辺回路５０１への給電は、セルアレイ３００への給電とは分離されている。これにより、セルアレイ３００への電源電圧ＶＤＤの給電を中止している期間においても、周辺回路５０１への給電が行われる。この様にすることにより、セルアレイ３００への給電が再開されるときに、周辺回路５０１からセルアレイ３００へ供給される信号（例えばワード線の信号）の電位が変化するのを防ぐことが可能となり、セルアレイ３００内のメモリセルに所望しないデータが書き込まれるのを防ぐことが可能となる。

図６は、図５を用いて説明したＳＲＡＭにおいて、メモリセルＭの回路を詳細に示した図である。図６においても、図５と同じ部分には、同じ符号を付してあるので、同じ部分についての説明は省略する。なお、図６では、図５に示した電源電圧配線２０１は省略されている。また、セル電源制御回路も、インバータ回路でなく、ブロック５００として示されている。

図６には、メモリセルＭの回路が、同図において左上に代表例として示されている。メモリセルＭの回路については、図３に示したメモリセルＭと同じ構成になっており、メモリセルの回路において、図３と同じ部分には、同じ符号が付されている。メモリセルＭを構成するＰ−ＭＯＳＦＥＴＰ１、Ｐ２のそれぞれのソースは、電源電圧ノードＶｎに接続され、Ｎ−ＭＯＳＦＥＴＮ３、Ｎ４のそれぞれのソースは、電源電圧（接地電圧）ノードＶｓに接続されている。電源電圧ノードＶｎと接地電圧ノードＶｓとの間に、電源電圧ＶＤＤと接地電圧ＧＮＤとの間の電圧差を印加することにより、メモリセルを構成するラッチ回路が、動作する。

図７の（Ａ）〜（Ｃ）は、図６に示したＳＲＡＭの動作を示す波形図である。この波形図を基に、動作を説明する。図４の（Ａ）および（Ｂ）と同様に、図７の（Ａ）には、選択されたワード線の電圧波形が示されており、図７の（Ｂ）には、選択されたビット線対ＢＬの電圧波形が示されている。図７の（Ｃ）には、セルアレイ３００の電源電圧の波形が示されている。言い換えるならば、図７の（Ｃ）には、メモリセルＭの電源電圧ノードＶｎの電圧波形が示されている。

図７の（Ａ）〜（Ｃ）において、Ｔｒは読み出し動作（Ｒｅａｄ）の期間を示しており、Ｔｗは書き込み動作（Ｗｒｉｔｅ）の期間を示しており、Ｔｉは固有ＩＤ生成動作（ＩＤ生成）の期間を示している。図７（Ｃ）において、セル電源（セルアレイ３００の電源）は、読み出し動作の期間Ｔｒと書き込み動作の期間Ｔｗにおいては、固有ＩＤ生成指示信号１０５（図５）がロウレベルにされているため、電源電圧ＶＤＤとなっている。そのため、この読み出し期間Ｔｒおよび書き込み期間Ｔｗにおける読み出し動作および書き込み動作は、図４で説明した動作と同じになるので、その説明は省略する。

固有ＩＤ生成動作の期間Ｔｉにおいては、固有ＩＤ生成指示信号１０５が、ＣＰＵ１０１により、ロウレベルからハイレベルへ変化される。この固有ＩＤ生成指示信号１０５は、ＣＰＵ１０１により、例えばハイレベルへ変化させた後の所定時間後の時刻ｔ１において、ロウレベルへ変化させられる。固有ＩＤ生成指示信号１０５が、ロウレベルからハイレベルへ変化されることにより、インバータ回路により構成されたセル電源制御回路５００は、セルアレイ３００へ給電する電圧を、図７（Ｃ）に示す様に、接地電圧ＧＮＤへ変化させる。また、時刻ｔ１において、固有ＩＤ生成指示信号１０５がハイレベルからロウレベルへ変化されることにより、再び電源電圧ＶＤＤへと変化させる。

セルアレイ３００の電源電圧、すなわちメモリセルＭの電源電圧ノードＶｎにおける電圧は、固有ＩＤ生成指示信号１０５が、ハイレベルへ変化することにより、接地電圧ＧＮＤへ変化する。これにより、メモリセルＭの電源電圧ノードＶｎと接地電圧ノードＶｓとの間の電位差が減少する。その結果、Ｐ−ＭＯＳＦＥＴＰ１、Ｐ２およびＮ−ＭＯＳＦＥＴＮ３、Ｎ４により構成されたメモリセル内のラッチ回路は、データを保持することができなくなる。すなわち、メモリセルに保持されていたデータが破壊される（不定状態）。データが破壊された後、すなわち、時刻ｔ１において、固有ＩＤ生成指示信号１０５は、再びロウレベルへと変化される。これにより、メモリセルＭの電源電圧ノードＶｎには、電源電圧ＶＤＤが供給される様になり、電源電圧ノードＶｎと接地電圧ノードＶｓとの間の電位差が大きくなり、ラッチ回路が動作を始める。

ラッチ回路が動作を始めると、ラッチ回路の１対の入出力ノードＩ１、Ｉ２の電圧は、Ｐ−ＭＯＳＦＥＴＰ１、Ｐ２およびＮ−ＭＯＳＦＥＴＮ３、Ｎ４等の素子の特性に従って、変化する。これらのＭＯＳＦＥＴの特性は、半導体チップを製造するときのばらつきに応じて決まる。そのため、ラッチ回路の入出力ノードＩ１、Ｉ２の電圧も製造時のばらつきに応じて決まる。ラッチ回路は、入出力ノードＩ１とＩ２との間の電位差を拡大する様な正帰還動作を行う。その結果として、メモリセルＭ内のラッチ回路は、製造時のばらつきに応じたデータを保持することになる。

この様にして、メモリセルＭに固有ＩＤとなるデータが格納される。この実施の形態２においては、図７の（Ａ）に示されている様に、ＩＤ生成の期間Ｔｉにおいて、ワード線ＷＬの電圧は接地電圧ＧＮＤにされている。これにより、メモリセルＭ内の転送用ＭＯＳＦＥＴＮ１、Ｎ２のそれぞれが、ＩＤ生成の期間においてオン状態となることを防いでいる。ＩＤ生成の期間において、メモリセルＭ内の転送用ＭＯＳＦＥＴがオン状態となると、この転送用ＭＯＳＦＥＴを介してビット線対ＢＬの電圧が、入出ノードＩ１、Ｉ２に伝わることが考えられ、メモリセルＭ内のラッチ回路が、ビット線対ＢＬからの電圧に従ったデータを保持してしまうことが考えられる。このように、ワード線ＷＬの電圧を制御するために、図５で述べた様に、周辺回路５０１には、セルアレイ３００の電源を遮断しているときにおいても、電源電圧配線２０１を介して給電が継続して行われる。

図８には、図６に示したＳＲＡＭの変形例が示されている。図８においても、図６と同じ部分には同じ符号を付している。そのため、図６と異なる部分を主に説明する。

図８に示したＳＲＡＭにおいては、セルアレイ３００の接地電圧ＧＮＤを制御するセル電源制御回路（電圧制御回路）８００が、図６に示したセル電源制御回路５００の代わりに設けられている。セル電源制御回路８００は、セルアレイ３００に設けられたメモリセルＭの接地電圧を制御する。すなわち、メモリセルＭの接地電圧ノードＶｓに印加される電圧を、固有ＩＤ生成指示信号１０５に従って制御する。

セル電源制御回路８００は、特に制限されないが、その動作電圧として、電源電圧ＶＤＤと接地電圧ＧＮＤとを受ける２個のインバータ回路（図示せず）を具備する。該２個のインバータ回路の内の第１のインバータ回路には、固有ＩＤ生成指示信号１０５が入力され、固有ＩＤ生成指示信号１０５の位相反転した信号を形成し、出力する。第１のインバータ回路の出力は第２のインバータ回路に入力され、第２のインバータ回路の出力が、セルアレイ３００の接地電圧とされる。すなわち、セルアレイ３００には、セル電源制御回路８００により、固有ＩＤ生成指示信号１０５がバッファリングされ、接地電圧ＧＮＤとして給電される。これにより、固有ＩＤ生成指示信号１０５が、固有ＩＤの生成を指示するところのレベルであるハイレベルにされると、セルアレイ３００の接地電圧ＧＮＤは、電源電圧ＶＤＤへと変化する。

図９の（Ａ）〜（Ｃ）は、図８のＳＲＡＭの動作を示す波形図である。図９の（Ａ）〜（Ｃ）は、図７の（Ａ）〜（Ｃ）と類似しているので、相違点を主に説明する。

図９の（Ｃ）は、図７の（Ｃ）と異なり、セルアレイ３００の接地電圧（セルＶＳＳ）の電圧変化を示している。読み出し動作（Ｒｅａｄ）の期間Ｔｒおよび書き込み動作（Ｗｒｉｔｅ）の期間Ｔｗにおいては、固有ＩＤ生成指示信号１０５は、ロウレベルとなっているため、セルアレイ３００には、接地電圧ＧＮＤが給電される。すなわち、メモリセルＭの接地電圧ノードＶｓには、接地電圧ＧＮＤが、セル電源制御回路８００から供給される。これにより、図７と同様に、読み出し動作と書き込み動作が行われる。

固有ＩＤ生成の動作（ＩＤ生成）の期間Ｔｉにおいては、図７において説明した様に、固有ＩＤ生成指示信号１０５は、ロウレベルからハイレベルへ変化し、所定時間ｔ１後に、再びロウレベルへと変化する。セル電源制御回路８００により、この固有ＩＤ生成指示信号１０５は、バッファリングされ、セルアレイ３００に接地電圧ＧＮＤとして給電される。そのため、固有ＩＤ生成の期間Ｔｉにおいては、セルアレイ３００の接地電圧は、接地電圧ＧＮＤから電源電圧ＶＤＤへ変化し、所定時間ｔ１後に、再び接地電圧ＧＮＤへと変化する。

セルアレイ３００に供給される接地電圧、すなわちメモリセルＭの接地電圧ノードＶｓに供給される電圧が、電源電圧ＶＤＤに近づくのに従って、電源電圧ノードＶｎと接地電圧ノードＶｓとの間の電位差が減少する。これにより、メモリセルＭ内のラッチ回路のデータは破壊される。所定時間ｔ１後に接地電圧ノードＶｓの電位が、再び低下すると、ラッチ回路を構成するＭＯＳＦＥＴの特性に従ったデータを、ラッチ回路は保持する様になる。これにより、図６および図７を用いて説明したのと同様に、製造時のばらつきに応じた固有ＩＤのデータが、メモリセルＭで生成され、格納される。

この変形例においても、ワード線デコーダ５０２等の周辺回路と、セルアレイ３００とは、接地電圧は別々に給電される。これにより、固有ＩＤ生成の動作の期間Ｔｉにおいても、周辺回路へは接地電圧ＧＮＤが供給される。ワード線デコーダ５０２は、固有ＩＤ生成の動作の期間Ｔｉにおいても、接地電圧ＧＮＤが供給されているため、この期間Ｔｉにおいて、ワード線ＷＬに接地電圧ＧＮＤを供給する。この様にすることにより、メモリセルＭに不所望なデータが書き込まれるのを低減することが可能とされている。

この実施の形態２によれば、半導体集積回路装置は、メモリセル内のラッチ回路を動作させる電源電圧を発生する電圧制御回路を具備する。固有ＩＤ生成指示に応答して、電源電圧制御回路は、その動作電圧としてラッチ回路に供給される電圧差が減少する様に、電源電圧を変更し、その後、上記した電圧差が大きくなる様に、電源電圧を変更する。これにより、メモリセル内のラッチ回路は不定状態にされ、その後、メモリセルを構成するＭＯＳＦＥＴ等の素子の特性に従ったデータ（固有ＩＤ）が生成され、保持される。

この実施の形態によれば、オーバヘッドの増加を抑えながら、固有ＩＤを生成し、保持することが可能となる。

（実施の形態３）
図１０（Ａ）〜（Ｃ）は、実施の形態３に係わる半導体集積回路装置の構成を示す回路図である。

上記した実施の形態においては、半導体集積回路装置に内蔵されるＳＲＡＭを、例として説明した。この実施の形態３においては、ＳＲＡＭの代わりに不揮発性メモリが用いられる例を説明する。図１０（Ａ）〜（Ｃ）には、不揮発性メモリのセルの構成が示されている。

特に制限されないが、実施の形態３に係わる半導体集積回路装置は、２種類の不揮発性メモリを具備している。すなわち、データを予め格納する不揮発性メモリと固有ＩＤ生成用の不揮発性メモリとを具備している。データを予め格納する不揮発性メモリは、例えば、図１におけるＳＲＡＭ１０４の代わりに使われ、固有ＩＤ生成用の不揮発性メモリは、図１におけるＩＤ生成機能付きＳＲＡＭ１０３の代わりに使われる。

データを予め格納する不揮発性メモリは、複数のメモリセルを有している。このメモリセルの構成が、図１０の（Ａ）および（Ｂ）に示されている。固有ＩＤ生成用の不揮発性メモリも、同様に複数のメモリセルを有しており、その内の１個のメモリセルの構成が、図１０の（Ｃ）に示されている。

先ず、メモリセルの構成を、図１０の（Ａ）および（Ｂ）を用いて説明する。１個のメモリセル（不揮発性メモリセル：図では不揮発性セルと記載）は、ワード線ＷＬに、それぞれゲートが接続されたＮ−ＭＯＳＦＥＴＮ５およびＮ６を有する。この２個のＮ−ＭＯＳＦＥＴＮ５、Ｎ６の内、一方のＮ−ＭＯＳＦＥＴＮ５の一方の電極（ソースあるいはドレイン）は、１対のビット線対ＢＬの内の一方のビット線ＢＴに接続され、他方のＮ―ＭＯＳＦＥＴＮ６の一方の電極（ソースあるいはドレイン）は、他方のビット線ＢＢに接続される。Ｎ−ＭＯＳＦＥＴＮ５およびＮ６の他方の電極（ドレインあるいはソース）は、予め格納するデータに応じて、いずれかが接地電圧ＧＮＤに接続される。このとき、接地電圧ＧＮＤに接続されない他方の電極はフローティング状態とされる。

図１０の（Ａ）では、Ｎ−ＭＯＳＦＥＴＮ５の他方の電極が、接地電圧ＧＮＤに接続され、Ｎ−ＭＯＳＦＥＴＮ６の他方の電極はフローティング状態とされている。この様に接続された状態が、例えば“１”データを格納した状態とされる。これに対して、図１０の（Ｂ）においては、Ｎ−ＭＯＳＦＥＴＮ６の他方の電極が、接地電圧ＧＮＤに接続され、Ｎ−ＭＯＳＦＥＴＮ５の他方の電極はフローティング状態とされている。この様に接続された状態が、例えば“０”データを格納した状態とされる。この様にして、予めデータがメモリセルに格納される。

メモリセルの読み出しは、ビット線対ＢＬにプリチャージを行い、その後でワード線ＷＬをハイレベルにすることにより、行われる。すなわち、ワード線ＷＬをハイレベルにすることにより、その他方の電極が接地電圧ＧＮＤに接続されたＭＯＳＦＥＴを介して、ビット線に予めプリチャージされていた電荷が放電され、ビット線対ＢＬの内のいずれかのビット線の電圧が低下する。この電圧の低下を検出することにより、予め格納されていたデータの読み出しが行われる。

図１０の（Ｃ）には、固有ＩＤ生成用のメモリセル（不揮発性メモリセル：図ではＩＤ生成用セルと記載）の構成が示されている。固有ＩＤ生成用のメモリセルは、ワード線ＷＬにそのゲートが接続されたＮ−ＭＯＳＦＥＴＮ７、Ｎ８を有する。Ｎ−ＭＯＳＦＥＴＮ７の一方の電極（ソースあるいはドレイン）は、ビット線対ＢＬの内の一方のビット線ＢＴに接続され、Ｎ−ＭＯＳＦＥＴＮ８の一方の電極（ソースあるいはドレイン）は、ビット線対ＢＬの内の一方のビット線ＢＢに接続されている。また、Ｎ−ＭＯＳＦＥＴＮ７およびＮ８のそれぞれの他方の電極（ドレインあるいはソース）は、接地電圧ＧＮＤに接続されている。

図１０に示した固有ＩＤ生成用のメモリセルにおいて、ビット線対ＢＬを予めプリチャージし、その後、ワード線ＷＬの電位をハイレベルにする。この様にすると、Ｎ−ＭＯＳＦＥＴＮ７およびＮ８を介して、ビット線ＢＴおよびＢＢのそれぞれにプリチャージされていた電荷は放電され、ビット線ＢＴおよびＢＢの電位は低下する。この時の電位の低下の速度は、Ｎ−ＭＯＳＦＥＴＮ７およびＮ８の特性に従って決定される。半導体チップの製造時におけるばらつきにより、Ｎ−ＭＯＳＦＥＴＮ７の特性とＮ−ＭＯＳＦＥＴＮ８の特性に差が生じるため、ビット線ＢＴとビット線ＢＢとの間で電位差が生じる。この実施の形態３においては、この電位差が検出され、固有ＩＤとして用いる。この様にすることにより、予めデータを格納するメモリセルと同じ構造のメモリセルで、固有ＩＤを生成することが可能となり、設計の容易性を図ることが可能となる。

なお、図１０では、１個の固有ＩＤ生成用のメモリセルについて説明したが、複数個の固有ＩＤ生成用のメモリセルを設けるようにしてもよい。また、メモリセルを構成するＭＯＳＦＥＴとしては、Ｐ−ＭＯＳＦＥＴで有ってもよい。さらにビット線対をプリチャージするのではなく、常時電流が供給される様にしてもよい。ビット線対の間の電位差は、差動増幅回路等で増幅してもよいし、正帰還を用いたラッチ回路で検出する様にしてもよい。

また、不揮発性メモリに格納されたデータおよび固有ＩＤは、バス１０２（図１）を介して、ＣＰＵ１０１により読み出される。

さらに、不揮発性メモリをＳＲＡＭの代わりに設けるのではなく、図１に示したＳＲＡＭ１０３、１０４とは別に上記した不揮発性メモリを設ける様にしてもよい。

実施の形態３によれば、予めデータを格納する不揮発性メモリセルと同様な構成で、固有ＩＤ生成用の不揮発性メモリセルを得ることができるため、設計の容易性を向上させることが可能となる。また、オーバヘッドの増加を防ぐことが可能となる。

（実施の形態４）
図１１は、実施の形態４に係わるＳＲＡＭの構成を示すブロック図である。同図に示すＳＲＡＭは、１個の半導体チップに形成されている。

実施の形態４においては、セルアレイは、複数のメモリブロック１１００を有している。各メモリブロック１１００は、互いに同様な構成にされている。そのため、図１１においては、１個のメモリブロックが代表として、その内部の構成が示されている。特に制限されないが、各メモリブロックに対して１ビット毎の書き込みおよび読み出しが可能とされている。すなわち、時間的に並列に複数ビットのデータの書き込みＤ［０］〜Ｄ［ｎ］あるいは読み出しＱ［０］〜Ｑ［ｎ］が可能とされている。

以下、代表として示したメモリブロック１１００について説明するが、残りのメモリブロックについても同様な構成にされていると理解されたい。

メモリブロック１１００は、マトリクス状に配置された複数のメモリセルＭＣを有する。マトリクスにおける各行にはワード線Ｗ１〜Ｗｎが配置され、各行に配置されたメモリセルＭＣのそれぞれは、その行に配置されたワード線に接続されている。また、マトリクスの各列には、ビット線対ＢＬ１〜ＢＬｎが配置され、各列に配置されたメモリセルＭＣのそれぞれは、その列に配置されたビット線対に接続されている。ビット線対ＢＬ１〜ＢＬｎのそれぞれは、１対のビット線ＢＴ１、ＢＢ１〜ＢＴｎ、ＢＢｎを有している。

メモリセルＭＣの構成は、図示されていないが、図３において説明したメモリセルＭと同じ構成を有している。すなわち、メモリセルＭＣのそれぞれは、図３に示したＰ−ＭＯＳＦＥＴＰ１、Ｐ２、Ｎ−ＭＯＳＦＥＴＮ１〜Ｎ４を具備している。Ｎ−ＭＯＳＦＥＴＮ１〜Ｎ４のうち、転送用Ｎ−ＭＯＳＦＥＴＮ１、Ｎ２のそれぞれのゲートは、そのメモリセルが配置された行におけるワード線に接続されている。また、転送用Ｎ−ＭＯＳＦＥＴＮ１、Ｎ２のそれぞれの電極は、そのメモリセルが配置された列におけるビット線対に接続されている。すなわち、転送用Ｎ−ＭＯＳＦＥＴＮ１の電極は、対応する列におけるビット線対ＢＬの内の一方のビット線ＢＴに接続され、転送用Ｎ−ＭＯＳＦＥＴＮ２の電極は、対応する列におけるビット線対ＢＬの他方のビット線ＢＢに接続されている。

図１１において、１１０１は、行選択回路である。行選択回路１１０１は、図３において説明したワード線デコーダ３０１を含んでおり、アドレス制御回路１１０２から供給されるロウアドレス信号Ｘをデコードし、複数のワード線Ｗ１〜Ｗｎの中から、ロウアドレス信号Ｘにより指定されたワード線を選択する。アドレス制御回路１１０２は、制御部１１０３からのアドレス制御信号ＴＤＥＣに基づいて、アドレス信号Ａを取り込み、アドレス信号Ａをロウアドレス信号Ｘとカラムアドレス信号Ｙに分離する。分離したロウアドレス信号Ｘは、上記した様に、行選択回路１１０１へ供給し、分離したカラムアドレス信号Ｙは列選択回路１１０４へ供給する。なお、同図では、アドレス信号Ａ、ロウアドレス信号Ｘおよびカラムアドレス信号Ｙのそれぞれが、１本の信号線で示されているが、それぞれのアドレス信号は、複数のアドレス信号により構成されている。

列選択回路１１０４は、供給されたカラムアドレス信号をデコードし、複数のビット線対ＢＬ１〜ＢＬｎから、カラムアドレス信号によって指定されたビット線対を選択する。選択されたビット線対は、共通書き込みビット線対および共通読み出しビット線対に接続される。共通書き込みビット線対は、１対の共通書き込みビット線ＣＴＷ、ＣＢＷを有し、共通読み出しビット線対は、１対の共通読み出しビット線ＣＴＲ、ＣＢＲを有している。特に制限されないが、選択されたビット線対ＢＬのうち、ビット線ＢＴ１（ＢＴｎ）は、共通書き込みビット線ＣＴＷおよび共通読み出しビット線ＣＴＲに接続され、ビット線ＢＢ１（ＢＢｎ）は、共通書き込みビット線ＣＢＷおよび共通読み出しビット線ＣＢＲに接続される。

共通書き込みビット線ＣＴＷおよびＣＢＷは、書き込みドライバ１１０５に接続されている。書き込みドライバ１１０５は、入出力回路（ＩＯバッファ）１１０７を介して、入力端子から供給される１ビットのデータＤ［０］を入力データＤＩとして受ける。書き込みイネーブル信号ＷＴＥが、書き込みを指示しているとき、書き込みドライバ１１０５は、入力データＤＩに従った電位を、共通書き込みビット線ＣＴＷおよびＣＢＷに与える。ここで、共通書き込みビット線ＣＴＷおよびＣＢＷに与える電位は、相補的な電位である。すなわち、例えば、共通書き込みビット線ＣＴＷにハイレベルの電圧を与える場合、共通書き込みビット線ＣＢＷにはロウレベルの電圧を与える。

共通読み出しビット線ＣＴＲ、ＣＢＲは、センスアンプ１１０６に接続されている。センスアンプ１１０６は、読み出しイネーブル信号ＲＤＥにより読み出し動作が指示され、センスアンプ活性化信号ＳＡＥにより、センスアンプの活性化が指示されると、共通読み出しビット線ＣＴＲとＣＢＲとの間の電位差を増幅し、出力データＤＯとして、入出力回路１１０７へ供給する。入出力回路１１０７は、供給された出力データＤＯに従った１ビットのデータＱ［０］を出力する。

選択されたビット線対における１対のビット線の電圧は、選択されたメモリセルに格納（記憶）されているデータに従って、相補的な電圧となる。例えば、ビット線対ＢＬ１を構成するビット線ＢＴ１の電圧が、選択されたメモリセルに格納されているデータに従って、ハイレベルとなる場合、このビット線対ＢＬ１を構成する他のビット線ＢＢ１の電圧は、ロウレベルとなる。これにより、選択されたビット線対が接続される共通読み出しビット線ＣＴＲ、ＣＢＲの電圧も相補的な電圧となる。

制御部１１０３は、クロック信号ＣＬＫ、出力イネーブル信号ＣＥＮ、ライトイネーブル信号ＷＥＮおよび固有ＩＤ生成指示信号ＩＤＥＮを受けて、これらの信号を基に、上記した制御信号ＴＤＥＣ、ＷＴＥ、ＲＤＥ、ＳＡＥを形成する。

アドレス信号Ａに基づいて、ワード線とビット線対が選択され、選択されたワード線とビット線対に接続されているメモリセルが、マトリクス状に配置された複数のメモリセルから選択される。選択されたメモリセルに対して、書き込み動作の場合には、書き込みドライバ１１０５から書き込むべきデータに従った相補的な電圧が、共通書き込みビット線ＣＴＷ、ＣＢＷおよびビット線ＢＴ１、ＢＢ１（ＢＴｎ、ＢＢｎ）を介して、選択されたメモリセルに与えられ、メモリセルへの書き込みが行われる。同様に、選択されたメモリセルからの読み出し動作の場合には、メモリセルに格納されているデータに従って、ビット線ＢＴ１、ＢＢ１（ＢＴｎ、ＢＢｎ）の電圧が相補的な電圧となる。この相補的な電圧は、共通読み出しビット線ＣＴＲ、ＣＢＲを介して、センスアンプ１１０６に与えられ、その電位差が増幅され、データＱ［０］として入出力回路１１０７から出力される。

ワード線Ｗ１〜Ｗｎは、複数のメモリブロック１１００に渡って配線されており、それぞれのメモリブロックにおける行から、ロウアドレス信号Ｘに従った行が選択される。一方、同図では、省略されているが、カラムアドレス信号Ｙは、アドレス制御回路１１０２から各メモリブロック内の列選択回路１１０４に供給され、各メモリブロック内で、列の選択が行われ、上記で説明した代表のメモリブロックと同じ動作が行われる。

後で、図１２および図１３を用いて説明するが、固有ＩＤ生成指示信号ＩＤＥＮにより、固有ＩＤの生成が行われる。

図１２は、図１１に示したＳＲＡＭの列選択回路１１０４およびセンスアンプ１１０６の構成を示す回路図である。また、図１３の（Ａ）〜（Ｇ）は、図１１に示した回路の動作を説明するための波形図である。

図１１において、列選択回路１１０４は、複数のビット線対ＢＬ１〜ＢＬｎのそれぞれに対応した複数の単位列選択回路を有している。図１２において、破線のブロック１２００−１〜１２００−ｎのそれぞれは、単位列選択回路である。同図では、単位列選択回路１２００−１が、代表としてその回路が示されている。代表の単位列選択回路１２００−１についてのみ、以下、説明するが、他の単位列選択回路も同様である。

単位列選択回路１２００−１は、ビット線対ＢＬｎと共通読み出しビット線対との間に接続されたＰ−ＭＯＳＦＥＴＰ３、Ｐ４と、カラムアドレス信号Ｙとセンスアンプ活性化信号ＳＡＥの反転信号とを受けるナンド（ＮＡＮＤ）回路１２０１とを有している。すなわち、Ｐ−ＭＯＳＦＥＴＰ３は、そのドレイン・ソースの経路が、ビット線対ＢＬｎを構成するビット線ＢＴｎと共通読み出しビット線ＣＴＲとの間に接続され、Ｐ−ＭＯＳＦＥＴＰ４は、そのドレイン・ソースの経路が、ビット線対ＢＬｎを構成するビット線ＢＢｎと共通読み出しビット線ＣＢＲとの間に接続されている。Ｐ−ＭＯＳＦＥＴＰ３とＰ４のゲートは、共通に接続されており、ナンド回路１２０１により形成された選択信号が供給される。Ｐ−ＭＯＳＦＥＴＰ３、Ｐ４のそれぞれは、ビット線ＢＴｎ、ＢＢｎと共通読み出しビット線ＣＴＲ、ＣＢＲとの間を、ナンド回路１２０１からの選択信号に従って、選択的に接続するカラムスイッチとして機能する。

同図では、図面が複雑になるのを避けるために、１本のカラムアドレス信号Ｙが、ナンド回路１２０１に供給される様に示されている。しかしながら、複数のカラムアドレス信号Ｙが、ナンド回路１２０１に供給されているものと理解されたい。これにより、ナンド回路１２０１は、複数のカラムアドレス信号のそれぞれの電圧（レベル）の組み合わせが、所定の組み合わせであり、センスアンプ活性化信号ＳＡＥが、ロウレベルのときに、ロウレベルの選択信号を形成する。このロウレベルの選択信号によって、カラムスイッチである、Ｐ−ＭＯＳＦＥＴＰ３、Ｐ４がオン状態にされ、ビット線ＢＴｎ、ＢＢｎと共通読み出しビット線ＣＴＲ、ＣＢＲとが電気的に接続される。

他の単位列選択回路１２００−２〜１２００−ｎのそれぞれも、上記した単位列選択回路１２００−１と同様な構成にされている。ただし、単位列選択回路１２００−２〜１２００−ｎのそれぞれにおけるナンド回路１２０１がロウレベルの選択信号を出力する条件が異なっている。すなわち、複数のカラムアドレス信号Ｙの電位の組み合わせが、それぞれのナンド回路１２０１間で異なる様にされている。これにより、カラムアドレス信号Ｙよって、複数の単位列選択回路１２００−１〜１２００〜ｎのうちの１個の単位列選択回路が、その単位列選択回路に対応した（接続した）ビット線を、共通読み出しビット線ＣＴＲ、ＣＢＲへ接続する。

共通読み出しビット線ＣＴＲ、ＣＢＲに接続されたセンスアンプ１１０６は、センスアンプ回路と、共通読み出しビット線ＣＴＲ、ＣＢＲをプリチャージするプリチャージ回路とを有している。プリチャージ回路は、電源電圧ＶＤＤと共通読み出しビット線ＣＴＲ、ＣＢＲとの間に、そのソース・ドレイン経路が接続されたＰ−ＭＯＳＦＥＴＰ６、Ｐ５と、共通読み出しビット線ＣＴＲ、ＣＢＲ間に、そのソース・ドレイン経路が接続されたＰ−ＭＯＳＦＥＴＰ７とを具備している。

これらのＰ−ＭＯＳＦＥＴＰ５〜Ｐ７のそれぞれのゲートには、プリチャージ制御信号が供給される。プリチャージ制御信号がロウレベルとなることにより、これらのＰ−ＭＯＳＦＥＴＰ５〜Ｐ７はオン状態となり、共通読み出しビット線ＣＴＲ、ＣＢＲを、電源電圧ＶＤＤへプリチャージする。これらのＰ−ＭＯＳＦＥＴにおいて、Ｐ−ＭＯＳＦＥＴＰ７は、それがオン状態にされることにより、共通読み出しビット線ＣＴＲ、ＣＢＲを電気的にショート（短絡）させ、共通読み出しビット線ＣＴＲ、ＣＢＲの電圧の均等化を図る様に機能する。

センスアンプ回路は、共通読み出しビット線ＣＴＲ、ＣＢＲ間の電位差を増幅する様に動作する。この実施の形態においては、センスアンプ回路は、Ｐ−ＭＯＳＦＥＴＰ９、Ｐ１０と、Ｎ−ＭＯＳＦＥＴＮ９、Ｎ１０、Ｎ１１を有している。

Ｐ−ＭＯＳＦＥＴＰ９のソース・ドレイン経路は、電源電圧ＶＤＤと入出力ノードＩＯ１との間に接続され、Ｎ−ＭＯＳＦＥＴＮ９のソース・ドレイン経路は、入出力ノードＩＯ１とＮ−ＭＯＳＦＥＴＮ１１のドレインに接続されている。また、Ｐ−ＭＯＳＦＥＴＰ９のゲートとＮ−ＭＯＳＦＥＴＮ９のゲートは、共通にされ、入出力ノードＩＯ２に接続されている。上記したＰ−ＭＯＳＦＥＴＰ１０のソース・ドレイン経路は、電源電圧ＶＤＤと入出力ノードＩＯ２との間に接続され、Ｎ−ＭＯＳＦＥＴＮ１０のソース・ドレイン経路は、入出力ノードＩＯ２とＮ−ＭＯＳＦＥＴＮ１１のドレインに接続されている。また、Ｐ−ＭＯＳＦＥＴＰ１０のゲートとＮ−ＭＯＳＦＥＴＮ１０のゲートは、共通にされ、入出力ノードＩＯ１に接続されている。

上記したＮ−ＭＯＳＦＥＴＮ１１のソースは、接地電圧ＧＮＤに接続され、そのゲートには、センスアンプ活性化信号ＳＡＥに基づいた制御信号が供給されている。上記した入出力ノードＩＯ１は、共通読み出しビット線ＣＢＲに接続され、入出力ノードＩＯ２は、共通読み出しビット線ＣＴＲに接続されている。

上記した接続により、Ｐ−ＭＯＳＦＥＴＰ９とＮ−ＭＯＳＦＥＴＮ９とにより第１のインバータ回路が構成され、Ｐ−ＭＯＳＦＥＴＰ１０とＮ−ＭＯＳＦＥＴＮ１０とにより第２のインバータ回路が構成される。第１のインバータ回路の入力は、第２のインバータ回路の出力に相当する入出力ノードＩＯ２に接続され、第２のインバータ回路の入力は、第１のインバータ回路の出力に相当する入出力ノードＩＯ１に接続されている。すなわち、第１および第２のインバータ回路によってラッチ回路が構成されている。これにより、センスアンプ活性化信号ＳＡＥによって、スイッチとして動作するＮ−ＭＯＳＦＥＴＮ１１が、オン状態にされると、入出力ノードＩＯ１とＩＯ２との間の電位差を増幅する様にラッチ回路が動作する。すなわち、共通読み出しビット線ＣＴＲとＣＢＲ間の電位差を増幅する様に動作する。

センスアンプ１１０６は、制御部１１０３（図１１）からの読み出しイネーブル信号ＲＤＥ、センスアンプ活性化信号ＳＡＥを受けて、上記したセンスアンプ回路、プリチャージ回路および複数の単位列選択回路を制御する制御信号を形成する制御回路を具備している。勿論、この制御回路は、図１１に示した制御部１１０３に設ける様にしてもよい。制御回路は、制御信号であるセンスアンプ活性化信号ＳＡＥを受け、スイッチとして機能するＮ−ＭＯＳＦＥＴＮ１１の制御信号を形成するバッファ回路１２０４と、センスアンプ活性化信号ＳＡＥを受けて、複数の単位列選択回路１２００−１〜１２００−ｎへの選択信号を形成するインバータ回路１２０２を有している。

また、制御回路は、読み出しイネーブル信号ＲＤＥとセンスアンプ活性化信号ＳＡＥとを受けるノア（ＮＯＲ）回路１２０３を有している。ノア回路１２０３の出力は、プリチャージ回路を構成するＰ−ＭＯＳＦＥＴＰ５〜Ｐ７のゲートに供給される。また、ノア回路１２０３の出力は、Ｎ−ＭＯＳＦＥＴＮ１１のドレインと電源電圧ＶＤＤとの間に、そのソース・ドレイン経路が接続されたＰ−ＭＯＳＦＥＴＰ１１のゲートにも供給されている。

上記したＰ−ＭＯＳＦＥＴＰ１１は、共通読み出しビット線ＣＴＲ、ＣＢＲのプリチャージを行うとき、オン状態にされ、Ｎ−ＭＯＳＦＥＴＮ１１のドレインを電源電圧ＶＤＤへ上昇させる。言い換えるならば、Ｎ−ＭＯＳＦＥＴＮ９およびＮ１０のソースを、電源電圧ＶＤＤへ上昇させる。これにより、プリチャージを行っているときには、ラッチ回路の電源電圧ノードＶｎと接地電圧ノードＶｓには、電源電圧ＶＤＤが印加されることになり、センスアップ回路を構成するラッチ回路の安定状態を破壊することができる。

なお、図１２では、共通書き込みビット線ＣＴＷ、ＣＢＷが省略されている。

図１３の（Ａ）〜（Ｇ）には、図１１に示した信号の波形が示されている。図１３の（Ａ）は固有ＩＤ生成指示信号ＩＤＥＮの波形を示し、図１３の（Ｂ）はクロック信号ＣＬＫの波形を示し、図１３の（Ｃ）はアドレス信号Ａの波形を示している。図１３の（Ｄ）は、カラムアドレス信号Ｙを示し、図１３の（Ｆ）は、共通読み出しビット線ＣＴＲ、ＣＢＲの電圧の変化を示している。また、図１３の（Ｅ）は、制御部１１０３（図１１）により形成される読み出しイネーブル信号ＲＤＥの波形を示し、図１３の（Ｇ）は、制御部１１０３により形成されるセンスアンプ活性化信号ＳＡＥの波形を示している。

読み出しイネーブル信号ＲＤＥおよびセンスアンプ活性化信号ＳＡＥは、クロック信号ＣＬＫ、出力イネーブル信号ＣＥＮ、書き込みイネーブル信号ＷＥＮおよび固有ＩＤ生成指示信号ＩＤＥＮに基づいて、制御部１１０３が形成する。図１１に示した、書き込みイネーブル信号ＷＴＥおよびアドレス制御信号ＴＤＥＣも、読み出しイネーブル信号ＲＤＥおよびセンスアンプ活性化信号ＳＡＥと同様に、クロック信号ＣＬＫ、出力イネーブル信号ＣＥＮ、書き込みイネーブル信号ＷＥＮおよび固有ＩＤ生成指示信号ＩＤＥＮに基づいて、制御部１１０３が形成する。制御部１１０３は、例えば複数の論理回路を組み合わせることにより、実現することができる。

次に、図１３に示した波形に基づいて、本実施の形態に係わるＳＲＡＭの動作を説明する。

本実施の形態に係わるＳＲＡＭは、特に制限されないが、クロック信号ＣＬＫに同期して動作する。図１３において、Ｔｒで示されている期間は読み出し動作（Ｒｅａｄ）の期間を示しており、Ｔｉで示されている期間は固有ＩＤ生成の動作（ＩＤ生成）の期間を示している。また、Ｔｐは、読み出し動作（Ｒｅａｄ）前の動作の期間を示している。

クロック信号ＣＬＫに同期して、動作するため、図１３において、時刻ｔ１において、クロック信号ＣＬＫ（図１３の（Ｂ））の電位が立ち上がると、アドレス制御信号ＴＤＥＣが発生する。アドレス制御信号ＴＤＥＣが発生することにより、アドレス制御回路１１０２（図１１）は、そのときのアドレス信号Ａ（図１３の（Ｃ））を取り込み、ロウアドレス信号Ｘとカラムアドレス信号Ｙを生成する。

生成されたロウアドレス信号Ａに基づいて、行選択回路１１０１（図１１）によって、複数のワード線Ｗ１〜Ｗｎの内の１本のワード線が選択され、ハイレベルにされる。読み出し前の期間Ｔｐにおいて、それぞれのビット線対ＢＬ１〜ＢＬｎはプリチャージされている。例えば、行選択回路１１０１により、ワード線Ｗ１が選択され、ハイレベルにされた場合、ワード線Ｗ１に接続されている複数のメモリセルＭＣのそれぞれに格納されていたデータに従って、ビット線対ＢＬ１〜ＢＬｎのそれぞれにプリチャージされていた電荷が放電され、それぞれのビット線対の電位が定まる。

カラムアドレス信号Ｙ（図１３の（Ｄ））に基づいて、列選択回路１１０４（図１１）により、複数のビット線対ＢＬ１〜ＢＬｎからビット線対が選択され、選択されたビット線対は共通読み出しビット線ＣＴＲ、ＣＢＲに接続される。図１３の（Ｄ）においては、単位列選択回路１２００−１内のナンド回路１２０１に供給されるカラムアドレス信号が、全てハイレベルの状態を示している。この場合には、カラムスイッチとして動作するＰ−ＭＯＳＦＥＴＰ３、Ｐ４を介してビット線ＢＴ１、ＢＢ１が、共通読み出しビット線ＣＴＲ、ＣＢＲに接続される。

読み出し動作（Ｒｅａｄ）の前の期間Ｔｐにおける動作（書き込み動作あるいは読み出し動作）は終了している。そのため、時刻ｔ１よりも前の時刻において、ライトイネーブル信号ＷＥＮと出力イネーブル信号ＣＥＮは、例えばロウレベルにされている。これにより、時刻ｔ１よりも前の時刻において、読み出しイネーブル信号ＲＤＥおよびセンスアンプ活性化信号ＳＡＥは、ともにロウレベルとなっている。そのため、時刻ｔ１よりも前の時刻において、ノア回路１２０３の出力はロウレベルとなり、プリチャージ回路内のＰ−ＭＯＳＦＥＴＰ５〜Ｐ７はオン状態となる。これらのＰ−ＭＯＳＦＥＴＰ５、Ｐ６を介して、共通読み出しビット線ＣＴＲ、ＣＢＲは、電源電圧ＶＤＤによりプリチャージされる。また、共通読み出しビット線ＣＴＲとＣＢＲ間の電位差が減少する様に、Ｐ−ＭＯＳＦＥＴＰ７によって、共通読み出しビット線ＣＴＲ、ＣＢＲ間がショートされる。

センスアンプ活性化信号ＳＡＥもロウレベルとなっているため、センスアンプ活性化用のスイッチであるＮ−ＭＯＳＦＥＴＮ１１はオフ状態にされている。これに対して、プリチャージ用のＰ−ＭＯＳＦＥＴＰ１１は、ノア回路１２０３の出力によりオン状態にされている。そのため、センスアンプ回路内のラッチ回路の接地電圧ノードＶｓは、Ｐ−ＭＯＳＦＥＴＰ１１を介して電源電圧ＶＤＤによりプリチャージされる。この結果、センスアンプ回路の電源電圧ノードＶｎと接地電圧ノードＶｓとの間の電位差が減少され、センスアンプ回路の安定状態は破壊されている。

時刻ｔ１において、例えば出力イネーブル信号ＣＥＮとライトイネーブル信号ＷＥＮとにより、読み出し動作（Ｒｅａｄ）が指定されると、これに応じて、読み出しイネーブル信号ＲＤＥ（図１３の（Ｅ））がハイレベルへと変化する。読み出しイネーブル信号ＲＤＥがハイレベルへ変化した後、所定時間後に、センスアンプ活性化信号ＳＡＥ（図１３の（Ｇ））がロウレベルからハイレベルへ変化させられる。

読み出しイネーブル信号ＲＤＥがハイレベルへ変化することにより、ノア回路１２０３の出力もハイレベルへと変化する。これにより、プリチャージ回路内のＰ−ＭＯＳＦＥＴＰ５〜Ｐ７のそれぞれはオフ状態にされる。また、プリチャージ用のＰ−ＭＯＳＦＥＴＰ１１もオフ状態とされる。これにより、共通読み出しビット線ＣＴＲ（図１３の（Ｆ））の電位は、Ｐ−ＭＯＳＦＥＴＰ４を介して接続されているビット線ＢＴ１の電位に従って変化し、共通読み出しビット線ＣＢＲの電位は、Ｐ−ＭＯＳＦＥＴＰ３を介して接続されているビット線ＢＢ１の電位に従って変化する。

センスアンプ活性化信号ＳＡＥがロウレベルからハイレベルへと変化することにより、センスアンプ活性化用のＮ−ＭＯＳＦＥＴＮ１１がオン状態となり、共通読み出しビット線ＣＴＲとＣＢＲ間の電位差を増幅する。なお、増幅された結果は、同じ共通読み出しビット線ＣＴＲ、ＣＢＲを介して、入出力回路１１０７へ伝えられる。

センスアンプ活性化信号ＳＡＥは、ハイレベルに変化した後、所定時間を経過したところでロウレベルへ変化する。読み出しイネーブル信号ＲＤＥについても、それがハイレベルへ変化した後、所定時間を経過したところで、ロウレベルへ変化する。

この様にして、メモリセルに格納されていたデータは読み出される。また、読み出しイネーブル信号ＲＤＥおよびセンスアンプ活性化信号ＳＡＥは、ロウレベルへと変化することにより、プリチャージ回路内のＰ−ＭＯＳＦＥＴＰ５〜Ｐ７がオン状態にされ、プリチャージ用のＰ−ＭＯＳＦＥＴＰ１１もオン状態にされる。これにより、再び、共通読み出しビット線ＣＴＲ、ＣＢＲのプリチャージと電位の均等化が行われ、センスアンプ内のラッチ回路は、その安定状態が破壊され、次の動作に備える。

次に、固有ＩＤ生成の動作を説明する。固有ＩＤ生成の動作は、固有ＩＤ生成指示信号ＩＤＥＮによって、ＳＲＡＭに指示される。この実施の形態においては、固有ＩＤ生成指示信号ＩＤＥＮをハイレベルに変化させることにより、その指示がなされる。

図１３において、時刻ｔ２で固有ＩＤ生成指示信号ＩＤＥＮは、ロウレベルからハイレベルへ変化されている。すなわち、時刻ｔ２において、固有ＩＤ生成の動作が指示されている。

固有ＩＤ生成指示信号ＩＤＥＮのハイレベルにより、制御部１１０３（図１１）は、固有ＩＤ生成の動作が指定されたことを把握し、特に制限されないが、アドレス制御信号ＴＤＥＣの発行を中止する。これにより、クロック信号ＣＬＫが、期間Ｔｉにおいて、ハイレベルに変化しても、アドレス制御回路１１０２は、アドレス信号Ａの取り込みと、ロウアドレス信号Ｘおよびカラムアドレス信号Ｙの生成を行わない。

また、固有ＩＤ生成指示信号ＩＤＥＮがハイレベルにされていることにより、クロック信号ＣＬＫが、期間Ｔｉにおいてハイレベルに変化しても、制御部１１０３は、読み出しイネーブル信号ＲＤＥをハイレベルに変化させない。この場合、制御部１１０３は、クロック信号ＣＬＫがハイレベルに変化してから、所定時間後の時刻ｔ３においてセンスアンプ活性化信号ＳＡＥをハイレベルに変化させる。

読み出しイネーブル信号ＲＤＥがハイレベルへ変化しないため、期間Ｔｒにおいてセンスアンプ活性化信号ＳＡＥがロウレベルへ変化してから、時刻ｔ３までの間、ノア回路１２０３には、ロウレベルの読み出しイネーブル信号ＲＤＥとセンスアンプ活性化信号ＳＡＥが供給される。そのため、この期間、ノア回路１２０３はロウレベルの制御信号を形成する。

このロウレベルの制御信号により、プロチャージ回路内のＰ−ＭＯＳＦＥＴＰ５〜Ｐ７およびプリチャージ用のＰ−ＭＯＳＦＥＴＰ１１は、オン状態となる。すなわち、共通読み出しビット線ＣＴＲ、ＣＢＲのそれぞれは、Ｐ−ＭＯＳＦＥＴＰ６、Ｐ５により、電源電圧ＶＤＤに接続され、プリチャージが継続して行われる。また、この期間においては、オン状態となっているＰ−ＭＯＳＦＥＴＰ７によって、共通読み出しビット線ＣＴＲとＣＢＲとはショートされ、電位の均等化が行われている。さらに、センスアンプ回路内のラッチ回路の接地電圧ノードＶｓは、オン状態のＰ−ＭＯＳＦＥＴＰ１１により電源電圧ＶＤＤにプリチャージされており、センスアンプ回路内のラッチ回路は、その安定した状態が破壊されている。

時刻ｔ３において、センスアンプ活性化信号ＳＡＥが、ロウレベルからハイレベルへと変化することにより、ノア回路１２０３からはハイレベルの制御信号が出力される様になる。これにより、プリチャージ回路内のＰ−ＭＯＳＦＥＴＰ５〜Ｐ７のそれぞれはオフ状態へと変移する。また、プリチャージ用のＰ−ＭＯＳＦＥＴＰ１１もオフ状態へ変移する。

一方、センスアンプ回路活性化用のスイッチであるＮ−ＭＯＳＦＥＴＮ１１は、センスアンプ活性化信号ＳＡＥがハイレベルへ変化することにより、オン状態へ変移する。これにより、センスアンプ回路が動作を開始する。このとき、センスアンプ活性化信号ＳＡＥは、インバータ回路１２０２により反転されて、反転により形成された選択信号が、各単位列選択回路１２００−１〜１２００−ｎのそれぞれにおけるナンド回路１２０１に供給される。

センスアンプ活性化信号ＳＡＥを位相反転して得たところのこの選択信号は、各単位列選択回路１２００−１〜１２００−ｎに対して、ビット線対と共通読み出しビット線対との間を、電気的に分離することを指示する制御信号として機能する。すなわち、このロウレベルの選択信号によって、各単位列選択回路のそれぞれにおけるナンド回路１２０１は、ハイレベルの信号をカラムスイッチとして機能するＰ−ＭＯＳＦＥＴＰ３、Ｐ４に供給する。これにより、Ｐ−ＭＯＳＦＥＴＰ３、Ｐ４によって、複数のビット線対ＢＬ１〜ＢＬｎと共通読み出しビット線ＣＴＲ、ＣＢＲとの間が電気的に分離される。

センスアンプ回路が動作を開始するとき、センスアンプ回路のそれぞれの入力（ＩＯ１、ＩＯ２）である共通読み出しビット線ＣＴＲ、ＣＢＲのそれぞれの電位は、電源電圧ＶＤＤにプリチャージされた状態となっている。そのため、センスアンプ回路のそれぞれの入力の間では、電位差が生じていない。この場合、センスアンプ回路を構成するＰ−ＭＯＳＦＥＴＰ９、Ｐ１０およびＮ−ＭＯＳＦＥＴＮ９、Ｎ１０の特性のばらつきに従った状態へ、センスアンプ回路は変移する。すなわち、製造時のばらつきにより生じるＰ−ＭＯＳＦＥＴＰ９、Ｐ１０およびＮ−ＭＯＳＦＥＴＮ９、Ｎ１０の特性のばらつきにより、入出力ノードＩＯ１、ＩＯ２の電位が定まる。インバータ回路により構成されたラッチ回路の正帰還の作用によって、この入出力ノードＩＯ１、ＩＯ２間の電位差が増幅され、安定した状態となる。この様にして、生成した固有ＩＤは、共通読み出しビット線ＣＴＲ、ＣＢＲを介して、入出力回路１１０７に伝えられ、ＣＰＵ等により利用される。

この実施の形態においては、センスアンプ回路を構成するＭＯＳＦＥＴ等の素子のばらつきを用いて、固有ＩＤが生成される。

固有ＩＤは、図１１に示した各メモリブロックのそれぞれにおいて、生成するようにしてもよい。この場合には、複数の固有ＩＤを得ることができる。

また、センスアンプ回路の例として、この実施の形態では、ラッチ回路を有するセンスアンプ回路を用いた場合を説明したが、それに限定されない。例えば、共通読み出しビット線ＣＴＲにそのゲートが接続された第１のＭＯＳＦＥＴと、共通読み出しビット線ＣＢＲにそのゲートが接続された第２のＭＯＳＦＥＴを用意する。用意した第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴソースを互いに接続し、この接続点に電流源を設ける様にし、第１と第２のＭＯＳＦＥＴを流れる電流の差を検出する様なセンスアンプ回路においても適用することができる。この場合には、第１および第２のＭＯＳＦＥＴの特性のばらつきを利用して、固有ＩＤを生成することが可能となる。

また、この実施の形態は、ＳＲＡＭを例に説明したが、不揮発性メモリ、ＤＲＡＭ、あるいはフラッシュメモリで有ってもよい。

この実施の形態４によれば、互いに同じ電圧にプリチャージされたビット線対（共通読み出しビット線対）間の電位差をセンスアンプ回路が増幅する。そのため、センスアンプは、それを構成するＭＯＳＦＥＴの特性に従った状態に変移する。この状態が固有ＩＤとして、ＣＰＵ等により利用される。

（実施の形態５）
図１４は、実施の形態５に係わる半導体集積回路装置の構成を示すブロック図である。図１４に示す半導体集積回路装置は、図１に示した半導体集積回路装置に類似しているので、図１との相違点を主に説明する。

図１に示した半導体集積回路装置においては、ＣＰＵ１０１からＩＤ生成機能付きＳＲＡＭ１０３に対して、固有ＩＤ生成指示信号１０５を供給し、ＳＲＡＭ１０３において生成された固有ＩＤは、バス１０２を介してＣＰＵ１０１に供給される様になっている。これに対して、この実施の形態５においては、半導体集積回路装置の半導体チップ１００にＩＤ生成モジュール１４００が形成される。

この実施の形態においては、ＣＰＵ１０１からＩＤ生成モジュール１４００に対して、固有ＩＤ生成指示信号１４０３が供給され、ＩＤ生成モジュール１４００は、固有ＩＤ生成指示信号１４０３を受けることにより、上記した固有ＩＤ生成指示信号１０５あるいはＩＤＥＮを、ＩＤ生成機能付きＳＲＡＭ１０３へ供給する。ＩＤ生成機能付きＳＲＡＭ１０３は、図１に示したＩＤ生成機能付きＳＲＡＭ１０３と同様な構成にされている。

複数のＩＤ生成機能付きＳＲＡＭ１０３のそれぞれは、固有ＩＤ生成指示信号１０５（ＩＤＥＮ）を受けると、上記した各実施の形態で述べた様にして、固有ＩＤを生成する。生成した固有ＩＤは、バス１０２ではなく、個別の信号線を介して、ＩＤ生成モジュール１４００へ供給する。ＩＤ生成モジュール１４００は、ＩＤ生成機能付きＳＲＡＭ１０３のそれぞれから供給された固有ＩＤに基づいて、固有ＩＤを生成し、固有ＩＤ１４０１として、ＣＰＵ１０１へ供給する。この様にすることにより、より強固な固有ＩＤを生成することが可能となる。なお、図１４において、ＣＰＵ１０１は、ＩＤ生成モジュール１４００を制御する。制御することを明示するために、図１４においては、ＣＰＵ１０１は、制御回路ＣＰＵと記載されている。

上記した実施の形態３は、不揮発性メモリに係わる実施の形態である。図１４において、ＳＲＡＭ１０４を予めデータを格納した不揮発性メモリ、１０３をＩＤ生成用不揮発性メモリとすればよい。この場合、不揮発メモリ１０４は、図１０の（Ａ）および（Ｂ）に示した不揮発性セルを含み、ＩＤ生成用不揮発性メモリ１０３は、図１０の（Ｃ）に示したＩＤ生成用セルを含む。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

１００ 半導体チップ
１０１ ＣＰＵ
１０３ ＩＤ生成機能付きＳＲＡＭ
１０４ ＳＲＡＭ
１０５ 固有ＩＤ生成指示信号
２００ 昇圧回路
Ｍ、ＭＣ メモリセル
Ｐ１〜Ｐ１１ Ｐ−ＭＯＳＦＥＴ
Ｎ１〜Ｎ１１ Ｎ−ＭＯＳＦＥＴ

Claims (20)

1. 複数のＭＯＳＦＥＴと、１対の入出力ノードとを有し、第１電圧を動作電圧として動作する保持回路と、前記１対の入出力ノードにそれぞれ接続され、そのゲートに選択信号が供給される１対の転送用ＭＯＳＦＥＴとを具備するメモリセルと、
   前記第１電圧よりも絶対値的に高い電圧の第２電圧を発生する電圧発生回路と、
   を具備し、
   固有ＩＤ生成指示に応答して、前記第２電圧が、前記１対の転送用ＭＯＳＦＥＴのゲートに印加され、前記１対の転送用ＭＯＳＦＥＴを介して第３電圧が、前記１対の入出力ノードに供給され、その後で前記１対の転送用ＭＯＳＦＥＴのゲートに印加される電圧が、前記第１電圧よりも絶対値的に低い電圧にされる、半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   前記保持回路は、前記複数のＭＯＳＦＥＴを有するラッチ回路である、半導体集積回路装置。
3. 請求項２に記載の半導体集積回路装置において、
   前記第３電圧は、前記第１電圧と同じ電圧を有する、半導体集積回路装置。
4. マトリクス状に配置され、それぞれが、複数のＭＯＳＦＥＴと、１対の入出力ノードとを有し、第１電圧を動作電圧として動作する保持回路と、前記１対の入出力ノードにそれぞれ接続され、そのゲートに選択信号が供給される１対の転送用ＭＯＳＦＥＴとを具備する複数のメモリセルと、
   前記マトリクスの各行に配置され、対応する行に配置されている複数のメモリセルにおけるそれぞれの１対の転送用ＭＯＳＦＥＴのゲートが接続された複数のワード線と、
   前記マトリクスの各列に配置され、対応する列に配置されている複数のメモリセルにおけるそれぞれの１対の転送用ＭＯＳＦＥＴが接続される複数のビット線対と、
   前記複数のワード線からワード線を選択する行選択回路と、
   前記複数のビット線対からビット線対を選択する列選択回路と、
   前記第１電圧よりも絶対値的に高い電圧の第２電圧を形成する電圧発生回路と、
   を具備し、
   固有ＩＤ生成指示に応答して、前記第２電圧が、前記行選択回路により選択されたワード線に印加され、前記列選択回路により選択されたビット線対に第３電圧が印加され、その後で前記選択されたワード線に印加される電圧が、前記第１電圧よりも絶対値的に低い電圧にされる、半導体集積回路装置。
5. 請求項４に記載の半導体集積回路装置において、
   前記保持回路は、前記複数のＭＯＳＦＥＴを有するラッチ回路である、半導体集積回路装置。
6. 請求項５に記載の半導体集積回路装置において、
   前記第３電圧は、前記第１電圧と同じ電圧を有する、半導体集積回路装置。
7. 請求項６に記載の半導体集積回路装置において、
   前記電圧発生回路は、前記第１電圧を昇圧する昇圧回路である、半導体集積回路装置。
8. 請求項７に記載の半導体集積回路装置において、
   前記半導体集積回路装置は、前記固有ＩＤ生成指示を行うＣＰＵを具備する、半導体集積回路装置。
9. マトリクス状に配置され、それぞれが、複数のＭＯＳＦＥＴと、１対の入出力ノードとを有し、第１電圧と第２電圧との間の電圧差を動作電圧として動作する保持回路と、前記１対の入出力ノードにそれぞれ接続され、そのゲートに選択信号が供給される１対の転送用ＭＯＳＦＥＴとを具備する複数のメモリセルと、
   前記マトリクスの各行に配置され、対応する行に配置されている複数のメモリセルにおけるそれぞれの１対の転送用ＭＯＳＦＥＴのゲートが接続された複数のワード線と、
   前記マトリクスの各列に配置され、対応する列に配置されている複数のメモリセルにおけるそれぞれの１対の転送用ＭＯＳＦＥＴが接続される複数のビット線対と、
   を具備するセルアレイと、
   前記複数のワード線からワード線を選択し、前記複数のビット線対からビット線対を選択する周辺回路と、
   前記第１電圧を発生する電圧制御回路であって、固有ＩＤ生成指示に応答して、前記電圧差が減少する様に、前記第１電圧の電圧値を変更し、その後で前記電圧差が大きくなる様に、前記第１電圧の電圧値を変更する電圧制御回路と、
   を具備する、半導体集積回路装置。
10. 請求項９に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、前記第１電圧を供給する電圧配線を具備し、
    前記電圧制御回路は、前記電圧配線に接続され、
    前記周辺回路は、前記電圧配線に接続され、前記電圧配線における電圧を動作電圧として動作する、半導体集積回路装置。
11. 請求項１０に記載の半導体集積回路装置において、
    前記周辺回路は、
    前記複数のワード線からワード線を選択する行選択回路と、
    前記複数のビット線対からビット線対を選択する列選択回路と、
    を具備する、半導体集積回路装置。
12. 請求項１１に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、前記固有ＩＤ生成指示を行うＣＰＵを具備する、半導体集積回路装置。
13. 複数の不揮発セルを具備する半導体集積回路装置であって、
    前記複数の不揮発セルは、
    データを格納した不揮発性セルと、
    ＩＤ生成の不揮発性セルと、
    を含み、
    前記データを格納した不揮発性セルは、
    ワード線と、
    １対のビット線と、
    前記ワード線に接続されたゲートと、所定の電圧に接続された一方の電極と、前記１対のビット線のうちの一方のビット線に接続された他方の電極を有する第１のＭＯＳＦＥＴと、
    前記ワード線に接続されたゲートと、フローティング状態にされた一方の電極と、前記１対のビット線のうちの他方のビット線に接続された他方の電極を有する第２のＭＯＳＦＥＴと、
    を具備し、
    前記ＩＤ生成の不揮発性セルは、
    ワード線と、
    １対のビット線と、
    前記ワード線に接続されたゲートと、前記所定の電圧に接続された一方の電極と、前記１対のビット線のうちの一方のビット線に接続された他方の電極とを有する第３のＭＯＳＦＥＴと、
    前記ワード線に接続されたゲートと、前記所定の電圧に接続された一方の電極と、前記１対のビット線のうちの他方のビット線に接続された他方の電極とを有する第４のＭＯＳＦＥＴと、
    を具備する、半導体集積回路装置。
14. スイッチを介して、メモリセルに接続される１対のビット線と、
    前記１対のビット線をプリチャージするプリチャージ回路と、
    複数のＭＯＳＦＥＴを含み、活性化信号に応答して、前記１対のビット線の間の電位差を増幅するセンスアンプ回路と、
    固有ＩＤ生成指示に応答して、前記スイッチにより前記メモリセルと前記１対のビット線との間を分離させ、前記プリチャージ回路によりプリチャージされた前記１対のビット線間の電位差を、前記センスアンプ回路により増幅させる制御部と、
    を具備する、半導体集積回路装置。
15. 請求項１４に記載の半導体集積回路装置において、
    前記プリチャージ回路は、前記１対のビット線間に接続され、前記１対のビット線間を短絡させるＭＯＳＦＥＴを具備する、半導体集積回路装置。
16. 請求項１４または１５に記載の半導体集積回路装置において、
    前記センスアンプ回路は、前記１対のビット線に接続された１対の入出力ノードと、第１の電源ノードと、第２の電源ノードとを有し、前記第１の電源ノードと前記第２の電源ノード間の電位差を動作電圧として動作するラッチ回路と、
    前記第１の電源ノードと前記第２の電源ノードとに接続され、前記プリチャージ回路によるプリチャージのとき、前記第１の電源ノードと前記第２の電源ノードとの間を短絡するＭＯＳＦＥＴと、
    を具備する、半導体集積回路装置。
17. マトリクス状に配置された複数のメモリセルと、
    前記マトリクスの各行に配置され、その行に配置された複数のメモリセルのそれぞれに接続された複数のワード線と、
    前記マトリクスの各列に配置され、その列に配置された複数のメモリセルのそれぞれに接続された複数のビット線対と、
    前記複数のワード線から、ワード線を選択する行選択回路と、
    共通ビット線対と、
    前記複数のビット線対からビット線対を選択し、選択したビット線対を前記共通ビット線対に接続する列選択回路と、
    複数のＭＯＳＦＥＴを含み、前記共通ビット線対における電位差を増幅するセンスアンプ回路と、
    前記共通ビット線対をプリチャージするプリチャージ回路と、
    固有ＩＤ生成指示に応答して、前記列選択回路により、前記複数のビット線対と前記共通ビット線対との間を分離させ、前記プリチャージ回路によりプリチャージされた前記共通ビット線対における電位差を、前記センスアンプ回路により増幅させる制御部と、
    を具備する、半導体集積回路装置。
18. 請求項１７に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、ＣＰＵを具備し、
    前記固有ＩＤ生成指示は、前記ＣＰＵにより発行される、半導体集積回路装置。
19. 請求項１７に記載の半導体集積回路装置において、
    前記プリチャージ回路は、前記共通ビット線対間に接続され、前記共通ビット線対を構成する共通ビット線間を短絡させるＭＯＳＦＥＴを具備する、半導体集積回路装置。
20. 請求項１７または１９に記載の半導体集積回路装置において、
    前記センスアンプ回路は、前記共通ビット線対に接続された１対の入出力ノードと、第１の電源ノードと、第２の電源ノードとを有し、前記第１の電源ノードと前記第２の電源ノードとの間の電位差を動作電圧として動作するラッチ回路と、
    前記第１の電源ノードと前記第２の電源ノードとに接続され、前記プリチャージ回路によるプリチャージのとき、前記第１の電源ノードと前記第２の電源ノードとの間を短絡するＭＯＳＦＥＴと、
    を具備する、半導体集積回路装置。

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