JP2018011299A - 電子装置のネットワーク、電子装置及びその検査工程 - Google Patents
電子装置のネットワーク、電子装置及びその検査工程 Download PDFInfo
- Publication number
- JP2018011299A JP2018011299A JP2017134161A JP2017134161A JP2018011299A JP 2018011299 A JP2018011299 A JP 2018011299A JP 2017134161 A JP2017134161 A JP 2017134161A JP 2017134161 A JP2017134161 A JP 2017134161A JP 2018011299 A JP2018011299 A JP 2018011299A
- Authority
- JP
- Japan
- Prior art keywords
- authentication
- chip
- node
- network
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
- H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
- H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/30—Authentication, i.e. establishing the identity or authorisation of security principals
- G06F21/44—Program or device authentication
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/60—Protecting data
- G06F21/602—Providing cryptographic facilities or services
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/86—Secure or tamper-resistant housings
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/588—Random number generators, i.e. based on natural stochastic processes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1695—Protection circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2295—Protection circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0059—Security or protection circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/20—Initialising; Data preset; Chip identification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
- H04L41/12—Discovery or management of network topologies
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
- H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
- H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
- H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/80—Wireless
- H04L2209/805—Lightweight hardware, e.g. radio-frequency identification [RFID] or sensor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/16—Implementation or adaptation of Internet protocol [IP], of transmission control protocol [TCP] or of user datagram protocol [UDP]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Software Systems (AREA)
- Health & Medical Sciences (AREA)
- Bioethics (AREA)
- General Health & Medical Sciences (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
おのおの認証素子のアドレスは、前記少なくとも一つのモジュール領域を構成する複数のワード線からなるワード線群、および、複数のビット線からなるビット線群によって定義される。前記第一ネットワークユニットにおいて、前記認証素子は、所定の電気的入力に対して、少なくとも第一の値と第二の値とを電気的に出力し、前記認証素子は少なくとも二つの端子を有し、所定の読み出し電圧の入力に対して前記二つの端子の間を流れる電流値が第一の閾電流より高いとき、第一の値を出力したとみなし、第二の閾電流より低いとき、第二の値を出力したとみなし、前記第一の閾電流は前記第二の閾電流より高く、前記電流値が第二の閾電流より高く、第一の閾電流より低い場合、第三の値を出力したとみなし、第三の値を出力する認証素子のアドレスを前記周辺装置が有する記憶領域の一部に記録する。前記第一ネットワークユニットにおいて、前記認証素子のアドレスは前記ワード線群と前記ビット線群の一方に割り当てられる行番号と、他方に割り当てられる列番号とから定義される。同一の行番号に連なる認証素子の中に回復不能のエラーが発生した場合、その行番号を選択し、前記周辺装置の内部メモリに記録し、その記録内容から前記周辺装置に固有の物理的にクローン不可能なチップ認証を生成する。前記第一ネットワークユニットにおいて、前記物理的にクローン不可能なチップ認証を所定のフォーマットに加えたものを前記周辺装置の固有の物理アドレスとする。
このような機能として近年注目を集めている技術は、物理的にクローン不可能な機能(PUF)と呼ばれるものである。これは、指紋や網膜などの生体情報を用いて人の個人認証を行うのと同様に、半導体のチップにおいても、一つ一つ異なる物理的特性を用いてチップの個体認証行うものである。要求される主な特徴は、(1)同一のPUFに異なる入力をすれば、常に異なる出力をすること、(2)同一の入力をした異なるPUFは、常に異なる出力をすること、(3)入力と出力の組み合わせを盗まれても、未知の入力に対する出力は予測不可能であること、(4)入力と出力の関係が安定していて信頼できること、である。この中で、条件(4)は半導体のチップが量産品である限り特に自明である。
図9の例では、第二のノード2002の正規の使用者92が、自ら所有する第一のノード2001を使って第二のノード2002を操作する例を説明している。第一のノード2001と第二のノード2002は、信号伝達路1000を介して成立する交信シリーズ80を用いて交信(接続)し、連携して第二のノード2002の正規の使用者92の目的とする仕事を行う。ここで、第二のノード2002の正規の使用者92は、交信シリーズ80にいかなるコミットメントもしない。もしコミットメントをする場合、第二のノード2002の管理・使用方法が煩雑になり、物のインターネットの利便性が大きく損なわれることになる。
まず、図15に示すように、二つの異なる第一のチップ認証装置21と第二のチップ認証装置22に対して、同じ入力信号(入力信号Q)を入力する。このとき、第一のチップ認証装置21は出力信号Aを出力する。第二のチップ認証装置22は出力信号Bを出力する。ただし、出力信号Aと出力信号Bとは異なる。このように、入力信号が同一であってもチップ認証装置が異なる場合出力信号はそれぞれ異なる。この性質は共通パスコードを使う場合(図11、図12)に必要な条件である。すなわち、同じパスコードをそれぞれ異なるチップ認証装置を搭載する周辺ノードに入力信号として入力しても、それぞれの周辺ノードから返って来る出力信号は周辺ノード毎に相異なるものでなければならない。
反対に、同一のチップ認証装置に異なる入力信号を入力すると、それぞれ相異なる出力信号を出力する。たとえば、図16に示すように、チップ認証装置60に入力信号Cを入力すると出力信号Aを出力する。同じチップ認証装置60に入力信号Dを入力すると出力信号Bを出力する。ここで、出力信号Aと出力信号Bは、入力信号Cと入力信号Dが異なる限り、それぞれ相異なる出力信号である。この性質は、図14のように、異なる基幹ノードからそれぞれ異なるパスコードを入力信号として同一の周辺ノードに入力し、それぞれ基幹ノードが相異なる認証を該周辺ノードから出力信号として受け取る場合に必要な条件である。具体的には、第一の基幹ノード1400が第一の共通パスコード1410を第一の周辺ノード410に入力し、第一の周辺ノード410が第一の認証11を第一の基幹ノード1400に出力し、第二の基幹ノード2400が第二の共通パスコード2410を第一の周辺ノード410に入力し、第一の周辺ノード410が第二の認証12を第二の基幹ノード2400に出力し、第三の基幹ノード3400が第三の共通パスコード3410を第一の周辺ノード410に入力し、第一の周辺ノード410が第三の認証13を第三の基幹ノード3400に出力する、というような場合である。ここで、言うまでも無く、上記認証11、12、13は、どの二つをとっても相異なるものとする。
図17に示すように、n個の入力信号(Q1、Q2…Qn)を同一のチップ認証装置60に与えたとき、それぞれの入力信号に対し出力信号(R1、R2…Rn)が得られることを知っているものとする。このとき、n個の入力信号(Q1、Q2…Qn)のいずれとも異なる入力信号Qn+1を同一のチップ認証装置60に与えずに、これを与えたときに得られるはずの出力信号Rn+1を、(Q1、R1)、(Q2、R2)、…(Qn、Rn)のセットから予測することは不可能である。ただし、nは2以上の整数とする。チップ認証装置60が、何らかのアルゴリズムによって出力を生成している場合、すなわち、ソフトウェアによって認証を返す場合、ほぼ必ずこの条件は破られる。したがって、チップ認証装置60は物理的乱雑さを利用して出力信号を生成しなければならない。
図18に示すように、実際には、入力信号Qを制御する回路に関わる制御不能のノイズなどにより、入力信号Qには入力信号誤差31(ΔQ)が混入する。これに対し、入力信号誤差31(ΔQ)及び出力信号を制御する回路に関わる制御不能のノイズなどにより、出力信号Rには出力信号誤差32(ΔR)が混入する。このとき、二つの異なる入力信号(たとえば、Q1およびQ2)の差の絶対値は、入力信号誤差31(ΔQ)の絶対値の最大値より大きいものとする。ここで、入力信号Q1に対する出力信号R1と、入力信号Q2に対する出力信号R2との間の差の絶対値は、出力信号誤差32(ΔR)の絶対値より常に大きくなければならない。
本発明が実施される以前から稼動しているネットワークを本発明の要件を満たすように発展させる場合には、既に基幹ノードに接続している周辺ノードを、本発明によるチップ認証装置を搭載したチップで構成された周辺ノードに置き換えて行かねばならない。ここで、この置換えが確実に行われたかどうか検査することが必要になる。あるいは、本発明のチップ認証装置を搭載していないチップを採用した周辺ノードが一部でも不正に使用されていないかどうかを検査することが必要である。ここで説明する検査は、基幹ノードの保守点検の一部として随時行うことが可能であり、また、周辺ノードの登録時にも行うことが望ましい。
続いて、本発明によるチップ認証装置に関する条件を考える。まず、チップ認証装置をソフトウェアで構成する場合、入力信号に対する出力信号の作成は、かならずある種のアルゴリズムを用いて行われることになる。したがって、遠隔攻撃者がこのアルゴリズムを解読した場合、入力コードさえ判っていれば、たとえば、登録コード43を偽造することが可能となる。こうして、この遠隔攻撃者は、少なくとも周辺ノードの一部を乗っ取り、基幹ノードに不正アクセスすることが可能となる。このような不正行為防ぐため、本発明のチップ認証装置は、図17に示すように、「出力の予測不可能性」を満たさなければならない。しかしながら、プログラムがアルゴリズムで設計されている限り、どのようなプログラムも「出力の予測不可能性」を満たすことができない。これは、プログラムにより完全な乱数を生成することが不可能であることと同じ事情である。このように、チップ認証装置は、物理的乱雑さを活用したものでなければならない。
c(i,j) = mod(a(i) +b(j) +d(i,j),2) 式1
図25は、数列 {a(i)}、数列 {b(j)}、及び物理乱数 {d(i,j)} と、式1に基づいて出力される出力コード {c(i,j)} との関係を一覧表にしたものである。この方法を用いると、0と1の数の割合に変化がないことが容易に想像される。これは、交信シリーズ80によって扱われるデータ量を安定化させるために必要な条件である。すなわち、式1の右辺に入力される情報量と、式1の左辺から出力されるデータ量がほぼ同等であることが求められる。すなわち、入力情報量と出力情報量が大きく異なる場合、式1で定義される系の情報量は、少ない方に合わせられ、結果として、少なくともその差分だけ情報を失うことになるからである。情報量を失うということは、PUFのために付加した五番目の条件(5)一つの入力に対する出力のパターンが現実的に無限と見なせるほど大きな数となること、を満たす上で障害になる可能性がある。したがって、このような状況は可能な限り避けるべきである。この条件(5)を満たすためには、乱数の場合の数が現実的にほぼ無限とみなされるほど大きな数になることが求められる。
c(i,j) = mod(a(i) +f(j) + d(i+K,j),2) 式3
c(i) = mod(a(i) +d(i),2) 式4
f(i) = mod(a(i) +d(i),2) 式5
c(i) = mod(f(i) +d(i),2) 式6
D(i,a) = modf(C(i) +R(a)) 式7
D(i,a) = modv(C(i) +R(a)) 式8
D(a) = modf(R(a)) 式9
D(a) = modv(R(a)) 式10
D(a) = R(a) 式11
2 ファームウェア
3 認証制御デバイス
4 認証コード(ID)
5、50 外部入出力装置(I/O)
6 認証システム(従来例の一例)
11 第一の認証
12 第二の認証
13 第三の認証
21 第一のチップ認証装置
22 第二のチップ認証装置
31 入力信号誤差
32 出力信号誤差
42、102、402 入力コード
43、202、403 登録コード
60、600 チップ認証装置
71 第一のノード
72 第二のノード
73 第三のノード
74 第四のノード
75 第五のノード
80 交信シリーズ
92 第二のノードの正規使用者
110 第一のチップ
120 第二のチップ
130 第Nのチップ
140 情報機器
302、401 内部メモリ
400 基幹ノード
410 第一の周辺ノード
420 第二の周辺ノード
430 第三の周辺ノード
440 第四の周辺ノード
450 第五の周辺ノード
503 ワード線
601、605 乱数発生装置
602、606 コード発生装置
604 スクランブル装置
611 チップ認証装置セルアレイ
614 スクランブル装置セルアレイ
742 ショート判定電圧
743 非ショート判定電流値
744 ショート判定電流値
790 ページバッファ
791 ビット線接続ゲート
800、810 入出力制御モジュール
880 認証装置用制御モジュール
890 スクランブル装置モジュール
900 中間コード用バッファーモジュール
902 ビット線
910 絶縁膜
930 導電体
932 破壊判定電圧
933 破壊判定電流値
934 非破壊判定電流値
955 ゲート電極
960 認証用素子アレイ
972 行デコーダー
973 列デコーダー
977 認証素子
979 代換素子
982 キャパシタ
983 トランジスタ
984 選択トランジスタ
985 抵抗
986 PN接合
987 ショットキー接合
996 第一の制御ゲート
997 第二の制御ゲート
1000 信号伝達路
1001 第一の信号伝達路
1002 第二の信号伝達路
1003 第三の信号伝達路
1004 第四の信号伝達路
1005 第五の信号伝達路
1050 絶縁膜
1051 導電体先端部
1052 第二導電体
1053 第一導電体
1054 第二電極
1055 第一電極
2001 第一のノード
2002 第二のノード
2003 第三のノード
2004 第四のノード
2005 第五のノード
2006 第六のノード
3000 イーサネット(登録商標)カード
3010 不揮発性メモリチップ
3020 メディア・アクセス・コントローラー(MAC)用演算処理チップ
3030、3060 PUC‐I制御装置
3040 チップ認証装置
3050 PUC/MAC変換装置
3070 物理的にクローン不可能なチップ認証(PUC‐I)
3071 ベンダーコード
3072 シリアル番号
3073 PUCアドレス
3074 指示ビット
1400 第一の基幹ノード
1410 第一の共通パスコード
2400 第二の基幹ノード
2410 第二の共通パスコード
3400 第三の基幹ノード
3410 第三の共通パスコード
4101 第一の認証
4201 第二の認証
4301 第三の認証
7910 ビット線接続トランジスタ
9330、9331 破壊判定電圧値
9340、9341 非破壊判定電圧値
9811 ドレイン選択トランジスタ(SGD)
Claims (21)
- 複数の電子装置のネットワークユニットを含む電子装置のネットワークであって、
前記複数の電子装置のネットワークユニットは、第一ネットワークユニット及び複数の第二ネットワークユニットを含み、前記第一ネットワークユニットは、トポロジーにより少なくとも一つの第二ネットワークユニットに接続し、
前記ネットワークユニットは、それぞれ、基幹サーバーと、該基幹サーバーに接続される複数の周辺装置を含み、
前記第一ネットワークユニット内において、前記基幹サーバーは、少なくとも一つのパスコードと、前記基幹サーバーと接続する個々の周辺装置に対応する複数の登録コードからなる登録コードのリストを保持し、前記登録コードは、前記パスコードに対応して前記個々の周辺装置に固有の物理的な乱雑さを利用して発生したものを事前登録によって前記基幹サーバーに保存したものであり、
前記第一ネットワークユニットにおいて、前記複数の周辺装置は、少なくとも一つのチップを構成部品として含み、周辺装置ごとにそれぞれ異なるチップ認証装置を搭載し、
前記チップ認証装置は、前記基幹サーバーから受信したパスコードに対応して前記チップ認証装置おのおのに固有の物理的乱雑さに基づいて生成された、それぞれ異なる出力信号を前記基幹サーバーに送信し、前記基幹サーバーは、前記個々の出力信号を、前記登録コードのリストの要素それぞれと個々に比較し、対応する個々の周辺装置の正当性を評価し、
前記第一ネットワークユニットにおいて、前記複数のチップ認証装置は、それぞれ複数の認証素子から構成され、前記複数の認証素子は、それぞれ少なくとも同一のチップの製造工程によって一括して製造される半導体素子であり、
前記第一ネットワークユニットにおいて、前記チップは、少なくとも一つのモジュール領域から構成され、前記認証素子は、少なくとも一つのモジュール領域内に分布し、
おのおの認証素子のアドレスは、前記少なくとも一つのモジュール領域を構成する複数のワード線からなるワード線群、および、複数のビット線からなるビット線群によって定義され、
前記第一ネットワークユニットにおいて、前記認証素子は、所定の電気的入力に対して、少なくとも、第一の値と、及び、第二の値とを、電気的に出力し、前記認証素子は、少なくとも二つの端子を有し、所定の読み出し電圧の入力に対して前記二つの端子の間を流れる電流値が、第一の閾電流より高いとき、第一の値を出力したとみなし、第二の閾電流より低いとき、第二の値を出力したとみなし、前記第一の閾電流は、前記第二の閾電流より高く、前記電流値が第二の閾電流より高く、第一の閾電流より低い場合、第三の値を出力したとみなし、第三の値を出力する認証素子のアドレスを、前記周辺装置が有する記憶領域の一部に記録し、
前記第一ネットワークユニットにおいて、前記認証素子のアドレスは、前記ワード線群と前記ビット線群の一方に割り当てられる行番号と、他方に割り当てられる列番号とから定義され、
同一の行番号に連なる認証素子の中に回復不能のエラーが発生した場合、その行番号を選択し、前記周辺装置の内部メモリに記録し、その記録内容から、前記周辺装置に固有の物理的にクローン不可能なチップ認証を生成し、
前記第一ネットワークユニットにおいて、前記物理的にクローン不可能なチップ認証を所定のフォーマットに加えたものを前記周辺装置の固有の物理アドレスとすることを特徴とする電子装置のネットワーク。 - 前記物理アドレスは、少なくとも、前記周辺装置のベンダーに割り当てられているベンダーコードおよび前記物理的にクローン不可能なチップ認証に割り当てられるビット数を示す指示ビットを、前記物理的にクローン不可能なチップ認証に添付して生成することを特徴とする請求項1に記載の電子装置のネットワーク。
- 前記トポロジーは前記第一ネットワークユニットの基幹サーバーを含み、前記第一ネットワークユニットの前記基幹サーバーは、前記複数の第二ネットワークユニットの基幹サーバーの少なくとも一つに接続することを特徴とする請求項1に記載の電子装置のネットワーク。
- 前記トポロジーは前記第一ネットワークユニットの複数の周辺装置の少なくとも一つを含み、前記周辺装置の少なくとも一つは、それぞれ、前記複数の第二ネットワークユニットの基幹サーバーの少なくとも一つに接続することを特徴とする請求項1に記載の電子装置のネットワーク。
- 前記トポロジーは、前記第一ネットワークユニットの基幹サーバーと、複数の周辺装置の少なくとも一つと、を含み、前記第一ネットワークユニットの前記基幹サーバーは、前記複数の第二ネットワークユニットの基幹サーバーの少なくとも一つに接続し、前記周辺装置の少なくとも一つは、それぞれ、前記複数の第二ネットワークユニットの基幹サーバーの少なくとも一つに接続することを特徴とする請求項1に記載の電子装置のネットワーク。
- 前記周辺装置は、入力信号に応じて物理的乱雑さに基づく信号を発生する前記チップ認証装置を搭載し、複数の基幹サーバーからそれぞれ異なる複数のパスコードを受信し、前記複数の異なるパスコードの入力に対して、それぞれ異なる信号を出力し、それぞれ複数の前記基幹サーバーに返信することを特徴とし、更に、前記周辺装置に接続する少なくとも一つの基幹サーバーは、前記周辺装置が任意の媒体から受信する入力信号をモニターし、前記周辺装置と該媒体のアクセスを制限することを特徴とする請求項1に記載の電子装置のネットワーク。
- 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によってそれぞれ選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の前記絶縁膜を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれたダイオード領域とから構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によってそれぞれ選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子のダイオード領域を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にし、前記ダイオード領域は、すくなくとも二つの異なる電気的性質を持つ導電領域から構成される接合であり、前記接合を形成する第一の領域は第一導電型半導体であり、前記接合を形成する第二の領域は第二導電型半導体あるいは金属型導電体であることを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域と前記第二の導電体領域にまたがって前記絶縁膜を貫通する導電体接合部とから構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によってそれぞれ選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の導電体接合部を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域と前記第二の導電体領域の一方から前記絶縁膜に突き出す導電体先端部とから構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によってそれぞれ選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の導電体先端部周辺の絶縁膜を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域から前記絶縁膜を貫通して前記第二の導電体領域に達する空間的な穴を開ける開口部形成工程と前記開口部に導電性物質を埋め込む導電材埋め込み工程とによって製造される導電体結線孔とから構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によってそれぞれ選択され、前記導電体結線孔の長さの製造狙い値が、前記第一及び第二の導電体領域の間の距離に等しく、前記開口部形成工程および導電材埋め込み工程を経て製造された複数の導電体結線孔の長さが、確率的に、前記第一及び第二の導電体領域の間の距離より長く、あるいは、短く、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域を架橋する導電性細線と、前記第一及び第二の導電体領域に挟まれ、前記導電性細線を包む絶縁膜とから構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によってそれぞれ選択され、前記導電性細線の製造工程、あるいは、前記導電性細線を包む絶縁膜の製造工程における製造工程上のばらつきによって、前記導電性細線が確率的に断線し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、前記チップの製造工程によって一括して製造されるMOS型トランジスタであり、前記MOS型トランジスタは、少なくとも、第一の端子、第二の端子、第三の端子を有し、前記第一の端が前記ワード線に接続し、前記第二の端子が前記ビット線に接続し、前記第三の端子が接地され、前記第二の端子と前記第三の端子は、第一導電型半導体基板、もしくは、第一導電型ウェルの表面に作成した、空間的に分離した二つの第二導電型拡散層にそれぞれ接続し、前記第一の端子は、前記第一導電型半導体基板、もしくは、前記第一導電型ウェル上のゲート絶縁膜の表面上に存在し、前記パルス電圧を前記ワード線に印加することによって、前記ゲート絶縁膜を確率的に破壊し、更に、前記読み出し電圧を前記ワード線に印加することによって、前記ビット線もしくは前記ワード線に流れる電流を前記第一の閾電流値および前記第二の閾電流値と比較することを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は前記チップの製造工程によって一括して製造されるMOS型トランジスタとキャパシタから構成され、前記キャパシタは絶縁膜を第一の端子と第二の端子で挟んだものであり、前記第二の端子は接地され、前記MOS型トランジスタは少なくとも第三の端子、第四の端子、第五の端子を有し、前記第三の端が前記ワード線に接続し、前記第四の端子が前記ビット線に接続し、前記第五の端子が前記第一の端子に接続され、前記第四の端子と前記第五の端子は第一導電型半導体基板、もしくは、第一導電型ウェルの表面に作成した、空間的に分離した二つの第二導電型拡散層にそれぞれ接続し、前記第三の端子は、前記第一導電型半導体基板上のゲート絶縁膜の表面上に存在し、前記ワード線と前記ビット線の間に前記MOSトランジスタをオン状態にする転送電圧を印加している間に前記パルス電圧を前記ビット線に印加することによって、前記キャパシタの絶縁膜を確率的に破壊し、前記転送電圧を印加している間に前記読み出し電圧を前記ビット線に印加することによって、前記ビッ線に流れる電流を前記第一の閾電流値および前記第二の閾電流値と比較することを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、前記チップの製造工程によって一括して製造される不揮発性メモリの選択トランジスタであり、前記選択トランジスタは少なくとも第一の端子、第二の端子、第三の端子を有し、前記第一の端子が前記ワード線に接続し、前記第二の端子が前記ビット線に接続し、前記第三の端子が接地され、前記第二の端子と前記第三の端子は第一導電型半導体基板、もしくは、第一導電型ウェルの表面に作成した、空間的に分離した二つの第二導電型拡散層にそれぞれ接続し、前記第一導電型半導体基板、若しくは、前記第一導電型ウェル上にはトンネル膜、電荷蓄積層、層間導電層、制御ゲートが順に積層され、前記第一の端子は前記制御ゲートに接続し、前記パルス電圧を前記ワード線に印加することによって、前記トンネル膜を確率的に破壊し、更に、前記読み出し電圧を前記ワード線に印加することによって、前記ビット線もしくは前記ワード線に流れる電流を前記第一の閾電流値および前記第二の閾電流値と比較することを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は、前記チップの製造工程によって一括して製造される、複数の不揮発性メモリの選択トランジスタを半導体基板上で直列したものであり、少なくとも複数のゲート端子および一つのビット線端子を有し、前記ゲート端子はそれぞれ前記ワード線に接続され、前記ビット線端子は前記ビット線に接続され、前記選択トランジスタは前記半導体基板上にトンネル膜、電荷蓄積層、層間導電層、制御ゲートが順に積層され、前記制御ゲート上に前記ゲート端子が存在し、前記パルス電圧を前記ワード線に印加することによって、前記トンネル膜を確率的に破壊し、更に、前記読み出し電圧を前記ワード線に印加することによって、前記ビット線もしくは前記ワード線に流れる電流を前記第一の閾電流値および前記第二の閾電流値と比較することを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は記憶素子領域と同様の少なくとも一つのモジュール領域内に共に配置され、共通のワード線群における一つのワード線及び共通のビット線群における一つのビット線によってアドレスが定義されていることを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
第一の値を出力する第一の状態に属する認証素子の割合が第二の値を出力する第二の状態に属する認証素子の割合より大きければ、一部あるいは全ての第一の状態に属する認証素子を選択し、電気的ストレスを印加し、反対に、第一の値を出力する第一の状態に属する認証素子の割合が、第二の値を出力する第二の状態に属する認証素子の割合より小さければ、一部あるいは全ての第二の状態に属する認証素子を選択し、電気的ストレスを印加することを特徴とする電子装置。 - 請求項1記載の認証素子を含む電子装置であって、
前記認証素子は複数のビット線と複数のワード線の交差点に配置した認証素子の集合体から構成され、前記複数のビット線および前記複数のワード線のどちらか一方が行方向に配置され、回復不能のエラーが発生した認証素子を少なくとも一つ含む行番号に第一の値を対応させ、それ以外の行番号に第二の値を対応させ、前記第一の値および前記第二の値を前記行番号に従って並べた第一のコードと、外部入力に従って生成した第一の値と第二の値からなる第二のコードとを所定の方法で合成することによって前記周辺装置に固有の物理的にクローン不可能なチップ認証を生成し、出力コードとして出力することを特徴とする電子装置。 - 前記第一の値を割り当てられた行番号と入れ替える、前記第二の値を割り当てられた行番号が含まれるセルアレイ上の領域を指定するための情報と、前記外部入力とを、前記セルアレイ上に含まれるチップ認証装置に入力し、前記チップ認証装置が含まれるチップに固有の物理的にクローン不可能な認証として、前記出力コードを出力することを特徴とする請求項19記載の電子装置。
- 前記基幹サーバーに接続する各周辺装置の内部メモリを個々に読み出し、前記基幹サーバーに保存されている各パスコードと比較し、その比較結果はいずれも一致するものがないかどうかを判定し、いずれも一致するものがない場合、更に前記基幹サーバーに保存されているパスコードに対応する各登録コードのリスト内の各登録コードの中に一致するものがあるかどうか判定し、いずれも一致するものがない場合、前記周辺装置を公正と認可することを特徴とする請求項1に記載の複数のネットワークユニットの各基幹サーバーが行う検査工程。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662362639P | 2016-07-15 | 2016-07-15 | |
US62/362,639 | 2016-07-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018011299A true JP2018011299A (ja) | 2018-01-18 |
JP6393376B2 JP6393376B2 (ja) | 2018-09-19 |
Family
ID=60941449
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017134161A Active JP6393376B2 (ja) | 2016-07-15 | 2017-07-07 | 電子装置のネットワーク、電子装置及びその検査工程 |
JP2017134160A Active JP6393375B2 (ja) | 2016-07-15 | 2017-07-07 | 電子装置のネットワーク、電子装置及びその検査工程 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017134160A Active JP6393375B2 (ja) | 2016-07-15 | 2017-07-07 | 電子装置のネットワーク、電子装置及びその検査工程 |
Country Status (3)
Country | Link |
---|---|
US (2) | US10341122B2 (ja) |
JP (2) | JP6393376B2 (ja) |
CN (2) | CN107623674B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10706177B2 (en) * | 2017-02-13 | 2020-07-07 | Hiroshi Watanabe | Apparatus and method for chip identification and preventing malicious manipulation of physical addresses by incorporating a physical network with a logical network |
WO2018199904A1 (en) * | 2017-04-24 | 2018-11-01 | Hewlett-Packard Development Company, L.P. | Operating mode configuration |
CN108829905B (zh) * | 2018-04-03 | 2023-04-14 | 桂林电子科技大学 | 一种基于布尔代数和自由度分析的基准体系合理性检验方法 |
JP7469757B2 (ja) * | 2018-06-26 | 2024-04-17 | 日本通信株式会社 | オンラインサービス提供システム |
US11152313B1 (en) * | 2018-07-31 | 2021-10-19 | Synopsys, Inc. | Using threading dislocations in GaN/Si systems to generate physically unclonable functions |
CN109273860B (zh) * | 2018-10-18 | 2020-11-13 | 哈尔滨工业大学 | 传输线型宽带有源频率选择表面 |
US11394706B2 (en) | 2019-09-03 | 2022-07-19 | Seagate Technology Llc | Password-less login |
US20230370264A1 (en) * | 2020-09-22 | 2023-11-16 | Yukiko Watanabe | Ic chip with auto-identification |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003512698A (ja) * | 1999-10-22 | 2003-04-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 集積回路の同定方法 |
JP2012043517A (ja) * | 2010-08-23 | 2012-03-01 | Renesas Electronics Corp | 半導体装置 |
JP2012073954A (ja) * | 2010-09-29 | 2012-04-12 | Kobe Univ | メモリセルアレイを用いたidチップおよびその生成方法 |
US20140091832A1 (en) * | 2012-09-28 | 2014-04-03 | Kevin C. Gotze | Integrated circuits having accessible and inaccessible physically unclonable functions |
JP2015026408A (ja) * | 2013-07-25 | 2015-02-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2015139010A (ja) * | 2014-01-20 | 2015-07-30 | 富士通株式会社 | 半導体集積回路、認証システム、及び認証方法 |
JP2016105585A (ja) * | 2014-11-21 | 2016-06-09 | パナソニックIpマネジメント株式会社 | 耐タンパ性を有する不揮発性メモリ装置、集積回路カード、不揮発性メモリ装置の認証方法、不揮発性メモリ装置を用いた暗号化方法および復号化方法 |
JP2017169049A (ja) * | 2016-03-16 | 2017-09-21 | 株式会社東芝 | データ生成装置、電子デバイスおよび認証システム |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030083933A1 (en) * | 2001-10-29 | 2003-05-01 | Mcalear James A. | Systems and methods for providing rewards benefits to account holders |
US6777725B2 (en) * | 2002-06-14 | 2004-08-17 | Ingentix Gmbh & Co. Kg | NROM memory circuit with recessed bitline |
US7496647B2 (en) * | 2002-12-11 | 2009-02-24 | Broadcom Corporation | Personal inter-home media exchange network |
US7669236B2 (en) * | 2004-11-18 | 2010-02-23 | Biogy, Inc. | Determining whether to grant access to a passcode protected system |
US8817981B2 (en) * | 2004-11-18 | 2014-08-26 | Biogy, Inc. | Generation of registration codes, keys and passcodes using non-determinism |
US7979716B2 (en) * | 2004-11-18 | 2011-07-12 | Biogy, Inc. | Method of generating access keys |
CN101001442B (zh) * | 2006-01-10 | 2011-02-02 | 华为技术有限公司 | 一种移动网络中越区切换方法及系统 |
CN100550804C (zh) * | 2006-01-25 | 2009-10-14 | 华为技术有限公司 | 一种网络附着方法及网络附着系统 |
CN101110846B (zh) * | 2007-08-29 | 2011-08-31 | 杭州华三通信技术有限公司 | 一种mac地址表项的管理方法和设备 |
US8392613B2 (en) * | 2008-07-03 | 2013-03-05 | Nokia Corporation | Network address assignment |
CN102129353B (zh) * | 2010-01-13 | 2017-04-12 | 群联电子股份有限公司 | 数据写入系统与数据写入方法 |
KR101139630B1 (ko) | 2010-12-09 | 2012-05-30 | 한양대학교 산학협력단 | 식별키 생성 장치 및 방법 |
WO2012122994A1 (en) * | 2011-03-11 | 2012-09-20 | Kreft Heinz | Off-line transfer of electronic tokens between peer-devices |
JP5857726B2 (ja) | 2011-12-20 | 2016-02-10 | 富士通株式会社 | 温度センサ、暗号化装置、暗号化方法、及び個体別情報生成装置 |
CN103218300B (zh) * | 2012-01-18 | 2016-01-27 | 群联电子股份有限公司 | 数据处理方法、存储器控制器与存储器储存装置 |
CN104704768B (zh) * | 2012-10-04 | 2018-01-05 | 本质Id有限责任公司 | 用于从用作物理不可克隆功能的存储器中生成密码密钥的系统 |
US9838389B2 (en) * | 2013-09-27 | 2017-12-05 | Phison Electronics Corp. | Integrated circuit, code generating method, and data exchange method |
WO2016015610A1 (en) * | 2014-07-28 | 2016-02-04 | Chung Steve S | A nonvoltile resistance memory and its operation thereof |
JP6434744B2 (ja) * | 2014-08-07 | 2018-12-05 | ローラス株式会社 | 半導体バイオセンサー |
JP6329510B2 (ja) * | 2015-05-10 | 2018-05-23 | 渡辺 浩志 | 電子装置、電子装置ネットワークユニット、電子装置ネットワーク及びチップ認証方式 |
JP6587188B2 (ja) * | 2015-06-18 | 2019-10-09 | パナソニックIpマネジメント株式会社 | 乱数処理装置、集積回路カード、および乱数処理方法 |
JP6617924B2 (ja) * | 2015-06-18 | 2019-12-11 | パナソニックIpマネジメント株式会社 | 耐タンパ性を有する不揮発性メモリ装置および集積回路カード、不揮発性メモリ装置の認証方法、個体識別情報生成方法 |
-
2017
- 2017-07-07 JP JP2017134161A patent/JP6393376B2/ja active Active
- 2017-07-07 US US15/643,672 patent/US10341122B2/en active Active
- 2017-07-07 JP JP2017134160A patent/JP6393375B2/ja active Active
- 2017-07-07 US US15/643,617 patent/US10177923B2/en active Active
- 2017-07-11 CN CN201710559725.8A patent/CN107623674B/zh active Active
- 2017-07-11 CN CN201710559726.2A patent/CN107623675B/zh active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003512698A (ja) * | 1999-10-22 | 2003-04-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 集積回路の同定方法 |
JP2012043517A (ja) * | 2010-08-23 | 2012-03-01 | Renesas Electronics Corp | 半導体装置 |
JP2012073954A (ja) * | 2010-09-29 | 2012-04-12 | Kobe Univ | メモリセルアレイを用いたidチップおよびその生成方法 |
US20140091832A1 (en) * | 2012-09-28 | 2014-04-03 | Kevin C. Gotze | Integrated circuits having accessible and inaccessible physically unclonable functions |
JP2015026408A (ja) * | 2013-07-25 | 2015-02-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2015139010A (ja) * | 2014-01-20 | 2015-07-30 | 富士通株式会社 | 半導体集積回路、認証システム、及び認証方法 |
JP2016105585A (ja) * | 2014-11-21 | 2016-06-09 | パナソニックIpマネジメント株式会社 | 耐タンパ性を有する不揮発性メモリ装置、集積回路カード、不揮発性メモリ装置の認証方法、不揮発性メモリ装置を用いた暗号化方法および復号化方法 |
JP2017169049A (ja) * | 2016-03-16 | 2017-09-21 | 株式会社東芝 | データ生成装置、電子デバイスおよび認証システム |
Also Published As
Publication number | Publication date |
---|---|
US10177923B2 (en) | 2019-01-08 |
CN107623675B (zh) | 2020-07-14 |
JP2018011298A (ja) | 2018-01-18 |
US20180019882A1 (en) | 2018-01-18 |
US20180019925A1 (en) | 2018-01-18 |
CN107623675A (zh) | 2018-01-23 |
CN107623674A (zh) | 2018-01-23 |
US10341122B2 (en) | 2019-07-02 |
JP6393376B2 (ja) | 2018-09-19 |
CN107623674B (zh) | 2020-06-19 |
JP6393375B2 (ja) | 2018-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6393376B2 (ja) | 電子装置のネットワーク、電子装置及びその検査工程 | |
CN107819583B (zh) | 密钥的防滥用技术 | |
US11729005B2 (en) | Apparatus and method for processing authentication information | |
TWI590091B (zh) | 電子裝置的網路單元、電子裝置的網路系統、檢查方法及晶片認證裝置的利用方法 | |
US10581841B2 (en) | Authenticated network | |
TWI440352B (zh) | 產生識別金鑰之裝置及方法 | |
TWI592827B (zh) | 電子裝置、電子裝置的網路單元、電子裝置的網路及晶片認證方法 | |
WO2022065016A1 (ja) | 自動認証icチップ | |
WO2021241590A1 (ja) | 電子装置のネットワーク及び電子装置 | |
JP2021190989A (ja) | 電子装置のネットワーク及び電子装置 | |
JP2022121246A (ja) | 自動認証icチップ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180514 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180529 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180713 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180731 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180824 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6393376 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |